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WO2019012631A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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WO2019012631A1
WO2019012631A1 PCT/JP2017/025435 JP2017025435W WO2019012631A1 WO 2019012631 A1 WO2019012631 A1 WO 2019012631A1 JP 2017025435 W JP2017025435 W JP 2017025435W WO 2019012631 A1 WO2019012631 A1 WO 2019012631A1
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WO
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region
layer
semiconductor
opening
contact
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PCT/JP2017/025435
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English (en)
French (fr)
Inventor
石田　茂
井上　智博
良平 高倉
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Sakai Display Products Corp
Original Assignee
Sakai Display Products Corp
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Publication date
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Definitions

  • the present invention relates to a semiconductor device provided with a thin film transistor and a method of manufacturing the same.
  • a thin film transistor (hereinafter, referred to as "TFT") is used as a switching element in an active matrix substrate.
  • TFT thin film transistor
  • pixel TFT a thin film transistor
  • a pixel TFT an amorphous silicon TFT having an amorphous silicon film (hereinafter referred to as “a-Si film”) as an active layer
  • a crystalline silicon film such as a polycrystalline silicon film
  • c-Si crystalline silicon film
  • a crystalline silicon TFT or the like having a film (abbreviated as film) as an active layer is widely used.
  • crystalline silicon TFTs have higher current drivability than amorphous silicon TFTs (i.e., larger on-state current) because the field-effect mobility of c-Si films is higher than the field-effect mobility of a-Si films. ).
  • a c-Si film to be an active layer of a crystalline silicon TFT is formed by, for example, forming an a-Si film on a glass substrate and then applying laser light to the a-Si film. It is formed by irradiation and crystallization (laser annealing).
  • a microlens array is used to partially crystallize the a-Si film by focusing laser light only on the region to be the active layer of the TFT in the a-Si film.
  • Methods have been proposed (Patent Documents 1 to 3).
  • this crystallization method is called "partial laser annealing".
  • the time required for crystallization can be greatly reduced by using partial laser annealing, as compared with the conventional laser annealing in which linear laser light is scanned over the entire surface of the a-Si film, and therefore, mass productivity can be improved. It is.
  • the active layer of the TFT when the active layer of the TFT is formed using partial laser annealing, the active layer is in an amorphous state without being irradiated with the laser light in addition to the crystalline silicon region crystallized by being irradiated with the laser light. It may have an amorphous silicon region left as it is.
  • the active layer of the “crystalline silicon TFT” as referred to herein may be composed of only the crystalline silicon region, or may include both the crystalline silicon region and the amorphous silicon region.
  • the on current increases as compared to the amorphous silicon TFT, but the off leak current also increases. Therefore, depending on the application of the crystalline silicon TFT, it is required to reduce the off leak current.
  • One embodiment of the present invention is made in view of the above-mentioned situation, and the object is to provide a semiconductor device provided with a thin film transistor whose off leak current is reduced, and a method of manufacturing such a semiconductor device. .
  • the semiconductor device is a semiconductor device including a thin film transistor, and the thin film transistor is provided on a substrate, a gate electrode supported by the substrate, and a gate insulating layer on the gate electrode.
  • the semiconductor layer wherein the semiconductor layer is located between the first region, the second region, the first region and the second region, and viewed from the normal direction of the substrate
  • the semiconductor layer includes a crystalline silicon region, at least a portion of the crystalline silicon region is located in the source-drain region, and the semiconductor layer is in the source-drain region. And at least one opening reaching the gate insulating layer.
  • a semiconductor device provided with a thin film transistor with reduced off-leakage current and a method of manufacturing such a semiconductor device are provided.
  • FIGS. 7A to 7C are a schematic process plan view and process cross-sectional views for describing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 7A to 7C are a schematic process plan view and process cross-sectional views for describing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • (A) to (d) are a schematic process plan view and process cross-sectional views for describing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • (A) to (d) are a schematic process plan view and process cross-sectional views for describing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • (A) to (d) are a schematic process plan view and process cross-sectional views for describing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • (A) to (d) are a schematic process plan view and process cross-sectional views for describing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • (A) to (d) are a schematic process plan view and process cross-sectional views for describing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • (A) And (b) is the top view and sectional drawing which show TFT102 of the modification in one Embodiment by this invention.
  • (A) to (d) are schematic process cross-sectional views for describing an example of a method for manufacturing the TFT 102.
  • (A) is a figure which shows the relationship of the length of the channel width direction of c-Si area
  • (b) is the length of the channel width direction of a-Si area
  • FIG. 1 to 6 are schematic plan views showing arrangement examples 1 to 6 of the opening P or the notch Q in the source-drain region, respectively.
  • FIG. 1 to (f) are schematic plan views showing arrangement examples 7 to 12 of the opening P or the notch Q in the inter-source / drain region and the a-Si region 4a, respectively.
  • (A) to (e) are schematic plan views illustrating other arrangement examples of the opening P or the notch Q in the inter-source / drain region and the a-Si region 4a, respectively.
  • the semiconductor device of this embodiment only needs to be provided with a crystalline silicon TFT having an active layer including a c-Si region, and various display devices such as a circuit substrate such as an active matrix substrate, a liquid crystal display device and an organic EL display device Widely include image sensors, electronic devices, etc.
  • FIG. 1 (a) is a schematic plan view of the thin film transistor (TFT) 101 in the semiconductor device of this embodiment, and FIGS. 1 (b) to 1 (d) are I-I 'and II-II', respectively. , III-III 'line of FIG.
  • the TFT 101 is, for example, a channel etch type TFT having a bottom gate structure.
  • the TFT 101 is supported by a substrate 1 such as a glass substrate, and includes a gate electrode 2 formed on the substrate 1, a gate insulating layer 3 formed on the substrate 1 to cover the gate electrode 2, and a gate A semiconductor layer (active layer) 4 formed on the insulating layer 3, a first contact layer Cs and a second contact layer Cd disposed on the semiconductor layer 4, and a source electrode 8s and a drain electrode 8d are provided.
  • the source electrode 8s is electrically connected to a part of the semiconductor layer 4 via the first contact layer Cs.
  • the drain electrode 8d is electrically connected to the other part of the semiconductor layer 4 through the second contact layer Cd.
  • the semiconductor layer 4 is a layer functioning as an active layer of the TFT 101, and includes a crystalline silicon region (c-Si region) 4c.
  • the c-Si region 4c is a region mainly including crystalline silicon (including polycrystalline silicon, microcrystalline silicon, and single crystal silicon). At least a part of the c-Si region 4 c is arranged to overlap the gate electrode 2 via the gate insulating layer 3.
  • the semiconductor layer 4 may include a c-Si region 4c and an amorphous silicon region (a-Si region) 4a mainly containing a-Si. Alternatively, the entire semiconductor layer 4 may be the c-Si region 4c.
  • the semiconductor layer 4 is, for example, an intrinsic silicon layer.
  • the "intrinsic silicon layer” refers to a silicon layer which does not substantially contain an impurity, that is, the impurity is not positively implanted.
  • the semiconductor layer 4 also includes a first region Rs in contact with the first contact layer Cs, a second region Rd in contact with the second contact layer Cd, and a region located between the first region Rs and the second region Rd. , And “a source-drain region” RG).
  • the first region Rs is electrically connected to the source electrode 8s via the first contact layer Cs.
  • the second region Rd is electrically connected to the drain electrode 8d via the second contact layer Cd.
  • the source-drain region RG is a portion of the semiconductor layer 4 overlapping with the gate electrode 2 via the gate insulating layer 3 and located between the first region Rs and the second region Rd.
  • an opening P reaching the gate insulating layer 3 is provided in the source-drain region RG of the semiconductor layer 4, an opening P reaching the gate insulating layer 3 is provided.
  • a portion of the source-drain region RG in which the opening P is not formed is a “channel region Rc” in which the channel of the TFT 101 is formed.
  • source-drain region RG includes c-Si region 4c and does not include a-Si region 4a.
  • Source / drain region RG may include both c-Si region 4c and a-Si region 4a (see FIGS. 14 and 15 described later).
  • Each of the first region Rs and the second region Rd of the semiconductor layer 4 preferably includes a c-Si region 4c.
  • Each of the first region Rs and the second region Rd may be composed of only the c-Si region 4c, or may include both the c-Si region 4c and the a-Si region 4a.
  • the first contact layer Cs and the second contact layer Cd are not particularly limited, for example, the first contact layer Cs and the second contact layer Cd may include a silicon layer (may be an a-Si layer or a c-Si layer) containing an impurity imparting conductivity.
  • the first contact layer Cs and the second contact layer Cd are respectively disposed on the first a-Si layer 6 in contact with the semiconductor layer 4 and the second a-Si layer 6. and an a-Si layer 7.
  • the second a-Si layer 7 has higher conductivity than the first a-Si layer 6.
  • the second a-Si layer 7 may contain an impurity imparting a conductivity type.
  • the first a-Si layer 6 is, for example, an intrinsic silicon layer substantially free of impurities
  • the second a-Si layer 7 is, for example, an n + -type to which an impurity imparting n-type is added. It may be an a-Si layer.
  • the second a-Si layer 7 may contain an impurity imparting a conductivity type at a higher concentration than the first a-Si layer 6.
  • the first contact layer Cs and the second contact layer Cd may have a single-layer structure of the second a-Si layer (for example, n + -type a-Si layer) 7.
  • the first contact layer Cs and the second contact layer Cd have a laminated structure
  • the second a-Si layer 7 which is the upper layer of the first contact layer Cs and the second contact layer Cd is disposed apart from each other, and is the first a-Si layer which is the lower layer. 6 may not be separated from each other.
  • the second a-Si layer 7 is located on the first region Rs, and is a portion that constitutes the first contact layer Cs, and is located on the second region R to configure the second contact layer Cd. It is separated into parts to The second a-Si layer 7 is not disposed on the channel region Rc. A part of the periphery of the second a-Si layer 7 (the edge on the channel region Rc side) is aligned with the edges of the source electrode 8s and the drain electrode 8d when viewed from the normal direction of the substrate 1, respectively. The other part (the edge opposite to the channel region Rc) may be aligned with the edge of the semiconductor layer 4 respectively.
  • the first a-Si layer 6 is in contact with the upper surface of the channel region Rc, the first region Rs and the second region Rd of the semiconductor layer 4.
  • a portion of the first a-Si layer 6 in contact with the first region Rs and constituting the first contact layer Cs and a portion in contact with the second region Rd and constituting the second contact layer Cd are the channel region Rc. It is connected by the part 6t which touches.
  • the portion 6t in contact with the channel region Rc that is, the portion located in the source-drain region RG and not covered with the second a-Si film) 6t is thinner than the portion in contact with the first region Rs and the second region Rd. .
  • a portion (thinned portion) 6 t in contact with the channel region Rc in the first a-Si layer 6 has a first opening 16 at a position corresponding to the opening P of the semiconductor layer 4.
  • the opening P of the semiconductor layer 4 and the first opening 16 of the first a-Si layer 6 constitute an opening 10 which reaches the gate insulating layer 3.
  • the periphery of the first a-Si layer 6 may be aligned with the periphery of the semiconductor layer 4. Further, on the side wall of the opening 10, the side surface of the opening P of the semiconductor layer 4 and the side surface of the first opening 16 of the first a-Si layer 6 may be aligned.
  • the first contact layer Cs and the second contact layer Cd may be spaced apart from each other.
  • the first a-Si layer 6 and the second a-Si layer 7 in the first contact layer Cs and the second contact layer Cd may be spaced apart from each other.
  • the first contact layer Cs is disposed in an island shape on the first region Rs
  • the second contact layer Cd is disposed in an island shape on the second region Rd.
  • a part of the peripheral edge of the first contact layer Cs and the second contact layer Cd is an edge of the source electrode 8s and the drain electrode 8d, respectively.
  • the other part (the edge opposite to the channel region Rc) may be aligned with the edge of the semiconductor layer 4 respectively.
  • the TFT 101 may be covered with, for example, an inorganic insulating layer (passivation film) 9.
  • the inorganic insulating layer 9 may be in contact with the gate insulating layer 3 in the opening P.
  • the inorganic insulating layer 9 is in contact with the top surface of the thinned portion 6t of the first a-Si layer 6 between the source electrode 8s and the drain electrode 8d, as shown in FIG. 1 (b). It may be in contact with the top surface of the channel region Rc of the semiconductor layer 4 as shown in FIG.
  • An organic insulating layer (not shown) may be further provided on the inorganic insulating layer 9.
  • the organic insulating layer may be a planarization film.
  • the TFT 101 in the on state, current flows from one of the source electrode 8s and the drain electrode 8d to the other electrode. For example, when a current flows from the source electrode 8s to the drain electrode 8d, this current flows from the source electrode 8s to the channel region Rc of the semiconductor layer 4 via the first contact layer Cs, and then the second contact The drain electrode 8d is reached via the layer Cd.
  • the opening P is provided on the path of the current flowing between the source electrode 8s and the drain electrode 8d in the source-drain region RG, the current flow is inhibited. Therefore, the off leak current can be reduced.
  • the opening portion P When the opening portion P is provided, not only the off leak current but also the on current decreases. However, in this embodiment, since the high mobility c-Si region 4c is used for the channel region Rc, even if the on current is slightly reduced due to the formation of the opening P, the predetermined on characteristics can be secured. Furthermore, since the current blocking effect by the opening P is larger than the on current with respect to the off current, controlling the size, position, etc. of the opening P reduces the off current while securing the on characteristics. Is possible.
  • the contact layers Cs and Cd are formed by first etching simultaneously with the semiconductor layer 4 and then etching simultaneously with the source and drain electrodes 8s and 8d, the increase in the number of manufacturing steps is suppressed. At the same time, it is possible to manufacture the TFT 101 in which the off leak current is reduced.
  • a configuration may be considered in which the off leak current is reduced by reducing the width (channel width) of the active layer of the TFT without providing the opening in the active layer of the TFT.
  • the width of the active layer may not be sufficiently miniaturized due to its processing accuracy. There is. As an example, it is difficult to form a 5 ⁇ m wide active layer (silicon layer) when the processing accuracy of the photolithography process is 6 ⁇ m.
  • the position, shape, and the like of the opening P provided in the semiconductor layer 4 are not limited to the illustrated example. As described later, two or more openings P may be arranged in the source-drain region RG.
  • the opening P may be disposed inside the c-Si region 4c and may be surrounded by the c-Si region 4c. That is, the portion of the semiconductor layer 4 exposed to the side surface of the opening 10 may be crystalline silicon. Alternatively, the opening P may be formed across the c-Si region 4c and the a-Si region 4a. For example, when viewed from the normal direction of the substrate 1, the opening P may be disposed on part of the interface between the c-Si region 4c and the a-Si region 4a in the source-drain region RG. . Alternatively, the opening P may be disposed inside the a-Si region 4a and surrounded by the a-Si region 4a. However, if at least a part of the opening P is formed in the c-Si region 4c, the off leak current can be more effectively reduced.
  • the present embodiment not only the position, size and shape of the opening P but also the arrangement relationship between the opening P and the c-Si region 4c and the a-Si region 4a can be arbitrarily selected.
  • a TFT having desired characteristics is obtained.
  • the positional relationship between the c-Si region 4c and the a-Si region 4a can also be changed. Therefore, it is possible to make different TFTs having different characteristics in the same manufacturing process.
  • the semiconductor layer 4 and the contact layers Cs and Cd are extended below the source electrode 8s and the drain electrode 8d. Therefore, it is possible to adjust the area (contact area) of the portion (c-Si region 4c) to be the first region Rs and the second region Rd in the semiconductor layer 4 without increasing the size of the TFT 101. .
  • the widths of the source electrode 8s and the drain electrode 8d in the channel width direction of the TFT 101 are substantially the same as the width of the channel region Rc of the semiconductor layer 4, but may be larger than the width of the channel region Rc. It may be small.
  • the semiconductor device of this embodiment is, for example, an active matrix substrate having a TFT 101 as a pixel TFT for each pixel.
  • a pixel electrode (not shown) is disposed on the interlayer insulating layer including the inorganic insulating layer 9.
  • the drain electrode 8 d of the TFT 101 is electrically connected to the corresponding pixel electrode.
  • the pixel electrode may be in contact with the drain electrode 8 d of the TFT 101 in a contact hole (not shown) formed in the interlayer insulating layer.
  • the source electrode 8s of the TFT 101 is electrically connected to a source bus line (not shown), and the gate electrode 2 is electrically connected to a gate bus line (not shown).
  • the active matrix substrate may have a display area including a plurality of pixels and a non-display area (also referred to as a peripheral area) other than the display area.
  • a driver circuit such as a gate driver may be formed monolithically.
  • the drive circuit includes a plurality of TFTs (referred to as “circuit TFTs”).
  • the circuit TFT may be a crystalline silicon TFT having a configuration similar to that of the TFT 101.
  • the opening may not be provided in the region between the source and the drain of some or all of the circuit TFTs. For example, it is preferable that the opening be not provided in the region between the source and the drain of the circuit TFT for which a large current driving force such as an output transistor is required.
  • 3 to 9 are schematic process diagrams for explaining an example of a method of manufacturing a semiconductor device (active matrix substrate) having the TFT 101.
  • A) of each figure is a top view.
  • B) and (c) of each figure is a cross-sectional view taken along the line II 'and the line II-II' shown in FIG. 1, respectively.
  • 5 to 9D are cross-sectional views taken along the line III-III 'shown in FIG. 1, respectively.
  • the gate electrode 2, the gate insulating layer 3, and the semiconductor film 4 'to be the active layer of the TFT are formed in this order.
  • a substrate having an insulating surface such as a glass substrate, a silicon substrate, or a plastic substrate (resin substrate) having heat resistance can be used.
  • the gate electrode 2 is formed by forming a gate conductive film on the substrate 1 and patterning it.
  • a gate conductive film thickness: about 500 nm, for example
  • patterning of the metal film is performed using a known photolithography process. For example, wet etching is used to etch the gate conductive film.
  • the material of the gate electrode 2 is a single metal such as molybdenum (Mo), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al), titanium (Ti), nitrogen thereof, It may be a material containing oxygen or another metal, or a transparent conductive material such as indium tin oxide (ITO).
  • Mo molybdenum
  • W tungsten
  • Cu copper
  • Cr chromium
  • Ta tantalum
  • Al aluminum
  • Ti titanium
  • nitrogen thereof It may be a material containing oxygen or another metal, or a transparent conductive material such as indium tin oxide (ITO).
  • the gate insulating layer 3 is formed on the substrate 1 on which the gate electrode 2 is formed, for example, by plasma CVD.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiN x) layer, or a laminated film of an SiO 2 layer and a SiN x layer may be formed as the gate insulating layer (thickness: about 0.4 ⁇ m, for example) 3. .
  • the semiconductor film 4 ′ can be formed as follows. First, it can be formed by a CVD method using the same film formation chamber as the gate insulating layer 3. Here, as the semiconductor film 4 ′, an a-Si: H film having a thickness of, for example, 30 nm or more and 70 nm or less is formed using hydrogen gas (H 2 ) and silane gas (SiH 4 ). Thereafter, dehydrogenation annealing (for example, 450 ° C., 60 minutes) is performed on the semiconductor film 4 ′. Then, cleaning treatment (laser pre-cleaning) such as ozone cleaning and HF cleaning may be performed.
  • cleaning treatment laser pre-cleaning
  • the semiconductor film 4 ′ is irradiated with the laser light 30 to crystallize at least a part of the semiconductor layer formation region of the semiconductor film 4 ′ to be a semiconductor layer of the TFT (partial laser annealing).
  • the laser beam 30 an ultraviolet laser such as an XeCl excimer laser (wavelength 308 nm) or a solid-state laser having a wavelength of 550 nm or less such as a second harmonic (wavelength 532 nm) of a YAG laser may be applied.
  • the semiconductor film 4 ′ on the substrate 1 is irradiated with the laser light 30 from the laser light source through the microlens array.
  • the microlens array has microlenses arranged in two or one dimensions.
  • the laser light 30 is collected by the microlens array and is incident only on a plurality of predetermined regions (irradiation regions) separated from each other in the semiconductor film 4 ′.
  • Each irradiation area is arranged corresponding to a portion to be a channel area of the TFT. The position, number, shape, size, etc.
  • the irradiation area depend on the size of the microlens array (not limited to lenses smaller than 1 mm), the arrangement pitch, the opening position of the mask arranged on the light source side of the microlens array, etc. It can be controlled. As a result, the region of the semiconductor film 4 ′ irradiated with the laser beam 30 is heated and melted and solidified to form a c-Si region 4 c. The area not irradiated with the laser light remains as the a-Si area 4a.
  • Patent Document 1 configuration of apparatus used for partial laser annealing (including microlens array, structure of mask), for reference, WO 2011/055618, WO 2011/132559
  • Patent Document 2 configuration of apparatus used for partial laser annealing (including microlens array, structure of mask), for reference, WO 2011/055618, WO 2011/132559
  • Patent Document 3 disclosures of (Patent Document 1), WO 2016/157351 (Patent Document 2), and WO 2016/170571 (Patent Document 3) are all incorporated herein by reference.
  • a Si film for contact layer is formed on the semiconductor film 4 ′.
  • Hydrogen gas and silane gas are used as a source gas of the first a-Si film 6 ′.
  • a source gas of the second a-Si film 7 ′ a mixed gas of silane, hydrogen and phosphine (PH 3 ) is used.
  • a first resist mask 31 is formed on the second a-Si film 7 ′, and the first resist mask 31 is used to form, for example, dry.
  • the semiconductor film 4 ′ and the Si film for the contact layer (here, the first a-Si film 6 ′ and the second a-Si film 7 ′) are patterned by etching.
  • an island-shaped laminate composed of the semiconductor layer 4 and the Si layer (a-Si layer 6i and a-Si layer 7i) is obtained.
  • the laminate has an opening 10 penetrating the semiconductor layer 4 and the Si layer and exposing the gate insulating layer 3.
  • the opening 10 includes an opening P formed in the semiconductor layer 4 and an opening formed in the Si layer.
  • the opening formed in the Si layer includes a first opening 16 formed in the a-Si layer 6i and a second opening 17 formed in the a-Si layer 7i.
  • the surface portion of the gate insulating layer 3 may be etched during patterning (over etching). Thereafter, the first resist mask 31 is peeled off from the substrate 1.
  • the semiconductor layer 4 may include at least the c-Si region 4c.
  • c-Si region 4c and a-Si region 4a are included.
  • the opening P is formed, for example, in the c-Si region 4c.
  • one opening 10 is formed in one TFT formation region, but two or more openings 10 may be formed. Alternatively, instead of or in addition to the opening 10, one or more notches may be formed.
  • the “notched portion” includes, for example, a recess disposed on the periphery of the semiconductor layer 4 when viewed in the normal direction of the substrate 1.
  • the source and drain electrodes are formed on the laminate including the semiconductor layer 4, the a-Si layer 6i and the a-Si layer 7i and in the opening 10 or the notch.
  • Conductive film 8 ' is formed.
  • the conductive film (thickness: about 0.3 ⁇ m, for example) 8 ′ for the source and drain electrodes can be formed using the same material as the conductive film for the gate in the same manner as the conductive film for the gate.
  • a second resist mask 32 is formed on the conductive film 8 ', and the conductive film 8' is patterned using the second resist mask 32 as a mask.
  • the patterning of the conductive film 8 ′ can be performed using, for example, a wet etching method. A solution containing phosphoric acid, nitric acid and acetic acid may be used as an etchant.
  • a solution containing phosphoric acid, nitric acid and acetic acid may be used as an etchant.
  • the portion of the conductive film 8 ′ not covered by the second resist mask 32 is thinned. Note that the portion of the conductive film 8 ′ not covered with the second resist mask 32 may be removed by this etching.
  • the conductive film 8 ′ and the a-Si layers 6i and 7i are patterned using the second resist mask 32 as a mask.
  • dry etching using chlorine (Cl 2 ) gas for example, is performed.
  • the thinned portion of the conductive film 8 ′ is removed, and the source electrode 8s and the drain electrode 8d are obtained (source / drain separation step).
  • the source electrode 8 s and the drain electrode 8 d are spaced apart such that the opening P or the notch is located between the source electrode 8 s and the drain electrode 8 d Be done.
  • a first contact layer Cs and a second contact layer Cd including the first a-Si layer 6 and the second a-Si layer 7 can be obtained from the a-Si layers 6i and 7i.
  • the portion of the a-Si layer 7i not covered by the second resist mask 32 is removed. Therefore, the second a-Si layer 7 is separated into a portion to be the first contact layer Cs and a portion to be the second contact layer Cd.
  • the surface portion (upper portion) is removed, but the bottom portion (lower portion) is not removed and remains on the semiconductor layer 4.
  • the periphery of the obtained first a-Si layer 6 is aligned with the periphery of the semiconductor layer 4 when viewed from the normal direction of the substrate 1.
  • a portion (a portion located on the channel region Rc) 6t not covered by the second a-Si layer 7 in the first a-Si layer 6 is covered by the second a-Si layer 7 It is thinner than the
  • the thickness of the thin portion (thinned portion) 6t of the first a-Si layer 6 is not particularly limited, and is, for example, 30 nm or more and 150 nm or less. If it is 30 nm or more, damage to the semiconductor layer 4 in the source / drain separation step can be reduced. If it is 150 nm or less, characteristic deterioration due to conduction between source and drain can be suppressed.
  • the edge on the channel region side of the second a-Si layer 7 is aligned with the edge of the source electrode 8s or the drain electrode 8d when viewed in the normal direction of the substrate 1,
  • the opposite edge is aligned with the semiconductor layer 4 and the first a-Si layer 6.
  • the second resist mask 32 is removed.
  • the TFT 101 is manufactured.
  • the first a-Si layer 6 is also converted to the portion to be the first contact layer Cs.
  • the portion to be the second contact layer Cd (see FIG. 2).
  • the surface of the portion of the semiconductor layer 4 not covered by the second resist mask 32 may be etched (over etching).
  • an interlayer insulating layer is formed to cover the TFT 101.
  • the inorganic insulating layer 9 and the organic insulating layer 11 are formed as interlayer insulating layers.
  • the pixel electrode 13 is provided on the organic insulating layer 11.
  • the inorganic insulating layer 9 a silicon oxide layer, a silicon nitride layer, or the like may be used.
  • a SiNx layer thickness: about 200 nm, for example
  • the inorganic insulating layer 9 is in contact with the gate insulating layer 3 in the opening P.
  • the organic insulating layer 11 may be, for example, an organic insulating film (thickness: 1 to 3 ⁇ m, for example) containing a photosensitive resin material. Thereafter, the organic insulating layer 11 is patterned to form an opening (not shown). Subsequently, etching (dry etching) of the inorganic insulating layer 9 is performed using the organic insulating layer 11 as a mask. Thereby, contact holes (not shown) reaching the drain electrode 8 d are formed in the inorganic insulating layer 9 and the organic insulating layer 11.
  • the pixel electrode 13 is formed as follows. First, a transparent conductive film is formed on the organic insulating layer 11 and in the contact hole. As a material of the transparent electrode film, metal oxides such as indium-tin oxide (ITO), indium-zinc oxide, and ZnO can be used. Here, for example, an indium-zinc oxide film (thickness: about 100 nm, for example) is formed as a transparent conductive film by sputtering. Thereafter, patterning of the transparent conductive film is performed by wet etching, for example, to obtain the pixel electrode 13. The pixel electrode 13 is spaced apart for each pixel. Each pixel electrode 13 is in contact with the drain electrode 8 d of the corresponding TFT in the contact hole. Thus, the active matrix substrate is manufactured.
  • ITO indium-tin oxide
  • ZnO ZnO
  • the method of manufacturing the active matrix substrate of the present embodiment is not limited to the above method.
  • the semiconductor film 4 ′, the first a-Si film 6 ′, and the second a-Si film 7 ′ are not patterned in the form of islands in the process shown in FIG. Good.
  • the semiconductor layer 4 when viewed from the normal direction of the substrate 1, the semiconductor layer 4, the first a-Si layer 6 and the second a-Si layer 7 are not in the area (TFT formation area) where the TFT 101 is formed. It may be extended to the area.
  • the semiconductor layer 4 may extend so as to overlap the source bus line connected to the source electrode 8s.
  • the portion of the semiconductor layer 4 located in the TFT formation region may include the c-Si region 4c, and the portion extended in the region other than the TFT formation region may be the a-Si region 4a.
  • the crystallization method of a semiconductor film is not limited to the partial laser annealing mentioned above. A part or all of the semiconductor film may be crystallized using other known methods.
  • FIGS. 10A and 10B are a plan view and a cross-sectional view illustrating a TFT 102 of a modified example.
  • the same components as those of the TFT 101 shown in FIG. 1 are denoted by the same reference numerals.
  • the TFT 102 of the modification is an etch stop TFT.
  • a protective layer (etch stop layer) 5 is formed on the semiconductor layer 4 having the opening P.
  • the protective layer 5 is disposed on a part of the semiconductor layer 4 and in the opening P of the semiconductor layer 4.
  • the protective layer 5 covers at least a part of the channel region Rc of the semiconductor layer 4 and is in contact with the gate insulating layer 3 in the opening P.
  • the first contact layer Cs and the second contact layer Cd are in contact with portions (first region Rs, second region Rd) of the semiconductor layer 4 not covered by the protective layer 5 respectively.
  • the protective layer 5 is formed in an island shape.
  • the protective layer 5 may not be island-shaped.
  • the protective layer 5 may have an opening that exposes the portion of the semiconductor layer 4 to be the first region Rs and the second region Rd.
  • End portions on the channel region Rc side of the first contact layer Cs, the second contact layer Cd, the source electrode 8s, and the drain electrode 8d may be located on the protective layer 5. That is, the protective layer 5 is disposed between the semiconductor layer 4 and the first contact layer Cs and the second contact layer Cd.
  • the first contact layer Cs and the second contact layer Cd may be in contact with the first region Rs and the second region Rd of the semiconductor layer 4, respectively, and may not be in contact with the protective layer 5.
  • the semiconductor layer 4 may include both the c-Si region 4c and the a-Si region 4a (see FIGS. 14 and 15 described later).
  • the source-drain region RG is formed only of the c-Si region 4c, but may include both the c-Si region 4c and the a-Si region 4a.
  • Each of the first region Rs and the second region Rd of the semiconductor layer 4 preferably includes a c-Si region 4c.
  • Each of the first region Rs and the second region Rd may be composed of only the c-Si region 4c, or may include both the c-Si region 4c and the a-Si region 4a.
  • the other structure is the same as that of the TFT 101, so the description will be omitted.
  • the semiconductor layer 4 since the semiconductor layer 4 has the opening P in the source-drain region RG, the flow of current is blocked, and the off leak current can be reduced.
  • the protective layer 5 is provided in the opening P and on the channel region Rc, damage to the channel region Rc due to a source / drain separation step or the like can be suppressed.
  • 11 (a) to 11 (d) are process cross-sectional views for explaining an example of a method of manufacturing the TFT. Hereinafter, only differences from the method of manufacturing the TFT 101 will be described.
  • the gate electrode 2, the gate insulating layer 3 and the semiconductor film 4 ′ are formed on the substrate 1.
  • the semiconductor film 4 ' at least a part of the semiconductor layer formation region of the semiconductor film 4' to be a semiconductor layer of the TFT is irradiated with the laser beam 30 (partial laser annealing).
  • the entire semiconductor layer formation region is irradiated with the laser beam 30 to be crystallized.
  • a semiconductor film 4 ' including the c-Si region 4c and the a-Si region 4a is obtained.
  • patterning of the semiconductor film 4 ' is performed by dry etching, for example, using a resist mask (not shown).
  • a resist mask not shown.
  • the island-shaped semiconductor layer 4 having the opening P for exposing the gate insulating film 3 is obtained.
  • the protective layer 5 is formed on the semiconductor layer 4.
  • the protective layer 5 is obtained by forming a protective film on the semiconductor layer 4 and in the opening P, and patterning the protective film using a resist mask (not shown).
  • a SiO 2 film is formed as a protective film, for example, by the CVD method.
  • the thickness of the protective film may be, for example, 30 nm or more and 300 nm or less, preferably 50 nm or more and 200 nm or less.
  • the patterning of the protective film is performed by, for example, dry etching.
  • a silicon film for the contact layer and a conductive film for the source and drain electrodes are formed in this order, and these films are patterned using a resist mask (not shown). Similar to the method for manufacturing the TFT 101, after wet etching is performed to thin a part of the conductive film, dry etching may be performed to remove the thinned part of the conductive film and the silicon film. Thus, as shown in FIG. 11D, the first contact layer Cs, the second contact layer Cd, the source electrode 8s, and the drain electrode 8d are obtained. Thus, the TFT 102 is manufactured. After that, an inorganic insulating layer may be formed to cover the TFT 102.
  • the off-leakage current of the TFT reduces, for example, the ratio of the area of the c-Si region 4c occupied in the source-drain region RG (hereinafter referred to as "c-Si area ratio") Sc Can be reduced.
  • the c-Si area ratio Sc can be reduced, for example, by reducing the ratio of the area of the laser beam irradiation area to the source-drain area RG. Further, the c-Si area ratio Sc can be reduced by providing the opening in the c-Si region 4c formed by the laser irradiation.
  • the c-Si area ratio Sc may be, for example, 50% or more and 95% or less, preferably 70% or more and 90% or less. If it is 95% or less, off leak current can be reduced more effectively. On the other hand, if it is 50% or more, the on-characteristic can be secured.
  • the ratio (hereinafter referred to as “opening area ratio”) Sp of the area of the opening P or the cutout (the total area when the plurality of openings P or the cutout is disposed) to the source-drain region RG is For example, it may be 5% or more and 40% or less, preferably 5% or more and 25% or less.
  • the flow of current is more effectively blocked and the off leak current is further reduced by, for example, the number and arrangement of the openings P or notches. It is possible. Furthermore, in the source-drain region RG, if the c-Si region 4c is separated into two or more portions by the a-Si region 4a or the opening P, the off leak current may be able to be reduced more effectively.
  • FIG. 12A is a graph showing the relationship between the length in the channel width direction of the c-Si region 4c with respect to the source-drain region RG, and the on current Ion and off current (off leak current) Ioff of the TFT.
  • four sample TFTs having different lengths in the channel width direction of the c-Si region 4c are manufactured by changing the width of the laser light irradiation region of the semiconductor film in the laser crystallization of the semiconductor film, The current characteristics of each sample TFT were measured.
  • the length in the channel length direction of the c-Si region 4c of each sample TFT was constant. In addition, no opening was provided in the sample TFT. Therefore, as the length in the channel width direction of the c-Si region 4c increases, the c-Si area ratio Sc increases.
  • the rate of change of the off current by changing the length in the channel width direction of the c-Si region 4c is larger than the rate of change of the on current.
  • the length in the channel width direction of the c-Si region 4c is increased from 4 ⁇ m to 12 ⁇ m, although the on current increases about 3 times, the off current increases about 5 times, and as a result, off Disadvantages due to increased current may be greater.
  • the length in the channel width direction of the c-Si region 4c is reduced, that is, the c-Si area ratio Sc is reduced, the reduction ratio of the off current is larger than the reduction ratio of the on current. Therefore, by controlling the length in the channel width direction of the c-Si region 4c or the c-Si area ratio Sc, it is possible to effectively reduce the off current while suppressing the decrease in the on current.
  • c-Si area ratio Sc and the effective area can be obtained by providing an opening P (or a notch) in the c-Si area 4c after laser crystallization. Even if the typical channel width is reduced, the same effect as FIG. 12 (a) can be obtained.
  • the opening P is provided, the effective channel is equal to the length of the opening P in the channel width direction in a part of the source-drain region RG (defined by the length of the opening P in the channel length direction). The width is smaller. Therefore, the off leak current can be reduced by adjusting the size of the opening P. By providing two or more openings P in the source-drain region RG, the off leak current may be more effectively reduced.
  • the “first opening length”) may be, for example, 30% or more and 70% or less, preferably 30% or more and 50% or less of the length W in the channel width direction of the source-drain region RG. Thereby, the off leak current can be more effectively reduced while securing a predetermined on current.
  • the length of the opening P in the channel width direction is the “first opening length”.
  • the maximum value of the total length of these openings P in the channel width direction is the “first opening length”.
  • the maximum value of the length (or total length) of the opening P or the notch in the channel length direction of the source-drain region RG (hereinafter, “second opening length”) is the channel length of the source-drain region RG
  • the length L of the direction may be 20% or more and 100% or less, preferably 20% or more and 50% or less. Thereby, the off leak current can be more effectively reduced while securing a predetermined on current.
  • the length of the opening P in the channel length direction is the “second opening length”. In the case where two or more openings P are arranged in the channel length direction, the maximum value of the total length of these openings P in the channel length direction is the “second opening length”.
  • the c-Si area ratio Sc may be reduced by arranging the a-Si region 4a in the source-drain region RG.
  • the ratio of the area of the a-Si region 4a to the source-drain region RG (hereinafter, “a-Si area ratio”) Sa depends on the opening area ratio Sp, but is, for example, 2% or more and 20% or less, preferably 5% More than 10% may be sufficient.
  • the c-Si region 4c may be separated into two or more portions in the channel length direction by arranging the a-Si region 4a in the channel width direction of the semiconductor layer 4.
  • the c-Si region 4c may be separated into two or more portions in the channel width direction by arranging the a-Si region 4a in the channel length direction of the semiconductor layer 4.
  • FIG. 12B shows the length of the a-Si region 4a in the channel length direction, the mobility of the channel region Rc, and the on current when the a-Si region 4a is formed in the channel width direction of the semiconductor layer 4 It is a typical figure showing the relation with.
  • the semiconductor layer 4 is not provided with an opening.
  • the length of the a-Si region 4a in the channel length direction increases, so the proportion of the a-Si region 4a in the current path increases, so the mobility decreases.
  • the current is less likely to flow (off current decreases).
  • the length in the channel length direction of the a-Si region 4a is, for example, 0.5 ⁇ m or more, and preferably 1 ⁇ m or more, the off current can be suppressed to a predetermined value or less.
  • the length of the a-Si region 4a in the channel length direction may be, for example, not more than 1/4 of the length of the source-drain region RG in the channel length direction.
  • the length in the channel length direction of the a-Si region 4a may be set to, for example, 2.5 ⁇ m or less.
  • the a-Si region 4a having such a fine width is formed in the semiconductor layer 4 It is possible to arrange.
  • Two or more a-Si regions 4a may be spaced apart from each other in the source-drain region RG, and the c-Si region 4c may be separated into three or more. Further, the shape of the a-Si region 4a is not limited to a rectangle. Details are described in WO 2016/157351, which is incorporated herein by reference, and thus the detailed description and illustration is omitted.
  • the width (channel width) W in the channel width direction of the source-drain region RG in the TFTs 101 and 102 is 13 ⁇ m or more, and the width (channel length) L in the channel length direction is 13 ⁇ m or more Is preferred.
  • the widths (design values) in the channel length direction and the channel width direction of each opening P or notch of the semiconductor layer 4 are preferably 4 ⁇ m or more.
  • the distance (design value) from the periphery of the source-drain region RG to the nearest opening P is preferably, for example, 4 ⁇ m or more.
  • the length in the channel width direction of each laser light irradiation area is preferably, for example, 9 ⁇ m or more in consideration of the resolution and the positional accuracy of the exposure device.
  • the c-Si region 4c is disposed in the semiconductor layer 4 with a predetermined width, so the first contact layer Cs and the second contact layer Cd are connected to the c-Si region 4c. It is possible to suppress the increase in the on-resistance of the TFT.
  • FIG. 13 shows only the source-drain region RG, the second region Rd and the first region Rs in the semiconductor layer of the TFT.
  • the layers other than the semiconductor layer such as the contact layer and the protective layer are not shown for the sake of easy understanding.
  • the source-drain region RG, the second region Rd, and the first region Rs do not include the a-Si region and are formed only of the c-Si region 4c.
  • the length W of the source-drain region RG in the channel width direction DW is 13 ⁇ m
  • the length L of the channel length direction DL is 22 ⁇ m.
  • the source-drain region RG is a long rectangle in the channel length direction DL, but the source-drain region RG may or may not be long in the channel width direction DW.
  • the opening P is rectangular is shown, the shape of the opening P may not be rectangular.
  • a single opening P is arranged in the source-drain region RG.
  • the opening P may be disposed substantially at the center of the source-drain region RG in the channel length direction DL and the channel width direction DW.
  • the current flowing in the channel length direction DL in the center of the semiconductor layer 4 needs to go around the opening P. Therefore, the current flow is blocked, and the off leak current and the on current are reduced.
  • the length py ( first opening length) in the channel width direction DW of the opening P: 5 ⁇ m
  • the length px in the channel length direction DL ( second opening length): 5 ⁇ m
  • in the channel width direction DW The distances cy1 and cy2: 4 ⁇ m from the periphery of the source-drain region RG to the opening P
  • the distances cx1 and cx2 8.5 ⁇ m from the periphery of the source-drain region RG in the channel length direction DL to the opening P.
  • the opening P may not be disposed substantially at the center due to misalignment or the like in the manufacturing process. Depending on the design value and the deviation amount, as a result of the alignment between the opening P and the semiconductor layer 4 being shifted in the channel width direction DW, not the opening P but a notch may be formed. Even in such a case, since the off leak current can be reduced, the desired TFT characteristics can be obtained.
  • a single opening P is provided as in Arrangement Example 1 shown in FIG. 13 (a).
  • the distances cx1 and cx2 between the peripheral edge of the source-drain region RG and the opening P are set to the minimum value in consideration of the processing accuracy, and the size of the opening P is set as large as possible.
  • the effective channel area can be made smaller than that of the arrangement example 1, so the off leak current can be further reduced.
  • the length py ( first opening length) in the channel width direction DW of the opening P: 5 ⁇ m
  • the length px in the channel length direction DL ( second opening length): 14 ⁇ m
  • the distances cy1 and cy2 4 ⁇ m from the periphery of the source-drain region RG to the opening P
  • the distances cx1 and cx2 4 ⁇ m from the periphery of the source-drain region RG in the channel length direction DL to the opening P.
  • opening P In Arrangement Examples 3 and 4 shown in FIGS. 13C and 13D, two openings P (1) and P (2) (hereinafter referred to as “opening P”) are generically referred to in source-drain region RG. Differs from the example 1 of arrangement shown in FIG. These openings P are arranged at intervals in the channel length direction DL. In consideration of processing accuracy, the spacing cx3 of the openings P is set to, for example, 4 ⁇ m or more. By arranging the openings P at two or more places, it is possible to more effectively inhibit the flow of current and to further reduce the off leak current.
  • the distance cx3 between the two openings P is set to the minimum value in consideration of the processing accuracy.
  • the length py in the channel width direction DW of each opening P 5 ⁇ m
  • the length px in the channel length direction DL px1, px 2 5 ⁇ m
  • cy 2 4 ⁇ m
  • opening from the edge of the source-drain region RG in the channel length direction DL A distance cx1 to the portion P, cx2: 4 ⁇ m, and a distance cx3: 4 ⁇ m between the openings P.
  • each opening P is arranged as far apart as possible.
  • Each opening P may be disposed at an end of the source-drain region RG so as to be in contact with the first region Rs or the second region Rd.
  • the other lengths py, px, cy1 and cy2 are the same as in Arrangement Example 3.
  • notch Q two notches Q (1) and Q (2) (hereinafter sometimes collectively referred to as "notch Q") are formed in the source-drain region RG. It is arranged.
  • the notches Q are arranged at intervals cy3 in the channel width direction DW.
  • the spacing cy3 of the notches Q is set to, for example, 4 ⁇ m or more.
  • the length py1 and py2 4.5 ⁇ m in the channel width direction DW of each notch Q
  • the length px 5 ⁇ m in the channel length direction DL
  • the first opening length ( py1 + py2): 9 ⁇ m
  • the second opening The length is 5 ⁇ m
  • cx2 8.5 ⁇ m
  • the interval cy3 of the notches Q 4 ⁇ m.
  • the opening P is arranged over the length L of the channel length direction DL of the source-drain region RG, and in the source-drain region RG, the c-Si region 4c. Are separated into two by the opening P. That is, a structure is obtained in which two channel regions with small channel widths are connected in parallel. These channel regions are connected by a first region Rs and a second region Rd.
  • the length px in the channel length direction DL ( second opening length): 22 ⁇ m
  • C-Si area ratio Sc opening area ratio Sp in arrangement examples 1 to 6
  • ratio of first opening length to length W in the channel width direction of source-drain region RG and channel length of source-drain region RG
  • the ratio of the second opening length to the direction length L is shown in Table 1.
  • FIG. 14 shows only the source-drain region RG, the second region Rd and the first region Rs in the semiconductor layer of the TFT.
  • Arrangement Examples 7 to 12 c-Si region 4c and a-Si region 4a are provided in source-drain region RG.
  • the arrangement of the opening P or the notch Q in the arrangement examples 7 to 12 is the same as the arrangement examples 1 to 6 shown in FIG. 13, respectively.
  • the a-Si region 4a is arranged substantially in the center of the source-drain region RG over the channel width direction DW. Therefore, the c-Si region 4c is separated into two by the a-Si region 4a.
  • the current flow is further inhibited by arranging the c-Si region 4c discontinuously in the channel length direction DL (see FIG. 12B).
  • the opening P or the notch Q is on a part of the interface between the c-Si region 4c and the a-Si region 4a. It may be arranged in As a result, the a-Si region 4a can be disposed in the portion where the effective channel width is narrowed, so that it is possible to more effectively block the current flow.
  • the a-Si region 4a may be disposed between the two openings P.
  • the opening P is disposed in the c-Si region 4c, the c-Si area ratio Sc can be effectively reduced.
  • the c-Si area ratio Sc of Arrangement Examples 7 to 12 and the area ratio of the a-Si region 4a occupied in the source-drain region RG (hereinafter referred to as “A-Si area ratio”) Sa is shown together in Table 1.
  • the opening area ratio Sp and the like are the same as in the first to sixth arrangement examples.
  • the arrangement and size of the a-Si region 4a are not limited to the illustrated example.
  • the a-Si region 4a may be disposed along the channel length direction DL. Thereby, the length in the channel width direction DW of the c-Si region 4c can be reduced.
  • the c-Si region 4c may be separated into two or more portions by the a-Si region 4a. By arranging the a-Si region 4a in the channel length direction DL, the effective channel width can be reduced over the entire channel length direction DL.
  • Embodiments of the present invention can be widely applied to devices and electronic devices equipped with TFTs.
  • circuit substrates such as active matrix substrates, display devices such as liquid crystal display devices, organic electroluminescent (EL) display devices and inorganic electroluminescent display devices, imaging devices such as radiation detectors and image sensors, image input devices, It can be applied to an electronic device such as a fingerprint reader.
  • display devices such as liquid crystal display devices, organic electroluminescent (EL) display devices and inorganic electroluminescent display devices
  • imaging devices such as radiation detectors and image sensors
  • image input devices It can be applied to an electronic device such as a fingerprint reader.
  • Substrate 2 Gate electrode 3: Gate insulating layer 4: Semiconductor layer 4a: a-Si region 4c: c-Si region 6: First a-Si layer 6t: Thinned portion of first a-Si layer 7: second a-Si layer 8d: drain electrode 8s: source electrode 9: inorganic insulating layer 101, 102: thin film transistor Cs: first contact layer Cd: second contact layer P: opening RG: source / drain region Rc : Channel region Rs: First region Rd: Second region

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Abstract

半導体装置は、基板１と、基板１に支持されたゲート電極２と、ゲート電極上にゲート絶縁層３を介して設けられ、第１領域Ｒｓと、第２領域Ｒｄと、第１領域および第２領域の間に位置し、かつ、基板の法線方向から見たときゲート電極と重なるソースドレイン間領域ＳＧと有する半導体層４と、第１領域に接する第１コンタクト層Ｃｓ、および第２領域に接する第２コンタクト層Ｃｄと、第１コンタクト層を介して第１領域と電気的に接続されたソース電極８ｓと、第２コンタクト層を介して第２領域と電気的に接続されたドレイン電極８ｄとを有する薄膜トランジスタを備え、半導体層は結晶質シリコン領域４ｃを含み、結晶質シリコン領域の少なくとも一部はソースドレイン間領域ＳＧに位置しており、半導体層は、ソースドレイン間領域ＳＧに位置し、かつ、ゲート絶縁層に達する少なくとも１つの開口部Ｐを有している。

Description

半導体装置およびその製造方法
　本発明は、薄膜トランジスタを備えた半導体装置およびその製造方法に関する。
　薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）は、例えば、アクティブマトリクス基板においてスイッチング素子として用いられる。本明細書では、このようなＴＦＴを「画素用ＴＦＴ」と称する。画素用ＴＦＴとして、従来、アモルファスシリコン膜（以下、「ａ－Ｓｉ膜」と略す）を活性層とする非晶質シリコンＴＦＴ、多結晶シリコン膜などの結晶質シリコン膜（以下、「ｃ－Ｓｉ膜」と略す）を活性層とする結晶質シリコンＴＦＴなどが広く用いられている。一般に、ｃ－Ｓｉ膜の電界効果移動度はａ－Ｓｉ膜の電界効果移動度よりも高いため、結晶質シリコンＴＦＴは、非晶質シリコンＴＦＴより高い電流駆動力を有する（すなわちオン電流が大きい）。
　表示装置などで使用されるアクティブマトリクス基板では、結晶質シリコンＴＦＴの活性層となるｃ－Ｓｉ膜は、例えば、ガラス基板上にａ－Ｓｉ膜を形成した後、ａ－Ｓｉ膜にレーザ光を照射して結晶化させることで形成される（レーザアニール）。
　レーザアニールによる結晶化方法として、マイクロレンズアレイを用いて、ａ－Ｓｉ膜のうちＴＦＴの活性層となる領域のみにレーザ光を集光することにより、ａ－Ｓｉ膜を部分的に結晶化させる方法が提案されている（特許文献１～３）。本明細書では、この結晶化方法を「部分レーザアニール」と呼ぶ。部分レーザアニールを用いると、線状のレーザ光をａ－Ｓｉ膜全面に亘って走査する従来のレーザアニールと比べて、結晶化に要する時間を大幅に短縮できるので、量産性を高めることが可能である。
　なお、部分レーザアニールを利用してＴＦＴの活性層を形成すると、活性層は、レーザ光が照射されて結晶化された結晶質シリコン領域に加えて、レーザ光が照射されずに非晶質状態のまま残った非晶質シリコン領域を有することがある。本明細書でいう「結晶質シリコンＴＦＴ」の活性層は、結晶質シリコン領域のみから構成されていてもよいし、結晶質シリコン領域および非晶質シリコン領域の両方を含んでいてもよい。
国際公開第２０１１／１３２５５９号 国際公開第２０１６／１５７３５１号 国際公開第２０１６／１７０５７１号
　結晶質シリコンＴＦＴでは、非晶質シリコンＴＦＴよりもオン電流が増加するが、オフリーク電流も増加する。このため、結晶質シリコンＴＦＴの用途によっては、オフリーク電流を低減することが求められている。
　本発明の一実施形態は、上記事情に鑑みてなされたものであり、その目的は、オフリーク電流が低減された薄膜トランジスタを備えた半導体装置およびそのような半導体装置の製造方法を提供することにある。
　本発明による一実施形態の半導体装置は、薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタは、基板と、前記基板に支持されたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた半導体層であって、前記半導体層は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置し、かつ、前記基板の法線方向から見たとき前記ゲート電極と重なるソースドレイン間領域とを有し、前記ソースドレイン間領域はチャネル領域を含む、半導体層と、前記第１領域に接する第１コンタクト層、および前記第２領域に接する第２コンタクト層と、前記第１コンタクト層を介して前記第１領域と電気的に接続されたソース電極と、前記第２コンタクト層を介して前記第２領域と電気的に接続されたドレイン電極とを有し、前記半導体層は結晶質シリコン領域を含み、前記結晶質シリコン領域の少なくとも一部は前記ソースドレイン間領域に位置しており、前記半導体層は、前記ソースドレイン間領域に位置し、かつ、前記ゲート絶縁層に達する少なくとも１つの開口部を有している。
　本発明の一実施形態によると、オフリーク電流が低減された薄膜トランジスタを備えた半導体装置およびそのような半導体装置の製造方法が提供される。
（ａ）～（ｄ）は、それぞれ、本発明による一実施形態におけるＴＦＴ１０１の模式的な平面図および断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による一実施形態における他のＴＦＴの模式的な平面図および断面図である。 （ａ）～（ｃ）は、それぞれ、本発明による一実施形態の半導体装置の製造方法の一例を説明するための模式的な工程平面図および工程断面図である。 （ａ）～（ｃ）は、それぞれ、本発明による一実施形態の半導体装置の製造方法の一例を説明するための模式的な工程平面図および工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による一実施形態の半導体装置の製造方法の一例を説明するための模式的な工程平面図および工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による一実施形態の半導体装置の製造方法の一例を説明するための模式的な工程平面図および工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による一実施形態の半導体装置の製造方法の一例を説明するための模式的な工程平面図および工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による一実施形態の半導体装置の製造方法の一例を説明するための模式的な工程平面図および工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による一実施形態の半導体装置の製造方法の一例を説明するための模式的な工程平面図および工程断面図である。 （ａ）および（ｂ）は、本発明による一実施形態における変形例のＴＦＴ１０２を示す平面図および断面図である。 （ａ）～（ｄ）は、それぞれ、ＴＦＴ１０２の製造方法の一例を説明するための模式的な工程断面図である。 （ａ）は、ｃ－Ｓｉ領域のチャネル幅方向の長さとＴＦＴの電流特性との関係を示す図であり、（ｂ）は、ａ－Ｓｉ領域のチャネル幅方向の長さとＴＦＴのオフ電流および移動度との関係を示す図である。 （ａ）～（ｆ）は、それぞれ、ソースドレイン間領域における開口部Ｐまたは切欠き部Ｑの配置例１～６を示す模式的な平面図である。 （ａ）～（ｆ）は、それぞれ、ソースドレイン間領域における開口部Ｐまたは切欠き部Ｑとａ－Ｓｉ領域４ａとの配置例７～１２を示す模式的な平面図である。 （ａ）～（ｅ）は、それぞれ、ソースドレイン間領域における開口部Ｐまたは切欠き部Ｑとａ－Ｓｉ領域４ａとの他の配置例を例示する模式的な平面図である。
　（実施形態）
　以下、図面を参照しながら、本発明による一実施形態の半導体装置を説明する。本実施形態の半導体装置は、ｃ－Ｓｉ領域を含む活性層を有する結晶質シリコンＴＦＴを備えていればよく、アクティブマトリクス基板などの回路基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、イメージセンサ、電子機器などを広く含む。
　図１（ａ）は、本実施形態の半導体装置における薄膜トランジスタ（ＴＦＴ）１０１の模式的な平面図であり、図１（ｂ）～（ｄ）は、それぞれ、Ｉ－Ｉ’、ＩＩ－ＩＩ’、ＩＩＩ－ＩＩＩ’線に沿ったＴＦＴ１０１の断面図である。
　ＴＦＴ１０１は、例えば、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。ＴＦＴ１０１は、ガラス基板などの基板１に支持されており、基板１の上に形成されたゲート電極２と、基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された半導体層（活性層）４と、半導体層４上に配置された第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄと、ソース電極８ｓおよびドレイン電極８ｄとを備える。ソース電極８ｓは、第１コンタクト層Ｃｓを介して半導体層４の一部と電気的に接続されている。ドレイン電極８ｄは、第２コンタクト層Ｃｄを介して半導体層４の他の一部と電気的に接続されている。
　半導体層４は、ＴＦＴ１０１の活性層として機能する層であり、結晶質シリコン領域（ｃ－Ｓｉ領域）４ｃを含む。ｃ－Ｓｉ領域４ｃは、結晶質シリコン（多結晶シリコン、微結晶シリコン、単結晶シリコンを含む）を主として含む領域である。ｃ－Ｓｉ領域４ｃの少なくとも一部は、ゲート絶縁層３を介してゲート電極２と重なるように配置されている。
　半導体層４は、ｃ－Ｓｉ領域４ｃと、ａ－Ｓｉを主として含む非晶質シリコン領域（ａ－Ｓｉ領域）４ａとを含んでいてもよい。あるいは、半導体層４の全体がｃ－Ｓｉ領域４ｃであってもよい。半導体層４は、例えば真性シリコン層である。なお、本明細書では、「真性シリコン層」は、不純物を実質的に含まない、すなわち積極的に不純物が注入されていないシリコン層を指す。
　半導体層４は、また、第１コンタクト層Ｃｓと接する第１領域Ｒｓと、第２コンタクト層Ｃｄと接する第２領域Ｒｄと、第１領域Ｒｓおよび第２領域Ｒｄの間に位置する領域（以下、「ソースドレイン間領域」と呼ぶ）ＲＧとを有している。第１領域Ｒｓは、第１コンタクト層Ｃｓを介してソース電極８ｓと電気的に接続されている。第２領域Ｒｄは、第２コンタクト層Ｃｄを介してドレイン電極８ｄと電気的に接続されている。ソースドレイン間領域ＲＧは、半導体層４のうちゲート電極２とゲート絶縁層３を介して重なり、かつ、第１領域Ｒｓおよび第２領域Ｒｄの間に位置する部分である。半導体層４のソースドレイン間領域ＲＧ内には、ゲート絶縁層３に達する開口部Ｐが設けられている。ソースドレイン間領域ＲＧのうち開口部Ｐが形成されていない部分は、ＴＦＴ１０１のチャネルが形成される「チャネル領域Ｒｃ」となる。
　半導体層４において、ｃ－Ｓｉ領域４ｃの少なくとも一部はソースドレイン間領域ＲＧに位置している。この例では、ソースドレイン間領域ＲＧはｃ－Ｓｉ領域４ｃを含み、ａ－Ｓｉ領域４ａを含まない。なお、ソースドレイン間領域ＲＧは、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａの両方を含んでいてもよい（後述する図１４、１５参照）。
　半導体層４の第１領域Ｒｓおよび第２領域Ｒｄは、それぞれ、ｃ－Ｓｉ領域４ｃを含むことが好ましい。第１領域Ｒｓおよび第２領域Ｒｄは、それぞれ、ｃ－Ｓｉ領域４ｃのみで構成されていてもよいし、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａの両方を含んでいてもよい。
　第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、特に限定されないが、例えば、導電型を付与する不純物を含むシリコン層（ａ－Ｓｉ層でもｃ－Ｓｉ層でもよい）を含んでいてもよい。この例では、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、それぞれ、半導体層４に接する第１のａ－Ｓｉ層６と、第１のａ－Ｓｉ層６上に配置された第２のａ－Ｓｉ層７とを含む。第２のａ－Ｓｉ層７は、第１のａ－Ｓｉ層６よりも高い導電率を有する。第２のａ－Ｓｉ層７は、導電型を付与する不純物を含んでいてもよい。第１のａ－Ｓｉ層６は、例えば、実質的に不純物を含まない真性シリコン層であり、第２のａ－Ｓｉ層７は、例えば、ｎ型を付与する不純物が添加されたｎ+型ａ－Ｓｉ層であってもよい。第１のａ－Ｓｉ層６が不純物を含む場合には、第２のａ－Ｓｉ層７は、第１のａ－Ｓｉ層６よりも高い濃度で、導電型を付与する不純物を含み得る。なお、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、第２のａ－Ｓｉ層（例えばｎ+型ａ－Ｓｉ層）７の単層構造であってもよい。ただし、半導体層４のｃ－Ｓｉ領域４ｃと第２のａ－Ｓｉ層７との間に、第１のａ－Ｓｉ層６を設けることにより、ホットキャリアによるＴＦＴ特性の劣化を抑制できる。
　第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄが積層構造を有する場合、少なくとも最上層または最も導電性の高い層は、互いに離間して配置されていることが好ましい。例えば図１に例示するように、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄの上層である第２のａ－Ｓｉ層７は互いに離間して配置され、下層である第１のａ－Ｓｉ層６は互いに分離されていなくてもよい。
　この例では、第２のａ－Ｓｉ層７は、第１領域Ｒｓ上に位置し、第１コンタクト層Ｃｓを構成する部分と、第２領域Ｒ上に位置し、第２コンタクト層Ｃｄを構成する部分とに分離されている。第２のａ－Ｓｉ層７は、チャネル領域Ｒｃ上には配置されていない。第２のａ－Ｓｉ層７の周縁の一部（チャネル領域Ｒｃ側の縁部）は、基板１の法線方向から見たとき、それぞれ、ソース電極８ｓおよびドレイン電極８ｄの縁部と整合し、他の一部（チャネル領域Ｒｃと反対側の縁部）は、それぞれ、半導体層４の縁部と整合していてもよい。
　一方、第１のａ－Ｓｉ層６は、半導体層４のチャネル領域Ｒｃ、第１領域Ｒｓおよび第２領域Ｒｄの上面と接している。第１のａ－Ｓｉ層６のうち第１領域Ｒｓに接し、第１コンタクト層Ｃｓを構成する部分と、第２領域Ｒｄに接し、第２コンタクト層Ｃｄを構成する部分とは、チャネル領域Ｒｃに接する部分６ｔによって接続されている。チャネル領域Ｒｃと接する部分（すなわち、ソースドレイン間領域ＲＧに位置し、第２のａ－Ｓｉ膜で覆われていない部分）６ｔは、第１領域Ｒｓおよび第２領域Ｒｄと接する部分よりも薄い。
　第１のａ－Ｓｉ層６におけるチャネル領域Ｒｃと接する部分（薄膜化部分）６ｔは、半導体層４の開口部Ｐに対応する位置に第１開口部１６を有している。半導体層４の開口部Ｐと第１のａ－Ｓｉ層６の第１開口部１６とは、ゲート絶縁層３に達する開口部１０を構成している。基板１の法線方向から見たとき、第１のａ－Ｓｉ層６の周縁は、半導体層４の周縁と整合していてもよい。また、開口部１０の側壁において、半導体層４の開口部Ｐの側面および第１のａ－Ｓｉ層６の第１開口部１６の側面は整合してもよい。
　あるいは、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは互いに離間して配置されていてもよい。例えば、図２に示すように、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄにおける第１のａ－Ｓｉ層６、第２のａ－Ｓｉ層７は、互いに離間して配置されていてもよい。この例では、第１コンタクト層Ｃｓは第１領域Ｒｓ上に島状に配置され、第２コンタクト層Ｃｄは第２領域Ｒｄ上に島状に配置されている。基板１の法線方向から見たとき、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄの周縁の一部（チャネル領域Ｒｃ側の縁部）は、それぞれ、ソース電極８ｓおよびドレイン電極８ｄの縁部と整合し、他の一部（チャネル領域Ｒｃと反対側の縁部）は、それぞれ、半導体層４の縁部と整合していてもよい。
　ＴＦＴ１０１は、例えば、無機絶縁層（パッシベーション膜）９で覆われていてもよい。無機絶縁層９は開口部Ｐ内において、ゲート絶縁層３と接していてもよい。また、無機絶縁層９は、ソース電極８ｓとドレイン電極８ｄとの間において、図１（ｂ）に示すように、第１のａ－Ｓｉ層６の薄膜化部分６ｔの上面と接していてもよいし、図２（ｂ）に示すように、半導体層４のチャネル領域Ｒｃの上面と接していてもよい。無機絶縁層９上に、さらに有機絶縁層（不図示）が設けられていてもよい。有機絶縁層は平坦化膜であってもよい。
　ＴＦＴ１０１では、オン状態において、ソース電極８ｓおよびドレイン電極８ｄのうちの一方の電極から他方の電極へ電流が流れる。例えば、ソース電極８ｓからドレイン電極８ｄの方向に電流が流れるとき、この電流は、ソース電極８ｓから第１コンタクト層Ｃｓを経由して、半導体層４のチャネル領域Ｒｃを流れ、その後、第２コンタクト層Ｃｄを経由してドレイン電極８ｄに達する。
　本実施形態では、ソースドレイン間領域ＲＧにおいてソース電極８ｓとドレイン電極８ｄとの間を流れる電流の経路上に開口部Ｐが設けられているので、電流の流れが阻害される。このため、オフリーク電流を低減することが可能になる。
　開口部Ｐを設けると、オフリーク電流のみでなくオン電流も低下する。しかしながら、本実施形態では、高移動度のｃ－Ｓｉ領域４ｃをチャネル領域Ｒｃに使用するため、開口部Ｐの形成により多少オン電流が低下したとしても、所定のオン特性を確保できる。さらに、開口部Ｐによる電流阻害効果は、オン電流よりもオフ電流に対して大きいため、開口部Ｐのサイズ、位置などを制御することにより、オン特性を確保しつつ、オフ電流を減少させることが可能である。
　また、後述するように、例えば、コンタクト層Ｃｓ、Ｃｄを、まず半導体層４と同時にエッチングし、次いで、ソースおよびドレイン電極８ｓ、８ｄと同時にエッチングすることによって形成すると、製造工程数の増加を抑えつつ、オフリーク電流が低減されたＴＦＴ１０１を製造できる。
　なお、例えばＴＦＴの活性層に開口部を設けずに、ＴＦＴの活性層の幅（チャネル幅）を小さくすることで、オフリーク電流を低減する構成も考えられる。しかしながら、フォトリソグラフィプロセス（レジスト付与、露光、現像、レジストをマスクとしたエッチング、レジスト剥離を含む）を用いてＴＦＴを製造する場合、その加工精度によって、活性層の幅を十分に微細化できないおそれがある。一例として、フォトリソグラフィプロセスの加工精度が６μｍのとき、５μｍ幅の活性層（シリコン層）を形成することは難しい。一方、２０μｍ幅の活性層に１５μｍ幅の開口部を高い精度で形成することは可能であり、これにより、実効的なチャネル幅（実効チャネル幅）が５μｍの活性層を得ることができる。従って、本実施形態によると、開口部Ｐを設けることにより、実効チャネル幅の小さい、またはチャネル領域の実効的な面積（実効チャネル面積）の小さいＴＦＴを、より高い精度で形成することができる。
　半導体層４に設けられる開口部Ｐの位置、形状などは図示する例に限定されない。後述するように、ソースドレイン間領域ＲＧ内に２以上の開口部Ｐが配置されてもよい。
　開口部Ｐは、ｃ－Ｓｉ領域４ｃの内部に配置され、ｃ－Ｓｉ領域４ｃで包囲されていてもよい。すなわち、半導体層４のうち開口部１０の側面に露出する部分は結晶質シリコンであってもよい。あるいは、開口部Ｐは、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａに跨って形成されていてもよい。例えば、基板１の法線方向から見たとき、ソースドレイン間領域ＲＧにおいて、開口部Ｐは、ｃ－Ｓｉ領域４ｃとａ－Ｓｉ領域４ａとの界面の一部上に配置されていてもよい。または、開口部Ｐは、ａ－Ｓｉ領域４ａの内部に配置され、ａ－Ｓｉ領域４ａで包囲されていてもよい。ただし、開口部Ｐの少なくとも一部がｃ－Ｓｉ領域４ｃ内に形成されていれば、より効果的にオフリーク電流を低減できる。
　本実施形態によると、開口部Ｐの位置、サイズ、形状だけでなく、開口部Ｐとｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａとの配置関係を任意に選択できるので、用途に応じて、所望の特性を有するＴＦＴが得られる。例えば、基板１上に、用途の異なる複数のＴＦＴを形成する場合には、製造工程を複雑にすることなく、ＴＦＴごとに開口部の有無、サイズ、数、配置等に加えて、開口部とｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａとの配置関係をも変えることができる。従って、同じ製造工程で、特性の異なるＴＦＴを作り分けることが可能になる。
　また、図１に示す例では、半導体層４およびコンタクト層Ｃｓ、Ｃｄは、ソース電極８ｓおよびドレイン電極８ｄの下方に延設されている。このため、ＴＦＴ１０１のサイズを増大させることなく、半導体層４のうち第１領域Ｒｓおよび第２領域Ｒｄとなる部分（ｃ－Ｓｉ領域４ｃ）の面積（コンタクト面積）を調整することが可能である。
　図１では、ＴＦＴ１０１のチャネル幅方向におけるソース電極８ｓおよびドレイン電極８ｄの幅は、半導体層４のチャネル領域Ｒｃの幅と同程度であるが、チャネル領域Ｒｃの幅よりも大きくてもよいし、小さくてもよい。
　本実施形態の半導体装置は、例えば、画素ごとに画素用ＴＦＴとしてＴＦＴ１０１を有するアクティブマトリクス基板である。アクティブマトリクス基板では、各画素において、無機絶縁層９を含む層間絶縁層上に画素電極（不図示）が配置される。ＴＦＴ１０１のドレイン電極８ｄは、対応する画素電極と電気的に接続される。画素電極は、層間絶縁層に形成されたコンタクトホール（不図示）内で、ＴＦＴ１０１のドレイン電極８ｄと接していてもよい。ＴＦＴ１０１のソース電極８ｓはソースバスライン（不図示）に電気的に接続され、ゲート電極２はゲートバスライン（不図示）に電気的に接続される。
　アクティブマトリクス基板は、複数の画素を含む表示領域と、表示領域以外の非表示領域（周辺領域ともいう）とを有していてもよい。周辺領域には、ゲートドライバなどの駆動回路がモノリシックに形成されていてもよい。駆動回路は、複数のＴＦＴ（「回路用ＴＦＴ」と呼ぶ）を含んでいる。回路用ＴＦＴは、ＴＦＴ１０１と同様の構成を有する結晶質シリコンＴＦＴであってもよい。ただし、一部または全部の回路用ＴＦＴのソースドレイン間領域には開口部が設けられていなくてもよい。例えば、出力トランジスタなどの大きな電流駆動力が求められる回路用ＴＦＴのソースドレイン間領域には開口部を設けないことが好ましい。
　＜半導体装置の製造方法＞
　図３～図９は、ＴＦＴ１０１を有する半導体装置（アクティブマトリクス基板）の製造方法の一例を説明するための模式的な工程図である。各図の（ａ）は平面図である。各図の（ｂ）および（ｃ）は、それぞれ、図１に示すＩ－Ｉ’線およびＩＩ－ＩＩ’線に沿った断面図である。図５～図９の（ｄ）は、それぞれ、図１に示すＩＩＩ－ＩＩＩ’線に沿った断面図である。
　まず、図３（ａ）～（ｃ）に示すように、基板１上に、ゲート電極２、および、ゲート絶縁層３、ＴＦＴの活性層となる半導体膜４’をこの順で形成する。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などの絶縁性の表面を有する基板を用いることができる。
　ゲート電極２は、基板１の上に、ゲート用導電膜を形成し、これをパターニングすることにより形成される。ここでは、例えば、スパッタ法によりゲート用導電膜（厚さ：例えば約５００ｎｍ）を基板１の上に形成し、公知のフォトリソグラフィプロセスを用いて金属膜のパターニングを行う。ゲート導電膜のエッチングには例えばウェットエッチングを用いる。
　ゲート電極２の材料は、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、それらに窒素、酸素、あるいは他の金属を含有させた材料、または、インジウム錫酸化物（ＩＴＯ）などの透明導電材料であってもよい。
　ゲート絶縁層３は、ゲート電極２が形成された基板１に、例えばプラズマＣＶＤ法により形成される。ゲート絶縁層（厚さ：例えば約０．４μｍ）３として、例えば、酸化シリコン（ＳｉＯ2）層、窒化シリコン（ＳｉＮｘ）層、またはＳｉＯ2層とＳｉＮｘ層との積層膜を形成してもよい。
　半導体膜４’は、次のようにして形成され得る。まず、ゲート絶縁層３と同一の成膜チャンバーを用いて、ＣＶＤ法により形成され得る。ここでは、半導体膜４’として、水素ガス（Ｈ2）およびシランガス（ＳｉＨ4）を用いて、厚さ：例えば３０ｎｍ以上７０ｎｍ以下のａ－Ｓｉ：Ｈ膜を形成する。この後、半導体膜４’に対して、脱水素アニール処理（例えば４５０℃、６０分）を行う。次いで、オゾン洗浄、ＨＦ洗浄などの清浄化処理（レーザー前洗浄）を行ってもよい。続いて、半導体膜４’にレーザ光３０を照射することにより、半導体膜４’のうちＴＦＴの半導体層となる半導体層形成領域の少なくとも一部を結晶化させる（部分レーザアニール）。ここでは、半導体層形成領域の一部のみを結晶化させる。レーザ光３０としては、ＸｅＣｌエキシマレーザ（波長３０８ｎｍ）などの紫外線レーザ、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）などの波長が５５０ｎｍ以下の固体レーザが適用され得る。
　本実施形態では、レーザ光源からのレーザ光３０を、マイクロレンズアレイを介して基板１上の半導体膜４’に照射する。マイクロレンズアレイは、２次元または１次元に配列されたマイクロレンズを有する。基板１上に複数のＴＦＴを形成する場合、レーザ光３０は、マイクロレンズアレイにより集光されて、半導体膜４’のうち、互いに離間した複数の所定領域（照射領域）にのみ入射する。各照射領域は、ＴＦＴのチャネル領域となる部分に対応して配置される。照射領域の位置、数、形状、サイズなどは、マイクロレンズアレイ（１ｍｍ未満のレンズに限定されるものではない）のサイズ、配列ピッチ、マイクロレンズアレイの光源側に配置するマスクの開口位置などによって制御され得る。これにより、半導体膜４’のうちレーザ光３０で照射された領域が加熱されて溶融凝固し、ｃ－Ｓｉ領域４ｃとなる。レーザ光で照射されなかった領域は、ａ－Ｓｉ領域４ａのまま残る。
　部分レーザアニールのより具体的な方法、部分レーザアニールに用いる装置の構成（マイクロレンズアレイ、マスクの構造を含む）について、参考のため、国際公開第２０１１／０５５６１８号、国際公開第２０１１／１３２５５９号（特許文献１）、国際公開第２０１６／１５７３５１号（特許文献２）、国際公開第２０１６／１７０５７１号（特許文献３）の開示内容の全てを本願明細書に援用する。
　次いで、図４（ａ）～（ｃ）に示すように、半導体膜４’上に、コンタクト層用のＳｉ膜を形成する。ここでは、プラズマＣＶＤ法により、真性の第１のａ－Ｓｉ膜（厚さ：例えば約０．１μｍ）６’、および、ｎ型不純物（例えばリン（Ｐ））を含むｎ+型の第２のａ－Ｓｉ膜（厚さ：例えば約０．０５μｍ）７’をこの順で堆積する。第１のａ－Ｓｉ膜６’の原料ガスとして、水素ガスおよびシランガスを用いる。第２のａ－Ｓｉ膜７’の原料ガスとして、シランと水素とホスフィン（ＰＨ3）との混合ガスを用いる。
　続いて、図５（ａ）～（ｄ）に示すように、第２のａ－Ｓｉ膜７’上に第１のレジストマスク３１を形成し、第１のレジストマスク３１を用いて、例えばドライエッチングにより、半導体膜４’およびコンタクト層用のＳｉ膜（ここでは、第１のａ－Ｓｉ膜６’および第２のａ－Ｓｉ膜７’）のパターニングを行う。これにより、半導体層４およびＳｉ層（ａ－Ｓｉ層６ｉおよびａ－Ｓｉ層７ｉ）からなる島状の積層体を得る。積層体は、半導体層４およびＳｉ層を貫通し、ゲート絶縁層３を露出する開口部１０を有している。開口部１０は、半導体層４に形成された開口部ＰとＳｉ層に形成された開口部とから構成されている。ここでは、Ｓｉ層に形成された開口部は、ａ－Ｓｉ層６ｉに形成された第１開口部１６と、ａ－Ｓｉ層７ｉに形成された第２開口部１７とを含む。図示していないが、パターニングの際に、ゲート絶縁層３の表面部分がエッチングされる場合がある（オーバーエッチング）。この後、第１のレジストマスク３１を基板１から剥離する。
　半導体層４は、少なくともｃ－Ｓｉ領域４ｃを含んでいればよい。この例では、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａを含んでいる。開口部Ｐは、例えばｃ－Ｓｉ領域４ｃ内に形成されている。
　この例では、１つのＴＦＴ形成領域において、１つの開口部１０が形成されるが、２以上の開口部１０を形成してもよい。あるいは、開口部１０の代わりに、または開口部１０に加えて、１つまたは複数の切欠き部を形成していてもよい。「切欠き部」は、例えば、基板１の法線方向から見たとき、半導体層４の周縁に配置された凹部を含む。
　次いで、図６（ａ）～（ｄ）に示すように、半導体層４、ａ－Ｓｉ層６ｉおよびａ－Ｓｉ層７ｉからなる積層体上および開口部１０または切欠き部内に、ソースおよびドレイン電極用の導電膜８’を形成する。ソースおよびドレイン電極用の導電膜（厚さ：例えば約０．３μｍ）８’は、ゲート用導電膜と同様の材料を用いて、ゲート用導電膜と同様の方法で形成され得る。
　この後、図７（ａ）～（ｄ）に示すように、導電膜８’上に第２のレジストマスク３２を形成し、これをマスクとして導電膜８’のパターニングを行う。導電膜８’のパターニングは、例えばウェットエッチング法を用いて行うことができる。エッチャントとして、燐酸、硝酸および酢酸を含む溶液を用いてもよい。これにより、導電膜８’のうち第２のレジストマスク３２で覆われていない部分を薄膜化する。なお、このエッチングによって、導電膜８’のうち第２のレジストマスク３２で覆われていない部分を除去してもよい。
　続いて、図８（ａ）～（ｄ）に示すように、第２のレジストマスク３２をマスクとして、導電膜８’およびａ－Ｓｉ層６ｉ、７ｉのパターニングを行う。ここでは、例えば塩素（Ｃｌ2）ガスを用いたドライエッチングを行う。これにより、導電膜８’の薄膜化された部分が除去されて、ソース電極８ｓおよびドレイン電極８ｄが得られる（ソース・ドレイン分離工程）。基板１の法線方向から見たとき、ソース電極８ｓとドレイン電極８ｄとは、開口部Ｐまたは切欠き部がソース電極８ｓとドレイン電極８ｄとの間に位置するように、間隔を空けて配置される。また、ａ－Ｓｉ層６ｉ、７ｉから、第１のａ－Ｓｉ層６および第２のａ－Ｓｉ層７を含む第１コンタクト層Ｃｓ、第２コンタクト層Ｃｄが得られる。
　この例では、ａ－Ｓｉ層７ｉのうち第２のレジストマスク３２で覆われていない部分が除去される。従って、第２のａ－Ｓｉ層７は、第１コンタクト層Ｃｓとなる部分と、第２コンタクト層Ｃｄとなる部分とに分離される。一方、ａ－Ｓｉ層６ｉにおいては、表面部分（上部）は除去されるが、底面部分（下部）は除去されずに半導体層４上に残る。得られた第１のａ－Ｓｉ層６の周縁は、基板１の法線方向から見たとき、半導体層４の周縁と整合している。また、第１のａ－Ｓｉ層６のうち第２のａ－Ｓｉ層７で覆われていない部分（チャネル領域Ｒｃ上に位置する部分）６ｔは、第２のａ－Ｓｉ層７で覆われた部分よりも薄い。第１のａ－Ｓｉ層６の薄い部分（薄膜化部分）６ｔの厚さは、特に限定しないが、例えば３０ｎｍ以上１５０ｎｍ以下である。３０ｎｍ以上であれば、ソース・ドレイン分離工程による半導体層４へのダメ―ジを低減できる。１５０ｎｍ以下であれば、ソース・ドレイン間の導通による特性劣化を抑制できる。
　このパターニング工程によると、基板１の法線方向から見たとき、第２のａ－Ｓｉ層７のチャネル領域側の縁部はソース電極８ｓまたはドレイン電極８ｄの縁部と整合し、チャネル領域と反対側の縁部は半導体層４および第１のａ－Ｓｉ層６と整合する。
　この後、第２のレジストマスク３２を除去する。このようにしてＴＦＴ１０１が製造される。
　なお、本工程において、ａ－Ｓｉ層６ｉのうち第２のレジストマスク３２で覆われていない部分を除去することで、第１のａ－Ｓｉ層６も、第１コンタクト層Ｃｓとなる部分と、第２コンタクト層Ｃｄとなる部分とに分離してもよい（図２参照）。この場合、半導体層４のうち第２のレジストマスク３２で覆われていない部分の表面がエッチングされることがある（オーバーエッチング）。
　続いて、図９（ａ）～（ｄ）に示すように、ＴＦＴ１０１を覆うように層間絶縁層を形成する。ここでは、層間絶縁層として、無機絶縁層９および有機絶縁層１１を形成する。有機絶縁層１１上には画素電極１３を設ける。
　無機絶縁層９として、酸化珪素層、窒化珪素層などを用いてもよい。ここでは、無機絶縁層９として、例えば、ＳｉＮｘ層（厚さ：例えば約２００ｎｍ）をＣＶＤ法で形成する。無機絶縁層９は、開口部Ｐ内でゲート絶縁層３と接する。
　有機絶縁層１１は、例えば、感光性樹脂材料を含む有機絶縁膜（厚さ：例えば１～３μｍ）であってもよい。この後、有機絶縁層１１のパターニングを行い、不図示の開口部を形成する。続いて、有機絶縁層１１をマスクとして無機絶縁層９のエッチング（ドライエッチング）を行う。これにより、無機絶縁層９および有機絶縁層１１に、ドレイン電極８ｄに達するコンタクトホール（不図示）が形成される。
　画素電極１３は、次のようにして形成される。まず、有機絶縁層１１上およびコンタクトホール内に透明導電膜を形成する。透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、例えば、スパッタ法で、透明導電膜としてインジウム－亜鉛酸化物膜（厚さ：例えば約１００ｎｍ）を形成する。この後、例えばウェットエッチングにより透明導電膜のパターニングを行い、画素電極１３を得る。画素電極１３は、画素ごとに離間して配置される。各画素電極１３は、コンタクトホール内で、対応するＴＦＴのドレイン電極８ｄと接する。このようにして、アクティブマトリクス基板が製造される。
　本実施形態のアクティブマトリクス基板の製造方法は、上記方法に限定されない。例えば、図５に示す工程において、半導体膜４’、第１のａ－Ｓｉ膜６’および第２のａ－Ｓｉ膜７’を島状にパターニングせずに開口部１０のみを形成してもよい。この場合、基板１の法線方向から見たとき、半導体層４、第１のａ－Ｓｉ層６および第２のａ－Ｓｉ層７は、ＴＦＴ１０１が形成される領域（ＴＦＴ形成領域）以外の領域にも延設されていてもよい。例えば、半導体層４は、ソース電極８ｓに接続されたソースバスラインと重なるように延びていてもよい。半導体層４のうちＴＦＴ形成領域に位置する部分がｃ－Ｓｉ領域４ｃを含んでいればよく、ＴＦＴ形成領域以外の領域に延設された部分はａ－Ｓｉ領域４ａであってもよい。
　なお、半導体膜の結晶化方法は、上述した部分レーザアニールに限定されない。公知の他の方法を用いて、半導体膜の一部または全部を結晶化してもよい。
　＜変形例＞
　図１０（ａ）および（ｂ）は、変形例のＴＦＴ１０２を例示する平面図および断面図である。図１０において、図１に示すＴＦＴ１０１と同様の構成要素には同じ参照符号を付している。
　変形例のＴＦＴ１０２は、エッチストップ型ＴＦＴである。ＴＦＴ１０２は、開口部Ｐを有する半導体層４の上に、保護層（エッチストップ層）５が形成されている。保護層５は、半導体層４の一部上および半導体層４の開口部Ｐ内に配置されている。保護層５は、半導体層４のチャネル領域Ｒｃの少なくとも一部を覆い、かつ、開口部Ｐ内でゲート絶縁層３と接している。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、それぞれ、半導体層４のうち保護層５で覆われていない部分（第１領域Ｒｓ、第２領域Ｒｄ）と接している。
　この例では、保護層５は島状に形成されている。なお、保護層５は島状でなくてもよい。その場合、保護層５は、半導体層４のうち第１領域Ｒｓおよび第２領域Ｒｄとなる部分をそれぞれ露出する開口を有していてもよい。
　第１コンタクト層Ｃｓ、第２コンタクト層Ｃｄ、ソース電極８ｓおよびドレイン電極８ｄのチャネル領域Ｒｃ側の端部は、保護層５上に位置していてもよい。つまり、保護層５は、半導体層４と第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄとの間に配置されている。なお、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、それぞれ、半導体層４の第１領域Ｒｓおよび第２領域Ｒｄと接していればよく、保護層５と接していなくてもよい。
　ＴＦＴ１０２でも、ＴＦＴ１０１と同様に、半導体層４は、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａの両方を含んでいてもよい（後述する図１４、図１５参照）。図示する例では、ソースドレイン間領域ＲＧはｃ－Ｓｉ領域４ｃのみから構成されているが、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａの両方を含んでいてもよい。
　半導体層４の第１領域Ｒｓおよび第２領域Ｒｄは、それぞれ、ｃ－Ｓｉ領域４ｃを含むことが好ましい。第１領域Ｒｓおよび第２領域Ｒｄは、それぞれ、ｃ－Ｓｉ領域４ｃのみで構成されていてもよいし、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａの両方を含んでいてもよい。
　その他の構造は、ＴＦＴ１０１と同様であるので、説明を省略する。
　この変形例によると、半導体層４はソースドレイン間領域ＲＧに開口部Ｐを有しているので、電流の流れが阻害され、オフリーク電流を低減できる。また、開口部Ｐ内およびチャネル領域Ｒｃ上に保護層５が設けられているので、ソース・ドレイン分離工程などによるチャネル領域Ｒｃへのダメージを抑制できる。
　図１１（ａ）～（ｄ）は、ＴＦＴ１０２の製造方法の一例を説明するための工程断面図である。以下、ＴＦＴ１０１の製造方法と異なる点のみを説明する。
　まず、図１１（ａ）に示すように、基板１上に、ゲート電極２、ゲート絶縁層３および半導体膜４’を形成する。次いで、半導体膜４’の上方から、半導体膜４’のうちＴＦＴの半導体層となる半導体層形成領域の少なくとも一部にレーザ光３０を照射する（部分レーザアニール）。この例では、半導体層形成領域全体にレーザ光３０を照射して結晶化させる。このようにして、ｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａを含む半導体膜４’を得る。
　次いで、図１１（ｂ）に示すように、不図示のレジストマスクを用いて、例えばドライエッチングにより、半導体膜４’のパターニングを行う。これにより、ゲート絶縁膜３を露出する開口部Ｐを有する島状の半導体層４を得る。なお、島状にパターニングせず、開口部Ｐのみを形成してもよい。
　次いで、図１１（ｃ）に示すように、半導体層４の上に保護層５を形成する。保護層５は、半導体層４上および開口部Ｐ内に保護膜を形成し、不図示のレジストマスクを用いて保護膜のパターニングを行うことで得られる。ここでは、保護膜として、例えばＣＶＤ法により、ＳｉＯ2膜を形成する。保護膜の厚さは、例えば３０ｎｍ以上３００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下であってもよい。保護膜のパターニングは、例えばドライエッチングで行う。
　続いて、コンタクト層用のシリコン膜、ソースおよびドレイン電極用の導電膜をこの順で形成し、不図示のレジストマスクを用いて、これらの膜のパターニングを行う。ＴＦＴ１０１の製造方法と同様に、ウェットエッチングを行って導電膜の一部を薄膜化した後、ドライエッチングを行い、導電膜のうち薄膜化された部分とシリコン膜とを除去してもよい。これにより、図１１（ｄ）に示すように、第１コンタクト層Ｃｓ、第２コンタクト層Ｃｄ、ソース電極８ｓおよびドレイン電極８ｄが得られる。このようにして、ＴＦＴ１０２が製造される。この後、ＴＦＴ１０２を覆うように無機絶縁層を形成してもよい。
　＜ソースドレイン間領域ＲＧにおけるｃ－Ｓｉ領域４ｃ、開口部Ｐおよびａ－Ｓｉ領域４ａの配置および面積率＞
　次いで、本実施形態のＴＦＴ１０１、１０２のソースドレイン間領域ＲＧにおけるｃ－Ｓｉ領域４ｃ、開口部Ｐおよびａ－Ｓｉ領域４ａの配置を詳しく説明する。
　ソースドレイン間領域ＲＧの面積が同じ場合、ＴＦＴのオフリーク電流は、例えば、ソースドレイン間領域ＲＧに占めるｃ－Ｓｉ領域４ｃの面積の割合（以下、「ｃ－Ｓｉ面積率」）Ｓｃを小さくすることで低減できる。ｃ－Ｓｉ面積率Ｓｃは、例えば、ソースドレイン間領域ＲＧに対するレーザ光照射領域の面積の割合を小さくすることで減少させることが可能である。また、レーザ照射によって形成されたｃ－Ｓｉ領域４ｃに開口部を設けることで、ｃ－Ｓｉ面積率Ｓｃを減らすことができる。
　ｃ－Ｓｉ面積率Ｓｃは、例えば５０％以上９５％以下、好ましくは７０％以上９０％以下であってもよい。９５％以下であれば、オフリーク電流をより効果的に低減できる。一方、５０％以上であれば、オン特性を確保できる。
　ソースドレイン間領域ＲＧに対する開口部Ｐまたは切欠き部の面積（複数の開口部Ｐまたは切欠き部が配置されている場合には合計面積）の割合（以下、「開口面積率」）Ｓｐは、例えば５％以上４０％以下、好ましくは５％以上２５％以下であってもよい。
　また、ｃ－Ｓｉ面積率Ｓｃあるいは開口面積率Ｓｐが同じ場合でも、例えば、開口部Ｐまたは切欠き部の数や配置により、電流の流れをより効果的に阻害し、オフリーク電流をさらに低減することが可能である。さらに、ソースドレイン間領域ＲＧにおいて、ｃ－Ｓｉ領域４ｃが、ａ－Ｓｉ領域４ａまたは開口部Ｐによって２以上の部分に分離されていると、オフリーク電流をより効果的に低減できる場合がある。
　次いで、ｃ－Ｓｉ領域４ｃのチャネル幅方向の長さとＴＦＴの電流特性との関係を調べたので、説明する。
　図１２（ａ）は、ソースドレイン間領域ＲＧに対するｃ－Ｓｉ領域４ｃのチャネル幅方向の長さと、ＴＦＴのオン電流Ｉｏｎおよびオフ電流（オフリーク電流）Ｉｏｆｆとの関係を示すグラフである。ここでは、半導体膜のレーザ結晶化の際に、半導体膜におけるレーザ光の照射領域の幅を変えることで、ｃ－Ｓｉ領域４ｃのチャネル幅方向の長さの異なる４つのサンプルＴＦＴを作製し、各サンプルＴＦＴの電流特性を測定した。各サンプルＴＦＴのｃ－Ｓｉ領域４ｃのチャネル長方向の長さは一定とした。また、サンプルＴＦＴには開口部を設けなかった。従って、ｃ－Ｓｉ領域４ｃのチャネル幅方向の長さが大きくなるにつれて、ｃ－Ｓｉ面積率Ｓｃは増加する。
　図１２（ａ）から、ソースドレイン間領域ＲＧに対するｃ－Ｓｉ領域４ｃのチャネル幅方向の長さが減少するほど、ＴＦＴのオン電流Ｉｏｎおよびオフ電流Ｉｏｆｆが減少することが確認できる。これは、ｃ－Ｓｉ面積率Ｓｃが減少し、なおかつ、実効的なチャネル幅が小さくなり、電流が流れにくくなったからと考えられる。
　また、図１２（ａ）に示したように、ｃ－Ｓｉ領域４ｃのチャネル幅方向の長さを変えることによるオフ電流の変化の割合は、オン電流の変化の割合よりも大きい。例えば、ｃ－Ｓｉ領域４ｃのチャネル幅方向の長さを４μｍから１２μｍに増加させると、オン電流は約３倍に増加するものの、オフ電流は約５倍増加してしまい、結果的に、オフ電流増加によるデメリットの方が大きくなる可能性がある。逆に、ｃ－Ｓｉ領域４ｃのチャネル幅方向の長さを減少させる、すなわちｃ－Ｓｉ面積率Ｓｃを小さくすると、オン電流の減少率よりも、オフ電流の減少率の方が大きい。従って、ｃ－Ｓｉ領域４ｃのチャネル幅方向の長さまたはｃ－Ｓｉ面積率Ｓｃを制御することで、オン電流の低下を抑えつつ、オフ電流を効果的に低減できる。
　この例では、レーザ光の照射領域のサイズを調整しているが、レーザ結晶化後にｃ－Ｓｉ領域４ｃに開口部Ｐ（または切欠き部）を設けることによって、ｃ－Ｓｉ面積率Ｓｃおよび実効的なチャネル幅を小さくしても、図１２（ａ）と同様の効果が得られる。開口部Ｐを設けると、ソースドレイン間領域ＲＧの一部（開口部Ｐのチャネル長方向の長さで規定される）では、開口部Ｐのチャネル幅方向の長さの分だけ実効的なチャネル幅が小さくなる。従って、開口部Ｐのサイズを調整することにより、オフリーク電流を低減できる。ソースドレイン間領域ＲＧに２以上の開口部Ｐを設けることによって、オフリーク電流をより効果的に減少させてもよい。
　ソースドレイン間領域ＲＧのチャネル幅方向における開口部Ｐまたは切欠き部の長さ（開口部Ｐまたは切欠き部が複数配置されている場合には、それらの合計長さ）の最大値（以下、「第１開口長さ」）は、ソースドレイン間領域ＲＧのチャネル幅方向の長さＷの、例えば３０％以上７０％以下、好ましくは３０％以上５０％以下であってもよい。これにより、所定のオン電流を確保しつつ、オフリーク電流をより効果的に低減できる。なお、チャネル幅方向に１つの開口部Ｐのみを配置する場合には、その開口部Ｐのチャネル幅方向の長さが「第１開口長さ」となる。チャネル幅方向に２以上の開口部Ｐを配置する場合には、これらの開口部Ｐのチャネル幅方向における合計長さの最大値が「第１開口長さ」となる。
　ソースドレイン間領域ＲＧのチャネル長方向における開口部Ｐまたは切欠き部の長さ（または合計長さ）の最大値（以下、「第２開口長さ」）は、ソースドレイン間領域ＲＧのチャネル長方向の長さＬの例えば２０％以上１００％以下、好ましくは２０％以上５０％以下であってもよい。これにより、所定のオン電流を確保しつつ、オフリーク電流をより効果的に低減できる。なお、チャネル長方向に１つの開口部Ｐのみを配置する場合には、その開口部Ｐのチャネル長方向の長さが「第２開口長さ」となる。チャネル長方向に２以上の開口部Ｐを配置する場合には、これらの開口部Ｐのチャネル長方向における合計長さの最大値が「第２開口長さ」となる。
　また、ソースドレイン間領域ＲＧにａ－Ｓｉ領域４ａを配置することで、ｃ－Ｓｉ面積率Ｓｃを減少させてもよい。ソースドレイン間領域ＲＧに対するａ－Ｓｉ領域４ａの面積の割合（以下、「ａ－Ｓｉ面積率」）Ｓａは、開口面積率Ｓｐにもよるが、例えば２％以上２０％以下、好ましくは５％以上１０％以下であってもよい。一例として、ａ－Ｓｉ領域４ａを半導体層４のチャネル幅方向に亘って配置することで、ｃ－Ｓｉ領域４ｃをチャネル長方向に２以上の部分に分離させてもよい。あるいは、ａ－Ｓｉ領域４ａを半導体層４のチャネル長方向に亘って配置することで、ｃ－Ｓｉ領域４ｃをチャネル幅方向に２以上の部分に分離させてもよい。
　図１２（ｂ）は、ａ－Ｓｉ領域４ａを半導体層４のチャネル幅方向に亘って形成した場合の、ａ－Ｓｉ領域４ａのチャネル長方向の長さと、チャネル領域Ｒｃの移動度およびオン電流との関係を示す模式的な図である。半導体層４には開口部は設けていない。
　図１２（ｂ）に示したように、ａ－Ｓｉ領域４ａのチャネル長方向の長さが増加するほど、電流経路におけるａ－Ｓｉ領域４ａの占める割合が高くなるので、移動度が低下し、電流は流れにくくなる（オフ電流が減少する）。ａ－Ｓｉ領域４ａのチャネル長方向の長さが例えば０．５μｍ以上、好ましくは１μｍ以上であれば、オフ電流を所定値以下に抑えることが可能である。一方、ａ－Ｓｉ領域４ａのチャネル長方向の長さは、例えばソースドレイン間領域ＲＧのチャネル長方向の長さの１／４以下であればよい。所定の移動度をより確実に確保するためには、ａ－Ｓｉ領域４ａのチャネル長方向の長さは、例えば２．５μｍ以下に設定されてもよい。なお、本実施形態では、部分レーザアニールによって半導体層４の所定領域を選択的に結晶化させるため、半導体層４にこのような微細な幅（例えば２．５μｍ以下）のａ－Ｓｉ領域４ａを配置することが可能である。
　ソースドレイン間領域ＲＧに２以上のａ－Ｓｉ領域４ａを離間して配置し、ｃ－Ｓｉ領域４ｃを３以上に分離させてもよい。また、ａ－Ｓｉ領域４ａの形状も矩形に限定されない。詳細は、本願明細書で援用する国際公開第２０１６／１５７３５１号に記載されているので、詳細な説明および図示を省略する。
　フォトリソグラフィプロセスによる加工精度を考慮すると、ＴＦＴ１０１、１０２におけるソースドレイン間領域ＲＧのチャネル幅方向の幅（チャネル幅）Ｗは１３μｍ以上、チャネル長方向の幅（チャネル長）Ｌは１３μｍ以上であることが好ましい。
　また、加工精度を考慮すると、半導体層４の各開口部Ｐまたは切欠き部のチャネル長方向およびチャネル幅方向の幅（設計値）は、いずれも、４μｍ以上であることが好ましい。また、ソースドレイン間領域ＲＧの周縁から最も近い開口部Ｐまでの距離（設計値）は、例えば４μｍ以上であることが好ましい。
　各レーザ光照射領域のチャネル幅方向の長さは、露光機の解像度、位置精度を考慮すると、例えば９μｍ以上であることが好ましい。これにより、位置合わせずれが生じた場合でも、半導体層４にｃ－Ｓｉ領域４ｃが所定の幅で配置されるので、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄをｃ－Ｓｉ領域４ｃに接続させることができ、ＴＦＴのオン抵抗の増大を抑制できる。
　以下、図面を参照しながら、半導体層４のソースドレイン間領域ＲＧにおける開口部Ｐまたは切欠き部Ｑの配置例をより具体的に説明する。
　図１３（ａ）～（ｆ）は、それぞれ、本実施形態のＴＦＴ１０１、１０２における開口部Ｐまたは切欠き部Ｑの配置例１～６を示す平面図である。図１３では、ＴＦＴの半導体層のうちソースドレイン間領域ＲＧ、第２領域Ｒｄおよび第１領域Ｒｓのみを示す。分かりやすさのため、コンタクト層、保護層などの半導体層以外の層は図示していない。
　配置例１～６では、ソースドレイン間領域ＲＧ、第２領域Ｒｄおよび第１領域Ｒｓは、ａ－Ｓｉ領域を含んでおらず、ｃ－Ｓｉ領域４ｃのみから構成されている。これらの例では、いずれも、ソースドレイン間領域ＲＧのチャネル幅方向ＤＷの長さＷを１３μｍ、チャネル長方向ＤＬの長さＬを２２μｍとする。
　ここでは、ソースドレイン間領域ＲＧが、チャネル長方向ＤＬに長い矩形である例を示すが、ソースドレイン間領域ＲＧはチャネル幅方向ＤＷに長くてもよいし、矩形でなくてもよい。同様に、開口部Ｐが矩形である例を示すが、開口部Ｐの形状は矩形でなくてもよい。
　図１３（ａ）に示す配置例１では、ソースドレイン間領域ＲＧ内に単一の開口部Ｐが配置されている。開口部Ｐは、チャネル長方向ＤＬおよびチャネル幅方向ＤＷにおいて、ソースドレイン間領域ＲＧの略中央に配置されていてもよい。配置例１では、半導体層４の中央をチャネル長方向ＤＬに流れる電流は開口部Ｐを回り込む必要がある。従って、電流の流れが阻害され、オフリーク電流およびオン電流が小さくなる。
　一例として、開口部Ｐのチャネル幅方向ＤＷの長さｐｙ（＝第１開口長さ）：５μｍ、チャネル長方向ＤＬの長さｐｘ（＝第２開口長さ）：５μｍ、チャネル幅方向ＤＷにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｙ１、ｃｙ２：４μｍ、チャネル長方向ＤＬにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｘ１、ｃｘ２：８．５μｍである。
　なお、製造プロセスにおける位置合わせずれ等により、開口部Ｐが略中央に配置されない場合もある。設計値およびずれ量によっては、開口部Ｐと半導体層４との位置合わせがチャネル幅方向ＤＷにずれた結果、開口部Ｐではなく、切欠き部が形成される場合もある。そのような場合でも、オフリーク電流を低減できるので、所望のＴＦＴ特性が得られる。
　図１３（ｂ）に示す配置例２では、図１３（ａ）に示す配置例１と同様に、単一の開口部Ｐを有する。ただし、ソースドレイン間領域ＲＧの周縁と開口部Ｐとの距離ｃｘ１、ｃｘ２を加工精度を考慮した最小値に設定し、開口部Ｐのサイズをできるだけ大きく設定している。配置例２では、配置例１よりも実効的なチャネル面積を小さくできるので、オフリーク電流をさらに低減できる。
　一例として、開口部Ｐのチャネル幅方向ＤＷの長さｐｙ（＝第１開口長さ）：５μｍ、チャネル長方向ＤＬの長さｐｘ（＝第２開口長さ）：１４μｍ、チャネル幅方向ＤＷにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｙ１、ｃｙ２：４μｍ、チャネル長方向ＤＬにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｘ１、ｃｘ２：４μｍである。
　図１３（ｃ）および図１３（ｄ）に示す配置例３および４では、ソースドレイン間領域ＲＧ内に２つの開口部Ｐ（１）、Ｐ（２）（以下、「開口部Ｐ」と総称することがある）が配置されている点で、図１３（ａ）に示す配置例１と異なる。これらの開口部Ｐは、チャネル長方向ＤＬに間隔を空けて配置されている。加工精度を考慮すると、開口部Ｐの間隔ｃｘ３は例えば４μｍ以上に設定される。開口部Ｐを２箇所以上配置することにより、電流の流れをより効果的に阻害し、オフリーク電流をさらに低減することが可能である。
　配置例３では、２つの開口部Ｐの間隔ｃｘ３を、加工精度を考慮した最小値に設定している。配置例３では、一例として、各開口部Ｐのチャネル幅方向ＤＷの長さｐｙ：５μｍ、チャネル長方向ＤＬの長さｐｘ１、ｐｘ２：５μｍ、第１開口長さ（＝ｐｙ）：５μｍ、第２開口長さ（＝ｐｘ１＋ｐｘ２）：１０μｍ、チャネル幅方向ＤＷにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｙ１、ｃｙ２：４μｍ、チャネル長方向ＤＬにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｘ１、ｃｘ２：４μｍ、開口部Ｐの間隔ｃｘ３：４μｍである。
　配置例４では、同じサイズの開口部Ｐをできるだけ離して配置している。各開口部Ｐは第１領域Ｒｓまたは第２領域Ｒｄと接するように、ソースドレイン間領域ＲＧの端部に配置されていてもよい。
　配置例４では、一例として、チャネル長方向ＤＬにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｘ１、ｃｘ２：０μｍ、開口部Ｐの間隔ｃｘ３：１２μｍである。その他の長さｐｙ、ｐｘ、ｃｙ１、ｃｙ２は配置例３と同じである。
　図１３（ｅ）に示す配置例５では、ソースドレイン間領域ＲＧ内に２つの切欠き部Ｑ（１）、Ｑ（２）（以下、「切欠き部Ｑ」と総称することがある）が配置されている。切欠き部Ｑは、チャネル幅方向ＤＷに間隔ｃｙ３を空けて配列されている。加工精度を考慮すると、切欠き部Ｑの間隔ｃｙ３は例えば４μｍ以上に設定される。配置例５では、チャネル領域Ｒｃは切欠き部Ｑによって形成されたくびれ部を有するので、チャネル長方向ＤＬに電流が流れにくくなり、オフリーク電流が小さくなる。
　一例として、各切欠き部Ｑのチャネル幅方向ＤＷの長さｐｙ１、ｐｙ２：４．５μｍ、チャネル長方向ＤＬの長さｐｘ：５μｍ、第１開口長さ（＝ｐｙ１＋ｐｙ２）：９μｍ、第２開口長さ：５μｍ、チャネル長方向ＤＬにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｘ１、ｃｘ２：８．５μｍ、切欠き部Ｑの間隔ｃｙ３：４μｍである。
　図１３（ｆ）に示す配置例６では、ソースドレイン間領域ＲＧのチャネル長方向ＤＬの長さＬに亘って開口部Ｐが配置されており、ソースドレイン間領域ＲＧにおいて、ｃ－Ｓｉ領域４ｃが開口部Ｐによって２つに分離されている。つまり、チャネル幅の小さい２つのチャネル領域が並列に接続された構造が得られる。これらのチャネル領域は第１領域Ｒｓおよび第２領域Ｒｄで接続されている。
　配置例６では、例えば、開口部Ｐのチャネル幅方向ＤＷの長さｐｙ（＝第１開口長さ）：５μｍ、チャネル長方向ＤＬの長さｐｘ（＝第２開口長さ）：２２μｍ、チャネル長方向ＤＬにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｘ１、ｃｘ２：０μｍ、チャネル幅方向ＤＷにおけるソースドレイン間領域ＲＧの周縁から開口部Ｐまでの距離ｃｙ１、ｃｙ２：４μｍである。
　配置例１～６におけるｃ－Ｓｉ面積率Ｓｃ、開口面積率Ｓｐ、ソースドレイン間領域ＲＧのチャネル幅方向の長さＷに対する第１開口長さの割合、および、ソースドレイン間領域ＲＧのチャネル長方向の長さＬに対する第２開口長さの割合を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　図１４（ａ）～（ｆ）は、それぞれ、本実施形態における開口部Ｐまたは切欠き部Ｑとａ－Ｓｉ領域４ａとの配置例７～１２を例示する平面図である。図１４では、ＴＦＴの半導体層のうちソースドレイン間領域ＲＧ、第２領域Ｒｄおよび第１領域Ｒｓのみを示す。配置例７～１２では、ソースドレイン間領域ＲＧ内にｃ－Ｓｉ領域４ｃおよびａ－Ｓｉ領域４ａが設けられている。配置例７～１２における開口部Ｐまたは切欠き部Ｑの配置は、それぞれ、図１３に示す配置例１～６と同様である。
　配置例７～１２では、ａ－Ｓｉ領域４ａは、ソースドレイン間領域ＲＧの略中央にチャネル幅方向ＤＷに亘って配置されている。従って、ｃ－Ｓｉ領域４ｃは、ａ－Ｓｉ領域４ａによって２つに分離されている。このように、ソースドレイン間領域ＲＧにおいて、ｃ－Ｓｉ領域４ｃをチャネル長方向ＤＬに不連続に配置することで電流の流れがさらに阻害される（図１２（ｂ）参照）。ａ－Ｓｉ領域４ａおよび開口部Ｐまたは切欠き部Ｑを組み合わせてソースドレイン間領域ＲＧに配置することにより、オン電流およびオフ電流をより高い自由度で、かつ、より厳密に制御できる。
　図１４（ａ）、（ｂ）、（ｅ）および（ｆ）に示すように、開口部Ｐまたは切欠き部Ｑは、ｃ－Ｓｉ領域４ｃとａ－Ｓｉ領域４ａとの界面の一部上に配置されていてもよい。これにより、実効的なチャネル幅が狭くなった部分にａ－Ｓｉ領域４ａを配置できるので、より効果的に電流の流れを阻害することが可能になる。
　図１４（ｃ）および（ｄ）のように、２つの開口部Ｐの間にａ－Ｓｉ領域４ａが配置されていてもよい。これらの例では、ｃ－Ｓｉ領域４ｃに開口部Ｐを配置するので、ｃ－Ｓｉ面積率Ｓｃを効果的に低減できる。
　ａ－Ｓｉ領域４ａの長さａｘが例えば２μｍである場合の、配置例７～１２のｃ－Ｓｉ面積率Ｓｃ、および、ソースドレイン間領域ＲＧに占めるａ－Ｓｉ領域４ａの面積割合（以下、「ａ－Ｓｉ面積率」）Ｓａを表１に併せて示す。開口面積率Ｓｐなどは、配置例１～６と同じである。
　なお、ａ－Ｓｉ領域４ａの配置およびサイズは、図示する例に限定されない。例えば、図１５（ａ）～（ｅ）に例示するように、ａ－Ｓｉ領域４ａをチャネル長方向ＤＬに亘って配置してもよい。これにより、ｃ－Ｓｉ領域４ｃのチャネル幅方向ＤＷの長さを低減できる。ａ－Ｓｉ領域４ａによってｃ－Ｓｉ領域４ｃを２以上の部分に分離してもよい。ａ－Ｓｉ領域４ａをチャネル長方向ＤＬに亘って配置することで、チャネル長方向ＤＬ全体に亘って、実効的なチャネル幅を小さくできる。
　本発明の実施形態は、ＴＦＴを備えた装置や電子機器に広く適用可能である。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、放射線検出器、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに適用され得る。
１　　　：基板
２　　　：ゲート電極
３　　　：ゲート絶縁層
４　　　：半導体層
４ａ　　：ａ－Ｓｉ領域
４ｃ　　：ｃ－Ｓｉ領域
６　　　：第１のａ－Ｓｉ層
６ｔ　　：第１のａ－Ｓｉ層の薄膜化部分
７　　　：第２のａ－Ｓｉ層
８ｄ　　：ドレイン電極
８ｓ　　：ソース電極
９　　　：無機絶縁層
１０１、１０２　：薄膜トランジスタ
Ｃｓ　　：第１コンタクト層
Ｃｄ　　：第２コンタクト層
Ｐ　　　：開口部
ＲＧ　　：ソースドレイン間領域
Ｒｃ　　：チャネル領域
Ｒｓ　　：第１領域
Ｒｄ　　：第２領域

Claims (16)

  1. 　薄膜トランジスタを備えた半導体装置であって、
    　前記薄膜トランジスタは、
    　　基板と、
    　　前記基板に支持されたゲート電極と、
    　　前記ゲート電極上にゲート絶縁層を介して設けられた半導体層であって、前記半導体層は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置し、かつ、前記基板の法線方向から見たとき前記ゲート電極と重なるソースドレイン間領域とを有し、前記ソースドレイン間領域はチャネル領域を含む、半導体層と、
    　　前記第１領域に接する第１コンタクト層、および前記第２領域に接する第２コンタクト層と、
    　　前記第１コンタクト層を介して前記第１領域と電気的に接続されたソース電極と、
    　　前記第２コンタクト層を介して前記第２領域と電気的に接続されたドレイン電極と
    を有し、
    　前記半導体層は結晶質シリコン領域を含み、前記結晶質シリコン領域の少なくとも一部は前記ソースドレイン間領域に位置しており、
    　前記半導体層は、前記ソースドレイン間領域に位置し、かつ、前記ゲート絶縁層に達する少なくとも１つの開口部を有している、半導体装置。
  2. 　前記薄膜トランジスタを覆う絶縁層をさらに備え、
    　前記絶縁層は、前記少なくとも１つの開口部内で前記ゲート絶縁層に接している、請求項１に記載の半導体装置。
  3. 　前記絶縁層は、前記半導体層の前記チャネル領域の上面に接している、請求項２に記載の半導体装置。
  4. 　前記第１コンタクト層および前記第２コンタクト層は、それぞれ、
    　　前記半導体層に接する第１のアモルファスシリコン層と、
    　　前記第１のアモルファスシリコン層上に配置され、かつ、前記第１のアモルファスシリコン層よりも高い導電率を有する第２のアモルファスシリコン層と
    を含む、請求項１または２に記載の半導体装置。
  5. 　前記第１のアモルファスシリコン層は、前記半導体層の前記チャネル領域、前記第１領域および前記第２領域と接し、かつ、前記少なくとも１つの開口部に対応する開口を有しており、
    　前記第１のアモルファスシリコン層のうち前記チャネル領域と接する部分は、前記第１領域および前記第２領域と接する部分よりも薄い、請求項４に記載の半導体装置。
  6. 　前記薄膜トランジスタは、前記半導体層の一部上および前記少なくとも１つの開口部内に配置された保護層をさらに有し、
    　前記保護層は、前記チャネル領域の上面の少なくとも一部と接し、かつ、前記少なくとも１つの開口部内で前記ゲート絶縁層と接する、請求項１に記載の半導体装置。
  7. 　前記半導体層は、非晶質シリコン領域をさらに含む、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記非晶質シリコン領域の少なくとも一部は、前記ソースドレイン間領域に配置されている、請求項７に記載の半導体装置。
  9. 　前記ソースドレイン間領域において、前記結晶質シリコン領域は、前記非晶質シリコン領域の前記少なくとも一部によって２以上に分離されている、請求項８に記載の半導体装置。
  10. 　前記少なくとも１つの開口部は、前記結晶質シリコン領域で包囲されている、請求項１から９のいずれかに記載の半導体装置。
  11. 　前記少なくとも１つの開口部は、前記結晶質シリコン領域と前記非晶質シリコン領域との界面の一部上に配置されている、請求項８または９に記載の半導体装置。
  12. 　前記少なくとも１つの開口部は、前記薄膜トランジスタのチャネル長方向に間隔を空けて配置された２つの開口部を含み、前記非晶質シリコン領域の少なくとも一部は、前記２つの開口部の間に位置している、請求項８または９に記載の半導体装置。
  13. 　複数の画素を有する表示領域を有し、
    　前記薄膜トランジスタは、前記表示領域の各画素に配置されており、
    　前記表示領域以外の領域に設けられた駆動回路をさらに備え、
    　前記駆動回路は、他の薄膜トランジスタを含み、
    　前記他の薄膜トランジスタのソースドレイン間領域には開口部が設けられていない、請求項１から１２のいずれかに記載の半導体装置。
  14. 　薄膜トランジスタを備える半導体装置の製造方法であって、
    　ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、
    　前記ゲート絶縁層上に、アモルファスシリコンからなる半導体膜を形成する工程（Ｂ）と、
    　前記半導体膜のうち半導体層となる半導体層形成領域の少なくとも一部にレーザ光を照射して結晶化させることにより、前記半導体層形成領域の前記一部に結晶質シリコン領域を形成し、前記半導体層形成領域のうち前記レーザ光が照射されなかった部分が非晶質シリコン領域となる結晶化工程であって、前記結晶質シリコン領域の少なくとも一部は、前記半導体層形成領域のうちチャネル領域となる部分に配置される、結晶化工程（Ｃ）と、
    　結晶化させた前記半導体膜上に、コンタクト層用の少なくとも１つのシリコン膜を形成する工程（Ｄ）と、
    　第１のマスクを用いて、前記半導体膜および前記少なくとも１つのシリコン膜のパターニングを行い、半導体層およびシリコン層を形成する工程であって、前記半導体層および前記シリコン層は、前記半導体層および前記シリコン層を貫通し、かつ、前記ゲート絶縁層を露出する開口部または切欠き部を有する、パターニング工程（Ｅ）と、
    　前記シリコン層上に、ソースおよびドレイン電極用の導電膜を形成する工程（Ｆ）と、
    　第２のマスクを用いて、前記導電膜および前記シリコン層のパターニングを行い、前記導電膜から互いに分離されたソース電極およびドレイン電極を形成し、前記シリコン層から第１コンタクト層および第２コンタクト層を形成する工程（Ｇ）と
    を包含する、半導体装置の製造方法。
  15. 　前記少なくとも１つのシリコン膜は、第１のアモルファスシリコン膜と、前記第１のアモルファスシリコン膜上に配置され、かつ、前記第１のアモルファスシリコン膜よりも高い導電率を有する第２のアモルファスシリコン膜とを含み、
    　前記工程（Ｇ）において、前記基板の法線方向から見たとき、前記第２のアモルファスシリコン膜のうち前記第２のマスクと重なっていない部分は除去され、前記第１のアモルファスシリコン膜のうち前記第２のマスクと重なっていない部分は薄膜化されて前記半導体層上に残る、請求項１４に記載の、半導体装置の製造方法。
  16. 　薄膜トランジスタを備える半導体装置の製造方法であって、
    　ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、
    　前記ゲート絶縁層上に、アモルファスシリコンからなる半導体膜を形成する工程（Ｂ）と、
    　前記半導体膜のうち半導体層となる半導体層形成領域の少なくとも一部にレーザ光を照射して結晶化させることにより、前記半導体層形成領域の前記一部に結晶質シリコン領域を形成し、前記半導体膜のうち前記レーザ光が照射されなかった部分が非晶質シリコン領域となる結晶化工程であって、前記結晶質シリコン領域の少なくとも一部は、前記半導体層形成領域のうちチャネル領域となる部分に配置される、結晶化工程（Ｃ）と、
    　結晶化させた前記半導体膜のパターニングを行い、前記ゲート絶縁層を露出する開口部を有する半導体層を形成する工程（Ｄ）と、
    　前記半導体層の一部上および前記開口部内に保護層を形成する工程であって、前記保護層は、前記チャネル領域となる部分の上面の少なくとも一部と接し、かつ、前記開口部内で前記ゲート絶縁層と接する、工程（Ｅ）と、
    　前記保護層および前記半導体層を覆うように、コンタクト層用のシリコン膜およびソースおよびドレイン電極用の導電膜をこの順で形成する工程（Ｆ）と、
    　第１のマスクを用いて、前記導電膜および前記シリコン膜のパターニングを行い、互いに分離されたソース電極およびドレイン電極と、互いに分離された第１コンタクト層および第２コンタクト層とを形成する工程（Ｇ）と
    を包含する、半導体装置の製造方法。
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