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WO2022210330A1 - 距離測定装置及び固体撮像装置 - Google Patents

距離測定装置及び固体撮像装置 Download PDF

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WO2022210330A1
WO2022210330A1 PCT/JP2022/014268 JP2022014268W WO2022210330A1 WO 2022210330 A1 WO2022210330 A1 WO 2022210330A1 JP 2022014268 W JP2022014268 W JP 2022014268W WO 2022210330 A1 WO2022210330 A1 WO 2022210330A1
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WO
WIPO (PCT)
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transistor
switching element
primary
gate
accumulation region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/014268
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English (en)
French (fr)
Inventor
裕樹 杉浦
暁登 井上
繁 齋藤
信三 香山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2023511162A priority patent/JPWO2022210330A1/ja
Publication of WO2022210330A1 publication Critical patent/WO2022210330A1/ja
Priority to US18/466,458 priority patent/US20240004037A1/en
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Definitions

  • the present disclosure relates to a distance measuring device and a solid-state imaging device configured to acquire distance information.
  • solid-state imaging devices have focused on capturing images with high sensitivity and high definition.
  • solid-state imaging devices have appeared that also have a function of acquiring distance information. By adding distance information to the image, it is possible to acquire three-dimensional information of the object to be photographed.
  • gestures can be detected three-dimensionally, and can be used as an input device for various devices.
  • by installing it in a car it is possible to recognize the distance to objects and people around the car, and it can be applied to collision prevention and automatic driving.
  • the TOF (Time Of Flight) method in which the object to be photographed is irradiated with light and the distance is measured based on the return time of the reflected wave from the object to be photographed.
  • Patent Document 1 discloses a phase-difference TOF type semiconductor distance measuring element using a photodiode.
  • two transfer gate electrodes are provided for one photodiode, and each transfer gate electrode is connected to a storage element.
  • signal charges generated by photodiodes are individually read out, and the distance to an object is measured from the distribution ratio of the accumulated charges.
  • the TOF method has the problem that the farther the object to be measured is, the more the number of return photons decreases, so the ratio of the light that contributes to the signal to the emitted light, that is, the light utilization efficiency decreases.
  • Patent Document 1 if a photodiode is provided with a plurality of transfer transistors, it is possible to expose a plurality of distance sections with a single emitted light, thereby improving the light utilization efficiency. Because of the construction, full transfer of charge must occur. Then, there arises a problem that a layout constraint occurs and a desired number of transistors cannot be disposed. Also, there is a problem that potential design becomes more complicated as the number of transfer transistors increases. That is, there is a problem that the extensibility is low and the light utilization efficiency of the distance measuring device cannot be sufficiently improved.
  • an object of the present disclosure is to improve the light utilization efficiency of the distance measuring device.
  • a distance measuring device includes a light emitting unit that emits emitted light toward an object to be measured, a plurality of pixels arranged in a matrix, and the emitted light a pixel array that receives light reflected by a measurement object as incident light; and a control unit that controls the light emitting unit and the pixel array and calculates a distance to the measurement object, wherein each of the plurality of pixels is an avalanche photodiode that photoelectrically converts the incident light to generate a signal charge; a primary accumulation region that temporarily holds the signal charge; and a plurality of storage elements for storing, wherein the control unit causes the light emitting unit to emit the pulsed light of a predetermined cycle, and the light pulses of the emitted light differ from each other within one cycle of the light pulse of the emitted light.
  • a plurality of exposures are performed at timings corresponding to distance intervals, signal charges generated after each exposure are stored in the different storage elements, and
  • FIG. 4 is a diagram showing an operation sequence of pixels according to the first embodiment;
  • FIG. 11 is a diagram showing operation sequences of the first transistor and the fourth transistor according to Modification 2 of the first embodiment;
  • Circuit diagram of the solid-state imaging device according to the second embodiment FIG. 8 is a diagram showing part of the operation sequence of the first transistor of FIG. 7;
  • Circuit diagram of the solid-state imaging device according to the second embodiment Circuit diagram of the solid-state imaging device according to the second embodiment
  • FIG. 11 is a diagram showing an operation sequence of pixels according to the third embodiment; A circuit diagram of a pixel according to modification 1 of the third embodiment FIG. 11 is a diagram showing a pixel operation sequence according to modification 1 of the third embodiment; A circuit diagram of a pixel according to the fourth embodiment FIG. 11 is a diagram showing an operation sequence of pixels according to the fourth embodiment; A circuit diagram of a pixel according to modification 1 of the fourth embodiment. FIG. 11 is a diagram showing a pixel operation sequence according to modification 1 of the fourth embodiment; A circuit diagram of a pixel according to modification 2 of the fourth embodiment. Circuit diagram of a pixel with storage elements extended in the matrix direction Circuit diagrams of other solid-state imaging devices Circuit diagram of the solid-state imaging device according to the second embodiment A circuit diagram showing another example of the solid-state imaging device of FIG.
  • FIG. 1 is a schematic diagram showing a configuration example of a distance measuring device according to the first embodiment.
  • the distance measuring device according to this embodiment includes a solid-state imaging device 1, a signal processing device 2, a calculator 3, and a light source 4.
  • the distance measuring device according to this embodiment includes a solid-state imaging device 1, a signal processing device 2, a calculator 3, and a light source 4.
  • the light source 4 As shown in FIG. 1, the distance measuring device according to this embodiment includes a solid-state imaging device 1, a signal processing device 2, a calculator 3, and a light source 4.
  • the light source 4 emits emitted light toward the object to be measured.
  • the light source 4 outputs pulsed light (hereinafter simply referred to as “pulsed light”) with a predetermined period.
  • the period and pulse width of the pulsed light are controlled by a logic memory 22, which will be described later.
  • the light source 4 is an example of a light emitting section.
  • the light source 4 may be configured to emit emitted light toward a specific measurement object, or may be configured to irradiate light onto the entire area (measurement object) for which three-dimensional information is desired. may That is, the light source 4 may have a built-in mechanism for irradiating light onto the entire region where three-dimensional information is desired by diffusing the light.
  • the solid-state imaging device 1 includes a pixel array 11, a vertical shift register 12, a multiplexer 13, a driver circuit 14, a column circuit 15, a horizontal shift register 16, and an output amplifier 17.
  • a plurality of pixels 100 are arranged in a matrix in the pixel array 11, and receive, as incident light, reflected light from an object to be measured existing in the measurement area where the emitted light from the light source 4 is emitted.
  • Each pixel 100 performs exposure according to the voltage input from the multiplexer 13 or driver circuit 14 . Also, each pixel 100 outputs a voltage signal indicating the exposure result according to the selection signal input from the multiplexer 13 .
  • a configuration example of the pixel array 11 and each pixel 100 will be described later.
  • the vertical shift register 12 transfers the voltage signal output from the pixel 100 to the vertical signal line 18 in the column direction, that is, to the column circuit 15 .
  • Vertical shift register 12 selects a particular row of pixels 100 in pixel array 11 .
  • voltage signals indicating exposure results are sequentially output from the pixels 100 for each row of the pixel array 11 .
  • the vertical shift register 12 outputs an address signal indicating the row selected in the pixel array 11 to the multiplexer 13 .
  • the multiplexer 13 supplies voltage to the pixels 100 based on the address signal input from the vertical shift register 12 .
  • the driver circuit 14 supplies a voltage to the pixels 100 included in the pixel array 11 for exposing the pixels 100 .
  • a configuration example of the driver circuit 14 will be described later.
  • the column circuit 15 receives the voltage signal transferred from the vertical shift register 12 , performs CDS (Correlated Double Sampling) processing for removing offset components that are different for each pixel 100 , and outputs the signal to the horizontal shift register 16 .
  • CDS Correlated Double Sampling
  • the horizontal shift register 16 sequentially transfers the signals output from the column circuit 15 to the output amplifier 17 .
  • the output amplifier 17 amplifies the signals sequentially input from the horizontal shift register 16 and outputs them to the signal processing device 2 .
  • the signal processing device 2 includes an analog front end 21 and a logic memory 22.
  • the analog front end 21 converts the signal output from the output amplifier 17 of the solid-state imaging device 1 from analog format to digital format. Also, the analog front end 21 outputs the signal converted into digital form to the logic memory 22 . Note that the analog front end 21 may change the order of the signals output from the output amplifier 17 as necessary.
  • the signal processing device 2 is an example of a control section.
  • Logic memory 22 generates a distance signal based on the signal received from analog front end 21 .
  • the generated distance signal is output to computer 3 .
  • the computer 3 is, for example, a computer or the like, and generates three-dimensional information about the solid-state imaging device 1 based on the distance signal input from the logic memory 22 .
  • the signal processing device 2 may generate three-dimensional information around the solid-state imaging device 1 based on the distance signal.
  • pixel 100 comprises avalanche photodiode 101 , primary storage region 102 , first transistor 103 , storage unit 110 and third transistor 104 .
  • the avalanche photodiode 101 photoelectrically converts incident light to generate signal charges. Also, the avalanche photodiode 101 has a function of increasing the amount of signal charge.
  • the primary accumulation region 102 has a function of temporarily holding signal charges generated by the avalanche photodiode 101 .
  • the configuration of the primary accumulation region 102 is not particularly limited as long as it can temporarily hold signal charges.
  • FIG. 2 shows an example in which signal charges are temporarily held in the node N2 as the primary accumulation region 102.
  • Node N2 is connected to a read circuit.
  • the configuration of the readout circuit is not particularly limited, it is, for example, a circuit connected to the signal line via a source follower circuit 600 (see FIG. 19), which will be described later. The same applies to the readout circuit described below.
  • the first transistor 103 is provided between the cathode of the avalanche photodiode 101 and the primary accumulation region 102 .
  • the gate of the first transistor 103 is connected to, for example, a bias circuit, which will be described later, and is on/off controlled based on a control signal output from the bias circuit. That is, the first transistor 103 functions as a switch that turns on and off transfer of signal charges from the avalanche photodiode 101 to the primary accumulation region 102 .
  • a node connecting the avalanche photodiode 101 and the first transistor is referred to as a node N1 in the following description.
  • the memory unit 110 includes multiple memory elements 120 and multiple second transistors 130 .
  • a plurality of storage elements 120 are provided in parallel with the node N2 (primary storage region 102).
  • a second transistor 130 is provided between each storage element 120 and the node N2.
  • Each second transistor 130 operates based on a control signal applied to its gate, and functions as a switch that turns on/off transfer of signal charges from the node N2 to each storage element 120 . More specifically, when the second transistor 130 is turned on, conduction is established between the node N2 and the memory element 120 connected to the second transistor 130, and the signal charge of the node N2 is transferred to the memory element 120. accumulated.
  • FIG. 2 shows an example in which the memory unit 110 is composed of two memory elements 120 (121, 122) and two second transistors 130 (131, 132). More specifically, a series circuit of the second transistor 131 and the memory element 121 and a series circuit of the second transistor 132 and the memory element 122 are connected in parallel between the node N2 and the ground. Note that the numbers of the memory elements 120 and the second transistors 130 are not limited to two, and may be three or more.
  • the third transistor 104 is connected to the primary accumulation region 102 and has a function of discharging signal charges in the primary accumulation region 102 .
  • the third transistor 104 is provided between the power supply VD and the node N2.
  • a gate of the third transistor 104 is connected to, for example, a bias circuit to be described later.
  • FIG. 3 shows an operation sequence of the pixels 100 when the solid-state imaging device 1 performs exposure processing and readout processing.
  • the solid-state imaging device 1 multiple exposures are performed by turning on and off the first transistor 103 multiple times at timings corresponding to mutually different distance intervals.
  • the plurality of second transistors 130 are controlled to be turned on and off to store the respective exposure results in different storage elements 120 .
  • the signal charges stored in the respective storage elements 120 are read out to calculate the distance to the object to be measured.
  • the light source 4 emits pulsed light repeatedly at a predetermined pulse period TP (for example, 1000 pulses).
  • TP for example, 1000 pulses.
  • one pulse period TP is from time t100 to time t110 and from time t110 to time t120.
  • the pulse period TP is set longer than the time of flight of light corresponding to the maximum value of the range of measurement. For example, when the maximum value of the measurement distance range is 250 [m], the time for the light to travel 500 [m] round trip is about 1.67 [ ⁇ sec], and the pulse period TP is set to be longer than this.
  • FIG. 3 shows an example in which two exposures are performed within one pulse period TP, and the two exposures are repeated.
  • the third transistor 104 and the first transistor 103 are turned on at the same time, and the signal charges of the nodes N1 and N2 are discharged. Thereby, the potential on the cathode side of the avalanche photodiode 101 is reset.
  • the first exposure is started. Specifically, signal charges generated by the avalanche photodiode 101 are input to the primary accumulation region 102 via the first transistor 103 . Then, at time t103, when the first transistor 103 is turned off, the first exposure is completed and the signal charges are temporarily held in the primary accumulation region 102.
  • FIG. In the first exposure the reflected light from the measurement object existing in the first distance section D1 corresponding to the elapsed time from the time t100 when the light source 4 emits light to the period P1 is input to the pixels 100 as incident light.
  • the second transistor 131 is turned on.
  • the signal charge held in the primary accumulation region 102 that is, the result of the first exposure, is accumulated in the storage element 121 until the second transistor 130 is turned off at time t104.
  • the third transistor 104 and the first transistor 103 are turned on at the same time, and the potential on the cathode side of the avalanche photodiode 101 is reset.
  • the second exposure is started. Specifically, signal charges generated by the avalanche photodiode 101 are input to the primary accumulation region 102 via the first transistor 103 . Then, at time t106, when the first transistor 103 is turned off, the second exposure is completed and the signal charge is temporarily held in the primary accumulation region 102.
  • FIG. In the second exposure the reflected light from the measurement object existing in the second distance section D2 corresponding to the elapsed time from the time t100 when the light source 4 emits light to the period P2 is input to the pixels 100 as incident light.
  • the second transistor 132 different from the first exposure is turned on.
  • the signal charge held in the primary accumulation region 102 that is, the result of the second exposure is accumulated in the storage element 122 .
  • the result of the first exposure is stored in the first storage element 121
  • the result of the second exposure is stored in the second storage element 122.
  • the operation in one pulse period TP is set as one set, and is repeated a predetermined number of times (for example, 1000 pulses).
  • the signals in the distance sections D1 and D2 are stored in the memory elements 121 and 122, respectively.
  • the next pulse period TP time t110 to t120
  • the first exposure is performed in the period P1 from time t112 to t113
  • the second exposure is performed in the period P2 from time t115 to t116.
  • the reflected light from the measurement object existing in the first distance section D1 corresponding to the elapsed time up to the period P1 is reflected by the first second transistor 131.
  • the second transistor 132 accumulates reflected light from the measurement object existing in the second distance section D2 corresponding to the elapsed time up to the period P2.
  • similar processing is repeated a predetermined number of times.
  • FIG. 3 shows an example in which the second transistor 131 is turned on immediately after the first transistor 103 is turned off
  • the present invention is not limited to this.
  • the first transistor 103 may be turned off and the second transistor 131 may be turned on after a while.
  • the number of times of exposure can be increased. That is, it is possible to increase the light utilization efficiency of the distance measuring device.
  • the third transistor 104 is turned on and the signal charges in the primary accumulation region 102 are discharged. This resets the primary accumulation area 102 .
  • the third transistor 104 is turned off at time t132, when the second transistor 131 is turned on at time t133, the signal charge corresponding to the first distance section D1 accumulated in the memory element 121 is transferred to the primary accumulation region 102. read out. Then, the readout signal charges are read out by a readout circuit in the subsequent stage, and the distance to the measurement object existing in the first distance section D1 is calculated in the signal processing device 2 .
  • the third transistor is turned on again at time t135, and the primary accumulation region 102 is reset.
  • the signal charge corresponding to the second distance section D2 accumulated in the memory element 122 is transferred to the primary accumulation region 102. read out. Then, the readout signal charge is read out to a subsequent readout circuit, and the signal processing device 2 calculates the distance to the measurement object existing in the second distance section D2.
  • the reset processing of the storage unit 110 is executed. Specifically, the third transistor 104 and all the second transistors 130 (here, the second transistors 131 and 132) are turned on at the same time, and all the storage elements 120 (here, the storage elements 121 and 122) are stored. The signal charge is discharged (see times t140 to t141 in FIG. 3). After that, the second transistors 131 and 132 are turned off, and the charge remaining in the primary accumulation region 102 is discharged (see times t141 to t142 in FIG. 3).
  • the distance measuring device of the present embodiment includes the light source 4 that emits emitted light toward the object to be measured, and the plurality of pixels 100 arranged in a matrix, and the emitted light is reflected by the object to be measured. and a control unit that controls the light source 4 and the pixel array 11 and calculates the distance to the object to be measured.
  • Each of the plurality of pixels 100 includes an avalanche photodiode 101 that photoelectrically converts incident light to generate a signal charge, a primary accumulation region 102 that temporarily holds the signal charge, and an output of the avalanche photodiode 101.
  • the primary accumulation region 102 to turn on and off transfer of signal charges to the primary accumulation region 102, and a first transistor 103 provided in parallel to the primary accumulation region 102 to accumulate signal charges. and a plurality of second transistors 130 provided between the primary accumulation region 102 and the respective memory elements 120 for turning on and off the transfer of signal charges to the memory elements 120, the primary accumulation and a third transistor 104 connected to the region 102 for draining the signal charge in the primary storage region 102 .
  • the number of times of exposure per pulse period TP can be increased, and as a result, the number of times of multiplication can be increased.
  • FIG. 4 shows a circuit diagram of a pixel according to Modification 1 of the first embodiment.
  • Modification 1 shows an example in which the memory unit 110 is composed of five memory elements 120 (121 to 125) and five second transistors 130 (131 to 135). Also, the plurality of memory elements 120 forming the memory unit 110 includes one or more first memory elements having a smaller memory capacity than the primary storage area.
  • the first storage element is, for example, a storage element dedicated to one count.
  • the storage capacity of the storage elements 122 to 125 surrounded by the dashed frame 128 is smaller than the storage capacity of the primary storage area 102 . That is, the memory elements 122 to 125 correspond to the first memory element described above.
  • the storage element 121 is configured to have a storage capacity capable of multiple counts. As a result, while the memory elements 122 to 125 are dedicated to one count, the memory element 121 can be used to cope with a relatively short distance section or a case where the background light is relatively large.
  • the first storage element 120 As described above, by using one or a plurality of storage elements 120 as the first storage element dedicated to one count, it is possible to improve the S/N and read efficiency.
  • Such a configuration in which the first memory element is provided can be suitably used in an environment where the number of feedback photons is relatively small, such as a long distance with little background light.
  • a part of the memory element 120 may be composed of the first memory element, or the entire memory element 120 may be composed of the first memory element.
  • the plurality of first storage elements may be used as a single storage capacity capable of counting more than one count. Specifically, by simultaneously operating a plurality of first storage elements, they can be treated as a single storage capacity.
  • FIG. 5 shows a circuit diagram of a pixel according to modification 2 of the first embodiment.
  • This modification 2 differs from the first embodiment in that it includes a fourth transistor 105 connected to the node N1 to which the cathode of the avalanche photodiode 101 is connected and initializes the node N1 to a constant potential.
  • the node N1 is an example of a first node. The rest of the configuration is the same as that of the above-described first embodiment, and detailed description thereof will be omitted here.
  • FIG. 6 shows the operation sequence of the first transistor 103 and the fourth transistor 105 according to the second modification. Note that the times in FIG. 6 correspond to those in FIG. 3 described above.
  • the cathode of the avalanche photodiode 101 is reset by simultaneously turning on the first transistor 103 and the third transistor 104 .
  • the cathode of the avalanche photodiode 101 is reset by turning on the fourth transistor 105 from time t101 to time t102.
  • Other operations are the same as those in FIG. 3, and detailed description thereof will be omitted here.
  • the fourth transistor 105 resetting of the cathode of the avalanche photodiode 101 can be integrated into the fourth transistor 105 .
  • the on-resistance is reduced, so the discharge speed of charges, that is, the reset speed can be increased.
  • a solid-state imaging device 1 including driver circuits 14 for driving the pixels 100 described in the first embodiment will be described.
  • the driver circuit 14 includes a first driver circuit 141 for turning the first transistor 103 on and off, and a second driver circuit 142 for turning the third transistor 104 on and off.
  • FIG. 7 to 9 show circuit diagrams of the solid-state imaging device 1 according to this embodiment.
  • the configuration other than the first driver circuit 141 is omitted as appropriate. The same applies to FIG. 9 and FIG. 10 described later.
  • the first driver circuit 141 includes a number of first bias circuits 300 and 310 corresponding to the number of storage elements 121 and 122 (here, two).
  • the first driver circuit 141 turns the first transistor 103 on and off by applying a gate voltage Vtr to the gate of the first transistor 103 .
  • the first bias circuit 300 includes a first capacitor 305 connected to the gate of the first transistor 103 via the first switching element 301 and a first capacitor 305 connected to the gate of the first transistor 103 via the second switching element 302 . 2 capacity 306 .
  • the first capacitor 305 is connected via the transistor 303 to the charge supply capacitor 321 .
  • the second capacitor 306 is connected via the transistor 304 to a charge supply capacitor 322 .
  • a gate of the first switching element 301 is supplied with a first ON signal ⁇ on1.
  • a gate of the second switching element 302 is supplied with a first off signal ⁇ off1.
  • a first charge signal ⁇ chg1 is applied to the gates of the transistors 303 and 304 .
  • the first capacitor 305 and the second capacitor 306 are examples of bias supply elements.
  • the first bias circuit 310 includes a first capacitor 315 connected to the gate of the first transistor 103 via a first switching element 311 and a first capacitor 315 connected to the gate of the first transistor 103 via a second switching element 312 . 2 capacity 316 .
  • the first capacitor 315 is connected via the transistor 313 to the charge supply capacitor 321 .
  • the second capacitor 316 is connected via a transistor 314 to a charge supply capacitor 322 .
  • a gate of the first switching element 311 is supplied with a second ON signal ⁇ on2.
  • a gate of the second switching element 312 is supplied with a second off signal ⁇ off2.
  • a second charge signal ⁇ chg2 is applied to the gates of the transistors 313 and 314 .
  • the first capacitor 315 and the second capacitor 316 are examples of bias supply elements.
  • the configuration of the pixel 100 is the same as in FIG. 2 (first embodiment), and detailed description thereof is omitted here.
  • FIG. 8 is a drawing that extracts the period from time t100 to t110 in the operation sequence of the first transistor 103 in FIG.
  • the transistors 303, 304, 313 and 314 are turned on by the first charge signal ⁇ chg1 and the second charge signal ⁇ chg2 in advance
  • the first capacitors 305 and 315 are set to a predetermined first bias
  • the second capacitors 306 and 316 are turned on. is charged to a predetermined second bias.
  • the first bias is a bias for turning on the first transistor 103 and the second bias is a bias for turning off the first transistor 103 .
  • the first switching element 301 is turned on by the first ON signal ⁇ on1, and the first bias is applied from the first capacitor 305 to the gate of the first transistor 103.
  • the first switching element 311 and the second switching elements 302, 312 are turned off. This turns on the first transistor 103 .
  • the second switching element 302 is turned on by the first off signal ⁇ off1, and a second bias is applied from the second capacitor 306 to the gate of the first transistor 103.
  • the first switching elements 301 and 311 and the second switching element 312 are turned off. This turns off the first transistor 103 .
  • the first switching element 311 is turned on by the second ON signal ⁇ on ⁇ b>2 , and the first bias is applied from the first capacitor 315 to the gate of the first transistor 103 .
  • the first switching element 301 and the second switching elements 302 and 312 are turned off. This turns on the first transistor 103 .
  • the second switching element 312 is turned on by the second off signal ⁇ off2, and the second capacitor 316 applies the second bias to the gate of the first transistor 103.
  • the first switching elements 301 and 311 and the second switching element 302 are turned off. This turns off the first transistor 103 .
  • the second driver circuit 142 includes a number of second bias circuits 400 and 410 corresponding to the number of storage elements 121 and 122 (here, two).
  • the second driver circuit 142 turns the third transistor 104 on and off by applying a gate voltage to the gate of the third transistor 104 .
  • the second bias circuit 400 includes a third capacitor 405 connected to the gate of the third transistor 104 via the third switching element 401 and a third capacitor 405 connected to the gate of the third transistor 104 via the fourth switching element 402 .
  • 4 capacity 406 .
  • the third capacitor 405 is connected via the transistor 403 to the charge supply capacitor 421 .
  • the fourth capacitor 406 is connected via the transistor 404 to the charge supply capacitor 422 .
  • a gate of the third switching element 401 is supplied with a first ON signal ⁇ on1.
  • a gate of the fourth switching element 402 is supplied with a first off signal ⁇ off1.
  • a first charge signal ⁇ chg1 is applied to the gates of the transistors 403 and 404 .
  • the second bias circuit 410 includes a third capacitor 415 connected to the gate of the third transistor 104 via a third switching element 411 and a third capacitor 415 connected to the gate of the third transistor 104 via a fourth switching element 412 .
  • 4 capacity 416 .
  • the third capacitor 415 is connected via the transistor 413 to the charge supply capacitor 421 .
  • the fourth capacitor 416 is connected via the transistor 414 to the charge supply capacitor 422 .
  • a gate of the third switching element 411 is supplied with a second ON signal ⁇ on2.
  • a gate of the fourth switching element 412 is supplied with a second off signal ⁇ off2.
  • a second charge signal ⁇ chg2 is applied to the gates of the transistors 413 and 414 .
  • the second driver circuit 142 includes a switching element 430 provided between the second bias circuits 400 and 410 and the third transistor 104 .
  • the switching element 430 is switched such that the third switching elements 401, 411 and the fourth switching elements 402, 412 are connected to the gate of the third transistor 104 in the exposure process. Also, in the read process, switching is performed so that the output of the multiplexer 13 is connected to the gate of the third transistor 104 .
  • the configuration of the pixel 100 is the same as in FIG. 2 (first embodiment), and detailed description thereof is omitted here. Further, since the second driver circuit 142 operates substantially in the same manner as the first driver circuit 141, description of its operation is omitted here.
  • the third transistor 104 can be operated at high speed.
  • the driver circuit 14 includes a third driver circuit 143 for turning on and off the fourth transistor 105 instead of the second driver circuit 142. You may do so.
  • the third driver circuit 143 includes a number of third bias circuits 500 and 510 corresponding to the number of storage elements 121 and 122 (here, two).
  • the third driver circuit 143 turns the fourth transistor 105 on and off by applying a gate voltage to the gate of the fourth transistor 105 .
  • the third bias circuit 500 includes a fifth capacitor 505 connected to the gate of the fourth transistor 105 via a fifth switching element 501 and a fifth capacitor 505 connected to the gate of the fourth transistor 105 via a sixth switching element 502 .
  • 6 capacity 506 .
  • the fifth capacitor 505 is connected via the transistor 503 to the charge supply capacitor 521 .
  • the sixth capacitor 506 is connected via the transistor 504 to a charge supply capacitor 522 .
  • a gate of the fifth switching element 501 is supplied with a first ON signal ⁇ on1.
  • a gate of the sixth switching element 502 is supplied with a first off signal ⁇ off1.
  • a first charge signal ⁇ chg1 is applied to the gates of the transistors 503 and 504 .
  • the third bias circuit 510 includes a fifth capacitor 515 connected to the gate of the fourth transistor 105 via a fifth switching element 511 and a fifth capacitor 515 connected to the gate of the fourth transistor 105 via a sixth switching element 512 .
  • 6 capacity 516 .
  • the fifth capacitor 515 is connected via the transistor 513 to the charge supply capacitor 521 .
  • the sixth capacitor 516 is connected via a transistor 514 to a charge supply capacitor 522 .
  • the gate of the fifth switching element 511 is supplied with the second ON signal ⁇ on2.
  • a gate of the sixth switching element 512 is supplied with a second off signal ⁇ off2.
  • the gates of the transistors 513 and 514 are supplied with the second charge signal ⁇ chg2.
  • the configuration of the pixel 100 is the same as in FIG. 5 (Modification 2 of the first embodiment), and detailed description thereof will be omitted here.
  • the operation of the third driver circuit 143 is substantially the same as that of the first driver circuit 141, although the transistor to be driven is different from that of the first driver circuit 141, and detailed description thereof will be omitted here.
  • a fourth driver circuit 144 for turning on and off the second transistors 130 (131, 132) may be provided.
  • the fourth driver circuit 144 includes the number of fourth bias circuits 700 and 710 corresponding to the number of storage elements 121 and 122 (here, two).
  • the second transistors 130 (131 and 132) can be operated at high speed.
  • the fourth bias circuit 700 turns the second transistor 131 on and off by applying a gate voltage to the gate of the second transistor 131 .
  • the fourth bias circuit 700 has a seventh capacitor 705 connected to the gate of the second transistor 131 through a seventh switching element 701 and a gate of the second transistor 131 through an eighth switching element 702. and a connected eighth capacitor 706 .
  • the seventh capacitor 705 is connected via a transistor 703 to a charge supply capacitor 721 .
  • the eighth capacitor 706 is connected via a transistor 704 to a charge supply capacitor 722 .
  • a gate of the seventh switching element 701 is supplied with a first ON signal ⁇ on1.
  • the gate of the eighth switching element 702 is supplied with the first off signal ⁇ off1.
  • a first charge signal ⁇ chg1 is applied to the gates of the transistors 703 and 704 .
  • the fourth driver circuit 144 has a switching element 730 provided between the fourth bias circuit 700 and the second transistor 131 .
  • the switching element 730 is switched in the exposure process such that the seventh switching element 701 and the eighth switching element 702 are connected to the gate of the second transistor 131 . Also, in the read process, switching is performed so that the output of the multiplexer 13 is connected to the gate of the second transistor 131 .
  • the gate of the second transistor 132 is connected to the fourth bias circuit 710 via a switching element similar to the switching element 730.
  • the connection configuration between the fourth bias circuit 710 and the second transistor 132 is the same as the connection configuration between the fourth bias circuit 700 and the second transistor 131, and detailed description thereof will be omitted here.
  • the configuration of the pixel 100 is the same as in FIG. 2 (first embodiment), and detailed description thereof will be omitted here.
  • the fourth driver circuit 144 operates substantially in the same manner as the second driver circuit 142, description of its operation is omitted here.
  • the second transistors 131 and 132 can be operated at high speed.
  • the solid-state imaging device 1 of the present embodiment includes the light source 4 that emits emitted light toward the object to be measured, the pixel array 11 in which a plurality of pixels 100 are arranged in a matrix and receives incident light, It comprises a signal processing device 2 that controls the light source 4 and the pixel array 11 and calculates the distance to the object to be measured.
  • Each of the plurality of pixels 100 includes an avalanche photodiode 101 that photoelectrically converts incident light to generate a signal charge, a primary accumulation region 102 that temporarily holds the signal charge, a cathode of the avalanche photodiode 101 and a primary storage region 102 .
  • a first transistor 103 provided between the storage region 102 and for turning on and off transfer of signal charges to the primary storage region 102, and a first transistor 103 provided in parallel with the primary storage region 102 for storing signal charges. and a plurality of storage elements 120 .
  • the signal processing device 2 receives the gate voltages at different timings from the bias supply elements 305, 306, 315, and 316 of the first driver circuit 141, which are different from each other, within the time of one cycle. A plurality of times of exposure is performed by switching on and off, and the respective signal charges are accumulated in the storage elements 121 and 122 different from each other.
  • the number of times of exposure per pulse period TP can be increased, and as a result, the number of times of multiplication can be increased.
  • the first transistor 103 can be switched on and off at high speed within a limited period within the light pulse cycle, the light utilization efficiency of the solid-state imaging device can be further enhanced.
  • FIG. 21 shows a configuration example of another solid-state imaging device.
  • the pixel array 11 is configured by arranging pixel units 180 each composed of four pixels 100 in a matrix.
  • each pixel unit 180 includes a first pixel 100 arranged on the upper left, a second pixel 100 arranged on the upper right, a third pixel 100 arranged on the lower left, and the fourth pixel 100 arranged in the lower right.
  • the output of the first driver circuit 161 is connected to the gate of the first transistor 103 of the first pixel 100 .
  • the output of the second driver circuit 162 is applied to the gate of the first transistor 103 of the second pixel 100
  • the output of the third driver circuit 163 is applied to the gate of the first transistor 103 of the third pixel 100.
  • the output of the fourth driver circuit 164 is connected to the output and the gate of the first transistor 103 of the fourth pixel 100 .
  • the number of imaging distance sections (the number of distance sections to be measured) is "(number of cycles) ⁇ (number of pixels 100 in pixel unit 180) ⁇ (number of storage capacity in pixels 100)".
  • This embodiment shows an example in which the pixel configuration is different from that of the first embodiment.
  • the configuration of the distance measuring device in this embodiment is the same as in the first embodiment. That is, as shown in FIG. 1, the distance measuring device includes a solid-state imaging device 1, a signal processing device 2, a calculator 3, and a light source 4. FIG. A detailed description of each configuration of the distance measuring device is omitted here.
  • FIG. 11 shows a circuit diagram of the pixel 100 according to this embodiment.
  • the pixel 100 comprises an avalanche photodiode 201 and multiple primary storage units 200 .
  • a plurality of primary storage units 200 are connected in parallel to the cathodes of the avalanche photodiodes 201 .
  • FIG. 11 shows an example in which the pixel 100 has two primary storage units 200 .
  • one primary storage unit 200 in FIG. also, when the primary storage units 211 and 212 are described without distinction, they may be collectively referred to as the primary storage unit 200 .
  • the avalanche photodiode 201 photoelectrically converts incident light to generate signal charges. Also, the avalanche photodiode 201 has a function of increasing the amount of signal charge.
  • the primary storage unit 200 includes a primary storage area, a first transistor, at least one storage unit, and a third transistor.
  • the primary storage unit 211 includes a primary storage area 202, a first transistor 203, a storage unit 271, and a third transistor 204.
  • the primary storage unit 212 comprises a primary storage area 242 , a first transistor 243 , a storage unit 272 and a third transistor 244 .
  • the primary accumulation regions 202 and 242 temporarily hold signal charges.
  • the signal charges are temporarily held at the node N21 as the primary accumulation region 202 .
  • the signal charge is temporarily held at the node N22 as the primary accumulation region 242 .
  • Nodes N21 and N22 are each connected to a readout circuit (for example, a source follower circuit 600 described later).
  • the first transistor is provided between the avalanche photodiode and the primary accumulation region. As in the first embodiment, the first transistor functions as a switch that turns on and off transfer of signal charges from the avalanche photodiode to the primary accumulation region.
  • the first transistor 203 of the primary storage unit 211 is provided between the cathode of the avalanche photodiode 201 and the primary storage region 202 .
  • a first transistor 243 of the primary storage unit 212 is provided between the cathode of the avalanche photodiode 201 and the primary storage region 242 .
  • Gates of the first transistors 203 and 243 are each connected to, for example, a bias circuit.
  • a node connecting the avalanche photodiode 201 and the first transistors 203 and 243 is referred to as a node N11.
  • the storage unit 271 of the primary storage unit 211 comprises at least one storage element 220 and at least one second transistor 230 .
  • the memory unit 271 includes one memory element 221 as the memory element 220 .
  • a second transistor 230 is connected between the storage element 221 and the node N21.
  • the second transistor 230 of the primary storage unit 211 is denoted by 231 .
  • the storage unit 272 of the primary storage unit 212 comprises at least one storage element 250 and at least one second transistor 260 .
  • the memory unit 272 comprises one memory element 251 as the memory element 250 .
  • a second transistor is connected between the storage element 251 and the node N22.
  • the second transistor 260 of the primary storage unit 212 is denoted by 261 .
  • the third transistor is connected to the primary accumulation region and has a function of discharging signal charges from the primary accumulation region.
  • the third transistor When the third transistor is turned on based on the control signal output from the bias circuit, the power supply VD and the primary accumulation region are electrically connected, and the signal charges in the primary accumulation region are discharged by the action of the power supply VD.
  • the third transistor 204 of the primary accumulation unit 211 is connected to the primary accumulation region 202 and has the function of discharging the signal charges in the primary accumulation region 202 .
  • the third transistor 244 of the primary storage unit 212 is connected to the primary storage area 242 and has the function of draining the signal charge in the primary storage area 242 .
  • FIG. 12 shows an operation sequence of the pixels 100 when the solid-state imaging device 1 according to this embodiment performs exposure processing and readout processing.
  • the solid-state imaging device 1 multiple exposures are performed by turning on and off the first transistors of mutually different primary storage units at timings corresponding to mutually different distance intervals.
  • the second transistors corresponding to the exposed primary storage regions are on/off controlled to store the exposure results in different storage elements.
  • the signal charges stored in the respective storage elements are read out to calculate the distance to the object to be measured.
  • the light source 4 emits pulsed light repeatedly at a predetermined pulse period TP (for example, 1000 pulses).
  • TP for example, 1000 pulses.
  • one pulse period TP is from time t200 to time t210 and from time t210 to time t220.
  • FIG. 12 shows an example in which two exposures are performed within one pulse period TP, and the two exposures are repeated.
  • the third transistor 204 and the first transistor 203 of the primary storage unit 211 are turned on at the same time, and the signal charges of the nodes N11 and N21 are discharged. Thereby, the potential on the cathode side of the avalanche photodiode 201 is reset.
  • the third transistor 204 when the third transistor 204 is turned off, the first exposure is started. Specifically, signal charges generated by the avalanche photodiode 201 are input to the primary accumulation region 202 via the first transistor 203 .
  • the first exposure is completed and the signal charge is temporarily held in the primary accumulation region 202.
  • reflected light from the measurement object existing in the first distance section D3 corresponding to the elapsed time from the time t200 when the light source 4 emits light to the period P3 is input to the pixels 100 as incident light.
  • the third transistor 244 and the first transistor 243 of the primary storage unit 212 are turned on at the same time, and the cathode side potential of the avalanche photodiode 201 is reset.
  • the second exposure is completed and the signal charge is temporarily held in the primary accumulation region 242.
  • the reflected light from the measurement object existing in the second distance section D4 corresponding to the elapsed time from the time t200 when the light source 4 emits light to the period P4 is input to the pixels 100 as incident light.
  • the second transistors 231 and 261 of both primary storage units 211 and 212 are turned on.
  • the result of the first exposure is stored in the storage element 221 of one primary storage unit 211
  • the result of the second exposure is stored in the other primary storage unit 211. is stored in the storage element 251 of the primary storage unit 212.
  • the operation in one pulse period TP is set as one set, and is repeated a predetermined number of times (for example, 1000 pulses).
  • the storage elements 221 and 251 store the signal charge associated with the measurement of the distance sections D3 and D4.
  • the third transistor 204 of one primary storage unit 211 is turned on, and the signal charge in the primary storage region 202 is discharged. This resets the primary storage area 202 .
  • the signal charge corresponding to the first distance section D3 accumulated in the memory element 221 is transferred to the primary accumulation region 202. read out. Then, the readout signal charge is read out by a readout circuit in the subsequent stage, and the distance to the measurement object existing in the first distance section D3 is calculated in the signal processing device 2 .
  • the third transistor 244 of the other primary storage unit 212 is turned on at time t235, and the primary storage region 242 is reset.
  • the signal charge corresponding to the second distance section D4 accumulated in the storage element 252 is transferred to the primary accumulation region 242. read out. Then, the readout signal charge is read out by a readout circuit in the subsequent stage, and the distance to the measurement object existing in the second distance section D4 is calculated in the signal processing device 2 .
  • the primary storage units 211, 212 are reset. Specifically, the third transistor 204 and the second transistor 231 of the primary storage unit 211 are turned on at the same time, and the signal charge stored in the storage element 221 is discharged (see times t240 to t241 in FIG. 12). After that, the second transistor 231 is turned off, and the charge remaining in the primary accumulation region 202 is discharged (see times t241 to t242 in FIG. 12).
  • the third transistor 244 and the second transistor 261 of the primary storage unit 212 are turned on at the same time, and the signal charge stored in the storage element 251 is discharged (see time t240 to t241 in FIG. 12). After that, the second transistor 261 is turned off to discharge the charge remaining in the primary accumulation region 242 (see times t241 to t242 in FIG. 12).
  • the number of times of exposure per unit pulse period TP can be increased, and as a result, the number of times of multiplication can be increased.
  • the degree of freedom in setting the on-periods of the second transistors 231 and 261 increases.
  • the second transistors of the primary storage units 200 different from each other can be turned on at the same time, the exposure processing time can be shortened.
  • FIG. 12 shows an example in which the primary accumulation unit 211 and the primary accumulation unit 212 read out at different timings during the readout period.
  • the signal charge accumulated in the memory element 251 of the primary accumulation unit 212 may be read out simultaneously.
  • FIG. 13 shows a circuit diagram of a pixel according to modification 1 of the third embodiment.
  • This modification differs from the third embodiment in that it includes a fourth transistor 205 connected to the node N11 to which the cathode of the avalanche photodiode 201 is connected and initializes the node N11 to a constant potential.
  • the node N11 is an example of a first node.
  • Other configurations are the same as those of the third embodiment, and detailed description thereof will be omitted here.
  • FIG. 14 shows the operation sequence of the pixels 100 when the solid-state imaging device 1 according to this modification performs exposure processing and readout processing.
  • the cathode of the avalanche photodiode 201 is reset by simultaneously turning on the first transistor 203 and the third transistor 204 or the first transistor 243 and the third transistor 244 .
  • the cathode of the avalanche photodiode 201 is reset by turning on the fourth transistor 205 from time t201 to time t202.
  • Other operations are the same as those in FIG. 12, and detailed description thereof will be omitted here.
  • the fourth transistor 205 resetting of the cathode of the avalanche photodiode 201 can be integrated into the fourth transistor 205 .
  • the on-resistance is reduced, so the discharge speed of charges, that is, the reset speed can be increased.
  • This embodiment shows an example in which the configuration of the pixel 100 is different from that of the first embodiment.
  • the configuration of the distance measuring device in this embodiment is the same as in the first embodiment. That is, as shown in FIG. 1, the distance measuring device includes a solid-state imaging device 1, a signal processing device 2, a calculator 3, and a light source 4. FIG. A detailed description of each configuration of the distance measuring device is omitted here.
  • FIG. 15 shows a circuit diagram of the pixel 100 according to this embodiment.
  • the pixel 100 comprises an avalanche photodiode 201 and multiple primary storage units 200 .
  • a plurality of primary storage units 200 are connected in parallel to the cathodes of the avalanche photodiodes 201 .
  • FIG. 15 the same reference numerals are given to the configurations common to those in FIG. Here, the description will focus on the differences from FIG. 11 .
  • the memory unit 271 includes two memory elements 221 and 222 and two second transistors 231 and 232 . More specifically, a series circuit of the second transistor 231 and the memory element 221 and a series circuit of the second transistor 232 and the memory element 222 are connected in parallel between the node N21 and the ground. Note that the number of memory elements and second transistors in the memory unit 271 is not limited to two, and may be three or more.
  • the memory unit 272 includes two memory elements 251 and 252 and two second transistors 261 and 262. More specifically, a series circuit of the second transistor 261 and the memory element 251 and a series circuit of the second transistor 262 and the memory element 252 are connected in parallel between the node N22 and the ground. Note that the number of memory elements and second transistors in the memory unit 272 is not limited to two, and may be three or more. In addition, the memory unit 271 and the memory unit 272 may have different numbers of memory elements and second transistors.
  • FIG. 16 shows an operation sequence of the pixels 100 when the solid-state imaging device 1 according to this embodiment performs exposure processing and readout processing.
  • the solid-state imaging device 1 multiple exposures are performed by turning on and off the first transistor 203 multiple times at timings corresponding to mutually different distance intervals.
  • multiple exposures are performed by turning on and off the first transistor 243 multiple times at timings corresponding to mutually different distance sections.
  • multiple exposures can be performed by turning on and off the first transistors 203 and 243 of the different primary storage units 211 and 212 at different timings. Then, in the readout period, the signal charges stored in the respective storage elements are read out to calculate the distance to the object to be measured.
  • the other primary storage unit 212 is configured to perform read processing. While one primary storage unit 211 is performing readout processing, the other primary storage unit 212 is configured to perform exposure processing. That is, the primary accumulation unit 211 and the primary accumulation unit 212 execute parallel processing in which exposure processing and readout processing are alternately performed.
  • the exposure process of the primary accumulation unit 211 is performed and the readout process of the primary accumulation unit 212 is performed during the period from time t400 to time t500. Further, in the period from time t500 to time t600, readout processing of the primary storage unit 211 is performed, and exposure processing of the primary storage unit 212 is performed.
  • the fourth transistor 204 of the primary storage unit 211 is turned off and the first transistor 203 is turned on, the first exposure is started. Specifically, the signal charge generated by the avalanche photodiode 201 is input through the first transistor 103 to the primary accumulation region 202 (node N21).
  • the first exposure is completed and the signal charge is temporarily held in the primary accumulation region 202.
  • reflected light from the measurement object existing in the first distance section D5 corresponding to the elapsed time from time t401 when the light source 4 emits light to time t403 is input to the pixels 100 as incident light.
  • both the second transistor 231 and the fourth transistor 205 are turned on.
  • the signal charge held in the primary accumulation region 202 that is, the result of the first exposure is accumulated in the storage element 221 .
  • the fourth transistor 205 the potential on the cathode side of the avalanche photodiode 101 is reset. By providing the fourth transistor 205 in this manner, the signal charge can be accumulated in the storage element 221 even during the reset period of the potential on the cathode side of the avalanche photodiode 101 .
  • the first transistor 203 is turned on again and the second exposure is started.
  • the signal charge generated by the avalanche photodiode 201 is also input to the primary accumulation region 202 (node N21) through the first transistor 103 in the second exposure.
  • the second transistor 232 different from the first exposure is turned on. Thereby, the signal charge held in the primary accumulation region 202 , that is, the result of the second exposure is accumulated in the storage element 222 .
  • the result of the first exposure is stored in the first storage element 221
  • the result of the second exposure is stored in the second storage element 222.
  • the primary storage unit 212 executes readout processing for reading data stored in the exposure processing before time t400. Specifically, the following process is executed during the readout period from time t400 to time t500. Note that the first transistor 243 of the primary storage unit 212 is turned off during the read period. Therefore, the primary accumulation unit 212 is not affected by the exposure processing of the primary accumulation unit 211 .
  • the third transistor 244 is turned on and the primary accumulation region 102 is reset.
  • the second transistor 262 is turned on at time t435 after the second transistor 261 is turned off, the signal charge accumulated in the memory element 252 is read out to the primary accumulation region 242. Then, the readout signal charge is read out to the readout circuit in the subsequent stage, and the computer 3 calculates the distance to the object to be measured.
  • the primary accumulation unit 211 executes readout processing for reading out the charge signals accumulated in the exposure processing described above. Also, in the primary accumulation unit 212, the following exposure processing is executed. It should be noted that the respective readout processing and exposure processing are substantially the same except that the subject of action is reversed, and detailed description thereof will be omitted here.
  • the number of times of exposure per unit period TP can be increased, and as a result, the number of times of multiplication can be increased.
  • the light source 4 can always emit light to continuously perform the exposure process.
  • a readout process can be executed in parallel with the exposure operation. Thereby, the operating rate of the light source 4 can be increased. As a result, the light utilization efficiency of the distance measuring device can be further increased when viewed over the entire operating period.
  • FIG. 17 is a circuit diagram of a pixel according to modification 1 of the fourth embodiment.
  • a quenching resistor 206 is provided between the cathode of the avalanche photodiode 201 and the first potential line N3 of constant potential.
  • Other configurations are the same as in FIG.
  • the quenching resistor 206 functions as a quenching element for avalanche multiplication and has a function of initializing the cathode of the avalanche photodiode 201 to a constant potential. By adjusting the gate voltages of the first transistors 203 and 243 during the exposure period, the multiplied charge can be held in the primary accumulation regions 202 and 242 .
  • FIG. 18 shows an example in which avalanche multiplication is performed in the exposure period P21 and avalanche multiplication is not performed in the exposure period P22.
  • the resistance value of the quenching resistor 206 is not particularly limited, it is preferably set to a value that allows the voltage to return to the original value within each exposure period when avalanche multiplication is performed.
  • the exposure result in the exposure period P21 (the multiplication result of the avalanche photodiode 201) is held in the primary accumulation region 202, and thereafter, without resetting, the exposure period P22 is held.
  • of exposures can be performed. That is, for example, in the example of FIG. 18, even if avalanche multiplication is performed during the first exposure, spontaneous reset is realized before the second exposure period P22 begins.
  • the quenching resistor 206 may be replaced with another element that functions as a quenching element for avalanche multiplication.
  • a transistor may be provided in place of the quenching resistor 206 and the ON resistance of the transistor may be adjusted so as to function as a quenching element.
  • FIG. 19 is a circuit diagram of a pixel according to modification 2 of the fourth embodiment.
  • This modified example shows a configuration example in which a plurality of primary storage units 200 are connected to a single source follower 600. Specifically, in Modification 2, a fifth transistor is provided between each primary storage unit 200 in Modification 2 and the gate of the input transistor 601 of the source follower 600 .
  • the fifth transistor 207 is provided between the primary accumulation region 202 of the primary accumulation unit 211 and the gate of the input transistor 601, and the primary accumulation region 242 of the primary accumulation unit 212 and the gate of the input transistor 601 are connected. is provided with a fifth transistor 247 .
  • the source follower 600 can be shared.
  • the other primary storage unit 212 can perform read processing.
  • the distance measuring device of the present disclosure includes a light source 4 as a light emitting unit that emits emitted light toward an object to be measured, a pixel array 11 in which a plurality of pixels 100 are arranged in a matrix, and an object to be measured. and a control unit that calculates the distance of The pixel array 11 receives, as incident light, the emitted light reflected by the object to be measured.
  • Each pixel 100 comprises an avalanche photodiode 101 and one or more primary storage units 170 (see FIG. 21).
  • the primary storage units 170 each comprise an avalanche photodiode 101, a primary storage region 102, a first transistor 103, a storage unit 110, and a third transistor 104. When multiple primary storage units 170 are provided, the multiple primary storage units 170 are connected in parallel to the cathode of the avalanche photodiode 101 .
  • the avalanche photodiode 101 photoelectrically converts incident light to generate signal charges.
  • the primary accumulation region 102 is connected to the cathode of the avalanche photodiode 101 via the first transistor 103 and has a function of temporarily holding signal charges generated by the avalanche photodiode 101 .
  • the third transistor 104 is connected to the primary accumulation region 102 and has a function of discharging signal charges in the primary accumulation region 102 .
  • the memory unit 110 includes one or more memory elements 120 .
  • Each storage element 120 is connected to the primary storage region 102 via a second transistor 130 .
  • the multiple storage elements 120 are each connected to the primary storage region 102 via the second transistor 130 . That is, multiple storage elements 120 are connected in parallel to the primary storage region 102 .
  • FIG. 20 shows an example in which the pixel 100 is composed of m primary storage units 170 (where m is an arbitrary integer).
  • each primary storage unit 170 is provided with n (n is an arbitrary integer) storage elements 120 . That is, the pixel 100 in FIG. 20 includes m ⁇ n memory elements 120 .
  • the number of times of exposure per pulse period TP can be increased, and as a result, the number of times of multiplication can be increased.
  • the light utilization efficiency of the distance measuring device can be improved compared to the case where one exposure is performed per one optical pulse period TP.
  • the solid-state imaging device 1 may include a plurality of semiconductor substrates 800 .
  • FIG. 23 shows an example in which the pixel 100 shown in FIG. 11 is divided and mounted on two semiconductor substrates 800 .
  • the solid-state imaging device 1 includes a first semiconductor substrate 801 as a plurality of semiconductor substrates 800 and a second semiconductor substrate 802 .
  • the avalanche photodiode 201 is arranged on the first semiconductor substrate 801 .
  • Primary storage units 200 ( 211 , 212 ) are arranged on the second semiconductor substrate 802 .
  • the avalanche photodiode 201 is different from the primary storage regions 202, 242, the first transistors 203, 243, the storage elements 221, 251, the second transistors 231, 261, and the third transistors 204, 244. It is arranged on a semiconductor substrate.
  • the avalanche photodiode 201 and the first transistors 203 and 243 are connected via the wiring L11.
  • FIG. 23 is not limited to the pixel 100 of FIG. 11, and the same applies to the pixels 100 shown in drawings other than FIG.
  • the avalanche photodiode may be arranged on a semiconductor substrate different from that of the primary accumulation region, the first transistor, the memory element, the second transistor, and the third transistor in the pixel 100 in other drawings as well. . Then, the avalanche photodiode and the first transistor may be connected via wiring.
  • the distance measuring device of the present disclosure is extremely useful because it can improve the light utilization efficiency.

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Abstract

距離測定装置は、発光部と、複数の画素（１００）が行列上に配列された画素アレイ（１１）と、測定対象までの距離を算出する制御部とを備える。複数の画素（１００）のそれぞれは、アバランシェフォトダイオード（１０１）と、信号電荷を一時的に保持するための一次蓄積領域（１０２）と、一次蓄積領域に対して並列に設けられた複数の記憶素子（１２０）とを備える。制御部は、発光部の出射光の光パルス１周期の時間内において、互いに異なる距離区間に対応するタイミングで複数回の露光を行い、それぞれの露光後に生成した信号電荷を互いに異なる記憶素子に蓄積させ、信号電荷を読みだして測定対象までの距離を算出する。

Description

距離測定装置及び固体撮像装置
　本開示は、距離情報の取得が可能に構成された距離測定装置、及び、固体撮像装置に関する。
　従来、固体撮像装置は、画像を高感度、高精細に撮像することに注力されてきた。近年では、距離情報も取得できる機能を併せ持つ固体撮像装置が登場している。画像に距離情報が加わることで、撮影対象の３次元的な情報が取得できる。
　例えば、撮影対象が人物の場合、しぐさ（ジェスチャー）を３次元的に検知することができ、様々な機器の入力装置として使用できる。また、自動車に搭載することで、自車の周囲に存在する物体・人物との距離が認識でき、衝突防止や自動運転などに応用できる。
　距離測定方法として、例えば、撮影対象物に光を照射し、撮影対象物からの反射波の帰還時間に基づいて距離を測定するＴＯＦ（Time Of flight）法が知られている。
　特許文献１には、フォトダイオードを用いた位相差ＴＯＦ方式の半導体測距素子が示されている。特許文献１では、１つのフォトダイオードに対して２つの転送ゲート電極を設け、それぞれの転送ゲート電極が記憶素子に接続される。特許文献１では、フォトダイオードで発生した信号電荷を個別に読み出し、蓄積された電荷の配分比から対象物までの距離を測定する。
国際公開公報第２００７－０２６７７９号
　しかしながら、ＴＯＦ法には、測定対象物が遠方にあるほど、帰還光子数が減少するため、出射光に対して信号に寄与する光の割合、すなわち光利用効率が低下するという課題がある。特許文献１のように、フォトダイオードに複数の転送トランジスタを設けた構成であれば、１回の出射光で複数の距離区間の露光ができ、光利用効率を向上できるが、フォトダイオードを用いた構成のため、電荷の完全転送を行う必要がある。そうすると、配置制約が生じて、所望数のトランジスタを配置できないという問題がある。また、転送トランジスタを増やすほどに、ポテンシャル設計が複雑化していくという問題がある。すなわち、拡張性が低く、距離測定装置の光利用効率を十分に高めることができないという問題がある。
　そこで、本開示では、距離測定装置の光利用効率を高めることを目的とする。
　上記課題を解決するために、本開示の一実施形態に係る距離測定装置は、測定対象に向けて出射光を発光する発光部と、複数の画素が行列上に配列され、前記出射光が前記測定対象で反射された反射光を入射光として受光する画素アレイと、前記発光部と前記画素アレイを制御し、前記測定対象までの距離を算出する制御部と、備え、前記複数の画素のそれぞれは、前記入射光を光電変換して信号電荷を発生させるアバランシェフォトダイオードと、前記信号電荷を一時的に保持する一次蓄積領域と、前記一次蓄積領域に対して並列に設けられ、前記信号電荷を蓄積させるための複数の記憶素子と、を備え、前記制御部は、前記発光部から所定周期のパルス状の前記出射光を発光させ、前記出射光の光パルス１周期の時間内において、互いに異なる距離区間に対応するタイミングで複数回の露光を行い、それぞれの露光後に生成した信号電荷を互いに異なる前記記憶素子に蓄積させ、前記信号電荷を読みだして前記測定対象までの距離を算出する。
　本開示によれば、距離測定装置の光利用効率を高めることができる。
距離測定装置の構成例を示す概略図 第１実施形態に係る画素の回路図 第１実施形態に係る画素の動作シーケンスを示す図 第１実施形態の変形例１に係る画素の回路図 第１実施形態の変形例２に係る画素の回路図 第１実施形態の変形例２に係る第１トランジスタ及び第４トランジスタの動作シーケンスを示す図 第２実施形態に係る固体撮像装置の回路図 図７の第１トランジスタの動作シーケンスの一部を示す図 第２実施形態に係る固体撮像装置の回路図 第２実施形態に係る固体撮像装置の回路図 第３実施形態に係る画素の回路図 第３実施形態に係る画素の動作シーケンスを示す図 第３実施形態の変形例１に係る画素の回路図 第３実施形態の変形例１に係る画素の動作シーケンスを示す図 第４実施形態に係る画素の回路図 第４実施形態に係る画素の動作シーケンスを示す図 第４実施形態の変形例１に係る画素の回路図 第４実施形態の変形例１に係る画素の動作シーケンスを示す図 第４実施形態の変形例２に係る画素の回路図 記憶素子が行列方向に拡張された画素の回路図 その他の固体撮像装置の回路図 第２実施形態に係る固体撮像装置の回路図 図１１の固体撮像装置の他の例を示す回路図
　以下、本開示の実施形態を図面に基づいて詳細に説明する。以下の実施形態の説明は、本質的に例示に過ぎず、本願発明、その適用物或いはその用途を制限することを意図するものではない。
　＜第１実施形態＞
　－距離測定装置の構成－
　図１は第１実施形態に係る距離測定装置の構成例を示す概略図である。図１に示すように、本実施形態に係る距離測定装置は、固体撮像装置１と、信号処理装置２と、計算機３と、光源４とを備える。
　光源４は、測定対象に向けて出射光を発光する。光源４からは、所定周期のパルス状の光（以下、単に「パルス光」という）が出力される。パルス光の周期やパルス幅は、後述するロジック・メモリ２２によって制御される。光源４は、発光部の一例である。なお、光源４は、特定の測定対象物に対して出射光を発光するように構成されていてもよいし、三次元情報を得たい領域全体（測定対象）に光を照射するように構成されてもよい。すなわち、光源４に、光を拡散することにより三次元情報を得たい領域全体に光を照射する機構が内蔵されていてもよい。
　固体撮像装置１は、画素アレイ１１と、垂直シフトレジスタ１２と、マルチプレクサ１３と、ドライバ回路１４と、列回路１５と、水平シフトレジスタ１６と、出力アンプ１７とを備える。
　画素アレイ１１には、複数の画素１００が行列状に配列され、光源４からの出射光が発光された測定領域に存在する測定対象物からの反射光を入射光として受光する。各画素１００は、マルチプレクサ１３またはドライバ回路１４から入力される電圧に従って、露光を行う。また、各画素１００は、マルチプレクサ１３から入力される選択信号に従って、露光結果を示す電圧信号を出力する。画素アレイ１１及び各画素１００の構成例については、後ほど説明する。
　垂直シフトレジスタ１２は、画素１００から垂直信号線１８に出力された電圧信号を列方向、すなわち、列回路１５に転送する。垂直シフトレジスタ１２は、画素アレイ１１内の特定の行の画素１００を選択する。これにより、画素アレイ１１の行ごとに、画素１００から露光結果を示す電圧信号が順次出力される。垂直シフトレジスタ１２は、画素アレイ１１のうち選択した行を示すアドレス信号をマルチプレクサ１３に出力する。
　マルチプレクサ１３は、垂直シフトレジスタ１２から入力されたアドレス信号に基づいて画素１００に電圧を供給する。
　ドライバ回路１４は、画素アレイ１１に含まれる画素１００を露光させるための電圧を画素１００に供給する。ドライバ回路１４の構成例については、後ほど説明する。
　列回路１５は、垂直シフトレジスタ１２から転送される電圧信号を受け、各画素１００で異なるオフセット成分を除去するＣＤＳ（Correlated Double Sampling）処理などを行い、水平シフトレジスタ１６に出力する。
　水平シフトレジスタ１６は、列回路１５から出力される信号を順次出力アンプ１７に転送する。
　出力アンプ１７は、水平シフトレジスタ１６から順次入力される信号を増幅し信号処理装置２に出力する。
　信号処理装置２は、アナログフロントエンド２１と、ロジック・メモリ２２とを備える。
　アナログフロントエンド２１は、固体撮像装置１の出力アンプ１７から出力された信号をアナログ形式からデジタル形式に変換する。また、アナログフロントエンド２１は、デジタル形式に変換した信号を、ロジック・メモリ２２に出力する。なお、アナログフロントエンド２１は必要に応じて、出力アンプ１７から出力された信号の順序を入れ替えてもよい。信号処理装置２は、制御部の一例である。
　ロジック・メモリ２２は、アナログフロントエンド２１から受けた信号に基づき、距離信号を生成する。生成された距離信号は、計算機３に出力される。
　計算機３は、例えば、コンピュータ等であり、ロジック・メモリ２２から入力される距離信号に基づいて、固体撮像装置１の周囲の三次元情報を生成する。なお、信号処理装置２が距離信号に基づいて、固体撮像装置１の周囲の三次元情報を生成してもよい。
　－画素の構成－
　図２に示すように、画素１００は、アバランシェフォトダイオード１０１と、一次蓄積領域１０２と、第１トランジスタ１０３と、記憶ユニット１１０と、第３トランジスタ１０４とを備える。
　アバランシェフォトダイオード１０１は、入射光を光電変換して信号電荷を発生させる。また、アバランシェフォトダイオード１０１は、信号電荷の電荷量を増加させる機能を有する。
　一次蓄積領域１０２は、アバランシェフォトダイオード１０１で生成された信号電荷を一時的に保持する機能を有する。一次蓄積領域１０２の構成は、特に限定されず、信号電荷を一時的に保持できればよい。図２では、一次蓄積領域１０２として、ノードＮ２に信号電荷が一時的に保持される例を示している。ノードＮ２は、読出回路に接続される。読出回路の構成は、特に限定されないが、例えば、後述するソースフォロア回路６００（図１９参照）を介して信号線に接続された回路である。以下において説明する読出回路についても同様である。
　第１トランジスタ１０３は、アバランシェフォトダイオード１０１のカソードと一次蓄積領域１０２との間に設けられる。第１トランジスタ１０３のゲートは、例えば、後述するバイアス回路に接続され、バイアス回路から出力された制御信号に基づいてオンオフ制御される。すなわち、第１トランジスタ１０３は、アバランシェフォトダイオード１０１から一次蓄積領域１０２への信号電荷の転送をオンオフするスイッチとしての機能を有する。第１トランジスタ１０３は、以下の説明では、アバランシェフォトダイオード１０１と第１トランジスタとを接続するノードを、ノードＮ１と称する。
　記憶ユニット１１０は、複数の記憶素子１２０と、複数の第２トランジスタ１３０とを備える。複数の記憶素子１２０は、ノードＮ２（一次蓄積領域１０２）に対して並列に設けられる。それぞれの記憶素子１２０とノードＮ２との間には、第２トランジスタ１３０が設けられる。各第２トランジスタ１３０は、ゲートに与えられた制御信号に基づいて動作し、ノードＮ２からそれぞれの記憶素子１２０への信号電荷の転送をオンオフするスイッチとしての機能を有する。より具体的には、第２トランジスタ１３０がオンされると、ノードＮ２と、その第２トランジスタ１３０に接続された記憶素子１２０との間が導通され、その記憶素子１２０にノードＮ２の信号電荷が蓄積される。
　図２では、記憶ユニット１１０が、２つの記憶素子１２０（１２１，１２２）と、２つの第２トランジスタ１３０（１３１，１３２）で構成されている例を示している。より詳しくは、ノードＮ２とグランドとの間に、第２トランジスタ１３１と記憶素子１２１の直列回路と、第２トランジスタ１３２と記憶素子１２２の直列回路とが、並列に接続されている。なお、記憶素子１２０及び第２トランジスタ１３０の数は、２つに限定されず、それぞれ３つ以上であってもよい。
　第３トランジスタ１０４は、一次蓄積領域１０２に接続され、一次蓄積領域１０２の信号電荷を排出する機能を有する。図２では、第３トランジスタ１０４は、電源ＶＤとノードＮ２との間に設けられる。第３トランジスタ１０４のゲートは、例えば、後述するバイアス回路に接続される。第３トランジスタは、バイアス回路から出力された制御信号に基づいてオンされると、電源ＶＤとノードＮ２とが導通され、ノードＮ２（一次蓄積領域１０２）の信号電荷が電源ＶＤの作用により排出される。
　－固体撮像装置の動作－
　図３は、固体撮像装置１が露光処理及び読出処理を行う際における画素１００の動作シーケンスを示す。図３に示すように、固体撮像装置１では、互いに異なる距離区間に対応するタイミングで第１トランジスタ１０３を複数回オンオフさせることにより複数回の露光を行う。それぞれの露光後には、複数の第２トランジスタ１３０をオンオフ制御してそれぞれの露光結果を互いに異なる記憶素子１２０に蓄積させる。そして、その後の読出期間、それぞれの記憶素子１２０に記憶された信号電荷を読みだして測定対象物までの距離を算出する。
　　（露光処理）
　まずは、図３に基づいて本実施形態に係る露光期間における固体撮像装置１の動作を説明する。露光期間では、光源４からパルス状の出射光が所定のパルス周期ＴＰで繰り返し（例えば、１０００パルス）発光されているものとする。図３では、時刻ｔ１００から時刻ｔ１１０の間、及び、時刻ｔ１１０から時刻ｔ１２０の間が、１つのパルス周期ＴＰの期間となる。パルス周期ＴＰは測定距離範囲の最大値に対応する光の飛行時間より長く設定される。例えば測定距離範囲の最大値を２５０［ｍ］とした場合、往復の５００［ｍ］を光が飛行する時間は約１．６７［μｓｅｃ］となり、パルス周期ＴＰはこれ以上の時間を設定する。
　前述のとおり、出射光の光パルス１周期の時間内において、互いに異なる距離区間に対応するタイミングで複数回の露光が実行される。図３では、１つのパルス周期ＴＰの時間内で２回の露光が行われ、その２回の露光を繰り返し行う例を示している。
　より詳しくは、時刻ｔ１０１において、第３トランジスタ１０４と第１トランジスタ１０３が同時にオンされ、ノードＮ１及びノードＮ２の信号電荷が排出される。これにより、アバランシェフォトダイオード１０１のカソード側の電位がリセットされる。
　時刻ｔ１０２において、第３トランジスタ１０４がオフされると、１回目の露光が開始される。具体的には、第１トランジスタ１０３を介してアバランシェフォトダイオード１０１で生成された信号電荷が一次蓄積領域１０２に入力される。そして、時刻ｔ１０３において、第１トランジスタ１０３がオフされると、１回目の露光が完了し、信号電荷は一次蓄積領域１０２に一時的に保持される。１回目の露光では、光源４が発光された時刻ｔ１００から期間Ｐ１までの経過時間に対応する第１距離区間Ｄ１に存在する測定対象物からの反射光が入射光として画素１００に入力される。
　さらに、時刻ｔ１０３で第１トランジスタ１０３がオフされた後に、第２トランジスタ１３１がオンされる。これにより、時刻ｔ１０４で第２トランジスタ１３０がオフされるまでの間において、一次蓄積領域１０２に保持されている信号電荷、すなわち１回目の露光結果が記憶素子１２１に蓄積される。
　時刻ｔ１０４において、第２トランジスタ１３０がオフされた後、２回目の露光の前に、第３トランジスタ１０４と第１トランジスタ１０３が同時にオンされ、アバランシェフォトダイオード１０１のカソード側の電位がリセットされる。
　時刻ｔ１０５において、第３トランジスタ１０４がオフされると、２回目の露光が開始される。具体的には、第１トランジスタ１０３を介してアバランシェフォトダイオード１０１で生成された信号電荷が一次蓄積領域１０２に入力される。そして、時刻ｔ１０６において、第１トランジスタ１０３がオフされると、２回目の露光が完了し、信号電荷は一次蓄積領域１０２に一時的に保持される。２回目の露光では、光源４が発光された時刻ｔ１００から期間Ｐ２までの経過時間に対応する第２距離区間Ｄ２に存在する測定対象物からの反射光が入射光として画素１００に入力される。
　さらに、時刻ｔ１０６で第１トランジスタ１０３がオフされた後に、１回目の露光とは異なる第２トランジスタ１３２がオンされる。これにより、一次蓄積領域１０２に保持されている信号電荷、すなわち２回目の露光結果が記憶素子１２２に蓄積される。
　これにより、１回目の露光結果が、１つ目の記憶素子１２１に記憶され、２回目の露光結果が、２つ目の記憶素子１２２に記憶された状態になる。
　そして、上記の１つのパルス周期ＴＰでの動作を１セットとして、所定の回数（例えば、１０００パルス）繰り返さる。これにより、各記憶素子１２１，１２２に各距離区間Ｄ１，Ｄ２での信号が蓄積される。例えば、図３では、次のパルス周期ＴＰ（時刻ｔ１１０～ｔ１２０）において、時刻ｔ１１２～ｔ１１３の期間Ｐ１で１回目の露光が行われ、時刻ｔ１１５～ｔ１１６の期間Ｐ２で２回目の露光が行われる。前のパルス周期ＴＰの場合と同様に、１回目の露光では、期間Ｐ１までの経過時間に対応する第１距離区間Ｄ１に存在する測定対象物からの反射光が１つ目の第２トランジスタ１３１に蓄積される。また、２回目の露光では、期間Ｐ２までの経過時間に対応する第２距離区間Ｄ２に存在する測定対象物からの反射光が２つ目の第２トランジスタ１３２に蓄積される。以後、同様の処理が所定の回数繰り返される。
　なお、図３では、第１トランジスタ１０３がオフされた直後に、第２トランジスタ１３１がオンされる例を示しているが、これに限定されない。例えば、第１トランジスタ１０３がオフされて、しばらくしてから第２トランジスタ１３１がオンされてもよい。ただし、第１トランジスタ１０３がオフから第２トランジスタ１３１のオンまでの期間を短くすることで、露光回数を増やすことができる。すなわち、距離測定装置の光利用効率を高めることができる。第１トランジスタ１０３と第２トランジスタ１３２との関係についても同様である。
　　（読出処理）
　所定パルス数の露光処理が終わると、次に読出処理が実行される。以下、図３に基づいて読出期間における固体撮像装置１の動作を説明する。まず、１回目の読出期間Ｒ１（ｔ１３１～ｔ１３５）において、第１距離区間Ｄ１の読出処理が実行される。
　具体的には、時刻ｔ１３１において、第３トランジスタ１０４がオンされ、一次蓄積領域１０２の信号電荷が排出される。これにより、一次蓄積領域１０２がリセットされる。
　時刻ｔ１３２において第３トランジスタ１０４がオフされた後、時刻ｔ１３３において第２トランジスタ１３１がオンされると、記憶素子１２１に蓄積された第１距離区間Ｄ１に対応する信号電荷が、一次蓄積領域１０２に読み出される。そして、この読み出された信号電荷が、後段の読出回路に読み出され、信号処理装置２において第１距離区間Ｄ１に存在する測定対象物までの距離が算出される。
　時刻ｔ１３４において第２トランジスタ１３１がオフされた後、時刻ｔ１３５において第３トランジスタが再びオンされ、一次蓄積領域１０２がリセットされる。
　時刻ｔ１３６において第３トランジスタ１０４がオフされた後、時刻ｔ１３７において第２トランジスタ１３２がオンされると、記憶素子１２２に蓄積された第２距離区間Ｄ２に対応する信号電荷が、一次蓄積領域１０２に読み出される。そして、この読み出された信号電荷が、後段の読出回路に読み出され、信号処理装置２において第２距離区間Ｄ２に存在する測定対象物までの距離が算出される。
　すべての距離区間（ここでは第１及び第２距離区間Ｄ１，Ｄ２）に対応する読出処理が終了すると、記憶ユニット１１０のリセット処理が実行される。具体的には、第３トランジスタ１０４とすべての第２トランジスタ１３０（ここでは第２トランジスタ１３１，１３２）が同時にオンされて、すべての記憶素子１２０（ここでは記憶素子１２１，１２２）に蓄積されていた信号電荷が排出される（図３の時刻ｔ１４０～ｔ１４１参照）。その後、第２トランジスタ１３１，１３２がオフされて、一次蓄積領域１０２に残存する電荷が排出される（図３の時刻ｔ１４１～ｔ１４２参照）。
　以上のように、本実施形態の距離測定装置は、測定対象に向けて出射光を発光する光源４と、複数の画素１００が行列上に配列され、出射光が測定対象で反射された反射光を入射光として受光する画素アレイ１１と、光源４と画素アレイ１１を制御し、測定対象までの距離を算出する制御部とを備える。そして、複数の画素１００のそれぞれは、入射光を光電変換して信号電荷を発生させるアバランシェフォトダイオード１０１と、信号電荷を一時的に保持するための一次蓄積領域１０２と、アバランシェフォトダイオード１０１の出力と一次蓄積領域１０２との間に設けられ、一次蓄積領域１０２への信号電荷の転送をオンオフするための第１トランジスタ１０３と、一次蓄積領域１０２に対して並列に設けられ、信号電荷を蓄積させるための複数の記憶素子１２０と、一次蓄積領域１０２とそれぞれの記憶素子１２０との間に設けられ、記憶素子１２０への信号電荷の転送をオンオフするための複数の第２トランジスタ１３０と、一次蓄積領域１０２に接続され、一次蓄積領域１０２の信号電荷を排出するための第３トランジスタ１０４とを備える。
　このような構成にすることで、１つのパルス周期ＴＰあたりの露光回数を増やすことができるので、結果として、増倍回数を増やすことができる。光利用効率は、例えば、「光利用効率＝増倍回数／発行回数」で求めることができるので、単位周期ＴＰあたりに１回の露光をする場合と比較して、距離測定装置の光利用効率を高めることができる。
　－変形例１－
　図４は、第１実施形態の変形例１に係る画素の回路図を示す。
　本変形例１では、記憶ユニット１１０が、５つの記憶素子１２０（１２１～１２５）と、５つの第２トランジスタ１３０（１３１～１３５）で構成されている例を示している。また、記憶ユニット１１０を構成する複数の記憶素子１２０は、一次蓄積領域よりも記憶容量が小さい１または複数の第１記憶素子を含んでいる。第１記憶素子は、例えば、１カウント専用の記憶素子である。図４の例では、破線枠１２８で囲んだ記憶素子１２２～１２５の記憶容量が一次蓄積領域１０２の記憶容量よりも小さい。すなわち、記憶素子１２２～１２５は、上記の第１記憶素子に相当する。
　例えば、記憶素子１２１は、複数カウント可能な記憶容量を有するように構成する。これにより、記憶素子１２２～１２５は、１カウント専用とする一方で、記憶素子１２１を用いて相対的に近い距離区間や、背景光が相対的に多い場合の対応ができるようになる。
　以上のように、１または複数の記憶素子１２０を１カウント専用の第１記憶素子とすることで、Ｓ／Ｎを向上させ、読み出し効率を向上させることができる。このような、第１記憶素子を設けた構成は、背景光が少なくかつ遠距離といったように、帰還フォトン数が相対的に少ない環境において、好適に用いることができる。
　なお、図４のように、記憶素子１２０の一部が第１記憶素子で構成されていてもよいし、記憶素子１２０のすべてが第１記憶素子で構成されていてもよい。また、複数の第１記憶素子を、１カウントを超えるカウントができるような単一の記憶容量と兼用するようにしてもよい。具体的には、複数の第１記憶素子を同時に動作させることにより、単一の記憶容量として取り扱うことができる。
　－変形例２－
　図５は、第１実施形態の変形例２に係る画素の回路図を示す。
　本変形例２では、アバランシェフォトダイオード１０１のカソードが接続されたノードＮ１に接続され、ノードＮ１を一定電位に初期化する第４トランジスタ１０５を備える点で、第１実施形態と異なる。ここで、ノードＮ１は、第１ノードの一例である。それ以外の構成は、上記の第１実施形態と同様であり、ここでは、その詳細説明を省略する。
　図６は、本変形例２に係る第１トランジスタ１０３及び第４トランジスタ１０５の動作シーケンスを示す。なお、図６の時刻は、前述の図３に対応している。
　上記の第１実施形態では、第１トランジスタ１０３と第３トランジスタ１０４を同時にオンすることで、アバランシェフォトダイオード１０１のカソードをリセットしていた。これに対し、図６では、時刻ｔ１０１から時刻ｔ１０２において、第４トランジスタ１０５をオンすることで、アバランシェフォトダイオード１０１のカソードをリセットしている。それ以外の動作は、図３の動作と同様であり、ここではその詳細説明を省略する。
　このような構成にすることで、高速にオンオフする必要のあるトランジスタを集約することができる。より詳しくは、第４トランジスタ１０５を設けることで、アバランシェフォトダイオード１０１のカソードのリセットを第４トランジスタ１０５に集約できる。これにより、第１トランジスタ１０３及び第３トランジスタ１０４を高速でオンオフする必要がなくなる。トランジスタを高速で動作させるためには、画素１００の外側に大容量の容量素子を設ける必要があるので、高速にオンオフする必要のあるトランジスタを集約することで、チップ面積の増大を抑制することができる。また、トランジスタを２つ経由してリセットする場合と比較して、オン抵抗が少なくなるので、電荷の排出速度、すなわち、リセット速度をより速くすることができる。
　＜第２実施形態＞
　本実施形態では、第１実施形態で記載した画素１００を駆動するドライバ回路１４を含んだ固体撮像装置１について説明する。
　ドライバ回路１４は、第１トランジスタ１０３をオンオフさせるための第１ドライバ回路１４１と、第３トランジスタ１０４をオンオフさせるための第２ドライバ回路１４２とを備える。
　図７～図９は、本実施形態に係る固体撮像装置１の回路図を示している。なお、図７では、第１ドライバ回路１４１の構成の説明をしやすくするために、第１ドライバ回路１４１以外の構成について適宜省略して図示している。図９及び後述する図１０についても同様である。
　－第１ドライバ回路－
　図７に示すように、第１ドライバ回路１４１は、記憶素子１２１，１２２の数と対応する数（ここでは２つ）の第１バイアス回路３００，３１０を備える。第１ドライバ回路１４１は、第１トランジスタ１０３のゲートにゲート電圧Ｖｔｒを与えることで、第１トランジスタ１０３をオンオフさせる。
　第１バイアス回路３００は、第１スイッチング素子３０１を介して第１トランジスタ１０３のゲートに接続された第１容量３０５と、第２スイッチング素子３０２を介して第１トランジスタ１０３のゲートに接続された第２容量３０６とを備える。第１容量３０５は、トランジスタ３０３を介して、電荷供給用のコンデンサ３２１に接続される。第２容量３０６は、トランジスタ３０４を介して、電荷供給用のコンデンサ３２２に接続される。第１スイッチング素子３０１のゲートには、第１オン信号φｏｎ１が与えられる。第２スイッチング素子３０２のゲートには、第１オフ信号φｏｆｆ１が与えられる。トランジスタ３０３，３０４のゲートには、第１チャージ信号φｃｈｇ１が与えられる。第１容量３０５及び第２容量３０６は、バイアス供給素子の一例である。
　第１バイアス回路３１０は、第１スイッチング素子３１１を介して第１トランジスタ１０３のゲートに接続された第１容量３１５と、第２スイッチング素子３１２を介して第１トランジスタ１０３のゲートに接続された第２容量３１６とを備える。第１容量３１５は、トランジスタ３１３を介して、電荷供給用のコンデンサ３２１に接続される。第２容量３１６は、トランジスタ３１４を介して、電荷供給用のコンデンサ３２２に接続される。第１スイッチング素子３１１のゲートには、第２オン信号φｏｎ２が与えられる。第２スイッチング素子３１２のゲートには、第２オフ信号φｏｆｆ２が与えられる。トランジスタ３１３，３１４のゲートには、第２チャージ信号φｃｈｇ２が与えられる。第１容量３１５及び第２容量３１６は、バイアス供給素子の一例である。
　なお、画素１００の構成は、図２（第１実施形態）と同じであり、ここではその詳細説明を省略する。
　図８は、図３の第１トランジスタ１０３の動作シーケンスのうち、時刻ｔ１００からｔ１１０の間を抜き出した図面になっている。図８において、あらかじめ第１チャージ信号φｃｈｇ１及び第２チャージ信号φｃｈｇ２により、トランジスタ３０３，３０４，３１３，３１４がオンされ、第１容量３０５，３１５が所定の第１バイアスに、第２容量３０６，３１６が所定の第２バイアスにチャージされる。例えば、第１バイアスは、第１トランジスタ１０３をオンさせるためのバイアスであり、第２バイアスは、第１トランジスタ１０３をオフさせるためのバイアスである。
　時刻ｔ１０１では、第１オン信号φｏｎ１により第１スイッチング素子３０１がオンされ、第１容量３０５から第１トランジスタ１０３のゲートに第１バイアスが与えられる。このとき、第１スイッチング素子３１１及び第２スイッチング素子３０２，３１２はオフされている。これにより、第１トランジスタ１０３がオンされる。
　時刻ｔ１０３では、第１オフ信号φｏｆｆ１により第２スイッチング素子３０２がオンされ、第２容量３０６から第１トランジスタ１０３のゲートに第２バイアスが与えられる。このとき、第１スイッチング素子３０１，３１１及び第２スイッチング素子３１２はオフされている。これにより、第１トランジスタ１０３がオフされる。
　時刻ｔ１０４では、第２オン信号φｏｎ２により第１スイッチング素子３１１がオンされ、第１容量３１５から第１トランジスタ１０３のゲートに第１バイアスが与えられる。このとき、第１スイッチング素子３０１及び第２スイッチング素子３０２，３１２はオフされている。これにより、第１トランジスタ１０３がオンされる。
　時刻ｔ１０６では、第２オフ信号φｏｆｆ２により第２スイッチング素子３１２がオンされ、第２容量３１６から第１トランジスタ１０３のゲートに第２バイアスが与えられる。このとき、第１スイッチング素子３０１，３１１及び第２スイッチング素子３０２はオフされている。これにより、第１トランジスタ１０３がオフされる。
　このように、記憶素子１２１，１２２の数にあわせた数の第１ドライバ回路１４１を設けることで、第１トランジスタ１０３の高速動作が実現できる。
　－第２ドライバ回路－
　図９に示すように、第２ドライバ回路１４２は、記憶素子１２１，１２２の数と対応する数（ここでは２つ）の第２バイアス回路４００，４１０を備える。第２ドライバ回路１４２は、第３トランジスタ１０４のゲートにゲート電圧を与えることで、第３トランジスタ１０４をオンオフさせる。
　第２バイアス回路４００は、第３スイッチング素子４０１を介して第３トランジスタ１０４のゲートに接続された第３容量４０５と、第４スイッチング素子４０２を介して第３トランジスタ１０４のゲートに接続された第４容量４０６とを備える。第３容量４０５は、トランジスタ４０３を介して、電荷供給用のコンデンサ４２１に接続される。第４容量４０６は、トランジスタ４０４を介して、電荷供給用のコンデンサ４２２に接続される。第３スイッチング素子４０１のゲートには、第１オン信号φｏｎ１が与えられる。第４スイッチング素子４０２のゲートには、第１オフ信号φｏｆｆ１が与えられる。トランジスタ４０３，４０４のゲートには、第１チャージ信号φｃｈｇ１が与えられる。
　第２バイアス回路４１０は、第３スイッチング素子４１１を介して第３トランジスタ１０４のゲートに接続された第３容量４１５と、第４スイッチング素子４１２を介して第３トランジスタ１０４のゲートに接続された第４容量４１６とを備える。第３容量４１５は、トランジスタ４１３を介して、電荷供給用のコンデンサ４２１に接続される。第４容量４１６は、トランジスタ４１４を介して、電荷供給用のコンデンサ４２２に接続される。第３スイッチング素子４１１のゲートには、第２オン信号φｏｎ２が与えられる。第４スイッチング素子４１２のゲートには、第２オフ信号φｏｆｆ２が与えられる。トランジスタ４１３，４１４のゲートには、第２チャージ信号φｃｈｇ２が与えられる。
　さらに、第２ドライバ回路１４２は、第２バイアス回路４００，４１０と第３トランジスタ１０４との間に設けられたスイッチング素子４３０を備える。スイッチング素子４３０は、露光処理において、第３スイッチング素子４０１，４１１及び第４スイッチング素子４０２，４１２が第３トランジスタ１０４のゲートに接続されるように切り替えられる。また、読出処理では、第３トランジスタ１０４のゲートにマルチプレクサ１３の出力が接続されるように切り替えられる。
　なお、画素１００の構成は、図２（第１実施形態）と同じであり、ここではその詳細説明を省略する。また、第２ドライバ回路１４２は、実質的に第１ドライバ回路１４１と同じように動作するので、ここではその動作の説明を省略する。
　このように、記憶素子１２１，１２２の数にあわせた数の第２ドライバ回路１４２を設けることで、第３トランジスタ１０４の高速動作を可能にすることができる。
　なお、前述の図５に示すように、第４トランジスタ１０５を設ける場合に、ドライバ回路１４は、第２ドライバ回路１４２に代えて、第４トランジスタ１０５をオンオフさせるための第３ドライバ回路１４３を備えるようにしてもよい。
　－第３ドライバ回路－
　図１０に示すように、第３ドライバ回路１４３は、記憶素子１２１，１２２の数と対応する数（ここでは２つ）の第３バイアス回路５００，５１０を備える。第３ドライバ回路１４３は、第４トランジスタ１０５のゲートにゲート電圧を与えることで、第４トランジスタ１０５をオンオフさせる。
　第３バイアス回路５００は、第５スイッチング素子５０１を介して第４トランジスタ１０５のゲートに接続された第５容量５０５と、第６スイッチング素子５０２を介して第４トランジスタ１０５のゲートに接続された第６容量５０６とを備える。第５容量５０５は、トランジスタ５０３を介して、電荷供給用のコンデンサ５２１に接続される。第６容量５０６は、トランジスタ５０４を介して、電荷供給用のコンデンサ５２２に接続される。第５スイッチング素子５０１のゲートには、第１オン信号φｏｎ１が与えられる。第６スイッチング素子５０２のゲートには、第１オフ信号φｏｆｆ１が与えられる。トランジスタ５０３，５０４のゲートには、第１チャージ信号φｃｈｇ１が与えられる。
　第３バイアス回路５１０は、第５スイッチング素子５１１を介して第４トランジスタ１０５のゲートに接続された第５容量５１５と、第６スイッチング素子５１２を介して第４トランジスタ１０５のゲートに接続された第６容量５１６とを備える。第５容量５１５は、トランジスタ５１３を介して、電荷供給用のコンデンサ５２１に接続される。第６容量５１６は、トランジスタ５１４を介して、電荷供給用のコンデンサ５２２に接続される。第５スイッチング素子５１１のゲートには、第２オン信号φｏｎ２が与えられる。第６スイッチング素子５１２のゲートには、第２オフ信号φｏｆｆ２が与えられる。トランジスタ５１３，５１４のゲートには、第２チャージ信号φｃｈｇ２が与えられる。
　なお、画素１００の構成は、図５（第１実施形態の変形例２）と同じであり、ここではその詳細説明を省略する。また、第３ドライバ回路１４３の動作は、駆動対象のトランジスタが第１ドライバ回路１４１とは異なるが、実質的な動作は第１ドライバ回路１４１と同じであり、ここではその詳細説明を省略する。
　なお、第２トランジスタ１３０（１３１，１３２）をオンオフするための第４ドライバ回路１４４を備えてもよい。
　－第４ドライバ回路－
　図２２に示すように、第４ドライバ回路１４４は、記憶素子１２１，１２２の数と対応する数（ここでは２つ）の第４バイアス回路７００，７１０を備える。
　このように、記憶素子１２１，１２２の数にあわせた数の第４バイアス回路７００，７１０を設けることで、第２トランジスタ１３０（１３１，１３２）の高速動作を可能にすることができる。
　図２２において、第４バイアス回路７００は、第２トランジスタ１３１のゲートにゲート電圧を与えることで、第２トランジスタ１３１をオンオフさせる。
　より詳しくは、第４バイアス回路７００は、第７スイッチング素子７０１を介して第２トランジスタ１３１のゲートに接続された第７容量７０５と、第８スイッチング素子７０２を介して第２トランジスタ１３１のゲートに接続された第８容量７０６とを備える。第７容量７０５は、トランジスタ７０３を介して、電荷供給用のコンデンサ７２１に接続される。第８容量７０６は、トランジスタ７０４を介して、電荷供給用のコンデンサ７２２に接続される。第７スイッチング素子７０１のゲートには、第１オン信号φｏｎ１が与えられる。第８スイッチング素子７０２のゲートには、第１オフ信号φｏｆｆ１が与えられる。トランジスタ７０３，７０４のゲートには、第１チャージ信号φｃｈｇ１が与えられる。
　さらに、第４ドライバ回路１４４は、第４バイアス回路７００と第２トランジスタ１３１との間に設けられたスイッチング素子７３０を備える。スイッチング素子７３０は、露光処理において、第７スイッチング素子７０１及び第８スイッチング素子７０２が第２トランジスタ１３１のゲートに接続されるように切り替えられる。また、読出処理では、第２トランジスタ１３１のゲートにマルチプレクサ１３の出力が接続されるように切り替えられる。
　なお、図２２での具体的な図示は省略しているが、第２トランジスタ１３２のゲートには、スイッチング素子７３０と同様のスイッチング素子を介して、第４バイアス回路７１０が接続される。第４バイアス回路７１０と第２トランジスタ１３２との接続構成は、第４バイアス回路７００と第２トランジスタ１３１との接続構成と同様であり、ここでは詳細説明を省略する。また、画素１００の構成は、図２（第１実施形態）と同じであり、ここではその詳細説明を省略する。また、第４ドライバ回路１４４は、実質的に第２ドライバ回路１４２と同じように動作するので、ここではその動作の説明を省略する。
　このように、記憶素子１２１，１２２の数にあわせた数の第４バイアス回路７００，７１０を設けることで、第２トランジスタ１３１，１３２の高速動作を可能にすることができる。
　以上のように、本実施形態の固体撮像装置１は、測定対象に向けて出射光を発光する光源４と、複数の画素１００が行列上に配列され、入射光を受光する画素アレイ１１と、光源４と画素アレイ１１を制御し、測定対象までの距離を算出する信号処理装置２とを備える。複数の画素１００のそれぞれは、入射光を光電変換して信号電荷を発生させるアバランシェフォトダイオード１０１と、信号電荷を一時的に保持するための一次蓄積領域１０２と、アバランシェフォトダイオード１０１のカソードと一次蓄積領域１０２との間に設けられ、一次蓄積領域１０２への信号電荷の転送をオンオフするための第１トランジスタ１０３と、一次蓄積領域１０２に対して並列に設けられ、信号電荷を蓄積させるための複数の記憶素子１２０とを備える。そして、信号処理装置２は、１周期の時間内において、第１ドライバ回路１４１の互いに異なるバイアス供給素子３０５，３０６，３１５，３１６から互いに異なるタイミングでゲート電圧の供給を受け、第１トランジスタ１０３のオンオフを切り替えることにより複数回の露光を行い、それぞれの信号電荷を互いに異なる記憶素子１２１，１２２に蓄積させる。
　このような構成にすることで、１つのパルス周期ＴＰあたりの露光回数を増やすことができるので、結果として、増倍回数を増やすことができる。光利用効率は、例えば、「光利用効率＝増倍回数／発行回数」で求めることができるので、単位周期ＴＰあたりに１回の露光をする場合と比較して、固体撮像装置の光利用効率を高めることができる。
　さらに、光パルス周期内の限られた期間内において、第１トランジスタ１０３高速にオンオフ切り替えできるので、固体撮像装置の光利用効率をより高めることができる。
　－他の固体撮像装置の構成例－
　図２１は、他の固体撮像装置の構成例を示している。
　図２１では、画素アレイ１１は、４つの画素１００で構成される画素ユニット１８０が行列上に配置されることにより構成される。各画素ユニット１８０は、図２１を紙面表側から見た場合に、左上に配置された第１画素１００と、右上に配置された第２画素１００と、左下に配置された第３画素１００と、右下に配置された第４画素１００とで構成される。
　そして、それぞれの画素ユニット１８０において、第１画素１００の第１トランジスタ１０３のゲートには、第１ドライバ回路１６１の出力が接続される。同様に、それぞれの画素ユニット１８０において、第２画素１００の第１トランジスタ１０３のゲートには第２ドライバ回路１６２の出力、第３画素１００の第１トランジスタ１０３のゲートには第３ドライバ回路１６３の出力、第４画素１００の第１トランジスタ１０３のゲートには第４ドライバ回路１６４の出力がそれぞれ接続される。
　このような構成にすることで、複数の画素を用いて、別々の距離区間を測定することが可能になる。これにより、「露光処理＋読出処理」の１サイクルで測定できる距離区間の数を増やすことができる。換言すると、撮像距離区間数（測定対象の距離区間数）は、「(サイクル数) ×（画素ユニット１８０内の画素１００の数）×（画素１００内の記憶容量の数）」となる。
　＜第３実施形態＞
　本実施形態では、第１実施形態と画素の構成が異なっている例を示している。
　本実施形態における距離測定装置の構成は、第１実施形態と同様である。すなわち、図１に示すように、距離測定装置は、固体撮像装置１と、信号処理装置２と、計算機３と、光源４とを備える。ここでは、距離測定装置の各構成についての詳細説明は省略する。
　－画素の構成－
　図１１は、本実施形態に係る画素１００の回路図を示している。本実施形態において、画素１００は、アバランシェフォトダイオード２０１と、複数の一次蓄積ユニット２００とを備える。複数の一次蓄積ユニット２００は、アバランシェフォトダイオード２０１のカソードに並列に接続される。
　図１１では、画素１００は、２つの一次蓄積ユニット２００を備える例を示している。説明の便宜上、図１１の一方の一次蓄積ユニット２００に２１１の符号を付し、他方の蓄積ユニット２１２の符号を付している。また、一次蓄積ユニット２１１，２１２を区別せずに説明する場合に、まとめて一次蓄積ユニット２００と称する場合がある。
　アバランシェフォトダイオード２０１は、入射光を光電変換して信号電荷を発生させる。また、アバランシェフォトダイオード２０１は、信号電荷の電荷量を増加させる機能を有する。
　一次蓄積ユニット２００は、一次蓄積領域と、第１トランジスタと、少なくとも１つの記憶ユニットと、第３トランジスタとを備える。
　図１１の例では、一次蓄積ユニット２１１は、一次蓄積領域２０２と、第１トランジスタ２０３と、記憶ユニット２７１と、第３トランジスタ２０４とを備える。一次蓄積ユニット２１２は、一次蓄積領域２４２と、第１トランジスタ２４３と、記憶ユニット２７２と、第３トランジスタ２４４とを備える。
　一次蓄積領域２０２，２４２は、信号電荷を一時的に保持する。図１１の例では、一次蓄積領域２０２として、ノードＮ２１に信号電荷が一時的に保持される。また、一次蓄積領域２４２として、ノードＮ２２に信号電荷が一時的に保持される。ノードＮ２１，Ｎ２２は、それぞれ、読出回路（例えば、後述するソースフォロア回路６００）に接続される。
　第１トランジスタは、アバランシェフォトダイオードと一次蓄積領域との間に設けられる。第１実施形態と同様に、第１トランジスタは、アバランシェフォトダイオードから一次蓄積領域への信号電荷の転送をオンオフするスイッチとしての機能を有する。
　より詳しくは、一次蓄積ユニット２１１の第１トランジスタ２０３は、アバランシェフォトダイオード２０１のカソードと一次蓄積領域２０２との間に設けられる。一次蓄積ユニット２１２の第１トランジスタ２４３は、アバランシェフォトダイオード２０１のカソードと一次蓄積領域２４２との間に設けられる。第１トランジスタ２０３，２４３のゲートは、それぞれ、例えば、バイアス回路に接続される。以下の説明では、アバランシェフォトダイオード２０１と第１トランジスタ２０３，２４３とを接続するノードを、ノードＮ１１と称する。
　一次蓄積ユニット２１１の記憶ユニット２７１は、少なくとも１つの記憶素子２２０と、少なくとも１つの第２トランジスタ２３０とを備える。図１１では、記憶ユニット２７１は、記憶素子２２０として１つの記憶素子２２１を備える。記憶素子２２１とノードＮ２１との間には、第２トランジスタ２３０が接続される。なお、説明の便宜上、一次蓄積ユニット２１１の第２トランジスタ２３０に２３１の符号を付している。
　同様に、一次蓄積ユニット２１２の記憶ユニット２７２は、少なくとも１つの記憶素子２５０と、少なくとも１つの第２トランジスタ２６０とを備える。図１１では、記憶ユニット２７２は、記憶素子２５０として１つの記憶素子２５１を備える。記憶素子２５１とノードＮ２２との間には、第２トランジスタが接続される。なお、説明の便宜上、一次蓄積ユニット２１２の第２トランジスタ２６０に２６１の符号を付している。
　第３トランジスタは、一次蓄積領域に接続され、一次蓄積領域の信号電荷を排出する機能を有する。第３トランジスタは、バイアス回路から出力された制御信号に基づいてオンされると、電源ＶＤと一次蓄積領域とが導通され一次蓄積領域の信号電荷が電源ＶＤの作用により排出される。
　より詳しくは、一次蓄積ユニット２１１の第３トランジスタ２０４は、一次蓄積領域２０２に接続され、一次蓄積領域２０２の信号電荷を排出する機能を有する。同様に、一次蓄積ユニット２１２の第３トランジスタ２４４は、一次蓄積領域２４２に接続され、一次蓄積領域２４２の信号電荷を排出する機能を有する。
　－固体撮像装置の動作－
　図１２は、本実施形態に係る固体撮像装置１が露光処理及び読出処理を行う際における画素１００の動作シーケンスを示す。図１２に示すように、固体撮像装置１では、互いに異なる距離区間に対応するタイミングで互いに異なる一次蓄積ユニットの第１トランジスタオンオフさせることにより複数回の露光を行う。それぞれの露光後には、露光された一次蓄積領域に対応する第２トランジスタをオンオフ制御してそれぞれの露光結果を互いに異なる記憶素子に蓄積させる。そして、その後の読出期間、それぞれの記憶素子に記憶された信号電荷を読みだして測定対象物までの距離を算出する。
　　（露光処理）
　まずは、図１２に基づいて露光期間における固体撮像装置１の動作を説明する。露光期間では、光源４からパルス状の出射光が所定のパルス周期ＴＰで繰り返し（例えば、１０００パルス）発光されているものとする。図１３では、時刻ｔ２００から時刻ｔ２１０の間、及び、時刻ｔ２１０から時刻ｔ２２０の間が、１つのパルス周期ＴＰの期間となる。
　前述のとおり、出射光の光パルス１周期の時間内において、互いに異なる距離区間に対応するタイミングで複数回の露光が実行される。図１２では、１つのパルス周期ＴＰの時間内で２回の露光が行われ、その２回の露光を繰り返し行う例を示している。
　より詳しくは、時刻ｔ２０１において、一次蓄積ユニット２１１の第３トランジスタ２０４と第１トランジスタ２０３が同時にオンされ、ノードＮ１１及びノードＮ２１の信号電荷が排出される。これにより、アバランシェフォトダイオード２０１のカソード側の電位がリセットされる。
　時刻ｔ２０２において、第３トランジスタ２０４がオフされると、１回目の露光が開始される。具体的には、第１トランジスタ２０３を介してアバランシェフォトダイオード２０１で生成された信号電荷が一次蓄積領域２０２に入力される。
　そして、時刻ｔ２０３において、第１トランジスタ２０３がオフされると、１回目の露光が完了し、信号電荷は一次蓄積領域２０２に一時的に保持される。１回目の露光では、光源４が発光された時刻ｔ２００から期間Ｐ３までの経過時間に対応する第１距離区間Ｄ３に存在する測定対象物からの反射光が入射光として画素１００に入力される。
　時刻ｔ２０４において、２回目の露光の前に、一次蓄積ユニット２１２の第３トランジスタ２４４と第１トランジスタ２４３が同時にオンされ、アバランシェフォトダイオード２０１のカソード側の電位がリセットされる。
　時刻ｔ２０５において、第３トランジスタ２４４がオフされると、２回目の露光が開始される。具体的には、第１トランジスタ２４３を介してアバランシェフォトダイオード２０１で生成された信号電荷が一次蓄積領域２０２に入力される。
　そして、時刻ｔ２０６において、第１トランジスタ２０３がオフされると、２回目の露光が完了し、信号電荷は一次蓄積領域２４２に一時的に保持される。２回目の露光では、光源４が発光された時刻ｔ２００から期間Ｐ４までの経過時間に対応する第２距離区間Ｄ４に存在する測定対象物からの反射光が入射光として画素１００に入力される。
　さらに、時刻ｔ２０６で第１トランジスタ２４３がオフされた後の時刻ｔ２０７において、両方の一次蓄積ユニット２１１，２１２の第２トランジスタ２３１，２６１がオンされる。これにより、時刻ｔ２０８で第２トランジスタ２３１，２６１がオフされるまでの間において、１回目の露光結果が、一方の一次蓄積ユニット２１１の記憶素子２２１に記憶され、２回目の露光結果が、他方の一次蓄積ユニット２１２の記憶素子２５１に記憶された状態になる。
　そして、上記の１つのパルス周期ＴＰでの動作を１セットとして、所定の回数（例えば、１０００パルス）繰り返さる。これにより、各記憶素子２２１，２５１に各距離区間Ｄ３，Ｄ４の測定に係る信号電荷が蓄積される。
　　（読出処理）
　所定パルス数の露光処理が終わると、次に読出処理が実行される。以下、図１２に基づいて読出期間における固体撮像装置１の動作を説明する。まず、１回目の読出期間Ｒ３（ｔ２３１～ｔ２３５）において、第１距離区間Ｄ３の読出処理が実行される。
　具体的には、時刻ｔ２３１において、一方の一次蓄積ユニット２１１の第３トランジスタ２０４がオンされ、一次蓄積領域２０２の信号電荷が排出される。これにより、一次蓄積領域２０２がリセットされる。
　時刻ｔ２３２において第３トランジスタ２０４がオフされた後、時刻ｔ２３３において第２トランジスタ２３１がオンされると、記憶素子２２１に蓄積された第１距離区間Ｄ３に対応する信号電荷が、一次蓄積領域２０２に読み出される。そして、この読み出された信号電荷が、後段の読出回路に読み出され、信号処理装置２において第１距離区間Ｄ３に存在する測定対象物までの距離が算出される。
　時刻ｔ２３４において第２トランジスタ１３１がオフされた後、時刻ｔ２３５において他方の一次蓄積ユニット２１２の第３トランジスタ２４４がオンされ、一次蓄積領域２４２がリセットされる。
　時刻ｔ２３６において第３トランジスタ２４４がオフされた後、時刻ｔ２３７において第２トランジスタ２６１がオンされると、記憶素子２５２に蓄積された第２距離区間Ｄ４に対応する信号電荷が、一次蓄積領域２４２に読み出される。そして、この読み出された信号電荷が、後段の読出回路に読み出され、信号処理装置２において第２距離区間Ｄ４に存在する測定対象物までの距離が算出される。
　すべての距離区間（ここでは第１及び第２距離区間Ｄ３，Ｄ４）に対応する読出処理が終了すると、一次蓄積ユニット２１１，２１２のリセット処理が実行される。具体的には、一次蓄積ユニット２１１の第３トランジスタ２０４と第２トランジスタ２３１が同時にオンされて、記憶素子２２１に蓄積されていた信号電荷が排出される（図１２の時刻ｔ２４０～ｔ２４１参照）。その後、第２トランジスタ２３１がオフされて、一次蓄積領域２０２に残存する電荷が排出される（図１２の時刻ｔ２４１～ｔ２４２参照）。同様に、一次蓄積ユニット２１２の第３トランジスタ２４４と第２トランジスタ２６１が同時にオンされて、記憶素子２５１に蓄積されていた信号電荷が排出される（図１２の時刻ｔ２４０～ｔ２４１参照）。その後、第２トランジスタ２６１がオフされて、一次蓄積領域２４２に残存する電荷が排出される（図１２の時刻ｔ２４１～ｔ２４２参照）。
　以上のように、本実施形態においても、単位パルス周期ＴＰあたりの露光回数を増やすことができるので、結果として、増倍回数を増やすことができる。光利用効率は、例えば、「光利用効率＝増倍回数／発行回数」で求めることができるので、単位パルス周期ＴＰあたりに１回の露光をする場合と比較して、距離測定装置の光利用効率を高めることができる。
　また、本実施形態では、一次蓄積領域を共有しないため、第２トランジスタ２３１，２６１（第２トランジスタ２３０，２６０）のオン期間の設定の自由度が上がる。具体的には、第１実施形態では、第１トランジスタ１０３のオフから、第３トランジスタ１０４のオンまでの間に、第２トランジスタ１３０のオン期間を設ける必要があったが、本実施形態では必ずしも第１トランジスタ１０３のオフから、第３トランジスタ１０４のオンまでの間に、第２トランジスタ１３０のオン期間を設ける必要がない。これにより、距離分解能を高めたり、１つのパルス期間での露光回数を増やすことができる。また、互いに異なる一次蓄積ユニット２００の第２トランジスタを同時にオンできるので、露光処理の時間を短くすることができる。
　なお、図１２では、読出期間において、一次蓄積ユニット２１１と一次蓄積ユニット２１２とが、別々のタイミングで読み出す例を示しているが、一次蓄積ユニット２１１の記憶素子２２１に蓄積された信号電荷と、一次蓄積ユニット２１２の記憶素子２５１に蓄積された信号電荷とを同時に読み出すようにしてもよい。
　－変形例１－
　図１３は、第３実施形態の変形例１に係る画素の回路図を示す。
　本変形例では、アバランシェフォトダイオード２０１のカソードが接続されたノードＮ１１に接続され、ノードＮ１１を一定電位に初期化する第４トランジスタ２０５を備える点で、第３実施形態と異なる。ここで、ノードＮ１１は、第１ノードの一例である。それ以外の構成は、第３実施形態と同様であり、ここでは、その詳細説明を省略する。
　図１４は、本変形例に係る固体撮像装置１が露光処理及び読出処理を行う際における画素１００の動作シーケンスを示す。
　上記の第３実施形態では、第１トランジスタ２０３と第３トランジスタ２０４または第１トランジスタ２４３と第３トランジスタ２４４を同時にオンすることで、アバランシェフォトダイオード２０１のカソードをリセットしていた。これに対し、図１４では、時刻ｔ２０１から時刻ｔ２０２において、第４トランジスタ２０５をオンすることで、アバランシェフォトダイオード２０１のカソードをリセットしている。それ以外の動作は、図１２の動作と同様であり、ここではその詳細説明を省略する。
　このような構成にすることで、高速にオンオフする必要のあるトランジスタを集約することができる。より詳しくは、第４トランジスタ２０５を設けることで、アバランシェフォトダイオード２０１のカソードのリセットを第４トランジスタ２０５に集約できる。これにより、第１トランジスタ２０３，２４３及び第３トランジスタ２０４，２４４を高速でオンオフする必要がなくなる。トランジスタを高速で動作させるためには、画素１００の外側に大容量の容量素子を設ける必要があるので、高速にオンオフする必要のあるトランジスタ集約することで、チップ面積の増大を抑制することができる。また、トランジスタを２つ経由してリセットする場合と比較して、オン抵抗が少なくなるので、電荷の排出速度、すなわち、リセット速度をより速くすることができる。
　＜第４実施形態＞
　本実施形態では、第１実施形態と画素１００の構成が異なっている例を示している。
　本実施形態における距離測定装置の構成は、第１実施形態と同様である。すなわち、図１に示すように、距離測定装置は、固体撮像装置１と、信号処理装置２と、計算機３と、光源４とを備える。ここでは、距離測定装置の各構成についての詳細説明は省略する。
　－画素の構成－
　図１５は、本実施形態に係る画素１００の回路図を示している。本実施形態において、画素１００は、アバランシェフォトダイオード２０１と、複数の一次蓄積ユニット２００とを備える。複数の一次蓄積ユニット２００は、アバランシェフォトダイオード２０１のカソードに並列に接続される。図１５において、図１１と共通の構成について、同じ符号を付している。ここでは、図１１との相違点を中心に説明する。
　図１５では、記憶ユニット２７１及び記憶ユニット２７２の構成が図１１と異なっている。
　具体的に、図１５において、記憶ユニット２７１は、２つの記憶素子２２１，２２２と、２つの第２トランジスタ２３１，２３２とを備える。より詳しくは、ノードＮ２１とグランドとの間には、第２トランジスタ２３１と記憶素子２２１の直列回路と、第２トランジスタ２３２と記憶素子２２２の直列回路とが、並列に接続されている。なお、記憶ユニット２７１の記憶素子及び第２トランジスタの数は、２つに限定されず、それぞれ３つ以上であってもよい。
　同様に、記憶ユニット２７２は、２つの記憶素子２５１，２５２と、２つの第２トランジスタ２６１，２６２とを備える。より詳しくは、ノードＮ２２とグランドとの間には、第２トランジスタ２６１と記憶素子２５１の直列回路と、第２トランジスタ２６２と記憶素子２５２の直列回路とが、並列に接続されている。なお、記憶ユニット２７２の記憶素子及び第２トランジスタの数は、２つに限定されず、それぞれ３つ以上であってもよい。また、記憶ユニット２７１と記憶ユニット２７２で、記憶素子及び第２トランジスタの数が互いに異なってもよい。
　－固体撮像装置の動作－
　図１６は、本実施形態に係る固体撮像装置１が露光処理及び読出処理を行う際における画素１００の動作シーケンスを示す。図１６に示すように、固体撮像装置１では、互いに異なる距離区間に対応するタイミングで第１トランジスタ２０３を複数回オンオフさせることにより複数回の露光を行う。同様に、互いに異なる距離区間に対応するタイミングで第１トランジスタ２４３を複数回オンオフさせることにより複数回の露光を行う。さらに、本実施形態では、互いに異なるタイミングで互いに異なる一次蓄積ユニット２１１，２１２の第１トランジスタ２０３，２４３をオンオフさせることにより複数回の露光を行うことができるようになっている。そして、読出期間において、それぞれの記憶素子に記憶された信号電荷を読みだして測定対象物までの距離を算出する。
　なお、本実施形態では、一方の一次蓄積ユニット２１１で露光処理を行っている間に、他方の一次蓄積ユニット２１２で読出処理を行うようになっている。そして、一方の一次蓄積ユニット２１１で読出処理を行っている間に、他方の一次蓄積ユニット２１２で露光処理を行うようになっている。すなわち、一次蓄積ユニット２１１と一次蓄積ユニット２１２で、交互に露光処理と読出処理を行う並列処理が実行される。
　具体的に、図１６の例では、時刻ｔ４００から時刻ｔ５００の期間で、一次蓄積ユニット２１１の露光処理を行われ、一次蓄積ユニット２１２の読出処理が行われる。また、時刻ｔ５００から時刻ｔ６００の期間で、一次蓄積ユニット２１１の読出処理が行われ、一次蓄積ユニット２１２の露光処理が行われる。
　（一次蓄積ユニット２１１の露光処理）
　一次蓄積ユニット２１１において、時刻ｔ４０１で光源４が発光された後、時刻ｔ４０２において、第４トランジスタ２０５がオンされ、ノードＮ１１の信号電荷が排出される。これにより、アバランシェフォトダイオード１０１のカソード側の電位がリセットされる。
　時刻ｔ４０３において、一次蓄積ユニット２１１の第４トランジスタ２０４がオフされ、第１トランジスタ２０３がオンされると、１回目の露光が開始される。具体的には、アバランシェフォトダイオード２０１で生成された信号電荷が第１トランジスタ１０３を介して一次蓄積領域２０２（ノードＮ２１）に入力される。
　そして、時刻ｔ４０４において、第１トランジスタ２０３がオフされると、１回目の露光が完了し、信号電荷は一次蓄積領域２０２に一時的に保持される。１回目の露光では、光源４が発光された時刻ｔ４０１から時刻ｔ４０３までの経過時間に対応する第１距離区間Ｄ５に存在する測定対象物からの反射光が入射光として画素１００に入力される。
　第１トランジスタ２０３がオフされた後の時刻ｔ４０４では、第２トランジスタ２３１と第４トランジスタ２０５がともにオンされる。第２トランジスタ２３１がオンされることにより、一次蓄積領域２０２に保持されている信号電荷、すなわち１回目の露光結果が記憶素子２２１に蓄積される。また、第４トランジスタ２０５がオンされることにより、アバランシェフォトダイオード１０１のカソード側の電位がリセットされる。このように、第４トランジスタ２０５を設けることで、アバランシェフォトダイオード１０１のカソード側の電位のリセット期間においても、記憶素子２２１への信号電荷の蓄積ができる。
　第２トランジスタ２３１及び第４トランジスタ２０５がオフされた後の時刻ｔ４０５では、再び第１トランジスタ２０３がオンされて、２回目の露光が開始される。２回目の露光でも、アバランシェフォトダイオード２０１で生成された信号電荷が第１トランジスタ１０３を介して一次蓄積領域２０２（ノードＮ２１）に入力される。
　第１トランジスタ２０３がオフされた後の時刻ｔ４０６では、１回目の露光とは異なる第２トランジスタ２３２がオンされる。これにより、一次蓄積領域２０２に保持されている信号電荷、すなわち２回目の露光結果が記憶素子２２２に蓄積される。
　これにより、１回目の露光結果が、１つ目の記憶素子２２１に記憶され、２回目の露光結果が、２つ目の記憶素子２２２に記憶された状態になる。
　（一次蓄積ユニット２１２の読出処理）
　前述のとおり、時刻ｔ４００から時刻ｔ５００の期間において、一次蓄積ユニット２１２では、時刻ｔ４００以前の露光処理で蓄積されたデータを読み出す読出処理が実行される。具体的には、時刻ｔ４００から時刻ｔ５００の読出期間で、以下の処理が実行される。なお、読出期間中は、一次蓄積ユニット２１２の第１トランジスタ２４３はオフされている。したがって、一次蓄積ユニット２１２では、一次蓄積ユニット２１１の露光処理の影響は受けない。
　具体的には、時刻ｔ４３１において、第３トランジスタ２４４がオンされ、一次蓄積領域１０２がリセットされる。
　第３トランジスタ２４４がオフされた後の時刻ｔ４３３において、第２トランジスタ２６１がオンされると、記憶素子２５１に蓄積された信号電荷が、一次蓄積領域２４２に読み出される。そして、この読み出された信号電荷が、後段の読出回路に読み出され、計算機３において測定対象物までの距離が算出される。
　次に、第２トランジスタ２６１がオフされた後の時刻ｔ４３５において、第２トランジスタ２６２がオンされると、記憶素子２５２に蓄積された信号電荷が、一次蓄積領域２４２に読み出される。そして、この読み出された信号電荷が、後段の読出回路に読み出され、計算機３において測定対象物までの距離が算出される。
　そして、前述のとおり、時刻ｔ５００から時刻ｔ６００において、一次蓄積ユニット２１１では、上記の露光処理で蓄積された電荷信号を読み出す読出処理が実行される。また、一次蓄積ユニット２１２では、次の露光処理が実行される。なお、それぞれの読出処理および露光処理は、動作主体が反対になること以外は、実質的に同じであり、ここではその詳細説明を省略する。
　以上のように、本実施形態においても、単位周期ＴＰあたりの露光回数を増やすことができるので、結果として、増倍回数を増やすことができる。光利用効率は、例えば、「光利用効率＝増倍回数／発行回数」で求めることができるので、単位周期ＴＰあたりに１回の露光をする場合と比較して、距離測定装置の光利用効率を高めることができる。
　また、一次蓄積ユニット２１０を２１１，２１２のように複数に分けて、交互に露光処理と読出処理を実行するようにしたので、常に光源４を発光させて継続的に露光処理することができ、その露光動作と並行して読出処理を実行させることができる。これにより、光源４の稼働率を上げることができる。そうすると、全動作期間で見た場合に、距離測定装置の光利用効率をさらに高めることができる。
　－変形例１－
　図１７は、第４実施形態の変形例１に係る画素の回路図である。
　図１７では、図１６の第４トランジスタ２０５に代えて、アバランシェフォトダイオード２０１のカソードと一定電位の第１電位線Ｎ３との間に設けられたクエンチング抵抗２０６を備える。それ以外の構成は、図１６と同様である。
　クエンチング抵抗２０６は、アバランシェ増倍のクエンチング素子として機能し、アバランシェフォトダイオード２０１のカソードを一定電位に初期化する機能を有する。そして、露光期間における第１トランジスタ２０３，２４３のゲート電圧を調整することで、増倍電荷を一次蓄積領域２０２，２４２に保持することができる。
　このような構成にすることで、アバランシェフォトダイオード２０１で増倍が行われた際に、クエンチング抵抗２０６を介して自発的に電荷が流れて元の電位に戻るという動作が行われる（図１８の時刻ｔ２１，ｔ２３近傍参照）。なお、図１８では、露光期間Ｐ２１では、アバランシェ増倍が行われ、露光期間Ｐ２２では、アバランシェ増倍が行われなかった例を示している。
　なお、クエンチング抵抗２０６の抵抗値は、特に限定されないが、アバランシェ増倍が行われた場合に、それぞれの露光期間内に、電圧が元に戻る程度の値に設定されるのが好ましい。
　これにより、例えば、図１８に示すように、露光期間Ｐ２１での露光結果（アバランシェフォトダイオード２０１の増倍結果）が、一次蓄積領域２０２に保持され、その後、リセットをせずに、露光期間Ｐ２２の露光を実行することができる。すなわち、例えば、図１８の例では、１回目の露光時にアバランシェ増倍が行われた場合でも、２回目の露光期間Ｐ２２が始まる前に、自発的なリセットが実現されている。
　このように、本変形例によると、隣り合う露光期間Ｐ２１，Ｐ２２の間にアバランシェフォトダイオード２０１のリセット期間を設けなくてよいので、同一パルス周期で連続した距離区間の露光が可能となる。
　なお、クエンチング抵抗２０６に代えて、アバランシェ増倍のクエンチング素子として機能する他の素子で実現してもよい。例えば、クエンチング抵抗２０６に代えてトランジスタを設け、クエンチング素子として機能するようにトランジスタのオン抵抗を調整してもよい。
　－変形例２－
　図１９は、第４実施形態の変形例２に係る画素の回路図である。
　本変形例では、複数の一次蓄積ユニット２００を単一のソースフォロア６００に接続する構成例を示す。具体的に、本変形例２では、変形例２それぞれの一次蓄積ユニット２００と、ソースフォロア６００の入力トランジスタ６０１のゲートとの間に第５トランジスタを設けている。
　図１９の例では、一次蓄積ユニット２１１の一次蓄積領域２０２と入力トランジスタ６０１のゲートとの間に第５トランジスタ２０７を設け、一次蓄積ユニット２１２の一次蓄積領域２４２と入力トランジスタ６０１のゲートとの間に第５トランジスタ２４７を設けている。
　このような構成にすることで、ソースフォロア６００を共通化することができる。
　また、前述の図１６で示したように、一方の一次蓄積ユニット２１１で露光処理を行っている間に、他方の一次蓄積ユニット２１２で読出処理を実行することができるようになる。
　以上をまとめると、本開示の距離測定装置は、測定対象に向けて出射光を発光する発光部としての光源４と、複数の画素１００が行列上に配列された画素アレイ１１と、測定対象までの距離を算出する制御部とを備える。画素アレイ１１は、出射光が測定対象で反射された反射光を入射光として受光する。
　画素１００は、それぞれ、アバランシェフォトダイオード１０１と、１または複数の一次蓄積ユニット１７０（図２１参照）とを備える。
　一次蓄積ユニット１７０は、それぞれ、アバランシェフォトダイオード１０１と、一次蓄積領域１０２と、第１トランジスタ１０３と、記憶ユニット１１０と、第３トランジスタ１０４とを備える。一次蓄積ユニット１７０が複数設けられる場合、複数の一次蓄積ユニット１７０は、アバランシェフォトダイオード１０１のカソードに対して並列に接続される。
　アバランシェフォトダイオード１０１は、入射光を光電変換して信号電荷を発生させる。一次蓄積領域１０２は、第１トランジスタ１０３を介して、アバランシェフォトダイオード１０１のカソードに接続され、アバランシェフォトダイオード１０１で生成された信号電荷を一時的に保持する機能を有する。第３トランジスタ１０４は、一次蓄積領域１０２に接続され、一次蓄積領域１０２の信号電荷を排出する機能を有する。
　記憶ユニット１１０は、１または複数の記憶素子１２０を備える。それぞれの記憶素子１２０は、第２トランジスタ１３０を介して一次蓄積領域１０２に接続される。記憶素子１２０が複数の場合、複数の記憶素子１２０は、それぞれ、第２トランジスタ１３０を介して一次蓄積領域１０２に接続される。すなわち複数の記憶素子１２０は、一次蓄積領域１０２に並列に接続される。
　図２０には、画素１００が、ｍ個（ｍは任意の整数）の一次蓄積ユニット１７０で構成された例を示している。また、図２０において、各一次蓄積ユニット１７０には、ｎ個（ｎは任意の整数）の記憶素子１２０が設けられている。すなわち、図２０の画素１００は、ｍ×ｎ個の記憶素子１２０を備えている。また、図２０の画素１００において、１一次蓄積領域１０２、第１トランジスタ１０３及び第３トランジスタ１０４は、それぞれｎ個である。
　このような構成にすることで、前述のとおり、１つのパルス周期ＴＰあたりの露光回数を増やすことができるので、結果として、増倍回数を増やすことができる。これにより、１つの光パルス周期ＴＰあたりに１回の露光をする場合と比較して、距離測定装置の光利用効率を高めることができる。
　以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。また、互いに異なる実施形態の構成や変形例の構成を適宜組み合わせて用いることができる。
　例えば、上記の各実施形態及び変形例において、固体撮像装置１は、複数の半導体基板８００を備えてもよい。図２３では、図１１に示した画素１００が、２つの半導体基板８００に分けて実装されている例を示している。
　より詳しくは、図２３において、固体撮像装置１は、複数の半導体基板８００としての第１半導体基板８０１と、第２半導体基板８０２を備える。第１半導体基板８０１には、アバランシェフォトダイオード２０１が配置される。第２半導体基板８０２には、一次蓄積ユニット２００（２１１，２１２）が配置される。
　図２３の例では、アバランシェフォトダイオード２０１は、一次蓄積領域２０２，２４２、第１トランジスタ２０３，２４３、記憶素子２２１，２５１、第２トランジスタ２３１，２６１、及び第３トランジスタ２０４，２４４とは互いに異なる半導体基板に配置される。そして、アバランシェフォトダイオード２０１と第１トランジスタ２０３、２４３とは、配線Ｌ１１を介して接続される。
　このような構成にすることで、記憶素子及びトランジスタの増加に伴う画素サイズの増大を抑制できるという効果が得られる。
　なお、図２３の構成は、図１１の画素１００に限定されず、図１１以外の図面に示した画素１００についても、同様である。すなわち、図示しないが、他図の画素１００においても、アバランシェフォトダイオードが、一次蓄積領域、第１トランジスタ、記憶素子、第２トランジスタ、及び第３トランジスタとは互いに異なる半導体基板に配置されてもよい。そして、アバランシェフォトダイオードと第１トランジスタとは、配線を介して接続されるとしてもよい。
　本開示の距離測定装置は、光利用効率を高めることができるので極めて有用である。
　１　　固体撮像装置
　２　　信号処理装置（制御部）
　４　　光源（発光部）
　１１　　画素アレイ
　１００　画素
　１０１　アバランシェフォトダイオード
　１０２　一次蓄積領域
　１０４　第３トランジスタ
　１０５　第４トランジスタ
　１２０　記憶素子
　１３０　第２トランジスタ
　１４１　第１ドライバ回路
　１４２　第２ドライバ回路
　１４３　第３ドライバ回路
　１４４　第４ドライバ回路
　３００，３１０　第１バイアス回路
　３０１，３１１　第１スイッチング素子
　３０２，３１２　第２スイッチング素子
　３０５，３１５　第１容量
　３０６，３１６　第２容量
　４００，４１０　第２バイアス回路
　４０１，４１１　第３スイッチング素子
　４０２，４１２　第４スイッチング素子
　４０５，４１５　第３容量
　４０６，４１６　第４容量
　５０１，５１１　第５スイッチング素子
　５０２，５１２　第６スイッチング素子
　５０５，５１５　第５容量
　５０６，５１６　第６容量
　７０１，７１１　第７スイッチング素子
　７０２，７１２　第８スイッチング素子
　７０５，７１５　第７容量
　８０５，８１５　第８容量
 

Claims (33)

  1. 　距離測定装置であって、
    　測定対象に向けて出射光を発光する発光部と、
    　複数の画素が行列上に配列され、前記出射光が前記測定対象で反射された反射光を入射光として受光する画素アレイと、
    　前記発光部と前記画素アレイを制御し、前記測定対象までの距離を算出する制御部と、
    を備え、
    　前記複数の画素のそれぞれは、
    　　前記入射光を光電変換して信号電荷を発生させるアバランシェフォトダイオードと、
    　　前記信号電荷を一時的に保持する一次蓄積領域と、
    　　前記一次蓄積領域に対して並列に設けられ、前記信号電荷を蓄積させるための複数の記憶素子と、
    を備え、
    　前記制御部は、前記発光部から所定周期のパルス状の前記出射光を発光させ、前記出射光の光パルス１周期の時間内において、互いに異なる距離区間に対応するタイミングで複数回の露光を行い、それぞれの露光後に生成した信号電荷を互いに異なる前記記憶素子に蓄積させ、前記信号電荷を読みだして前記測定対象までの距離を算出する、
    距離測定装置。
  2. 　前記アバランシェフォトダイオードのカソードと前記一次蓄積領域との間に設けられ、前記一次蓄積領域への前記信号電荷の転送をオンオフさせる第１トランジスタを備える、請求項１に記載の距離測定装置。
  3. 　前記一次蓄積領域とそれぞれの前記記憶素子との間に設けられ、前記記憶素子への前記信号電荷の転送をオンオフさせる複数の第２トランジスタを備える、請求項２に記載の距離測定装置。
  4. 　前記一次蓄積領域に接続され、前記一次蓄積領域の信号電荷を排出させる第３トランジスタを備える、請求項３に記載の距離測定装置。
  5. 　前記一次蓄積領域、前記第１トランジスタ、前記複数の記憶素子、前記複数の第２トランジスタ及び前記第３トランジスタを備える一次蓄積ユニットが複数設けられ、
    　前記複数の一次蓄積ユニットは、前記アバランシェフォトダイオードのカソードに対して並列に接続される、請求項４に記載の距離測定装置。
  6. 　前記記憶素子数に対応する数の第１バイアス回路で構成された第１ドライバ回路を備え、
    　それぞれの前記第１バイアス回路は、第１スイッチング素子及び第２スイッチング素子と、前記第１スイッチング素子を介して前記第１トランジスタのゲートに接続された第１容量と、前記第２スイッチング素子を介して前記第１トランジスタのゲートに接続された第２容量とを備える、請求項３に記載の距離測定装置。
  7. 　前記記憶素子数に対応する数の第２バイアス回路で構成された第２ドライバ回路を備え、
    　それぞれの前記第２バイアス回路は、第３スイッチング素子及び第４スイッチング素子と、前記第３スイッチング素子を介して前記第３トランジスタのゲートに接続された第３容量と、前記第４スイッチング素子を介して前記第３トランジスタのゲートに接続された第４容量とを備える、請求項４に記載の距離測定装置。
  8. 　前記アバランシェフォトダイオードのカソードと前記第１トランジスタとの間を接続する第１ノードに接続され、前記第１ノードを一定電位に初期化する第４トランジスタを備える、請求項２に記載の距離測定装置。
  9. 　前記記憶素子数に対応する数の第３バイアス回路からなる第３ドライバ回路を備え、
    　それぞれの前記第３バイアス回路は、第５スイッチング素子及び第６スイッチング素子と、前記第５スイッチング素子を介して前記第４トランジスタのゲートに接続された第５容量と、前記第６スイッチング素子を介して前記第４トランジスタのゲートに接続された第６容量とを備える、請求項８に記載の距離測定装置。
  10. 　前記アバランシェフォトダイオードのカソードと一定電位の第１電位線との間に設けられたクエンチング抵抗を備える、請求項１に記載の距離測定装置。
  11. 　前記複数の記憶素子は、前記一次蓄積領域の記憶容量よりも記憶容量が小さい１または複数の第１記憶素子を含む、請求項１に記載の距離測定装置。
  12. 　距離測定装置であって、
    　測定対象に向けて出射光を発光する発光部と、
    　複数の画素が行列上に配列され、前記測定対象からの反射光を受光する画素アレイと、
    　前記発光部と前記画素アレイを制御し、前記測定対象までの距離を算出する制御部とを備え、
    　前記複数の画素のそれぞれは、
    　　受光した光を光電変換して信号電荷を発生させるアバランシェフォトダイオードと、
    　　前記信号電荷を一時的に保持する複数の一次蓄積ユニットとを備え、
    　前記一次蓄積ユニットのそれぞれは、
    　　前記信号電荷を一次的に保持する一次蓄積領域と、
    　　前記一次蓄積領域の前記信号電荷を蓄積させるための記憶素子と、
    を備え、
    　前記制御部は、前記発光部から所定周期のパルス状の前記出射光を発光させ、前記出射光の光パルス１周期の時間内において、互いに異なる距離区間に対応するタイミングで複数回の露光を行い、それぞれの露光後に生成した信号電荷を互いに異なる前記記憶素子に蓄積させ、前記信号電荷を読みだして前記測定対象までの距離を算出する、
    距離測定装置。
  13. 　前記一次蓄積ユニットのそれぞれは、前記アバランシェフォトダイオードのカソードと前記一次蓄積領域との間に設けられ、前記一次蓄積領域への前記信号電荷の転送をオンオフするための第１トランジスタを備える、請求項１２に記載の距離測定装置。
  14. 　前記一次蓄積ユニットのそれぞれは、前記一次蓄積領域と前記記憶素子との間に設けられ、前記記憶素子への前記信号電荷の転送をオンオフするための第２トランジスタを備える、請求項１３に記載の距離測定装置。
  15. 　前記一次蓄積ユニットのそれぞれは、前記一次蓄積領域に接続され、前記一次蓄積領域の信号電荷を排出するための第３トランジスタを備える、請求項１４に記載の距離測定装置。
  16. 　前記記憶素子と前記第２トランジスタとを備える記憶ユニットが複数設けられ、
    　前記複数の記憶ユニットは、前記一次蓄積領域に対して並列に接続される、請求項１４に記載の距離測定装置。
  17. 　前記アバランシェフォトダイオードのカソードと前記複数の一次蓄積ユニットとの間を接続する第１信号線と一定電位の第１電位線との間に設けられ、前記第１信号線を一定電位に初期化する第４トランジスタを備える、請求項１２に記載の距離測定装置。
  18. 　前記アバランシェフォトダイオードのカソードと前記複数の一次蓄積ユニットとの間を接続する第１信号線と一定電位の第１電位線との間に設けられたクエンチング抵抗を備える、請求項１２に記載の距離測定装置。
  19. 　前記記憶素子に記憶された信号電荷を読みだすソースフォロア回路を備え、
    　前記複数の一次蓄積ユニットは、前記ソースフォロア回路と前記一次蓄積領域との間に設けられた第５トランジスタを備える、請求項１２に記載の距離測定装置。
  20. 　前記複数の画素を所定数の画素ごとのユニットに分け、
    　前記画素アレイにおいて、前記ユニットが行列上に配置され、
    　それぞれの前記ユニットにおいて、それぞれの前記画素の前記第１トランジスタのゲートには、互いに異なるドライバ回路が接続される、請求項１３に記載の距離測定装置。
  21. 　固体撮像装置であって、
    　複数の画素が行列上に配列され、入射光を受光する画素アレイを備え、
    　前記複数の画素のそれぞれは、
    　　前記入射光を光電変換して信号電荷を発生させるアバランシェフォトダイオードと、
    　　前記信号電荷を一時的に保持するための一次蓄積領域と、
    　　前記アバランシェフォトダイオードのカソードと前記一次蓄積領域との間に設けられ、前記一次蓄積領域への前記信号電荷の転送をオンオフするための第１トランジスタと、
    　　前記一次蓄積領域に対して並列に設けられ、前記信号電荷を蓄積させるための複数の記憶素子と、
    を備え、
    　１周期の時間内において、ドライバ回路の互いに異なるバイアス供給素子から互いに異なるタイミングでゲート電圧の供給を受け、前記第１トランジスタのオンオフを切り替えることにより複数回の露光を行い、それぞれの信号電荷を互いに異なる前記記憶素子に蓄積させる、
    固体撮像装置。
  22. 　前記一次蓄積領域とそれぞれの前記記憶素子との間に設けられ、前記記憶素子への前記信号電荷の転送をオンオフさせる複数の第２トランジスタと、
    　前記一次蓄積領域に接続され、前記一次蓄積領域の信号電荷を排出させる第３トランジスタとを備える、請求項２１に記載の固体撮像装置。
  23. 　前記一次蓄積領域、前記第１トランジスタ、前記複数の記憶素子、前記複数の第２トランジスタ及び前記第３トランジスタを備える一次蓄積ユニットが複数設けられ、
    　前記複数の一次蓄積ユニットは、前記アバランシェフォトダイオードのカソードに対して並列に接続される、請求項２２に記載の固体撮像装置。
  24. 　前記記憶素子数に対応する数の第１バイアス回路で構成された第１ドライバ回路を備え、
    　それぞれの前記第１バイアス回路は、第１スイッチング素子及び第２スイッチング素子と、前記第１スイッチング素子を介して前記第１トランジスタのゲートに接続された第１容量と、前記第２スイッチング素子を介して前記第１トランジスタのゲートに接続された第２容量とを備える、請求項２１に記載の固体撮像装置。
  25. 　前記記憶素子数に対応する数の第２バイアス回路で構成された第２ドライバ回路を備え、
    　それぞれの前記第２バイアス回路は、第３スイッチング素子及び第４スイッチング素子と、前記第３スイッチング素子を介して前記第３トランジスタのゲートに接続された第３容量と、前記第４スイッチング素子を介して前記第３トランジスタのゲートに接続された第４容量とを備える、請求項２２に記載の固体撮像装置。
  26. 　前記アバランシェフォトダイオードのカソードと前記第１トランジスタとの間を接続する第１ノードに接続され、前記第１ノードを一定電位に初期化する第４トランジスタを備える、請求項２１に記載の固体撮像装置。
  27. 　前記記憶素子数に対応する数の第３バイアス回路からなる第３ドライバ回路を備え、
    　それぞれの前記第３バイアス回路は、第５スイッチング素子及び第６スイッチング素子と、前記第５スイッチング素子を介して前記第４トランジスタのゲートに接続された第５容量と、前記第６スイッチング素子を介して前記第４トランジスタのゲートに接続された第６容量とを備える、請求項２６に記載の固体撮像装置。
  28. 　前記アバランシェフォトダイオードのカソードと一定電位の第１電位線との間に設けられたクエンチング抵抗を備える、請求項２１に記載の固体撮像装置。
  29. 　前記複数の記憶素子は、前記一次蓄積領域の記憶容量よりも記憶容量が小さい１または複数の第１記憶素子を含む、請求項２１に記載の固体撮像装置。
  30. 　前記記憶素子に記憶された信号電荷を読みだすソースフォロア回路を備え、
    　前記複数の一次蓄積ユニットは、前記ソースフォロア回路と前記一次蓄積領域との間に設けられた第５トランジスタを備える、請求項２１に記載の固体撮像装置。
  31. 　前記複数の画素を所定数の画素ごとのユニットに分け、
    　前記画素アレイにおいて、前記ユニットが行列上に配置され、
    　それぞれの前記ユニットにおいて、それぞれの前記画素の前記第１トランジスタのゲートには、互いに異なるドライバ回路が接続される、請求項２１に記載の固体撮像装置。
  32. 　前記記憶素子数に対応する数の第４バイアス回路からなる第４ドライバ回路を備え、
    　それぞれの前記第４バイアス回路は、第７スイッチング素子及び第８スイッチング素子と、前記第７スイッチング素子を介して前記第２トランジスタのゲートに接続された第７容量と、前記第８スイッチング素子を介して前記第２トランジスタのゲートに接続された第８容量とを備える、請求項２２に記載の固体撮像装置。
  33. 　前記固体撮像装置は、複数の半導体基板を備え、
    　前記アバランシェフォトダイオードは、前記一次蓄積領域、前記第１トランジスタ、前記記憶素子、前記第２トランジスタ、及び前記第３トランジスタとは互いに異なる半導体基板に配置され、
    　前記アバランシェフォトダイオードと前記第１トランジスタとは、配線を介して接続される、請求項２２に記載の固体撮像装置。
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