JP2007312460A - Power supply protection circuit - Google Patents
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Abstract
Description
本発明は、電源保護回路に関し、とりわけ、車載用電装品におけるサージ電圧対策のための電源保護回路に関する。 The present invention relates to a power supply protection circuit, and more particularly, to a power supply protection circuit for a surge voltage countermeasure in an in-vehicle electrical component.
一般的に車載用電装品は、車両という過酷な環境で用いられることに加え、モータやリレー等の誘導性負荷で発生する瞬時的な高電圧（以下、サージ電圧という）にも晒されるため、電源電圧（特にサージ電圧）の保護対策が欠かせない。 In general, in-vehicle electrical components are used in harsh environments such as vehicles, and are also exposed to instantaneous high voltages (hereinafter referred to as surge voltages) generated by inductive loads such as motors and relays. Protecting the power supply voltage (especially surge voltage) is indispensable.
図１３は、車載用電装品の電源保護回路の一従来例を示す構成図である。この図において、バッテリ電圧（以下、＋Ｂ電圧という）は、安定化電源回路１を介して車載用電装品（ここでは、ＣＰＵ２）の電源端子（以下、ＶＤＤ端子という）に加えられている。安定化電源回路１の出力には、大容量のバイパスコンデンサ３とパワーオンリセット回路４が接続されており、パワーオンリセット回路４は、電源投入時（＋Ｂ電圧の立ち上がり時）にリセット信号を発生してＣＰＵ２のＲＥＳＥＴ端子に供給する。ＣＰＵ２は、このリセット信号に応答して、内部状態を初期化（レジスタの初期化やプログラムカウンタの初期化等）する。 FIG. 13 is a configuration diagram showing a conventional example of a power supply protection circuit for in-vehicle electrical components. In this figure, a battery voltage (hereinafter referred to as + B voltage) is applied to a power supply terminal (hereinafter referred to as VDD terminal) of an in-vehicle electrical component (herein, CPU 2) via a stabilized power supply circuit 1. A large-capacity bypass capacitor 3 and a power-on reset circuit 4 are connected to the output of the stabilized power circuit 1, and the power-on reset circuit 4 generates a reset signal when the power is turned on (at the rise of the + B voltage). And supplied to the RESET terminal of the CPU 2. In response to the reset signal, the CPU 2 initializes the internal state (such as register initialization and program counter initialization).
ここで、ＣＰＵ２の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、バッテリ対応ポートとなっており、各々の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、抵抗５〜７とスイッチ８〜１０を介して＋Ｂに接続されていると共に、抵抗１１〜１３を通してグランドに落とされている。 Here, the input ports I 1 , I 2 , I 3 ,... Of the CPU 2 are battery-compatible ports, and each of the input ports I 1 , I 2 , I 3 ,. It is connected to + B via 5-7 and switches 8-10, and is grounded through resistors 11-13.
＋Ｂ電圧にサージ電圧が重畳している場合を考える。この場合、＋Ｂ電圧→電源安定化回路１→ＣＰＵ２のＶＤＤ端子の経路においては、電源安定化回路１の働きによってサージ電圧が取り除かれるため、ＶＤＤ端子の印加電圧がＣＰＵ２の絶対最大定格を超えることはない。 Consider the case where a surge voltage is superimposed on the + B voltage. In this case, in the path from the + B voltage → the power supply stabilization circuit 1 → the VDD terminal of the CPU 2, the surge voltage is removed by the action of the power supply stabilization circuit 1, so that the applied voltage at the VDD terminal exceeds the absolute maximum rating of the CPU 2. There is no.
しかし、図示のとおり、ＣＰＵ２の入力ポートＩ1、Ｉ2、Ｉ3、・・・・がスイッチ８〜１０を介して＋Ｂに接続されているため、例えば、スイッチ８がオンになると、このスイッチ８を通して、入力ポートＩ1→ＣＰＵ２の内部インピーダンス（便宜的にダイオード１４で示す）→ＶＤＤ端子の経路１５を経て＋Ｂ電圧が供給されることになる。そして、この経路１５には電源安定化回路１が介在していないため、＋Ｂ電圧に重畳したサージ電圧がそのまま残ってしまい、結局、サージ電圧の大きさによってはＶＤＤ端子の印加電圧がＣＰＵ２の絶対最大定格を超えることがあり、ＣＰＵ２が破壊されてしまうという問題点がある。 However, since the input ports I 1 , I 2 , I 3 ,... Of the CPU 2 are connected to + B through the switches 8 to 10 as shown in the figure, for example, when the switch 8 is turned on, this switch 8, the + B voltage is supplied through the path 15 of the input port I 1 → the internal impedance of the CPU 2 (indicated by the diode 14 for convenience) → the VDD terminal. Since the power supply stabilization circuit 1 is not interposed in the path 15, the surge voltage superimposed on the + B voltage remains as it is. As a result, depending on the magnitude of the surge voltage, the voltage applied to the VDD terminal is the absolute voltage of the CPU 2. There is a problem that the maximum rating may be exceeded and the CPU 2 is destroyed.
この対策としては、（１）ＶＤＤ端子とグランド間に定電圧素子（例えば、ツェナダイオード１６）を入れる、（２）ＶＤＤ端子とグランド間にダミーの負荷抵抗１７を入れる、（３）入力ポートＩ1、Ｉ2、Ｉ3、・・・・の各々に定電圧素子（例えば、ツェナダイオード１８〜２０）を入れる、などが考えられるが、（１）の対策では、サージ電圧によってツェナダイオード１６が破損することがある、（２）の対策では、負荷抵抗１７に常に電流（暗電流）が流れるため、消費電力が増える、（３）の対策では、入力ポートの数だけツェナダイオード１８〜２０が必要となり、コストアップを招く、という不都合がある。 As countermeasures, (1) a constant voltage element (for example, a Zener diode 16) is inserted between the VDD terminal and the ground, (2) a dummy load resistor 17 is inserted between the VDD terminal and the ground, and (3) the input port I. 1 , I 2 , I 3 ,... May be inserted with constant voltage elements (for example, Zener diodes 18 to 20). However, in the countermeasure of (1), the Zener diode 16 is caused by a surge voltage. In the countermeasure of (2), current (dark current) always flows through the load resistor 17 in the countermeasure of (2) which may be damaged, so that the power consumption increases. There is an inconvenience that it is necessary and increases the cost.
図１４は、下記の特許文献１に記載されている電源保護回路の構成図である。この電源保護回路２１は、ダイオード２２、２３と、ツェナダイオード２４と、抵抗２５〜２７と、トランジスタ２８とを備えている。入力端子ＩＮに加えられた電圧が上昇すると、ツェナダイオード２４がオンしてトランジスタ２８がオンになり、出力端子ＯＵＴとグランド間を、抵抗２７とトランジスタ２８とを介して導通することにより、出力端子ＯＵＴの電圧上昇を抑制する。 FIG. 14 is a configuration diagram of a power supply protection circuit described in Patent Document 1 below. The power protection circuit 21 includes diodes 22 and 23, a Zener diode 24, resistors 25 to 27, and a transistor 28. When the voltage applied to the input terminal IN rises, the Zener diode 24 is turned on, the transistor 28 is turned on, and the output terminal OUT and the ground are electrically connected via the resistor 27 and the transistor 28, whereby the output terminal Suppresses the voltage increase at OUT.
しかしながら、図１４の電源保護回路２１にあっては、入力端子ＩＮに加えられた電圧上昇には対応できるものの、逆方向から出力端子ＯＵＴに加えられた電圧の上昇には対応できないという欠点を持っている。これは、出力端子ＯＵＴに加えられた電圧が上昇しても、その上昇分が入出力端子ＩＮ−ＯＵＴ間に入れられたダイオード２２によって阻止されてしまうからである。 However, the power supply protection circuit 21 of FIG. 14 has a drawback that it can cope with the voltage increase applied to the input terminal IN but cannot cope with the voltage increase applied to the output terminal OUT from the reverse direction. ing. This is because even if the voltage applied to the output terminal OUT rises, the rise is blocked by the diode 22 inserted between the input / output terminals IN-OUT.
したがって、図１４の電源保護回路２１を、図１３の構成に適用したとしても、経路１５を介して入力ポートＩ1、Ｉ2、Ｉ3、・・・・からＶＤＤ端子に加えられるサージ電圧を取り除くことができない。 Therefore, even if the power protection circuit 21 of FIG. 14 is applied to the configuration of FIG. 13, the surge voltage applied to the VDD terminal from the input ports I 1 , I 2 , I 3 ,. It cannot be removed.
そこで本発明は、暗電流の増加やコストアップ等を招くことなく、入力ポートからＶＤＤ端子に加えられるサージ電圧を取り除くことができる電源保護回路を提供することを目的としている。 Therefore, an object of the present invention is to provide a power supply protection circuit that can remove a surge voltage applied to a VDD terminal from an input port without causing an increase in dark current or an increase in cost.
本発明に係る電源保護回路は、安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、前記制御手段は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御することを特徴とする。
又は、本発明に係る電源保護回路は、安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、前記制御手段は、前記車載用電装品の内部に実装された判定部を含み、該判定部は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御する制御信号を発生することを特徴とする。
又は、本発明に係る電源保護回路は、安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、前記電源端子の電圧上昇を検出する検出手段と、前記検出手段によって前記電源端子の電圧上昇が検出されたときに前記車載用電装品を待機モードから通常モードへと復帰させる制御信号を発生する信号発生手段とを備えたことを特徴とする。
スイッチ手段は、例えば、トランジスタで構成することができる。また、電源端子の電圧が所定の電位を超えて上昇したときとは、前記車載用電装品の破壊又はそのおそれがある高い電圧への上昇を意味し、かかる高い電圧の一例は電源電圧に重畳されたサージ電圧である。
A power supply protection circuit according to the present invention is a power supply protection circuit inserted between a power supply terminal of a vehicle-mounted electrical component to which a battery voltage is applied via a stabilized power supply circuit and the ground, and the power supply terminal and the ground Load resistance and switch means connected in series with each other, and control means for on-off control of the switch means, the control means when the voltage of the power supply terminal rises above a predetermined potential The switch means is controlled to be in an on state.
Alternatively, the power protection circuit according to the present invention is a power protection circuit inserted between a power supply terminal of a vehicle-mounted electrical component to which a battery voltage is applied via a stabilized power supply circuit and a ground, and the power supply terminal A load resistor and a switch means connected in series with the ground; and a control means for controlling on / off of the switch means, the control means including a determination unit mounted inside the in-vehicle electrical component The determination unit generates a control signal for controlling the switch means to be on when the voltage of the power supply terminal rises above a predetermined potential.
Alternatively, the power protection circuit according to the present invention is a power protection circuit inserted between a power supply terminal of a vehicle-mounted electrical component to which a battery voltage is applied via a stabilized power supply circuit and the ground, and the power supply terminal Detecting means for detecting a voltage rise; and signal generating means for generating a control signal for returning the on-vehicle electrical component from the standby mode to the normal mode when the voltage rise of the power supply terminal is detected by the detecting means. It is characterized by having.
The switch means can be composed of a transistor, for example. In addition, when the voltage of the power supply terminal rises above a predetermined potential, it means that the in-vehicle electrical component is destroyed or rises to a high voltage that may cause it, and an example of such a high voltage is superimposed on the power supply voltage. Surge voltage.
本発明では、電源端子の電圧が所定の電位を超えて上昇したときにスイッチ手段がオン状態に制御されるので、負荷抵抗を通して電源端子の電圧をグランドに逃がし、サージ電圧を抑制することができる。
また、電源端子の電圧が所定の電位を超えて上昇していないときには、スイッチ手段がオフ状態に制御されるので、負荷抵抗を流れる電流（暗電流）をゼロにして電力消費の悪化を招かない。
また、安定化電源回路の数は一つの車載用電装品につき１個で済むので、コストアップを招かない。
In the present invention, when the voltage of the power supply terminal rises above a predetermined potential, the switch means is controlled to be in the on state, so that the voltage of the power supply terminal can be released to the ground through the load resistance and the surge voltage can be suppressed. .
Further, when the voltage at the power supply terminal does not rise above the predetermined potential, the switch means is controlled to be in the off state, so that the current flowing through the load resistance (dark current) is set to zero and the power consumption is not deteriorated. .
Further, the number of stabilized power supply circuits is only one for each on-vehicle electrical component, so that the cost is not increased.
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の説明における様々な細部の特定ないし実例および数値や文字列その他の記号の例示は、本発明の思想を明瞭にするための、あくまでも参考であって、それらのすべてまたは一部によって本発明の思想が限定されないことは明らかである。また、周知の手法、周知の手順、周知のアーキテクチャおよび周知の回路構成等（以下「周知事項」）についてはその細部にわたる説明を避けるが、これも説明を簡潔にするためであって、これら周知事項のすべてまたは一部を意図的に排除するものではない。かかる周知事項は本発明の出願時点で当業者の知り得るところであるので、以下の説明に当然含まれている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the specific details or examples in the following description and the illustrations of numerical values, character strings, and other symbols are only for reference in order to clarify the idea of the present invention, and the present invention may be used in whole or in part. Obviously, the idea of the invention is not limited. In addition, a well-known technique, a well-known procedure, a well-known architecture, a well-known circuit configuration, and the like (hereinafter, “well-known matter”) are not described in detail, but this is also to simplify the description. Not all or part of the matter is intentionally excluded. Such well-known matters are known to those skilled in the art at the time of filing of the present invention, and are naturally included in the following description.
図１は、実施形態の全体構成図である。この図において、先に説明した図１３との相違箇所は、ＣＰＵ２の電源端子（ＶＤＤ端子）とグランドとの間に電源保護回路３０が設けられている点にある。 FIG. 1 is an overall configuration diagram of the embodiment. In this figure, the difference from FIG. 13 described above is that a power supply protection circuit 30 is provided between the power supply terminal (VDD terminal) of the CPU 2 and the ground.
すなわち、この実施形態においても、安定化電源回路１を介して車載用電装品（ここでは、ＣＰＵ２）のＶＤＤ端子にバッテリ電圧（＋Ｂ電圧）が加えられていると共に、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）に、大容量のバイパスコンデンサ３とパワーオンリセット回路４が接続されているが、この実施形態では、それらに加えて、さらに、ＣＰＵ２のＶＤＤ端子とグランドとの間に電源保護回路３０が設けられている点で相違する。 That is, also in this embodiment, the battery voltage (+ B voltage) is applied to the VDD terminal of the in-vehicle electrical component (here, the CPU 2) via the stabilized power circuit 1, and the output of the stabilized power circuit 1 A large-capacity bypass capacitor 3 and a power-on reset circuit 4 are connected to (the VDD terminal of the CPU 2). In this embodiment, in addition to these, a power source is connected between the VDD terminal of the CPU 2 and the ground. The difference is that a protection circuit 30 is provided.
パワーオンリセット回路４は、電源投入時（＋Ｂ電圧の立ち上がり時）にリセット信号を発生してＣＰＵ２のＲＥＳＥＴ端子に供給するためのものであり、ＣＰＵ２は、このリセット信号に応答して、内部状態を初期化（レジスタの初期化やプログラムカウンタの初期化）する。 The power-on reset circuit 4 generates a reset signal when the power is turned on (at the rise of the + B voltage) and supplies the reset signal to the RESET terminal of the CPU 2. The CPU 2 responds to the reset signal and the internal state Is initialized (register initialization and program counter initialization).
また、ＣＰＵ２の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、バッテリ対応ポートとなっており、各々の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、抵抗５〜７とスイッチ８〜１０を介して＋Ｂに接続されていると共に、抵抗１１〜１３を通してグランドに落とされている。 In addition, the input ports I 1 , I 2 , I 3 ,... Of the CPU 2 are battery-compatible ports, and each of the input ports I 1 , I 2 , I 3 ,. To 7 through switches 7 to 10 and switches 8 to 10 and is grounded through resistors 11 to 13.
電源保護回路３０は、電圧検出部３１と、ダミーの負荷抵抗３２と、トランジスタＱ１とを備える。電圧検出部３１は、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧をモニタし、その電圧が所定の電位を超えて上昇したときにトランジスタＱ１をオンさせる。トランジスタＱ１のコレクタは負荷抵抗３２を介して安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）に接続されており、トランジスタＱ１のエミッタはグランドに接続されている。 The power protection circuit 30 includes a voltage detection unit 31, a dummy load resistor 32, and a transistor Q1. The voltage detector 31 monitors the voltage at the output of the stabilized power supply circuit 1 (the VDD terminal of the CPU 2), and turns on the transistor Q1 when the voltage rises above a predetermined potential. The collector of the transistor Q1 is connected to the output of the stabilized power supply circuit 1 (VDD terminal of the CPU 2) via the load resistor 32, and the emitter of the transistor Q1 is connected to the ground.
したがって、このような構成を有する電源保護回路３０にあっては、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧が所定の電位を超えていない場合には、トランジスタＱ１がオフ状態にあるので回路動作上何らの影響も与えないが、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧が所定の電位を超えて上昇した場合には、トランジスタＱ１がオンになるので、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）とグランドの間を負荷抵抗３２を通して接続することができる。 Therefore, in the power supply protection circuit 30 having such a configuration, when the voltage of the output of the stabilized power supply circuit 1 (the VDD terminal of the CPU 2) does not exceed a predetermined potential, the transistor Q1 is turned off. Therefore, when the voltage of the output of the stabilized power supply circuit 1 (the VDD terminal of the CPU 2) rises above a predetermined potential, the transistor Q1 is turned on. The output of the integrated power circuit 1 (the VDD terminal of the CPU 2) and the ground can be connected through the load resistor 32.
ここで、例えば、スイッチ８がオンになった場合を想定する。この場合、もし、＋Ｂ電圧にサージ電圧が重畳していると、スイッチ８を通して、入力ポートＩ1→ＣＰＵ２の内部インピーダンス（便宜的にダイオード１４で示す）→ＶＤＤ端子の経路１５を経て、サージ電圧を含む＋Ｂ電圧が供給されることになるが、本実施形態では、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）とグランドとの間に電源保護回路３０が設けられているので、この電源保護回路３０の働きにより、サージ電圧を抑制することができる。 Here, for example, a case where the switch 8 is turned on is assumed. In this case, if a surge voltage is superimposed on the + B voltage, the surge voltage passes through the switch 8 via the path 15 of the input port I 1 → the internal impedance of the CPU 2 (indicated by the diode 14 for convenience) → the VDD terminal. In this embodiment, since the power supply protection circuit 30 is provided between the output of the stabilized power supply circuit 1 (the VDD terminal of the CPU 2) and the ground, this power supply is supplied. The surge voltage can be suppressed by the function of the protection circuit 30.
すなわち、サージ電圧に伴うＶＤＤ端子の電圧上昇が電圧検出部３１によって検出されると、トランジスタＱ１がオンになり、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）→負荷抵抗３２→トランジスタＱ１のコレクタ→トランジスタＱ１のエミッタ→グランドに至る経路３３が形成されるので、この経路３３を通して＋Ｂ電圧が消費され、サージ電圧を抑制することができるのである。 That is, when a voltage rise at the VDD terminal due to the surge voltage is detected by the voltage detector 31, the transistor Q1 is turned on, the output of the stabilized power circuit 1 (VDD terminal of the CPU 2) → the load resistor 32 → the transistor Q1. Since the path 33 from the collector to the emitter of the transistor Q1 to the ground is formed, the + B voltage is consumed through the path 33, and the surge voltage can be suppressed.
ここで、負荷抵抗３２の抵抗値を「Ｒ」とするとき、この抵抗値Ｒは、「電源回路に負担を掛けない抵抗値＜Ｒ＜ＣＰＵ２が破損する電圧となる抵抗値」、且つ、「負荷抵抗３２の損失電力＜負荷抵抗３２の損失電力規格」を満たすように設定する。以下は具体的な１つの設定例である。 Here, when the resistance value of the load resistor 32 is “R”, the resistance value R is “a resistance value that does not place a burden on the power supply circuit <R <a resistance value at which the CPU 2 is damaged” and “ It is set so as to satisfy the loss power of the load resistor 32 <the loss power standard of the load resistor 32. The following is one specific setting example.
（Ａ）電源回路に負担をかけない抵抗値：
例えば、電源回路が流せる定常電流の最小値を８０ｍＡとし、ＣＰＵ２がスタンバイ（低消費電流モード）中の回路消費電流を５ｍＡとしたとき、電源回路に負担を掛けない電流値は、「８０ｍＡ−５ｍＡ＝７５ｍＡ」となる。この電流値（７５ｍＡ）から電源回路に負担を掛けない抵抗値を求めると、「ＣＰＵ２の絶対最大定格（６Ｖ）÷電源回路に負担を掛けない電流値（７５ｍＡ）＝８０Ω」となる。
(A) Resistance value that does not place a burden on the power supply circuit:
For example, when the minimum value of the steady current that can be supplied by the power supply circuit is 80 mA and the circuit current consumption during the standby (low current consumption mode) of the CPU 2 is 5 mA, the current value that does not place a burden on the power supply circuit is “80 mA-5 mA. = 75 mA ". When a resistance value that does not impose a load on the power supply circuit is obtained from this current value (75 mA), it becomes “absolute maximum rating of CPU 2 (6 V) / current value that does not impose a load on the power supply circuit (75 mA) = 80Ω”.
（Ｂ）ＣＰＵ２が破損する電圧となる抵抗値：
次に、ＣＰＵ２の絶対最大定格を６Ｖ（絶対最大定格とは、それ以上の電圧をＣＰＵ２に印加するとＣＰＵ２が破壊する可能性がある電圧のこと）とし、入力スイッチ側の合成抵抗を２３５０Ω（入力保護抵抗４７ｋΩ、入力が２０本と仮定した場合：４７ｋΩ÷２０）とし、サージ電圧の電圧を１１０Ｖ（ＪＡＳＯ
Ｄ００１−９４ 過渡電圧試験Ａ−２）としたときに、ＣＰＵ２が破損する電圧となる抵抗値を求めると、「（２３５０Ω×６Ｖ）÷（１１０Ｖ−６Ｖ）＝１３５．５Ω」が得られる。
(B) Resistance value at which the CPU 2 is damaged:
Next, the absolute maximum rating of the CPU 2 is 6V (the absolute maximum rating is a voltage that can be destroyed by the CPU 2 when a voltage higher than that is applied to the CPU 2), and the combined resistance on the input switch side is 2350Ω (input Assuming that the protective resistance is 47 kΩ and the number of inputs is 20: 47 kΩ ÷ 20), and the surge voltage is 110 V (JASO)
When the resistance value is a voltage at which the CPU 2 is damaged when the D001-94 transient voltage test A-2) is obtained, “(2350Ω × 6V) ÷ (110V−6V) = 135.5Ω” is obtained.
以上の（Ａ）、（Ｂ）の計算結果より、負荷抵抗３２の抵抗値Ｒの範囲は、「８０Ω＜Ｒ＜１３５．５Ω」となる。したがって、負荷抵抗３２の抵抗値Ｒは、８０Ω〜１３５．５Ωの範囲から選択すればよく、要するに、８０Ωを超え且つ１３５．５Ω未満であればよいことが分かる。 From the calculation results of (A) and (B) above, the range of the resistance value R of the load resistor 32 is “80Ω <R <135.5Ω”. Therefore, it is understood that the resistance value R of the load resistor 32 may be selected from the range of 80Ω to 135.5Ω, in short, it may be more than 80Ω and less than 135.5Ω.
（Ｃ）負荷抵抗３２の損失電力：
一般的にチップ抵抗の損失電力規格は０．５Ｗ、０．２５Ｗ、０．１２５Ｗ・・・・であり、損失電力規格が小さい程、形状も小さくなる。このため、生産性を考慮して、できるだけ小さい形状を選択し、かつ、抵抗Ｒの要件を満たす値を選定する必要がある。
(C) Power loss of load resistor 32:
Generally, the loss power standards of chip resistors are 0.5 W, 0.25 W, 0.125 W,..., And the smaller the loss power standard, the smaller the shape. For this reason, in consideration of productivity, it is necessary to select a shape as small as possible and to select a value that satisfies the requirement of the resistance R.
負荷抵抗３２の下限値（８０Ω）及び上限値（１３５．５Ω）にて、負荷抵抗３２の損失電力を求めると、下限値（８０Ω）では、「（６Ｖ÷８０Ω）×６Ｖ＝０．４５Ｗ」となり、上限値（１３５．５Ω）では、「（６Ｖ÷１３５．５Ω）×６Ｖ＝０．２６Ｗ」となるので、損失電力規格は必然的に０．５Ｗの選択となる。 When the power loss of the load resistor 32 is obtained from the lower limit value (80Ω) and the upper limit value (135.5Ω) of the load resistor 32, the lower limit value (80Ω) is “(6V ÷ 80Ω) × 6V = 0.45W”. Thus, since the upper limit value (135.5Ω) is “(6V ÷ 135.5Ω) × 6V = 0.26 W”, the loss power standard is inevitably selected to be 0.5 W.
負荷抵抗３２の抵抗値Ｒは、上記のとおり、８０Ωを超え且つ１３５．５Ω未満であればよいが、公称抵抗値のＥ２４シリーズより、Ｒ＝１１０Ωとすると、結局、負荷抵抗３２は、「１１０Ω、０．５Ｗのチップ抵抗」となる。 As described above, the resistance value R of the load resistor 32 may be more than 80Ω and less than 135.5Ω. However, from the E24 series of nominal resistance values, when R = 110Ω, the load resistor 32 eventually becomes “110Ω. , 0.5 W chip resistance ”.
図２は、電源保護回路３０の一例構成図である。この図において、電圧検出部３１は、ツェナダイオード３１ａと二つの抵抗３１ｂ、３１ｃとの直列回路で構成されており、抵抗３１ｃの両端をトランジスタＱ１のベース−エミッタ間に接続している。 FIG. 2 is an example configuration diagram of the power supply protection circuit 30. In this figure, the voltage detection unit 31 is constituted by a series circuit of a Zener diode 31a and two resistors 31b and 31c, and both ends of the resistor 31c are connected between the base and emitter of the transistor Q1.
ツェナダイオード３１ａは、逆方向電圧が所定電位（降伏電圧Ｖｚ）を超えたときにほぼ導通状態となる定電圧ダイオードである。したがって、電圧検出部３１は、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧が、この降伏電圧Ｖｚを超えて上昇したときに、ツェナダイオード３１ａを導通状態にして二つの抵抗３１ｂ、３１ｃに電流を流すことにより、抵抗３１ｃの両端電圧でトランジスタＱ１をオン状態にさせることができる。 The Zener diode 31a is a constant voltage diode that becomes substantially conductive when the reverse voltage exceeds a predetermined potential (breakdown voltage Vz). Accordingly, when the voltage of the output of the stabilized power supply circuit 1 (the VDD terminal of the CPU 2) rises above the breakdown voltage Vz, the voltage detection unit 31 makes the Zener diode 31a conductive and the two resistors 31b, By passing a current through 31c, the transistor Q1 can be turned on by the voltage across the resistor 31c.
図３は、電源保護回路３０の動作波形図、図４は、電源保護回路３０の動作フローチャートを示す図である。図３において、＋Ｂ電圧は、通常は所定電位（典型的には＋１２Ｖ）であるが、サージ電圧が重畳すると瞬時的に大きな電位上昇を示し、それに伴って、ＣＰＵ２のＶＤＤ端子の電位も上昇する。このとき、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうと、ＣＰＵ２が破壊し又はそのおそれが高くなるという大きな問題に発展する。 FIG. 3 is an operation waveform diagram of the power supply protection circuit 30, and FIG. 4 is an operation flowchart of the power supply protection circuit 30. In FIG. 3, the + B voltage is usually a predetermined potential (typically + 12V), but when the surge voltage is superimposed, the potential increases instantaneously and the potential of the VDD terminal of the CPU 2 also increases accordingly. . At this time, if the rise in the potential of the VDD terminal of the CPU 2 exceeds the absolute maximum rating (for example, 6V) of the CPU 2, the CPU 2 breaks down or develops a big problem that the risk of the rise.
本実施形態の電源保護回路３０においては、図４に示すように、ＣＰＵ２のＶＤＤ端子の電位上昇を電圧検出部３１で検出すると（ステップＳ１）、トランジスタＱ１をオン状態にし（ステップＳ２）、負荷抵抗３２を通してサージ電圧を逃がし、その後、ＣＰＵ２のＶＤＤ端子の電位下降を電圧検出部３１で検出すると（ステップＳ３）、トランジスタＱ１をオフ状態に復帰（ステップＳ４）するので、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうことがなく、したがって、ＣＰＵ２が破壊し又はそのおそれが高くなるという問題を回避できる。 In the power supply protection circuit 30 of the present embodiment, as shown in FIG. 4, when the potential increase of the VDD terminal of the CPU 2 is detected by the voltage detection unit 31 (step S1), the transistor Q1 is turned on (step S2), and the load When the surge voltage is released through the resistor 32 and then the potential drop of the VDD terminal of the CPU 2 is detected by the voltage detection unit 31 (step S3), the transistor Q1 is returned to the off state (step S4). The increase does not exceed the absolute maximum rating of the CPU 2 (for example, 6V), and therefore, the problem that the CPU 2 is destroyed or is likely to be increased can be avoided.
また、本実施形態の電源保護回路３０においては、ＣＰＵ２のＶＤＤ端子の電位が上昇していないときには、トランジスタＱ１をオフ状態に維持するので、負荷抵抗３２を通る経路３３が形成されず、したがって、暗電流が流れないので、電力消費の増加を招かない。さらに、電源保護回路３０の数は、入力ポートＩ1、Ｉ2、Ｉ3、・・・・の数にかかわらず１個で済むため、コストアップも招かない。 Further, in the power supply protection circuit 30 of the present embodiment, when the potential of the VDD terminal of the CPU 2 is not increased, the transistor Q1 is maintained in the off state, so that the path 33 passing through the load resistor 32 is not formed. Since dark current does not flow, power consumption is not increased. Further, since the number of power supply protection circuits 30 is one regardless of the number of input ports I 1 , I 2 , I 3 ,..., The cost is not increased.
なお、上記の実施形態では、電源保護回路３０で安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧をモニタし、その電圧が所定の電位を超えて上昇したときにトランジスタＱ１をオンさせる仕組みになっているが、これに限定されない。 In the above embodiment, the voltage of the output of the stabilized power circuit 1 (the VDD terminal of the CPU 2) is monitored by the power protection circuit 30, and the transistor Q1 is turned on when the voltage rises above a predetermined potential. Although it works, it is not limited to this.
図５は、ＣＰＵ２の内部機能（Ａ／Ｄ変換機能）を利用した電源保護回路４０の構成図である。この図において、ＣＰＵ２は、Ａ／Ｄ変換器４１と判定部４２とを実装しており、電源保護回路４０は、これらのＡ／Ｄ変換器４１と判定部４２とに加えて、抵抗４３、４４、ツェナダイオード４５、抵抗４６、４７及びトランジスタＱ２を備える。抵抗４６は、図１のダミーの負荷抵抗３２に相当する。 FIG. 5 is a configuration diagram of the power protection circuit 40 using the internal function (A / D conversion function) of the CPU 2. In this figure, the CPU 2 includes an A / D converter 41 and a determination unit 42, and the power protection circuit 40 includes a resistor 43, a resistor 43, in addition to the A / D converter 41 and the determination unit 42. 44, a Zener diode 45, resistors 46 and 47, and a transistor Q2. The resistor 46 corresponds to the dummy load resistor 32 in FIG.
Ａ／Ｄ変換器４１は、抵抗４３、４４とツェナダイオード４５で分割された安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧を取り込み、その電圧をデジタル変換して出力する。判定部４２は、Ａ／Ｄ変換器４１の出力が所定の値を超えたか否かを判定し、超えている場合に、トランジスタＱ２をオンさせるための制御信号を出力する。なお、この判定部４２は、ハードロジックで構成されたものであってもよいし、ソフトウェアで構成されたものであってもよい。 The A / D converter 41 takes in the voltage of the output of the stabilized power supply circuit 1 (the VDD terminal of the CPU 2) divided by the resistors 43 and 44 and the Zener diode 45, converts the voltage into digital, and outputs it. The determination unit 42 determines whether or not the output of the A / D converter 41 exceeds a predetermined value, and outputs a control signal for turning on the transistor Q2 if the output exceeds the predetermined value. The determination unit 42 may be configured with hardware logic or software.
図６は、電源保護回路４０の動作波形図、図７は、電源保護回路４０の動作フローチャートを示す図である。図６において、＋Ｂ電圧は、通常は所定電位（典型的には＋１２Ｖ）であるが、サージ電圧が重畳すると瞬時的に大きな電位上昇を示し、それに伴って、ＣＰＵ２のＶＤＤ端子の電位も上昇する。このとき、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうと、ＣＰＵ２が破壊し又はそのおそれが高くなるという大きな問題に発展する。 FIG. 6 is an operation waveform diagram of the power supply protection circuit 40, and FIG. 7 is a diagram showing an operation flowchart of the power supply protection circuit 40. In FIG. 6, the + B voltage is usually a predetermined potential (typically +12 V), but when the surge voltage is superimposed, the potential increases instantaneously and the potential at the VDD terminal of the CPU 2 also increases accordingly. . At this time, if the rise in the potential of the VDD terminal of the CPU 2 exceeds the absolute maximum rating (for example, 6V) of the CPU 2, the CPU 2 breaks down or develops a big problem that the risk of the rise.
本実施形態の電源保護回路４０においては、図７に示すように、Ａ／Ｄ変換器４１の出力を判定部４２で読み込み（ステップＳ１１）、ＣＰＵ２のＶＤＤ端子の電位上昇を判定部４２で検出すると（ステップＳ１２）、トランジスタＱ２をオン状態にし（ステップＳ１３）、負荷抵抗４６を通してサージ電圧を逃がし、その後、Ａ／Ｄ変換器４１の出力を判定部４２で読み込み（ステップＳ１４）、ＣＰＵ２のＶＤＤ端子の電位下降を判定部４２で検出すると（ステップＳ１５）、トランジスタＱ１をオフ状態に復帰（ステップＳ１６）するので、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうことがなく、したがって、ＣＰＵ２が破壊し又はそのおそれが高くなるという問題を回避できる。 In the power protection circuit 40 of this embodiment, as shown in FIG. 7, the output of the A / D converter 41 is read by the determination unit 42 (step S11), and the potential increase at the VDD terminal of the CPU 2 is detected by the determination unit 42. Then (step S12), the transistor Q2 is turned on (step S13), the surge voltage is released through the load resistor 46, and then the output of the A / D converter 41 is read by the determination unit 42 (step S14). When the potential drop at the terminal is detected by the determination unit 42 (step S15), the transistor Q1 is returned to the off state (step S16), so that the potential rise at the VDD terminal of the CPU2 exceeds the absolute maximum rating (for example, 6V) of the CPU2. Therefore, it is possible to avoid the problem that the CPU 2 is destroyed or is likely to be damaged.
図８は、ＣＰＵ２の内部機能（割込機能）を利用した電源保護回路５０の構成図である。この図において、電源保護回路５０は、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧上昇を検出する電圧検出部５１と、電圧検出部５１で安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧上昇を検出したときに割込信号を発生して、その割込信号をＣＰＵ２のＩＮＴ端子に加える割込信号発生部５２とを備える。 FIG. 8 is a configuration diagram of the power protection circuit 50 using the internal function (interrupt function) of the CPU 2. In this figure, a power protection circuit 50 includes a voltage detector 51 that detects a voltage rise in the output of the stabilized power circuit 1 (the VDD terminal of the CPU 2), and the output of the stabilized power circuit 1 in the voltage detector 51 (of the CPU 2). And an interrupt signal generator 52 that generates an interrupt signal when a voltage rise at the VDD terminal is detected and applies the interrupt signal to the INT terminal of the CPU 2.
ＣＰＵ２は、ＩＮＴ端子に割込信号が加えられると、待機モード（低消費電流モード）から通常モードに復帰するようにプログラムされており、待機モードよりも大きな電流を消費するようになっている。つまり、ＣＰＵ２それ自体をダミーの負荷抵抗（図１の負荷抵抗３２や図５の負荷抵抗４６を参照）として利用する仕組みになっている。 The CPU 2 is programmed to return from the standby mode (low current consumption mode) to the normal mode when an interrupt signal is applied to the INT terminal, and consumes a larger current than in the standby mode. That is, the CPU 2 itself is used as a dummy load resistor (see the load resistor 32 in FIG. 1 and the load resistor 46 in FIG. 5).
図９は、電源保護回路５０の動作波形図、図１０は、電源保護回路５０の動作フローチャートを示す図である。図９において、＋Ｂ電圧は、通常は所定電位（典型的には＋１２Ｖ）であるが、サージ電圧が重畳すると瞬時的に大きな電位上昇を示し、それに伴って、ＣＰＵ２のＶＤＤ端子の電位も上昇する。このとき、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうと、ＣＰＵ２が破壊し又はそのおそれが高くなるという大きな問題に発展する。 FIG. 9 is an operation waveform diagram of the power supply protection circuit 50, and FIG. 10 is a diagram illustrating an operation flowchart of the power supply protection circuit 50. In FIG. 9, the + B voltage is usually a predetermined potential (typically +12 V), but when the surge voltage is superimposed, the potential increases instantaneously, and accordingly, the potential of the VDD terminal of the CPU 2 also increases. . At this time, if the potential rise of the VDD terminal of the CPU 2 exceeds the absolute maximum rating (for example, 6V) of the CPU 2, the CPU 2 breaks down or develops a serious problem that the risk is high.
本実施形態の電源保護回路５０においては、図１０に示すように、電圧検出部５１でＣＰＵ２のＶＤＤ端子の電位上昇を検出すると（ステップＳ２１）、割込信号発生部５２で割込信号を発生してＣＰＵ２のＩＮＴ端子に印加し（ステップＳ２２）、ＣＰＵ２を低消費電流モードから通常モードに復帰させ（ステップＳ２３）、その後、電圧検出部５１でＣＰＵ２のＶＤＤ端子の電位下降を検出すると（ステップＳ２４）、割込信号の発生を停止して（ステップＳ２５）、ＣＰＵ２を低消費電流モードへ移行させる（ステップＳ２６）。 In the power supply protection circuit 50 of the present embodiment, as shown in FIG. 10, when the voltage detection unit 51 detects an increase in the potential of the VDD terminal of the CPU 2 (step S21), the interrupt signal generation unit 52 generates an interrupt signal. The CPU 2 is applied to the INT terminal of the CPU 2 (step S22), the CPU 2 is returned from the low current consumption mode to the normal mode (step S23), and then the voltage detection unit 51 detects the potential drop of the VDD terminal of the CPU 2 (step S23). In step S24, the generation of the interrupt signal is stopped (step S25), and the CPU 2 is shifted to the low current consumption mode (step S26).
このように、本実施形態によれば、ＣＰＵ２のＶＤＤ端子の電位上昇を検出すると、割込信号を発生してＣＰＵ２を低消費電流モードから通常モードに復帰させることができ、その大きな消費電流によってサージ電圧を抑制することができるから、ＣＰＵ２が破壊し又はそのおそれが高くなるという問題を回避できる。加えて、この実施形態では、ＣＰＵ２それ自体をダミーの負荷抵抗として利用する仕組みになっているので、部品点数を少なくできるという特有のメリットが得られる。 As described above, according to the present embodiment, when an increase in the potential of the VDD terminal of the CPU 2 is detected, an interrupt signal is generated and the CPU 2 can be returned from the low current consumption mode to the normal mode. Since the surge voltage can be suppressed, it is possible to avoid the problem that the CPU 2 is destroyed or is likely to be damaged. In addition, in this embodiment, since the CPU 2 itself is used as a dummy load resistor, a unique merit that the number of parts can be reduced is obtained.
なお、以上の実施形態では、電源保護回路をＣＰＵ２の独立した周辺回路として構成しているが、これに限定されない。例えば、以下に示すように、パワーオンリセット回路４と一緒の周辺回路としてもよい。 In the above embodiment, the power protection circuit is configured as an independent peripheral circuit of the CPU 2, but the present invention is not limited to this. For example, as shown below, a peripheral circuit together with the power-on reset circuit 4 may be used.
図１１は、パワーオンリセット回路４と一緒にした周辺回路６０の一例構成図である。この図において、周辺回路６０は、パワーオンリセット回路４と、例えば、図１の電源保護回路３０とを含む。 FIG. 11 is an example configuration diagram of the peripheral circuit 60 combined with the power-on reset circuit 4. In this figure, the peripheral circuit 60 includes a power-on reset circuit 4 and, for example, the power protection circuit 30 of FIG.
図１２は、周辺回路６０の動作波形図である。この図において、電源投入時、ＶＤＤ端子の電圧は０Ｖから所定電位（例えば、＋５Ｖ）に立ち上がり、その立ち上がり過程において、パワーオンリセット回路４でリセット信号が生成される。ＳＬ１はリセット信号生成用の閾値である。一方、サージ電圧に伴ってＶＤＤ端子の電圧が上昇すると、その電圧上昇が電源保護回路３０の電圧検出部３１で検出され、電源保護回路３０のトランジスタＱ１がオンとなり、負荷抵抗３２を通してサージ電圧が逃がされる。ＳＬ２は電圧上昇検出用の閾値である。 FIG. 12 is an operation waveform diagram of the peripheral circuit 60. In this figure, when the power is turned on, the voltage at the VDD terminal rises from 0 V to a predetermined potential (for example, +5 V), and a reset signal is generated by the power-on reset circuit 4 in the rising process. SL1 is a threshold value for generating a reset signal. On the other hand, when the voltage at the VDD terminal increases with the surge voltage, the voltage increase is detected by the voltage detection unit 31 of the power protection circuit 30, the transistor Q 1 of the power protection circuit 30 is turned on, and the surge voltage is passed through the load resistor 32. Escaped. SL2 is a threshold for voltage rise detection.
このように、パワーオンリセット回路４と一緒にした周辺回路６０とした場合であっても、上記の各実施形態と同様に、サージ電圧を抑制してＣＰＵ２の破壊を回避することができることに加え、さらに、周辺回路の数を削減して回路設計のシンプル化と回路規模の縮小化を図ることができるという特有のメリットが得られる。 As described above, even when the peripheral circuit 60 is combined with the power-on reset circuit 4, the surge voltage can be suppressed and destruction of the CPU 2 can be avoided as in the above embodiments. In addition, there is a specific advantage that the number of peripheral circuits can be reduced to simplify the circuit design and reduce the circuit scale.
＋Ｂ バッテリ電圧
Ｑ１ トランジスタ（スイッチ手段）
Ｑ２ トランジスタ（スイッチ手段）
ＶＤＤ 電源端子
１ 安定化電源回路
２ ＣＰＵ（車載用電装品）
３０ 電源保護回路
３１ 電圧検出部（制御手段）
３２ 負荷抵抗
４０ 電源保護回路
４２ 判定部
４６ 負荷抵抗
５０ 電源保護回路
５１ 電圧検出部（検出手段）
５２ 割込信号発生部（信号発生手段）
+ B Battery voltage Q1 Transistor (switch means)
Q2 transistor (switch means)
VDD power supply terminal 1 Stabilized power supply circuit 2 CPU (on-vehicle electrical equipment)
30 Power Protection Circuit 31 Voltage Detection Unit (Control Unit)
32 Load resistance 40 Power supply protection circuit 42 Judgment part 46 Load resistance 50 Power supply protection circuit 51 Voltage detection part (detection means)
52 Interrupt signal generator (signal generator)
Claims (3)
前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、
前記制御手段は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御することを特徴とする電源保護回路。 A power protection circuit inserted between a power supply terminal of a vehicle-mounted electrical component to which a battery voltage is applied via a stabilized power supply circuit and a ground,
A load resistor and a switch means connected in series between the power supply terminal and the ground; and a control means for controlling on / off of the switch means,
The power supply protection circuit according to claim 1, wherein the control means controls the switch means to be in an on state when the voltage at the power supply terminal rises above a predetermined potential.
前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、
前記制御手段は、前記車載用電装品の内部に実装された判定部を含み、
該判定部は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御する制御信号を発生することを特徴とする電源保護回路。 A power protection circuit inserted between a power supply terminal of a vehicle-mounted electrical component to which a battery voltage is applied via a stabilized power supply circuit and a ground,
A load resistor and a switch means connected in series between the power supply terminal and the ground; and a control means for controlling on / off of the switch means,
The control means includes a determination unit mounted inside the in-vehicle electrical component,
The determination unit generates a control signal for controlling the switch means to be on when the voltage of the power supply terminal rises above a predetermined potential.
前記電源端子の電圧上昇を検出する検出手段と、
前記検出手段によって前記電源端子の電圧上昇が検出されたときに前記車載用電装品を待機モードから通常モードへと復帰させる制御信号を発生する信号発生手段と
を備えたことを特徴とする電源保護回路。
A power protection circuit inserted between a power supply terminal of a vehicle-mounted electrical component to which a battery voltage is applied via a stabilized power supply circuit and a ground,
Detecting means for detecting a voltage rise at the power supply terminal;
Signal generation means for generating a control signal for returning the on-vehicle electrical component from the standby mode to the normal mode when an increase in voltage of the power supply terminal is detected by the detection means. circuit.
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