JP2013089279A - 抵抗性メモリ装置、そのレイアウト構造及びセンシング回路 - Google Patents

Abstract

【課題】本発明は、レファレンスセルのライト回路を省略できる抵抗性メモリ装置及びそのレイアウト構造を提供する。また、本発明は、メインメモリセルのライト回路を利用してレファレンスセルを書き込むことができる抵抗性メモリ装置及びそのレイアウト構造を提供する。また、本発明は、レファレンスセルのライト回路を省略した抵抗性メモリ装置のためのセンシング回路を提供する。
【解決手段】複数のワードラインに連結されるメインメモリセルアレイ、及び複数のレファレンスワードラインに接続されるレファレンスセルアレイを有する複数のメモリ領域を具備し、前記複数のメモリ領域が、隣接メモリ領域とビットラインドライバー／シンカーを共有する抵抗性メモリ装置、そのレイアウト構造及びセンシング回路を提供する。
【選択図】図３

Description

本発明は、半導体メモリ装置に関するもので、より具体的には抵抗性メモリ装置、そのレイアウト構造及びセンシング回路に関するものである。

抵抗性メモリ装置はリード動作のとき、電流形態の出力情報を生成する。抵抗性メモリ装置としては相変化メモリ装置（ＰＣＲＡＭ）、磁気メモリ装置（ＭＲＡＭ）、抵抗変化メモリ装置（ＲｅＲＡＭ）などを挙げることができ、各メモリセルの動作原理は互いに異なるが回路観点から見れば同じ形態のリード動作が可能である。

図１は一般的な抵抗性メモリ装置の一例示図である。

図１を参照すれば、抵抗性メモリ装置（１０）は、ビットライン（ＢＬ）／ソースライン（ＳＬ）とワードラインとの間に接続される複数のメモリセルを有するメモリセルアレイ（１０１）と、外部アドレスに応答してワードラインを駆動するローアドレスデコーダー（１０３）と、外部アドレスに応答して第１コラム選択部（１０７）及び第２コラム選択部（１０９）を駆動するコラムアドレスデコーダー（１０５）と、ビットラインを駆動する第１コラム選択部（１０７）と、ソースラインを駆動する第２コラム選択部（１０９）と、第１コラム選択部（１０７）により駆動されるビットラインに指定された電位を印可するビットラインドライバー／シンカー（１１１）と、第２コラム選択部（１０９）により駆動されるソースラインに指定された電位を印可するソースラインドライバー／シンカー（１１３）と、センシング回路（１１５）とを具備する。

ローアドレスデコーダー（１０３）により駆動されるワードラインによって特定メモリセルがアクティブになったとき、セルの抵抗状態によってソースラインとビットラインとの間の抵抗が論理的にハイ、またはローの値を持つようになる。

ライト動作のとき、すなわち、ライトイネーブル信号（ＷＥ）がハイレベルにイネーブルされ、リードイネーブル信号（ＲＥ）がローレベルにディスエーブルされるとき、外部で供給されたデータ（ＤＡＴＡ）により、ライト回路としてのビットラインドライバー／シンカー（１１１）及びソースラインドライバー／シンカー（１１３）が動作して選択されたビットライン及びソースラインを駆動し、その結果、選択されたセルの抵抗値がハイまたはローに変化するようになる。

リード動作中には（ＷＥ＝’Ｌ’、ＲＥ＝’Ｈ’）、書き込み回路（１１１、１１３）は非活性化状態になり、センシング回路（１１５）が活性化状態（アクティブ）になってソースラインは接地端子に連結され、ビットラインはセンシング回路（１１５）に具備された感知部（１１５１）のセンシングノード（Ｖｃ）に連結される。

センシング回路（１１５）においてクランプ電圧（ＶＣＬＡＭＰ）は、センシング動作のときにビットラインに過度な電圧が印可できないようにする。クランプ電圧（ＶＣＬＡＭＰ）によって、センシングノード（Ｖｃ）にはクランプ電圧（ＶＣＬＡＭＰ）からスイッチング素子（Ｎ１２）の閾値電圧を引いただけの電圧が印可される。

リード動作中にセルが選択されてセンシング回路（１１５）がアクティブになると、ソースラインはセンシング回路（１１５）のスイッチング素子（１１５７）を通して接地端子に接続され、これによりセンシングノード（Ｖｃ）と接地端子との間にセルを通した電流経路（Ｖｃ−第１コラム選択部−ＢＬ−力強い−ＳＬ−第２コラム選択部−接地端子）が形成され、セルの抵抗値によってそれぞれ異なる電流が流れるようになる。

例えば、セルの抵抗値が小さい場合（ＲＬｏｗ）には比較的大きい電流（ＩＨ）が流れ、セルの抵抗値が大きい場合（ＲＨｉｇｈ）には比較的小さい電流（ＩＬ）が流れる。この電流は予備出力端子（Ｐｒｅ＿ｏｕｔ）から流出される電流を形成するようになる。仮に、バイアス電圧（ＰＢＩＡＳ）を適切に印可してセンシング動作中に予備出力端子（Ｐｒｅ＿ｏｕｔ）へ流入される電流の大きさをＩＬとＩＨとの間の値で調節すると、セルの抵抗値が小さい場合（ＲＬｏｗ）には予備出力端子（Ｐｒｅ−ｏｕｔ）に流入される電流より流出される電流が大きいので予備出力端子（Ｐｒｅ−ｏｕｔ）の電圧が減少するようになり、反対に、セルの抵抗値が大きい場合（ＲＨｉｇｈ）には予備出力端子（Ｐｒｅ−ｏｕｔ）に流入される電流より流出される電流が小さいので予備出力端子（Ｐｒｅ−ｏｕｔ）の電圧が増加するようになる。

したがって、適切な時間が経った後に差動増幅器（１１５３）を利用して予備出力端子（Ｐｒｅ−ｏｕｔ）の電圧を基準電圧（ＲＥＦ）と比較すると、セルの抵抗値を判定することができる。すなわち、セルの抵抗値が小さい場合（ＲＬｏｗ）には予備出力端子（Ｐｒｅ−ｏｕｔ）の電圧が基準電圧（ＲＥＦ）より小さくなって出力データ（ＲＤ＿ｏｕｔ）はローになり、セルの抵抗値が大きい場合（ＲＨｉｇｈ）には予備出力端子（Ｐｒｅ−ｏｕｔ）の電圧が基準電圧（ＲＥＦ）より大きくなって出力データ（ＲＤ＿ｏｕｔ）はハイとなる。センシングされた出力データ（ＲＤ＿ｏｕｔ）はラッチ回路（１１５５）に保存されて必要な瞬間に外部へ出力される。

図１に図示したセンシング回路（１１５）はセルの抵抗値の差が大きい場合には問題がないが、セルの抵抗値の差が大きくない抵抗性メモリの場合にはセンシングマージンが不足する問題が発生する。センシングマージンを確保するためには２つのセル電流（ＩＬ、ＩＨ）の間の基準電流が予備出力端子（Ｐｒｅ−ｏｕｔ）に供給されるようにバイアス電圧（ＰＢＩＡＳ）を調節しなければならないが、この電流の差が小さく、セル電流の変動が激しいので外部バイアス電圧（ＰＢＩＡＳ）としてはそういう機能を正しく行うのが難しくなる。

したがって、基準電流をメモリセルアレイ内の基準セル電流から生成して予備出力端子（Ｐｒｅ−ｏｕｔ）へ供給する方式が使われており、これを図２に示す。

図２は一般的な抵抗性メモリ装置の別の例示図である。

図２を参照すれば、抵抗性メモリ装置（２０）は、ビットライン（ＢＬ）／ソースライン（ＳＬ）とワードラインとの間に接続される複数のメモリセルを有するメインメモリセルアレイ（２０１Ａ）及びレファレンスセルアレイ（２０１Ｂ）と、外部アドレスに応答してワードラインを駆動するローアドレスデコーダー（２０３）と、外部アドレスに応答して第１コラム選択部（２０７Ａ）、第１レファレンスコラム選択部（２０７Ｂ）、第２コラム選択部（２０９Ａ）及び第２レファレンスコラム選択部（２０９Ｂ）を駆動するコラムアドレスデコーダー（２０５）と、ビットラインを駆動する第１コラム選択部（２０７Ａ）と、レファレンスビットラインを駆動する第１レファレンスコラム選択部（２０７Ｂ）と、ソースラインを駆動する第２コラム選択部（２０９Ａ）と、レファレンスソースラインを駆動する第２レファレンスコラム選択部（２０９Ｂ）と、第１コラム選択部（２０７Ａ）により駆動されるビットラインへ指定された電位を印可するビットラインドライバー／シンカー（２１１）と、第２コラム選択部（２０９Ａ）により駆動されるソースラインへ指定された電位を印可するソースラインドライバー／シンカー（２１３）と、レファレンスビットラインへ指定された電位を印可する第１レファレンスドライバー（２１５）と、レファレンスソースラインへ指定された電位を印可する第２レファレンスドライバー（２１７）と、基準電圧生成回路（２２１）と、センシング回路（２１９）とを具備する。

図２の抵抗性メモリ装置（２０）は、図１の抵抗性メモリ装置（１０）とは異なり、２つのレファレンスセルコラムが追加されている。一方のレファレンスコラム（ＲＢＬ０／ＲＳＬ０）に接続されるｎ個のレファレンスセルには論理ハイレベルのデータが保存され、他方のレファレンスコラム（ＲＢＬ１／ＲＳＬ１）に接続されるｎ個のレファレンスセルには論理ローレベルのデータが保存される。

リード動作を行う前にレファレンスセルに対するライト動作が先行する。これはメインメモリセルアレイ（２０１Ａ）に対するライト動作と同じ方式であり、レファレンスコラムに接続される第１及び第２レファレンスドライバー（２１５、２１７）を用いて行われる。

リード動作中の（ＷＥ＝’Ｌ’、ＲＥ＝’Ｈ’）センシング回路（２１９）の動作は図１と似ている。ただし、図２ではリード動作中に２つのレファレンスセルが基準電圧生成回路（２２１）に連結され、基準電圧生成回路（２２１）においてセンシング回路（２１９）のセンシング電流生成のためのバイアス電圧（ＰＢＩＡＳ）を感知部（２１９１）に供給する一方、比較部（２１９３）に基準電圧（ＲＥＦ）を供給するようになる。

図面符号２１９７は、選択されたセルのソースラインを接地端子へシンクさせるスイッチング素子であり、２１９５は、比較部（２１９３）の出力信号を保存するラッチ回路である。

より具体的には、リード動作中に１つのワードラインがアクティブにされ、第１及び第２レファレンスコラム選択部（２０７Ｂ、２０９Ｂ）がアクティブになると、２つのレファレンスセルすなわち、ハイデータ及びローデータが保存されているセルのレファレンスソースラインはシンク部（２２１３）により接地端子へ連結され、レファレンスビットラインは基準電圧生成部（２２１１）のスイッチング素子（Ｎ２３、Ｎ２４）を経てセンシングノード（Ｖｃ）に連結される。センシングノード（Ｖｃ）で２つのレファレンスビットラインは互いに短絡されている。センシングノード（Ｖｃ）の電圧はクランプ電圧（ＶＣＬＡＭＰ）からスイッチング素子（Ｎ２１またはＮ２２）の閾値電圧を引いた程度になる。

このとき、センシングノード（Ｖｃ）と接地端子との間に２つのレファレンスセルを通し電流経路が形成される。したがって、スイッチング素子（Ｎ２３）を通してＩＨが流れ、スイッチング素子（Ｎ２４）を通してＩＬが流れるようになる。この電流はセンシングノード（Ｖｃ）から流出される電流で、正常状態ではスイッチング素子（Ｎ２１）及びスイッチング素子（Ｎ２２）から流入される電流と同じになる。すなわち、ＩＮ２１＋ＩＮ２２＝ＩＮ２３＋ＩＮ２４＝ＩＨ＋ＩＬである。

ところが、スイッチング素子（Ｎ２１）とスイッチング素子（Ｎ２２）とのゲート電圧はクランプ電圧（ＶＣＬＡＭＰ）が共通に印可され、ソース電圧もセンシングノード（Ｖｃ）へ共通に接続されるので、スイッチング素子（Ｎ２１）とスイッチング素子（Ｎ２２）とが飽和領域で動作する場合、２つの電流ＩＮ２１とＩＮ２２とが同じになる。すなわち、ＩＮ２１＝ＩＮ２２＝（１／２）＊（ＩＨｉｇｈ＋ＩＬｏｗ）の関係が成立する。また、正常状態でスイッチング素子（Ｎ２１）の電流は、スイッチング素子（Ｐ２１）の電流と同じであり、スイッチング素子Ｐ２１−Ｐ２２、スイッチング素子Ｐ２１−Ｐ２３の電流ミラーリングによりスイッチング素子（Ｐ２２）及びスイッチング素子（Ｐ２３）の電流にコピーされる。すなわち、ＩＰ２１＝ＩＰ２２＝ＩＰ２３＝（１／２）＊（ＩＨ＋ＩＬ）である。

ここで分かるように、基準電圧生成回路（２２１）は２つのレファレンスセル電流の中間値に該当する基準電流、すなわち（１／２）＊（ＩＨ＋ＩＬ）を生成し、センシング回路（２１９）のスイッチング素子（Ｐ２３）を通して予備出力端子（Ｐｒｅ−ｏｕｔ）へ供給する機能を行う。

このように、基準電圧生成回路（２２１）は２つのレファレンスセル電流の間の基準電流、それもセンシングマージンを一番大きくすることができる中間電流をセンシング回路（２１９）に安定的に供給することによって、セルの抵抗比が小さい抵抗性メモリのセンシングマージンを極大化できる。

一方、基準電圧生成回路（２２１）は基準電圧（ＲＥＦ）も供給する。既に説明した通り、スイッチング素子（Ｎ２２）の電流がＩＮ２２＝（１／２）＊（ＩＨ＋ＩＬ）であり、スイッチング素子（Ｐ２２）の電流も同じくＩＰ２２＝（１／２）＊（ＩＨ＋ＩＬ）であるので、定常状態の基準電圧（ＲＥＦ）の値は１／２＊ＶＤＤ程度の値を持つようになるので安定的な基準電圧（ＲＥＦ）を得ることができる。

図２に図示した抵抗性メモリ装置（２０）はセンシングマージンを十分に確保することができる。ただし、レファレンスセルにデータを書き込むための別の回路、すなわち、第１及び第２レファレンスコラム選択部（２０７Ｂ、２０９Ｂ）と第１及び第２レファレンスドライバー（２１５、２１７）とが必要であり、これによって別のレファレンスセルのライト動作を定義しなければならない面倒がある。これはレファレンスセルを別のコラムを追加して製作したことから発生した問題である。

米国特許第６７９５３３６号明細書 特開２００５−５３６８２０号公報

本発明は、レファレンスセルのライト回路を省略できる抵抗性メモリ装置及びそのレイアウト構造を提供することにその技術的な課題がある。

本発明の別の技術的な課題は、メインメモリセルのライト回路を利用してレファレンスセルを書き込むことができる抵抗性メモリ装置及びそのレイアウト構造を提供することにある。

本発明の他の別の技術的な課題は、レファレンスセルのライト回路を省略した抵抗性メモリ装置のためのセンシング回路を提供することにある。

前述した技術的な課題を達成するための本発明の一実施形態に係る抵抗性メモリ装置は、複数のワードラインに連結されるメインメモリセルアレイ及び複数のレファレンスワードラインに接続されるレファレンスセルアレイを有する複数のメモリ領域を具備し、前記複数のメモリ領域が、隣接メモリ領域とビットラインドライバー／シンカーを共有する。

また、本発明の一実施形態に係る抵抗性メモリ装置は、複数の第１ソースライン／ビットラインと複数の第１ワードラインとの間に接続される第１メインメモリセルアレイ及び前記複数の第１ソースライン／ビットラインと複数の第１レファレンスワードラインとの間に接続される第１レファレンスセルアレイを有する第１メモリ領域と、複数の第２ソースライン／ビットラインと複数の第２ワードラインとの間に接続される第２メインメモリセルアレイ及び前記複数の第２ソースライン／ビットラインと複数の第２レファレンスワードラインとの間に接続される第２レファレンスセルアレイを有する第２メモリ領域と、外部アドレスに応答してワードラインまたはレファレンスワードラインを駆動するローアドレスデコーダー部と、外部アドレスに応答してビットライン及びソースラインを駆動するようにするコラムアドレスデコーダーと、前記第１メモリ領域と前記第２メモリ領域とに共通に接続されて前記コラムアドレスデコーダーにより駆動されたビットラインに指定された電位を印可するビットラインドライバー／シンカーとを具備する。

また、本発明の一実施形態に係る抵抗性メモリ装置のためのセンシング回路は、メインメモリセルアレイ及び複数のレファレンスワードラインに接続されるように形成されるレファレンスセルアレイを有する複数のメモリ領域と、隣接するメモリ領域の間に共有されるビットラインドライバー／シンカーとを共有する抵抗性メモリ装置のためのセンシング回路であって、リードイネーブル信号に応答して、選択されたメモリ領域と前記ビットラインドライバー／シンカーを共有する隣接メモリ領域のレファレンスセルに接続されたソースラインを接地端子へ連結する第１シンク部と、リードイネーブル信号に応答して選択されたメモリ領域のメインメモリセルに接続されたソースラインを接地端子へ連結する第２シンク部と、前記隣接メモリ領域のレファレンスセルに連結されたビットライン及び前記選択されたメモリ領域のメインメモリセルに連結されたビットラインに接続されて、前記選択されたメモリ領域のメインメモリセルのデータをセンシングして予備出力端子へ出力する感知部と、基準電圧と前記予備出力端子の電圧とを比較してリードデータを出力する比較部とを具備する。

また、本発明の一実施形態に係る抵抗性メモリ装置のレイアウト構造は、複数のメモリ領域と、隣接する前記メモリ領域の間に配置されるビットラインドライバー／シンカーとを具備し、前記複数のメモリ領域の各々が、複数のビットライン／ソースラインと、前記ビットライン／ソースラインと垂直になるように配列される複数のワードラインと、前記ビットライン／ソースラインと垂直になるように配列される複数のレファレンスワードラインと、前記複数のビットライン／ソースラインと前記複数のワードラインとの間に接続されるメインメモリセルアレイと、前記複数のビットライン／ソースラインと前記複数のレファレンスワードラインとの間に接続されるレファレンスセルアレイとを具備する。

本発明では、各メモリ領域にレファレンスワードラインに接続されるレファレンスメモリセルアレイを配置して、隣接するメモリ領域がビットラインドライバー／シンカーを共有するようにする。

したがって、レファレンスセルに対するライト／リード回路を別に構成する必要がないのでメモリ装置の構成を単純化することができ、また、レファレンス動作を定義する必要がない。

また、レファレンスセルに流れる電流からメインメモリセルの電流量を正確に感知し、これを基準電圧と比較してリード動作を行うことで、抵抗の差が大きくない抵抗性メモリ装置でのセンシングマージンを十分に確保することができる。

一般的な抵抗性メモリ装置の一例示図である。 一般的な抵抗性メモリ装置の別の例示図である。 本発明の一実施形態に係る抵抗性メモリ装置の構成図である。 本発明の一実施形態に係る抵抗性メモリ装置のためのセンシング回路の構成図である。 図４に図示したセンシング回路の構成図である。 図５に図示したローディング部の構成図である。 図６に図示したローディング部の簡略な回路図である。

以下、添付された図面を参照して本発明の実施形態をより具体的に説明する。

図３は本発明の一実施形態に係る抵抗性メモリ装置の構成図である。

図３に図示したように、本発明の一実施形態に係る抵抗性メモリ装置（３０）は、複数の第１ソースライン／ビットラインと複数の第１ワードラインとの間に接続されるメインメモリセルアレイ（３１１）及び前記複数の第１ソースライン／ビットラインと複数のレファレンスワードラインとの間に接続されるレファレンスセルアレイ（３１３）を有する第１メモリ領域（３１０）と、複数の第２ソースライン／ビットラインと複数の第２ワードラインとの間に接続されるメインメモリセルアレイ（３２１）及び前記複数の第２ソースライン／ビットラインと複数のレファレンスワードラインとの間に接続されるレファレンスセルアレイ（３２３）を有する第２メモリ領域（３２０）と、外部アドレスに応答してワードラインまたはレファレンスワードラインを駆動するローアドレスデコーダー部（３３０）と、外部アドレスに応答してビットライン及びソースラインを駆動するようにするコラムアドレスデコーダー（３４０）と、第１メモリ領域（３１０）及び第２メモリ領域（３２０）に共通に接続されてコラムアドレスデコーダー（３４０）により駆動されるビットラインに指定された電位を印可するビットラインドライバー／シンカー（３５０）とを具備する。

第１メモリ領域（３１０）及び第２メモリ領域（３２０）は、類似する構造を有し、望ましくはビットラインドライバー／シンカー（３５０）を中心に対称構造を有することができる。

より具体的には、第１及び第２メモリ領域（３１０、３２０）は、各々複数のビットライン（ＢＬ）／ソースライン（ＳＬ）と複数のワードラインとの間に接続される複数のメモリセルを有するメインメモリセルアレイ（３１１、３２１）と、前記複数のビットライン／ソースラインと複数のレファレンスワードライン（ＲＷＬＨ、ＲＷＬＬ）との間に接続されるレファレンスセルアレイ（３１３、３２３）と、コラムアドレスデコーダー（３４０）の出力信号に応答してビットラインを駆動する第１コラム選択部（３１５、３２５）と、コラムアドレスデコーダー（２４０）の出力信号に応答してソースラインを駆動する第２コラム選択部（３１７、３２７）と、第２コラム選択部（３１７、３２７）により駆動されるソースラインに指定された電位を印可するソースラインドライバー／シンカー（３１９、３２９）とを具備する。

また、ローアドレスデコーダー部（３３０）は、第１メモリ領域（３１０）のワードラインを駆動するための第１ローアドレスデコーダー（３３１）と、第２メモリ領域（３２０）のワードラインを駆動するための第２ローアドレスデコーダー（３３３）とを具備することができる。

このような抵抗性メモリ装置（３０）は、レファレンスセルアレイ（３１３、３２３）がローの方向で形成されている。すなわち、複数個、望ましくは一対のレファレンスワードライン（ＲＷＬＨ、ＲＷＬＬ）に接続された複数のレファレンスセルを有し、いずれか１つのレファレンスワードライン（ＲＷＬＨ）に接続されたレファレンスセルには論理ハイのデータが保存され、異なる１つのレファレンスワードライン（ＲＷＬＬ）に接続されたレファレンスセルには論理ローのデータが保存される。リード動作が行われる前にレファレンスセルアレイ（３１３、３２３）の各々のセルに更に設定されているデータが書き込まれなければならないことはもちろんである。

また、一対のメモリ領域（３１０、３２０）がビットラインドライバー／シンカー（３５０）を共有するように配置することによって面積の効率性を増大させることができる。

図３に図示した抵抗性メモリ装置（３０）を参照してレファレンスセルに対するライト動作を説明する。

ライト命令が印可されることによって、ライトイネーブル信号（ＷＥ）がハイレベルにイネーブルされ、リードイネーブル信号（ＲＥ）がローレベルにディスエーブルされる。ローアドレスデコーダー（３３１、３３３）によって１つのレファレンスワードラインがアクティブにされ、コラムアドレスデコーダー（３４０）と第１及び第２コラム選択部（３１５−３１７、３２５−３２７）とによってアクティブにされた複数のセルのうち、１つのレファレンスセルのビットライン及びソースラインが各々ビットラインドライバー／シンカー（３５０）及びソースラインドライバー／シンカー（３１９、３２９）によって駆動されてレファレンスセルに臨界電流が流れる。

すなわち、レファレンスセルに対するライト動作がメインメモリセルに対するライト動作と同じ方式でなされることが分かる。換言すれば、ローアドレスデコーダー（３３１、３３３）でメインワードラインの代わりにレファレンスワードラインをアクティブにさせることによって、メインメモリセルに対するライト動作と同じ方式でレファレンスデータを記録することができる。

したがって、レファレンスセルに対してライト動作をするためのレファレンスドライバー、レファレンスコラム選択部などのような構成を省略することができ、レファレンスセルに対するライト動作のための別の動作を定義する必要がない。したがって、抵抗性メモリ装置（３０）の構成を単純化することができる。

続いて、図３に図示した抵抗性メモリ装置（３０）に対するリード動作を説明する。

図４は、本発明の一実施形態に係る抵抗性メモリ装置のためのセンシング回路の構成図であり、図５は、図４に図示したセンシング回路の構成図である。

図４を参照すれば、センシング回路（４０）は、第２コラム選択部（３１７）により選択されたソースラインを接地端子へ連結するための第１シンク部（４１０）と、第２コラム選択部（３２７）により選択されたソースラインを接地端子へ連結するための第２シンク部（４２０）と、第１コラム選択部（３１５）により選択されたビットラインの電位と第１コラム選択部（３２５）により選択されたビットラインの電位からセンシング電圧を出力する感知部（４３０）と、感知部（４３０）の出力電圧と基準電圧（ＲＥＦ）とを比較してリードデータ（ＲＤ＿ＯＵＴ）を出力する比較部（４４０）とを具備する。

図５に示したように、第１及び第２シンク部（４１０、４２０）は、リードイネーブル信号（ＲＥ）により駆動され、第２コラム選択部（３１７、３２７）により選択されたソースラインを接地端子へ連結するためのスイッチング素子を有するように構成できる。

また、感知部（４３０）は、第１メモリ領域（３１０）の選択されたビットラインと第２メモリ領域（３２０）の選択されたビットラインとへ電流を供給するローディング部（４３０１）と、第１及び第２メモリ領域（３１０、３２０）の選択されたビットラインに過度な電流が供給されないようにするクランピング部（４３０３）と、リード動作のときローディング部（４３０１）の出力電流を第１及び第２メモリ領域（３１０、３２０）の選択されたビットラインへ提供するスイッチング部（４３０５）とを具備する。

一方、比較部（４４０）は、ローディング部の予備出力端子（Ｐｒｅ＿ｏｕｔ）に印可される電圧と基準電圧（ＲＥＦ）とを比較してリードデータ（ＲＤ＿ＯＵＴ）を出力する比較回路（４４１）と、リードデータ（ＲＤ＿０ＵＴ）を臨時保存するラッチ回路（４４３）とを具備する。

図３及び図５を参照して本発明に係る抵抗性メモリ装置のリード動作をより具体的に説明する。

リード動作（ＷＥ＝’Ｌ’、ＲＥ＝’Ｈ’）のときには、メインメモリセルに保存されたデータの判定のための基準電流を提供するために、ビットラインドライバー／シンカー（３５０）を共有する一対のメモリ領域（３１０、３２０）のうち、選択されなかったメモリ領域のレファレンスワードライン（ＲＷＬＨ、ＲＷＬＬ）がアクティブになる。

例えば、第２メモリ領域（３２０）のメインメモリセルアレイ（３２１）に対するリード動作が必要な場合、基準電流を提供するために第１メモリ領域（３１０）のレファレンスワードライン（ＲＷＬＨ、ＲＷＬＬ）が論理ハイレベルにアクティブにされる。その後、コラムアドレスデコーダー（３４０）と第１及び第２コラム選択部（３１５、３１７、３２５、３２７）とによって第１及び第２メモリ領域（３１０、３２０）の各々でコラムがひとつずつ選択されて、選択されたコラムのソースラインは第１及び第２シンク部（４１０、４２０）を通して接地端子へ連結される。

また、選択されたコラムのビットラインは感知部（４３０）の第１感知端子（ＳＡ＿ｕｐｐｅｒ）及び第２感知端子（ＳＡ＿Ｌｏｗｅｒ）へ連結される。このとき、クランピング部（４３０３）へ供給されるクランプ電圧（ＶＣＬＡＭＰ）によって選択されたビットラインの電圧は一定の値でクランピングされる。

このとき、第１メモリ領域（３１０）の選択されたビットラインと接地端子との間には一対のレファレンスセルを通した経路が形成されてＩＨ＋ＩＬの電流が流れ、第２メモリ領域（３２０）の選択されたビットラインと接地端子との間にはメインメモリセルを通した経路が形成されてメインメモリセルに保存されているデータによってＩＨまたはＩＬの電流が流れる。

第１及び第２メモリ領域（３１０、３２０）の選択されたビットラインで各々流出される電流は、スイッチング部（４３０５）のスイッチング素子（Ｎ４１、Ｍ４２）を通してローディング部（４３０１）から供給される。

図６は、図５に図示したローディング部の構成図である。

図６に示したように、ローディング部（４３０１）は、電源電圧端子及び第１メモリ領域（３１０）の選択されたビットラインの間に接続されて第２選択信号（Ｌｏｗｅｒ）に応答して第１メモリ領域（３１０）の選択されたビットラインに流出される電流を供給する第１電流生成部（４３１０）と、電源電圧端子及び第２メモリ領域（３２０）の選択されたビットラインの間に接続されて第１選択信号（Ｕｐｐｅｒ）に応答して選択されたビットラインに流出される電流を供給する第２電流生成部（４３２０）と、リードイネーブル信号（ＲＥ）によって駆動されて第１電流生成部（４３１０）と第２電流生成部（４３２０）との間に接続されるスイッチング部（４３３０）と、第１電流生成部（４３１０）の出力電圧または第２電流生成部（４３２０）の出力電圧を予備出力端子（Ｐｒｅ＿ｏｕｔ）に提供する出力部（４３４０）とを具備する。

図６を参照して、第１感知端子（ＳＡ＿Ｕｐｐｅｒ）を通した流出電流がＩＨ＋ＩＬであり、第２感知端子（ＳＡ＿Ｌｏｗｅｒ）を通した流出電流がＩＨまたはＩＬであるときの動作を説明する。

読み出そうとするメインメモリセルが第２メモリ領域（３２０）にあるので、チップ（不図示）内部の制御回路で発生する制御信号、すなわち、第１選択信号（Ｕｐｐｅｒ）及び第２選択信号（Ｌｏｗｅｒ）の論理値は各々論理ローレベル及びハイレベルで入力されると仮定する。また、リードモードであるのでリードイネーブル信号（ＲＥ）は論理ハイレベルでイネーブルされる。

このような状態で、図６に含まれた各素子のオン／オフ状態は次の通りである。すなわち、Ｐ５５はオフ、Ｎ５１及びＮ５２はオンになってＰ５１及びＰ５２のゲートが互いに連結され、同時にドレーンまで連結される。一方、Ｐ５６はオンになってＰ５４のゲートに電源電圧が印可されるのでＰ５４はオフになる。そして、Ｎ５３及びＮ５４がオフで、Ｎ５７がオンになってＰ５３のゲートがＰ５２及びＰ５１のゲートと連結される。仮に、Ｐ５１、Ｐ５２、Ｐ５３及びＰ５４の大きさが同じだとすれば、Ｐ５１、Ｐ５２とＰ５３は２：１の電流複写機の機能をするようになる。なぜなら、これらの素子をすべて電流飽和領域で使用すると仮定すると、これらの素子のソースは電源電圧で同一であり、ゲートも１つの端子で連結されているので電流の比率は素子の大きさの比率と同じになるためである。

そして、Ｎ５５がオフ、Ｎ５６がオンになって予備出力端子（Ｐｒｅ＿ｏｕｔ）に第２感知端子（ＳＡ＿Ｌｏｗｅｒ）が連結される。すなわち、リード動作のために選択された第２メモリ領域（３２０）のビットラインが予備出力端子（Ｐｒｅ＿ｏｕｔ）に連結されて、ビットラインのセル電流と第２電流生成部（４３２０）の電流が比較され、その結果、出力電圧が決定されるようになる。

図７は、図６に図示したローディング部の簡略な回路図である。

図７は既に説明した図６において、オフされた素子を除去して、オンになった素子の抵抗を無視して短絡された線で表したものである。図７を参照すれば、第１感知端子（ＳＡ＿Ｕｐｐｅｒ）へ流出される電流をＰ５１、Ｐ５２のダイオードから供給しており、Ｐ５１、Ｐ５２のゲート電圧をＰ５３へ伝達して、Ｐ５３を通してＰ５１、Ｐ５２とＰ５３の大きさの比率である２：１の電流複写が起きる。すなわち、Ｐ５３を通してＰ５１、Ｐ５２に流れる電流ＩＨ＋ＩＬの半分である（１／２）＊（ＩＨ＋ＩＬ）が予備出力端子（Ｐｒｅ＿ｏｕｔ）へ供給される。一方、第２感知端子（ＳＡ＿Ｌｏｗｅｒ）側で読もうとするセルデータによってＩＨまたはＩＬの電流が流出するようになる。

仮に、セルデータが抵抗が大きい状態であるために第２感知端子（ＳＡ＿Ｌｏｗｅｒ）の側にＩＨが流出される場合、流出される電流ＩＨよりＰ５３によって供給される電流（１／２）＊（ＩＨ＋ＩＬ）がより大きくなって、予備出力端子（Ｐｒｅ＿ｏｕｔ）の電圧が順次に上昇するようになる。したがって、この場合、予備出力端子（Ｐｒｅ＿ｏｕｔ）の電圧を基準電圧（ＲＥＦ）と比較する比較部（４４０）の出力（ＲＤ＿ＯＵＴ）は論理ハイレベルになって外部からハイデータが読まれるようになる。

反対に、セルデータが抵抗が小さい状態であるために第２感知端子（ＳＡ＿Ｌｏｗｅｒ）の側にＩＬが流出される場合、流出される電流ＩＬよりＰ５３により供給される電流（１／２）＊（ＩＨｉｇｈ＋ＩＬｏｗ）がより小さくなって、予備出力端子（Ｐｒｅ＿ｏｕｔ）の電圧が順次に下降するようになる。したがって、この場合、予備出力端子（Ｐｒｅ＿ｏｕｔ）の電圧を基準電圧（ＲＥＦ）と比較する比較部（４４０）の出力（ＲＤ＿ＯＵＴ）はローになって外部からローデータが読まれるようになる。

以上で説明した通り、本発明ではレファレンスセルを具現するにあたって、一対のワードラインを利用する。そして、レファレンスセルのソースライン及びビットラインはメインメモリセルのソースライン及びビットラインも共有するようにする。したがって、レファレンスセルのためのライト回路やリード回路を別途に具備する必要がなく、抵抗性メモリ装置の構成を単純化することができ、レファレンスセルに対するライト動作やリード動作を定義する必要がない。

なお、図３ではレファレンスワードラインがメインメモリセルのワードラインの最下端に配置されることについて説明したが、これに限定されるのではない。すなわち、レファレンスワードラインはメインメモリセルの最上端やメインメモリセルの中間に配置することも可能である。

また、図６に図示したローディング部（４３０１）において、スイッチング部（４３３０）をＮＭＯＳトランジスターによって図示したが、伝送ゲートを利用して構成することによってスイッチング特性を向上させることも可能である。

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということを理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。

３０ 抵抗性メモリ装置
３１０ 第１メモリ領域
３２０ 第２メモリ領域
３３０ ローアドレスデコーダー部
３４０ コラムアドレスデコーダー
３５０ ビットラインドライバー／シンカー
４０ センシング回路
４１０ 第１シンク部
４２０ 第２シンク部
４３０ 感知部
４４０ 比較部

Claims (16)

1. 複数のワードラインに連結されるメインメモリセルアレイ及び複数のレファレンスワードラインに接続されるレファレンスセルアレイを有する複数のメモリ領域を具備し、
   前記複数のメモリ領域が、隣接メモリ領域とビットラインドライバー／シンカーを共有する抵抗性メモリ装置。
2. 前記メインメモリセルアレイが、前記レファレンスセルアレイとビットライン及びソースラインを共有することを特徴とする、請求項１に記載の抵抗性メモリ装置。
3. 前記複数のレファレンスワードラインが、
   論理ハイレベルのデータが保存されるレファレンスメモリセルが接続される第１レファレンスワードラインと、
   論理ローレベルのデータが保存されるレファレンスメモリセルが接続される第２レファレンスワードラインとを有することを特徴とする、請求項１または請求項２に記載の抵抗性メモリ装置。
4. 複数の第１ソースライン／ビットラインと複数の第１ワードラインとの間に接続される第１メインメモリセルアレイ及び前記複数の第１ソースライン／ビットラインと複数の第１レファレンスワードラインとの間に接続される第１レファレンスセルアレイを有する第１メモリ領域と、
   複数の第２ソースライン／ビットラインと複数の第２ワードラインとの間に接続される第２メインメモリセルアレイ及び前記複数の第２ソースライン／ビットラインと複数の第２レファレンスワードラインとの間に接続される第２レファレンスセルアレイを有する第２メモリ領域と、
   外部アドレスに応答してワードラインまたはレファレンスワードラインを駆動するローアドレスデコーダー部と、
   外部アドレスに応答してビットライン及びソースラインを駆動するコラムアドレスデコーダーと、
   前記第１メモリ領域と前記第２メモリ領域とに共通に接続されて前記コラムアドレスデコーダーにより駆動されたビットラインに指定された電位を印可するビットラインドライバー／シンカーとを具備する抵抗性メモリ装置。
5. 前記第１メモリ領域が、
   前記コラムアドレスデコーダーの出力信号に応答して前記第１ビットラインを駆動する第１コラム選択部と、
   前記コラムアドレスデコーダーの出力信号に応答して前記第１ソースラインを駆動する第２コラム選択部と、
   前記第２コラム選択部により駆動されたソースラインに指定された電位を印可するソースラインドライバー／シンカーとを具備することを特徴とする、請求項４に記載の抵抗性メモリ装置。
6. 前記第２メモリ領域が、
   前記コラムアドレスデコーダーの出力信号に応答して前記第２ビットラインを駆動する第１コラム選択部と、
   前記コラムアドレスデコーダーの出力信号に応答して前記第２ソースラインを駆動する第２コラム選択部と、
   前記第２コラム選択部により駆動されたソースラインに指定された電位を印可するソースラインドライバー／シンカーとを具備することを特徴とする、請求項４または請求項５に記載の抵抗性メモリ装置。
7. 前記複数の第１レファレンスワードライン及び前記複数の第２レファレンスワードラインが、各々一対のレファレンスワードラインを有することを特徴とする、請求項４から請求項６のいずれかに記載の抵抗性メモリ装置。
8. いずれか一方のレファレンスワードラインに接続されたレファレンスメモリセルには論理ハイレベルのデータが保存され、他方のレファレンスワードラインに接続されたレファレンスメモリセルには論理ローレベルのデータが保存されることを特徴とする、請求項７に記載の抵抗性メモリ装置。
9. メインメモリセルアレイ及び複数のレファレンスワードラインに接続されるように形成されるレファレンスセルアレイを含む複数のメモリ領域と、隣接するメモリ領域の間に共有されるビットラインドライバー／シンカーとを共有する抵抗性メモリ装置のためのセンシング回路であって、
   リードイネーブル信号に応答して、選択されたメモリ領域と前記ビットラインドライバー／シンカーを共有する隣接メモリ領域のレファレンスセルに接続されたソースラインを接地端子へ連結する第１シンク部と、
   リードイネーブル信号に応答して選択されたメモリ領域のメインメモリセルに接続されたソースラインを接地端子へ連結する第２シンク部と、
   前記隣接メモリ領域のレファレンスセルに連結されたビットライン及び前記選択されたメモリ領域のメインメモリセルに連結されたビットラインに接続されて、前記選択されたメモリ領域のメインメモリセルのデータをセンシングして予備出力端子へ出力する感知部と、
   基準電圧と前記予備出力端子の電圧とを比較してリードデータを出力する比較部とを具備する抵抗性メモリ装置のためのセンシング回路。
10. 前記感知部が、
    前記隣接メモリ領域のレファレンスセルに連結されたビットライン及び前記選択されたメモリ領域のメインメモリセルに連結されたビットラインへ電流を供給するローディング部と、
    前記リードイネーブル信号に応答して前記ローディング部の出力電流を前記選択されたメモリ領域のビットライン及び前記隣接メモリ領域のビットラインへ提供するスイッチング部とを具備することを特徴とする、請求項９に記載の抵抗性メモリ装置のためのセンシング回路。
11. 前記ローディング部が、
    電源電圧端子及び前記隣接メモリ領域のビットラインの間に接続され、第２選択信号によって駆動されて前記隣接メモリ領域のビットラインに流出される電流を供給する第１電流生成部と、
    電源電圧端子及び前記選択されたメモリ領域のビットラインの間に接続され、第１選択信号によって駆動されて前記選択されたメモリ領域のビットラインに流出された電流を供給する第２電流生成部と、
    前記リードイネーブル信号によって駆動されて前記第１電流生成部と前記第２電流生成部との間に接続されるスイッチング部と、
    前記第１電流生成部の出力電圧または前記第２電流生成部の出力電圧を前記予備出力端子へ提供する出力部とを具備することを特徴とする、請求項１０に記載の抵抗性メモリ装置のためのセンシング回路。
12. 複数のメモリ領域と、
    隣接する前記メモリ領域の間に配置されるビットラインドライバー／シンカーとを具備し、
    前記複数のメモリ領域の各々が、
    複数のビットライン／ソースラインと、
    前記ビットライン／ソースラインと垂直になるように配列される複数のワードラインと、
    前記ビットライン／ソースラインと垂直になるように配列される複数のレファレンスワードラインと、
    前記複数のビットライン／ソースラインと前記複数のワードラインとの間に接続されるメインメモリセルアレイと、
    前記複数のビットライン／ソースラインと前記複数のレファレンスワードラインとの間に接続されるレファレンスセルアレイとを具備する抵抗性メモリ装置のレイアウト構造。
13. 前記複数のレファレンスワードラインが、前記複数のワードラインの最上端に配列されることを特徴とする、請求項１２に記載の抵抗性メモリ装置のレイアウト構造。
14. 前記複数のレファレンスワードラインが、前記複数のワードラインの最下端に配列されることを特徴とする、請求項１２に記載の抵抗性メモリ装置のレイアウト構造。
15. 前記複数のレファレンスワードラインが、前記複数のワードラインの中央部分に配列されることを特徴とする、請求項１２に記載の抵抗性メモリ装置のレイアウト構造。
16. 前記複数のメモリ領域の各々が、前記ビットラインドライバー／シンカーを中心に対称構造を有することを特徴とする、請求項１２から請求項１５のいずれかに記載の抵抗性メモリ装置のレイアウト構造。

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