JP3420098B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に容量絶縁膜に酸化タンタル膜を用いた
ＤＲＡＭ（Dynamic Random Access Memory）等の製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a DRAM (Dynamic Random Access Memory) using a tantalum oxide film as a capacitive insulating film.
【０００２】[0002]
【従来の技術】ＤＲＡＭは、トランジスタおよび容量部
からなる微小メモリ素子を、複数備えた半導体記憶装置
である。ＤＲＡＭの記憶容量の拡大に伴い、メモリ素子
のサイズはますます小さくなり、容量部も一層小さくな
っている。このような容量部の微細化により、蓄えられ
る電荷の量も小さくなりつつある。しかし、容量部は、
記憶装置として機能させるために一定以上の電荷を蓄え
る必要があり、微細化に伴う容量不足を解消する必要性
が生じている。そこで、従来よりこのような問題点を解
決すべく、容量絶縁膜に高誘電体材料を用いることが行
われている。高誘電体材料としては、いくつかの材料が
検討されているが、その中でも特に酸化タンタル膜は有
望視され広く研究されている。2. Description of the Related Art A DRAM is a semiconductor memory device having a plurality of minute memory elements each including a transistor and a capacitor. With the expansion of the storage capacity of DRAMs, the size of memory elements is becoming smaller and smaller, and the capacity section is also becoming smaller. Due to such miniaturization of the capacitance portion, the amount of stored electric charge is becoming smaller. However, the capacity part is
In order to function as a memory device, it is necessary to store a certain amount of electric charge or more, and it is necessary to eliminate the capacity shortage due to miniaturization. Therefore, conventionally, in order to solve such a problem, a high dielectric material is used for the capacitor insulating film. Several materials have been studied as the high dielectric material, and among them, the tantalum oxide film is particularly promising and has been widely studied.
【０００３】ここで、従来のタンタル酸化膜の形成方法
について図を参照して説明する。一般的に酸化タンタル
膜は、有機タンタルを用いたＣＶＤ法によって作られ
る。Here, a conventional method for forming a tantalum oxide film will be described with reference to the drawings. Generally, a tantalum oxide film is formed by a CVD method using organic tantalum.
【０００４】図５，６は、従来の酸化タンタル膜を用い
た容量部の形成方法を示す断面図である。これらの図に
おいて（ａ）〜（ｇ）は、製造工程を順次示したもので
ある。まず図５（ａ）に示すように、Ｓｉ基板１上に、
コンタクトホールを有する酸化シリコン膜２を形成して
から、その上にリンをドープしたポリシリコン膜を形成
する。そして、このポリシリコン膜をエッチングするこ
とにより、スタック型の下部電極３を形成する。5 and 6 are cross-sectional views showing a conventional method of forming a capacitor portion using a tantalum oxide film. In these figures, (a) to (g) sequentially show the manufacturing process. First, as shown in FIG. 5A, on the Si substrate 1,
After forming the silicon oxide film 2 having the contact holes, a phosphorus-doped polysilicon film is formed thereon. Then, this polysilicon film is etched to form the stack type lower electrode 3.
【０００５】次いで図５（ｂ）に示すように、基板全体
を、ＲＴＮ（ラピッド・サーマル・ナイトライゼーショ
ン）法により、１０００℃で６０秒間の処理を施して下
部電極３の表面を窒化させる。この処理を行うことで、
下部電極３の表面には窒化シリコン膜４が形成される。
このときに形成される窒化シリコン膜４の膜厚は、約２
ｎｍである。Next, as shown in FIG. 5B, the entire substrate is subjected to a treatment at 1000 ° C. for 60 seconds by the RTN (rapid thermal nitridation) method to nitride the surface of the lower electrode 3. By performing this process,
A silicon nitride film 4 is formed on the surface of the lower electrode 3.
The thickness of the silicon nitride film 4 formed at this time is about 2
nm.
【０００６】次いで図５（ｃ）に示すように、ＬＰ−Ｃ
ＶＤ（Low Pressure - Chemical Vapor Deposition）法
により、基板の表面に酸化タンタル膜５を形成する。こ
の酸化タンタル膜５の膜厚は１０ｎｍである。このとき
の成膜条件は、成膜温度が４５０℃、圧力が１Ｔｏｒｒ
である。また、ソースガスの流量は、タンタルソースで
あるペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5 ）が
０．２ｍｌ／分、酸素（Ｏ2 ）が２ＳＬＭである。この
ときに形成される酸化タンタル膜５は、その結晶構造が
アモルファス状態にあり、またその膜中には炭素や水の
不純物が含まれている。Next, as shown in FIG. 5 (c), LP-C
The tantalum oxide film 5 is formed on the surface of the substrate by the VD (Low Pressure-Chemical Vapor Deposition) method. The thickness of this tantalum oxide film 5 is 10 nm. At this time, the film forming conditions are a film forming temperature of 450 ° C. and a pressure of 1 Torr.
Is. The flow rate of the source gas is 0.2 ml / min for pentaethoxytantalum (Ta (OC 2 H 5 ) 5 ) which is a tantalum source, and 2 SLM for oxygen (O 2 ). The crystal structure of the tantalum oxide film 5 formed at this time is in an amorphous state, and the film contains impurities of carbon and water.
【０００７】次いで図５（ｄ）に示すように、酸化タン
タル膜５を形成した後、基板を電気炉に入れ、８００℃
で１０分間の乾燥酸素中で熱処理を行う。その結果、ア
モルファス状態であった酸化タンタル膜５は、多結晶と
なって結晶化した酸化タンタル膜８ａが形成される。次
いで図６（ｅ）に示すように、結晶化した酸化タンタル
膜８ａの上に、ＣＶＤ法により窒化チタン膜９を形成す
る。Next, as shown in FIG. 5 (d), after forming the tantalum oxide film 5, the substrate is put in an electric furnace and heated to 800 ° C.
And heat treatment in dry oxygen for 10 minutes. As a result, the tantalum oxide film 5 that was in an amorphous state becomes a polycrystal and a crystallized tantalum oxide film 8a is formed. Next, as shown in FIG. 6E, a titanium nitride film 9 is formed on the crystallized tantalum oxide film 8a by the CVD method.
【０００８】次いで図６（ｆ）に示すように、窒化チタ
ン膜９の上に、ＣＶＤ法によりリンをドープしたポリシ
リコン膜１０を形成する。最後に図６（ｇ）に示すよう
に、フォトリソグラフィー法およびドライエッチング法
を用いて所望の容量パターンを形成することで、下部電
極３，容量絶縁膜１１ａおよび上部電極１２からなる容
量部構造が完成する。Next, as shown in FIG. 6F, a polysilicon film 10 doped with phosphorus is formed on the titanium nitride film 9 by the CVD method. Finally, as shown in FIG. 6G, a desired capacitance pattern is formed by using a photolithography method and a dry etching method, so that a capacitance portion structure including the lower electrode 3, the capacitance insulating film 11a, and the upper electrode 12 is formed. Complete.
【０００９】以上の工程で作られた酸化タンタル膜につ
いて説明する。図７は、Ｓｉ基板に形成された酸化タン
タル膜に熱処理を加えた様子を示す断面図である。同図
（ａ）に示すように、Ｓｉ基板３１上に、１００ｎｍの
酸化タンタル膜３２を図５，６で示したのと同じ条件で
形成した。その後、電気炉内で８００℃，１０分間の乾
燥酸素中で熱処理を行い、熱処理後のウェハの断面をＳ
ＥＭ（Scanning Electron Microscope）観察したとこ
ろ、同図（ｂ）に示すように結晶化した酸化タンタル膜
３３は剥がれてしまった。The tantalum oxide film produced by the above steps will be described. FIG. 7 is a cross-sectional view showing a state where a heat treatment is applied to the tantalum oxide film formed on the Si substrate. As shown in FIG. 5A, a 100 nm-thick tantalum oxide film 32 was formed on a Si substrate 31 under the same conditions as shown in FIGS. After that, heat treatment is carried out in dry oxygen at 800 ° C. for 10 minutes in an electric furnace, and the cross section of the wafer after heat treatment is subjected to S
As a result of EM (Scanning Electron Microscope) observation, the crystallized tantalum oxide film 33 was peeled off as shown in FIG.
【００１０】図５（ｃ）でも説明したように、成膜した
ばかりの酸化タンタル膜には炭素や水素等の不純物が多
量に含まれているため、酸化タンタル膜を熱処理によっ
て結晶化させた際に、膜中の不純物が脱離し、酸化タン
タル膜５の密度は減少する。また、密度が減少したとこ
ろで結晶化すると、結晶化した酸化タンタル膜は多結晶
であることから、結晶同士の結合は弱くなる。この状態
で温度が下がると、酸化タンタル膜とシリコンの熱膨張
係数の違いにより、酸化タンタル膜に大きな応力が加わ
り、酸化タンタル膜は剥がれてしまう。なお、酸化タン
タル膜が１０ｎｍといった薄い場合には剥がれが生じる
ことはないが、結晶化の際に大きな応力が加わる。この
応力は結晶粒同士の結合を弱くするため、リーク電流が
増加するという新たな問題を引き起こす。[0010] As described in FIG. 5 (c), the since the tantalum oxide film just deposited is contained in a large amount of impurities such as carbon and hydrogen, when crystallized by heat-treating the tantalum oxide film Moreover, the impurities in the film are desorbed, and the density of the tantalum oxide film 5 is reduced. Further, when crystallized at a reduced density, the crystallized tantalum oxide film is a polycrystal, and the bond between the crystals becomes weak. If the temperature decreases in this state, a large stress is applied to the tantalum oxide film due to the difference in the thermal expansion coefficient between the tantalum oxide film and silicon, and the tantalum oxide film is peeled off. When the tantalum oxide film is as thin as 10 nm, peeling does not occur, but large stress is applied during crystallization. This stress weakens the bond between the crystal grains and causes a new problem that the leak current increases.
【００１１】図８は、酸化タンタル膜の昇温脱離分光法
（ＴＤＳ:Thermal Desorption massSpectroscopy）によ
る測定結果を示すグラフである。同図（ａ）は脱離した
ＣＨ4 を示し、同図（ｂ）は脱離したＨ2Ｏを示す。こ
れらの図から明らかなように、８００℃、１０分間の乾
燥酸素中の熱処理後と比較して、成膜直後においてはＣ
Ｈ4 およびＨ2Ｏ の脱ガス量が非常に多くなっている。
これは、成膜直後に不純物が非常に多く、乾燥酸素中の
熱処理を行うことで、これらの不純物が除去されること
によるものである。FIG. 8 is a graph showing the measurement results of the tantalum oxide film by thermal desorption spectroscopy (TDS). The figure (a) shows desorbed CH 4 and the figure (b) shows desorbed H 2 O. As is clear from these figures, as compared with after heat treatment in dry oxygen at 800 ° C. for 10 minutes, C immediately after film formation
The degassing amount of H 4 and H 2 O is very large.
This is because the impurities are very large immediately after the film formation and these impurities are removed by performing heat treatment in dry oxygen.
【００１２】[0012]
【発明が解決しようとする課題】このように、酸化タン
タル膜は結晶化する際に膜中から不純物（Ｃｈ4，Ｈ2Ｏ
等）が脱離するため、非常に大きな膜収縮が発生する。
その結果、上述のような剥がれやリーク電流の原因とな
る。本発明は、このような課題を解決するためのもので
あり、従来よりも剥がれ難くかつリーク電流の生じにく
い酸化タンタル膜を備えた半導体装置の製造方法を提供
することを目的とする。As described above, when the tantalum oxide film is crystallized, impurities (Ch 4 , H 2 O) are contained in the film.
Etc.) is detached, so that a very large film shrinkage occurs.
As a result, the above-mentioned peeling and leakage current are caused. The present invention is intended to solve such a problem, and an object of the present invention is to provide a method of manufacturing a semiconductor device including a tantalum oxide film that is more difficult to peel off and less likely to cause a leak current than ever before.
【００１３】[0013]
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体装置の製造方法は、半導
体基板上に複数の下部電極を形成する第１の工程と、こ
れら下部電極のそれぞれに個別にアモルファス状態の酸
化タンタル膜を形成する第２の工程と、この酸化タンタ
ル膜を熱処理によって結晶化させる第３の工程と、この
結晶化された酸化タンタル膜上に上部電極を形成する第
４の工程とを有する。そして、上記下部電極，上記酸化
タンタル膜および上記上部電極からなる微小容量素子を
複数形成することを特徴とするものである。また、上記
熱処理を、処理温度が７００〜８５０℃の、酸素を含む
雰囲気中で行ってもよい。また、上記アモルファス状態
の酸化タンタル膜を、ペンタエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5 ）および酸素（Ｏ2 ）を用いた減圧ＣＶ
Ｄ法により形成してもよい。また、上記第２の工程を、
上記複数の下部電極の全てを覆うようにして、アモルフ
ァス状態の酸化タンタル膜を形成してから、フォトリソ
グラフィ技術およびエッチング技術を用いることによ
り、上記下部電極のそれぞれに個別にアモルファス状態
の酸化タンタル膜を形成する工程にしてもよい。また、
上記微小容量素子を、ＤＲＡＭに使用してもよい。ま
た、上記下部電極を、スタック型の電極としてもよい。
その場合、下部電極をリンのドープされたポリシリコン
で作製するとよい。In order to achieve such an object, a method of manufacturing a semiconductor device according to the present invention comprises a first step of forming a plurality of lower electrodes on a semiconductor substrate, and these lower electrodes. A second step of individually forming an amorphous tantalum oxide film, a third step of crystallizing the tantalum oxide film by heat treatment, and an upper electrode formed on the crystallized tantalum oxide film. And a fourth step of A plurality of microcapacitance elements including the lower electrode, the tantalum oxide film, and the upper electrode are formed. Further, the heat treatment may be performed in an atmosphere containing oxygen at a treatment temperature of 700 to 850 ° C. In addition, the tantalum oxide film in the amorphous state is formed of pentaethoxytantalum (Ta
Reduced pressure CV using (OC 2 H 5 ) 5 ) and oxygen (O 2 ).
You may form by the D method. In addition, the second step,
An amorphous tantalum oxide film is formed on each of the lower electrodes individually by using a photolithography technique and an etching technique after forming an amorphous tantalum oxide film so as to cover all of the plurality of lower electrodes. May be formed. Also,
The minute capacitance element may be used in a DRAM. Further, the lower electrode may be a stack type electrode.
In that case, the lower electrode may be made of phosphorus-doped polysilicon.
【００１４】このように構成することにより本発明は、
酸化タンタル膜の成膜時に発生する応力を緩和させるこ
とができ、剥がれおよびリーク電流の発生を抑制するこ
とができる。With this structure, the present invention provides
The stress generated during the formation of the tantalum oxide film can be relaxed, and peeling and leakage current can be suppressed.
【００１５】[0015]
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１，２は、本発明の一
つの実施の形態（製造工程）を示す断面図である。これ
らの図において、（ａ）〜（ｈ）は製造工程を順次示し
たものである。まず図１（ａ）に示すように、Ｓｉ基板
１上に、コンタクトホールを有する酸化シリコン膜２を
形成してから、その上にリンをドープしたポリシリコン
膜を形成する。そして、このポリシリコン膜をエッチン
グすることにより、スタック型の下部電極３を形成す
る。BEST MODE FOR CARRYING OUT THE INVENTION Next, one embodiment of the present invention will be described with reference to the drawings. 1 and 2 are cross-sectional views showing one embodiment (manufacturing process) of the present invention. In these figures, (a) to (h) show manufacturing steps in sequence. First, as shown in FIG. 1A, a silicon oxide film 2 having contact holes is formed on a Si substrate 1, and then a phosphorus-doped polysilicon film is formed thereon. Then, this polysilicon film is etched to form the stack type lower electrode 3.
【００１６】次いで図１（ｂ）に示すように、基板全体
を、ＲＴＮ（ラピッド・サーマル・ナイトライゼーショ
ン）法により、１０００℃で６０秒間の処理を施して下
部電極３の表面を窒化させる。この処理を行うことで、
下部電極３の表面には窒化シリコン膜４が形成される。
このときに形成される窒化シリコン膜４の膜厚は、約２
ｎｍである。この窒化シリコン膜４は、酸化タンタル膜
５を乾燥酸素を用いてアニールする際に、下部電極３の
表面が酸化して容量が減少してしまうことを防止するた
めに用いている。Next, as shown in FIG. 1B, the entire substrate is subjected to a treatment at 1000 ° C. for 60 seconds by the RTN (rapid thermal nitridation) method to nitride the surface of the lower electrode 3. By performing this process,
A silicon nitride film 4 is formed on the surface of the lower electrode 3.
The thickness of the silicon nitride film 4 formed at this time is about 2
nm. The silicon nitride film 4 is used to prevent the surface of the lower electrode 3 from being oxidized and reducing the capacity when the tantalum oxide film 5 is annealed using dry oxygen.
【００１７】次いで図１（ｃ）に示すように、ＬＰ−Ｃ
ＶＤ（Low Pressure - Chemical Vapor Deposition）法
により、基板の表面に酸化タンタル膜５を形成する。こ
の酸化タンタル膜５の膜厚は１０ｎｍである。このとき
の成膜条件は、成膜温度が４５０℃、圧力が１Ｔｏｒｒ
である。また、ソースガスの流量は、タンタルソースで
あるペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5 ）が
０．２ｍｌ／分、酸素（Ｏ2 ）が２ＳＬＭである。この
ときに形成される酸化タンタル膜５は、その結晶構造が
アモルファス状態にあり、またその膜中には炭素や水の
不純物が含まれている。なお、ここでは減圧ＣＶＤ法を
用いたが、他の方法および他の条件で成膜したタンタル
酸化膜を用いても本発明に影響はない。Then, as shown in FIG. 1 (c), LP-C
The tantalum oxide film 5 is formed on the surface of the substrate by the VD (Low Pressure-Chemical Vapor Deposition) method. The thickness of this tantalum oxide film 5 is 10 nm. At this time, the film forming conditions are a film forming temperature of 450 ° C. and a pressure of 1 Torr.
Is. The flow rate of the source gas is 0.2 ml / min for pentaethoxytantalum (Ta (OC 2 H 5 ) 5 ) which is a tantalum source, and 2 SLM for oxygen (O 2 ). The crystal structure of the tantalum oxide film 5 formed at this time is in an amorphous state, and the film contains impurities of carbon and water. Although the low pressure CVD method is used here, the present invention is not affected even if a tantalum oxide film formed by another method and under other conditions is used.
【００１８】次いで図１（ｄ）に示すように、基板全面
をフォトレジストで覆ってから公知のフォトリソグラフ
ィー法により、下部電極３上にフォトレジストパターン
６を形成する。このフォトレジストパターン６のサイズ
は、後工程で作製する容量部のパターンよりもやや大き
いものにするとよい。次いで図２（ｅ）に示すように、
パターニングされた酸化タンタル膜７を形成した後、基
板を電気炉に入れ、８００℃で１０分間の乾燥酸素中で
熱処理を行う。その結果、アモルファス状態であった酸
化タンタル膜７は、多結晶となり、結晶化した酸化タン
タル膜８が形成される。なお、処理温度は７００℃以上
８５０℃以下であればよく、特に７００〜８００℃が好
ましい。次いで図２（ｇ）に示すように、結晶化した酸
化タンタル膜８を覆うように、ＣＶＤ法により窒化チタ
ン膜９（膜厚は２０ｎｍ）を形成する。Next, as shown in FIG. 1D, a photoresist pattern 6 is formed on the lower electrode 3 by covering the entire surface of the substrate with a photoresist and using a known photolithography method. The size of the photoresist pattern 6 may be slightly larger than the pattern of the capacitor portion that will be manufactured in a later step. Then, as shown in FIG.
After forming the patterned tantalum oxide film 7, the substrate is placed in an electric furnace and heat-treated at 800 ° C. in dry oxygen for 10 minutes. As a result, the tantalum oxide film 7 that was in an amorphous state becomes polycrystalline and a crystallized tantalum oxide film 8 is formed. The treatment temperature may be 700 ° C. or higher and 850 ° C. or lower, and 700 to 800 ° C. is particularly preferable. Next, as shown in FIG. 2 (g), so as to cover the tantalum oxide film 8 is crystallized to form a titanium nitride film 9 by CVD (film thickness 20 nm).
【００１９】次いで図２（ｇ）に示すように、窒化チタ
ン膜９の上に、ＣＶＤ法によりリンをドープしたポリシ
リコン膜１０（膜厚は２００ｎｍ）を形成する。最後に
図２（ｈ）に示すように、フォトリソグラフィー法およ
びドライエッチング法を用いて所望の容量パターンを形
成することで、下部電極３，容量絶縁膜１１および上部
電極１２からなる容量部構造が完成する。Then, as shown in FIG. 2G, a polysilicon film 10 (thickness: 200 nm) doped with phosphorus is formed on the titanium nitride film 9 by the CVD method. Finally, as shown in FIG. 2H, a desired capacitance pattern is formed by using a photolithography method and a dry etching method, so that the capacitance portion structure including the lower electrode 3, the capacitance insulating film 11 and the upper electrode 12 is formed. Complete.
【００２０】以上の工程で作られた酸化タンタル膜につ
いて説明する。図３は、Ｓｉ基板に形成された酸化タン
タル膜に熱処理を加えた様子を示す断面図である。同図
（ａ）に示すように、Ｓｉ基板２１上に、１００ｎｍの
酸化タンタル膜２２を図１，２で示したのと同じ条件で
形成した。その後、フォトリソグラフィー法およびエッ
チング法を用い、約１×１０-3ｃｍ2 の大きさのパター
ンを形成してから、電気炉内で８００℃，１０分間の乾
燥酸素中で熱処理を行った。その後、熱処理後のウェハ
の断面をＳＥＭ（Scanning Electron Microscope）観察
したところ、同図（ｂ）に示すように結晶化した酸化タ
ンタル膜２３が剥がれることはなかった。The tantalum oxide film produced by the above steps will be described. FIG. 3 is a cross-sectional view showing how a tantalum oxide film formed on a Si substrate is subjected to heat treatment. As shown in FIG. 3A, a 100 nm tantalum oxide film 22 was formed on a Si substrate 21 under the same conditions as shown in FIGS. After that, a pattern having a size of about 1 × 10 −3 cm 2 was formed by using a photolithography method and an etching method, and then heat treatment was performed in an electric furnace at 800 ° C. for 10 minutes in dry oxygen. After that, when the cross section of the wafer after the heat treatment was observed by SEM (Scanning Electron Microscope), the crystallized tantalum oxide film 23 was not peeled off as shown in FIG.
【００２１】図４は、図３に示した本発明の酸化タンタ
ル膜と、従来例のものと、を比較したときのリーク電流
特性を示すグラフである。同図に示すように、本発明で
は、従来例のものと比較して、約１桁の改善が見られ
た。なお、図１，２においては、１個の下部電極３のみ
を覆うようにして酸化タンタル膜７を形成したが、熱処
理による剥がれやリーク電流が生じなければ、複数の下
部電極を覆うようにして酸化タンタル膜のパターニング
を行ってもよい。FIG. 4 is a graph showing the leakage current characteristics when comparing the tantalum oxide film of the present invention shown in FIG. 3 with the conventional example. As shown in the figure, in the present invention, an improvement of about one digit was observed as compared with the conventional example. In FIGS. 1 and 2, the tantalum oxide film 7 was formed so as to cover only one lower electrode 3. However, if peeling or leakage current due to heat treatment does not occur, a plurality of lower electrodes should be covered. The tantalum oxide film may be patterned.
【００２２】[0022]
【発明の効果】以上説明したとおり本発明は、半導体基
板上に複数の下部電極を形成する第１の工程と、これら
下部電極のそれぞれに個別にアモルファス状態の酸化タ
ンタル膜を形成する第２の工程と、この酸化タンタル膜
を熱処理によって結晶化させる第３の工程と、この結晶
化された酸化タンタル膜上に上部電極を形成する第４の
工程とを有する。そのため、酸化タンタル膜とその下地
（下部電極等）との接触面積が従来よりも小さくなり、
熱処理による結晶化の際に膜収縮が生じても応力が緩和
される。したがって、結晶粒界に加わる力が小さくな
り、剥がれを防止することができるとともに、リーク電
流を低減させることができる。As described above, according to the present invention, the first step of forming a plurality of lower electrodes on the semiconductor substrate and the second step of individually forming the amorphous tantalum oxide film on each of the lower electrodes are performed. The method includes a step, a third step of crystallizing the tantalum oxide film by heat treatment, and a fourth step of forming an upper electrode on the crystallized tantalum oxide film. Therefore, the contact area between the tantalum oxide film and its base (lower electrode, etc.) becomes smaller than before,
Even if film shrinkage occurs during crystallization by heat treatment, the stress is relieved. Therefore, the force applied to the crystal grain boundary is reduced, peeling can be prevented, and leakage current can be reduced.
【図１】 本発明の一つの実施の形態（製造工程）を示
す断面図である。FIG. 1 is a cross-sectional view showing one embodiment (manufacturing process) of the present invention.
【図２】 図１の製造工程の続きを示す断面図である。FIG. 2 is a cross-sectional view showing a continuation of the manufacturing process of FIG.
【図３】 本発明の実験例を示す断面図である。FIG. 3 is a cross-sectional view showing an experimental example of the present invention.
【図４】 図３に係る実験例と従来例とを比較した結果
を示すグラフである。FIG. 4 is a graph showing the results of comparison between the experimental example according to FIG. 3 and the conventional example.
【図５】 従来例（製造工程）を示す断面図である。FIG. 5 is a cross-sectional view showing a conventional example (manufacturing process).
【図６】 図５の製造工程の続きを示す断面図である。FIG. 6 is a cross-sectional view showing a continuation of the manufacturing process of FIG.
【図７】 従来例に基づく実験例を示す断面図である。FIG. 7 is a cross-sectional view showing an experimental example based on a conventional example.
【図８】 図７に係る実験例、（ａ）ＣＨ4 の脱ガス量
と（ｂ）Ｈ2Ｏの脱ガス量を示すグラフである。FIG. 8 is a graph showing an experimental example according to FIG. 7, (a) a degassing amount of CH 4 and (b) a degassing amount of H 2 O.
１…Ｓｉ基板、２…酸化シリコン膜、３…下部電極、４
…窒化シリコン膜、５…酸化タンタル膜、６…フォトレ
ジスト、７…パターニングされた酸化タンタル膜、８…
結晶化した酸化タンタル膜、９…窒化チタン膜、１０…
ポリシリコン膜、１１…容量絶縁膜、１２…上部電極。1 ... Si substrate, 2 ... Silicon oxide film, 3 ... Lower electrode, 4
... Silicon nitride film, 5 ... Tantalum oxide film, 6 ... Photoresist, 7 ... Patterned tantalum oxide film, 8 ...
Crystallized tantalum oxide film, 9 ... Titanium nitride film, 10 ...
Polysilicon film, 11 ... Capacitance insulating film, 12 ... Upper electrode.
フロントページの続き (56)参考文献 特開2000−31417（ＪＰ，Ａ) 特開 平９−55478（ＪＰ，Ａ) 特開2000−216360（ＪＰ，Ａ) 特開 平11−87651（ＪＰ，Ａ) 特開 平11−289068（ＪＰ，Ａ) 特開 平５−343639（ＪＰ，Ａ) 特開 平７−161934（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108 Continuation of the front page (56) Reference JP 2000-31417 (JP, A) JP 9-55478 (JP, A) JP 2000-216360 (JP, A) JP 11-87651 (JP, A) ) JP-A-11-289068 (JP, A) JP-A-5-343639 (JP, A) JP-A-7-161934 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108
Claims (7)
る第１の工程と、 これら下部電極のそれぞれに個別にアモルファス状態の
酸化タンタル膜を形成する第２の工程と、 この酸化タンタル膜を熱処理によって結晶化させる第３
の工程と、 この結晶化された酸化タンタル膜上に上部電極を形成す
る第４の工程とを有し、 前記下部電極，前記酸化タンタル膜および前記上部電極
からなる微小容量素子を複数形成することを特徴とする
半導体装置の製造方法。1. A first step of forming a plurality of lower electrodes on a semiconductor substrate, a second step of individually forming an amorphous tantalum oxide film on each of these lower electrodes, and a step of forming the tantalum oxide film. Third crystallized by heat treatment
And a fourth step of forming an upper electrode on the crystallized tantalum oxide film, and forming a plurality of microcapacitance elements including the lower electrode, the tantalum oxide film, and the upper electrode. A method for manufacturing a semiconductor device, comprising:
含む雰囲気中で行うことを特徴とする半導体装置の製造
方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment is performed in an atmosphere containing oxygen at a treatment temperature of 700 to 850 ° C.
キシタンタル（Ｔａ（ＯＣ2Ｈ5）5 ）および酸素
（Ｏ2 ）を用いた減圧ＣＶＤ法により形成することを特
徴とする半導体装置の製造方法。3. The tantalum oxide film in the amorphous state according to claim 1, wherein the amorphous tantalum oxide film is formed by a low pressure CVD method using pentaethoxytantalum (Ta (OC 2 H 5 ) 5 ) and oxygen (O 2 ). And a method for manufacturing a semiconductor device.
ァス状態の酸化タンタル膜を形成してから、フォトリソ
グラフィ技術およびエッチング技術を用いることによ
り、前記下部電極のそれぞれに個別にアモルファス状態
の酸化タンタル膜を形成する工程であることを特徴とす
る半導体装置の製造方法。4. The photolithography technique and the etching technique according to claim 1, wherein in the second step, a tantalum oxide film in an amorphous state is formed so as to cover all of the plurality of lower electrodes, and then the photolithography technique and the etching technique are used. Thus, the method of manufacturing a semiconductor device is characterized in that it is a step of individually forming a tantalum oxide film in an amorphous state on each of the lower electrodes.
とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the minute capacitance element is used in a DRAM.
する半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the lower electrode is a stack type electrode.
なることを特徴とする半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein the lower electrode is made of polysilicon doped with phosphorus.
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