JP5004892B2 - 半導体装置 - Google Patents

Description

本発明は絶縁ゲイト型トランジスタを用いたアクティブ方式のイメージセンサに関するものである。また、本発明のイメージセンサはマトリクス回路と光電変換部が積層された積層構造のイメージセンサに関するものである。

従来、イメージセンサとして、単結晶シリコンを用いたＣＣＤ型やＭＯＳ型が実用化されているが、市場の多くはＣＣＤ型が占めている。近年、ＭＯＳ型イメージセンサのマトリクス回路の構造に関して、増幅器を備えたアクティブ型（増幅型）が注目されている。アクティブ型では検出した光信号を増幅して読み出しているので、Ｓ／Ｎ比が大幅に改善され、ＣＣＤに匹敵する感度が実現されている。またＭＯＳ型は超ＬＳＩ製造工程とプロセス整合性が良い、周辺駆動回路をワン・チップ化が可能である、単一電源を使用するためＣＣＤより消費電力が低い等の長所を有するので、次世代のセンサとして期待されている。

図１７に従来のアクティブ方式のＭＯＳ型イメージセンサの１画素の等価回路を示す。ここでは、アクティブ方式のうちのフォトダイオード型のイメージセンサを示す。１画素には、フォトダイオード１０と、フォトダイオード１０の下部電極の電位をリセットするリセットトランジスタ１１と、フォトダイオード１０で検出された光信号を増幅するための増幅トランジスタ１２と、信号を読み出す行を選択するための選択トランジスタ１３とを有する。

フォトダイオード１０の光入射側の上部電極は一定電位Vpに接続され、下部電極はリセットトランジスタ１１のドレイン及び増幅トランジスタ１２のゲイトに接続されている。同じ行に配置されるリセットトランジスタ１１のゲイトは共通のリセット線２１に接続され、同じ行に配置される選択トランジスタ１３のゲイトは共通の選択線２２に接続され、同じ列に配置される選択トランジスタ１３のドレインは共通の信号線２３に接続されている。また、リセットトランジスタ１１と増幅トランジスタ１２のソースの電位はそれぞれ電源線２４により電源電位に接続されている。

アクティブ方式のＭＯＳ型センサの欠点の１つに、１画素に配置されるトランジスタが複数個あるため、画素ピッチが大きくなることが挙げられるが、近年、超ＬＳＩの微細加工技術の進歩、成熟により、この欠点は解消されつつあり、高密度のアクティブ方式のＭＯＳ型センサが製造可能となっている。

例えば、図１７に示した１画素に３つのトランジスタが配置されたマトリクス回路の場合、ＣＭＯＳ−ＶＬＳＩの標準的な設計では、画素ピッチは１５×ａ（ａはデザインルール）となり、ａが１μｍでは、画素ピッチが１５μｍ／ピッチとなり、０．５μｍルールでは７．５μｍ／ピッチとなり、更に０．３５μｍルールでは５μｍ／ピッチとなる。

近年、イメージセンサを用いたカメラはデジタルカメラ等のパソコンや携帯情報端末向けに需要が高まり、低価格化、小型化が要求されている。この要求を達成するには、光学系（レンズ）を縮小する必要がある。小型な１／３型光学系を使用するには、一般に、ＶＧＡ（６４０×４８０）規格では画素ピッチを１０μｍとし、ＳＶＧＡ（８００×６００）規格では画素ピッチを５μｍとすればよいといわれている。従って、１／３型光学系を用いるには、ＶＧＡ規格のセンサでは０．５μｍデザインルールの標準工程を採用すればよく、ＳＶＧＡ規格では０．３５μｍルールの標準工程を採用すればよい。

他方、ガラス基板やガラス基板等の絶縁性基板上に薄膜トランジスタ（薄膜トランジスタ）を用いたイメージセンサが実用化されているが、薄膜トランジスタに非晶質シリコン薄膜が用いられているため移動度が低く、アクティブ方式の実用化は困難であるので、その多くは非増幅型のパッシブ方式である。また、用途はカメラではなく静止画像用の密着型センサである。

近年、液晶パネルの分野では、多結晶シリコンを用いた薄膜トランジスタの製造技術が積極的に開発されている。ガラス基板や石英基板上に、特性の均一な、高移動度の多結晶シリコン薄膜トランジスタが作製可能となり、多結晶シリコン薄膜トランジスタを用いた液晶パネルが実用化されている。

従って、上述したアクティブ方式のセンサにおいて、単結晶シリコン基板上に作製されたＭＯＳトランジスタを多結晶シリコン薄膜トランジスタに置き換えることで、ガラス基板や石英基板上に、カメラ用途のイメージセンサを形成することが実現可能である。

多結晶シリコン薄膜トランジスタを用いたアクティブ方式を実現するには、薄膜トランジスタの特性を向上し、かつ均一化することが重要なポイントの１つであるが、デザインルールの制約があるため、画素ピッチを縮小することが解決すべき最優先の課題となる。

現状では、薄膜トランジスタを作製するためのデザインルールは、小型石英基板（２００ｍｍ×２００ｍｍ）では１μｍ程度であり、ガラス基板（４００ｍｍ×５００ｍｍ）では２〜３μｍ程度である。図１７に示した１画素に３つのトランジスタが配置された回路画素ピッチは、ＣＭＯＳ−ＶＬＳＩの標準的な設計では、一般的に１５×ａといわれている。この計算方法を薄膜トランジスタにも適用すると、画素ピッチは石英基板の１μｍルールでは１５μｍ／ピッチとなり、ガラス基板の２μｍルールでは３０μｍ／ピッチとなる。よって、有効受光領域の水平方向の寸法は、ＶＧＡ規格とした場合には、１μｍルールでは１５μｍ／ピッチ×６４０＝９．６ｍｍとなり、２μｍルールでは２倍の１９．２ｍｍとなる。

現在、安価に入手できるカメラ光学系の中で最大のものは、２／３型である。しかし２／３型光学系の水平方向の寸法は約８．７ｍｍであるため、デザインルールの小さい石英基板を用いても、アクティブ方式のイメージセンサに２／３型光学系を採用することが不可能である。従って薄膜トランジスタでイメージセンサを製造しても光学系が大き、イメージセンサの価格が大幅に上昇してしまう。ガラス基板は大面積で、安価なため、従来の単結晶シリコンを用いたＭＯＳ型及びＣＣＤ型よりも、薄膜トランジスタ型センサの製造コストを低くすることが可能であるが、大型光学系を用いることにより、この長所が失われてしまう。

従って、多結晶シリコン薄膜トランジスタの特性や信頼性に問題が全く無くとも、デザインルールの制約のため、２／３型以下の光学系を使用することが困難である。本発明はこのような問題点を解消して、薄膜トランジスタを用いたアクティブ方式のイメージセンサにおいて、画素ピッチを縮小するための平面配置および、素子構造を提供することを目的とする。

上述した課題を解決するための本発明のイメージセンサは、絶縁表面を有する基板上に形成され、光電変換部と、前記光電変換部で検出された光信号を読み出すマトリクス回路とが積層されてなり、複数の画素を有するアクティブ方式のイメージセンサに関するものである。積層構造とすることによって、１画素当たりの占有面積を小さくする。

アクティブ方式のマトリクス回路は、信号線、電源線、リセット線及び選択線と、前記画素ごとに形成されたリセットトランジスタ、選択トランジスタ及び増幅トランジスタとを有する。本発明ではこれらトランジスタを薄膜トランジスタで形成することを特徴とする。

更に本発明のイメージセンサは、隣接する２つの前記画素において、前記リセットトランジスタ及び前記増幅トランジスタは共通の前記電源線に電気的に接続され、かつ前記選択トランジスタは異なる前記信号線に電気的に接続されていることを特徴とする。

即ち本発明は、２つの画素において電源線を共有することで、１画素当たりの配線数を削減して、画素ピッチの縮小化を図るものである。

更に、本発明では、画素ピッチを小さくするために、電源線を共有している隣接する２画素に形成されるリセットトランジスタ、選択トランジスタ及び増幅トランジスタ全てを１つの島状半導体薄膜に形成することを特徴とする。画素ピッチを増大する１つの要因にコンタクトホールが挙げられる。コンタクトホールを形成するにはマスクのアライメント等の製造マージンが必要となるためである。

本発明では、２画素に形成される薄膜トランジスタの活性層を１つの島状半導体薄膜で形成したので、各薄膜トランジスタを接続するためのコンタクトホールが不要になり、画素ピッチを小さくできる。更に、リセットトランジスタ及び増幅トランジスタを電源線に接続するためのコンタクトホールを２つの画素にて共通化できるという効果も得ることができる。

更に他の発明のイメージセンサは、前記マトリクス回路の信号線、選択線及びリセット線と、前記光電変換部の下部電極との間に、電源電位に固定されたシールド電極を形成し、前記リセットトランジスタ及び前記増幅トランジスタを前記シールド電極に電気的に接続することを特徴とする。

シリコン基板に形成されるイメージセンサでは、シリコン基板が一定電位に固定できるため、マトリクス回路の配線の電位変動が光電変換部の下部電極の電位に与える影響はあまり大きなものにならない。しかし、本発明では絶縁表面にイメージセンサを形成するため、マトリクス回路の電位変動による下部電極のノイズ発生は大きな問題となる。

そのため、本発明では電源電位に固定されたシールド電極によって、光電変換部の下部電極とマトリクス回路の信号線、選択線及びリセット線の間に等電位面を形成し、前記光電変換部の下部電極をシールドする。更に電源線を形成する代わりにこのシールド電極によって、増幅トランジスタ及びリセットトランジスタに動作電力を供給することによって、配線数を削減する。

また、上記の構成において、隣接する２つの画素に形成された前記リセットトランジスタ、選択トランジスタ及び増幅トランジスタの活性層を１つの島状半導体薄膜で構成することによって、画素ピッチの縮小を図る。

本発明は絶縁表面に形成される薄膜トランジスタを用いたアクティブ方式のイメージセンサであって、隣接する２つの画素において電源線を共有することで配線数が削減される。更に、この２つの画素に配置される薄膜トランジスタの活性層を１つの島状半導体薄膜で構成することによって、コンタクトホール数が削減されるので、画素ピッチが縮される。

更に本発明では電源電位に固定されたシールド電極によって、光電変換部の下部電極とマトリクス回路の信号線、選択線及びリセット線の間に等電位面を形成し、前記光電変換部の下部電極をシールドすると共に、増幅トランジスタ及びリセットトランジスタに動作電力を供給する。この構造によって、光電変換部の下部電極がマトリクス回路の配線の電位変動によるノイズからシールドできると共に、電源線が不要となり、配線数を削減できる。

以下図１〜図１６を用いて、本発明の実施例を詳細に説明する。

本実施例はアクティブ型のイメージセンサに関するものであり、マトリクス回路と光電変換部が積層構造をなす。マトリクス回路は従来例と同様に、１画素に３つのトランジスタを有する。本実施例ではこれらのトランジスタは絶縁表面に形成された薄膜トランジスタで形成されている。

図１は本実施例のイメージセンサの２×２画素の等価回路図である。本実施例では、破線で囲むように同一行において隣接する２画素が単位ユニット１００となる。行ごとに選択線１０１及びリセット線１０２が配列され、列ごとに信号線１０３が配列されている。更に、電力を供給するための電源線１０４が信号線１０３に平行に、かつ２列ごとに配列されている。電源線１０４を隣接する２列で共有することで、１画素当たりの配線数が少なくなり、画素ピッチを小さくすることができる。

各画素には、選択トランジスタTs、増幅トランジスタTa、リセットトランジスタTrがそれぞれ形成されている。同じ行に形成される選択トランジスタTsのゲイトは共通の選択線１０１に接続され、同じ行に形成されるリセットトランジスタTrのゲイトは共通のリセット線に接続されている。また、増幅トランジスタTaのゲイトは画素ごとにフォトダイオードPDに接続されている。

図１において黒丸はコンタクトホール１０５〜１０７を示している。コンタクトホール１０５〜１０７は各トランジスタの活性層に形成されたソース／ドレイン領域を配線に接続するためのものである。同一列に配置される選択トランジスタTsのドレイン領域はコンタクトホール１０５を介して共通の信号線１０３に接続されている。各画素において、増幅トランジスタTaのゲイト電極及びリセットトランジスタTrのソース領域は、共通のコンタクトホール１０６を介してフォトダイオード（光電変換部）PDの下部電極に接続されている。

また、単位ユニット１００内の２つの増幅トランジスタTa及び２つのリセットトランジスタTrのソース領域は、１つのコンタクトホール１０７において電源線１０４に接続されている。単位ユニット１００を構成する２画素において、電源線１０４に接続される全ての薄膜トランジスタのコンタクトホール１０７が共通化されているため、１画素当たりのコンタクトホール数が削減され、画素ピッチの縮小化が図れる。

更に、本実施例では単位ユニット１００を構成する隣接する２つの画素に形成される全てのトランジスタの活性層を１つの島状半導体薄膜に形成することによって、画素の占有面積の削減を図る。

本実施例のイメージセンサの動作方法は一般的なアクティブ方式のイメージセンサと同様であり、マトリクス回路では光電変化部で検出された光信号は増幅されて、読み出されている。１フレーム分の映像信号が検出されると、リセット線１０４からリセットパルス信号が入力されて、リセットトランジスタTrがオン状態となり、フォトダイオードPDの下部電極及び増幅トランジスタTaの電位が電源電位にリセットされる。リセットトランジスタTrが非選択時では、増幅トランジスタTaのゲイト電極は浮遊状態とされる。フォトダイオードPDにおいて入射した光が電荷に変換され蓄積される。この電荷によりフォトダイオードPDの下部電極の電位が電源電位から微少に変化する。下部電極の電位の変動は増幅トランジスタTaにおいて、ゲイト電極の電位変動として検出されて、ドレイン電流として増幅される。選択線１０１から選択パルス信号が入力されると、選択トランジスタTsはオン状態とされ、増幅トランジスタTaから出力されたドレイン電流が映像信号として信号線１０３に読み出される。

以下、図２〜６を用いて、本実施例のイメージセンサの作製工程を説明する。図２〜図５は本実施例のイメージセンサの作製工程を説明する平面図である。図６は本実施例のイメージセンサの概略の断面図であり、図６（Ａ）は図２〜図５の線Ａ−Ａ’による断面図示であり、選択トランジスタTs及び増幅トランジスタTaのチャネル長方向の断面が図示されている。図６（Ｂ）は図２〜図５の線Ｂ−Ｂ’による断面構造が図示され、リセットトランジスタTrの断面構造が図示されている。

本実施例では、配線の幅や、配線と配線等の間隔や、コンタクトホールのサイズ等の値がデザインルールａに従って設計されている。絶縁表面を有する基板２０１として、石英、合成石英、無アルカリガラス、ホウケイ酸ガラス等の基板を用いることができる。更に、これら基板表面に絶縁性下地膜として酸化珪素膜や窒化珪素膜が形成された基板を用いることができる。基板２０１上には、図２に示すように単位ユニット１００ごとに多結晶シリコンでなる島状領域２０２が形成される。島状領域２０２には単位ユニット１００に形成される６つの薄膜トランジスタの活性層が形成される。

島状領域２０２を形成するには、先ずプラズマＣＶＤ法によって非晶質シリコン膜を２０〜１５０ｎｍの厚さに成膜し、エキシマレーザ光を照射して多結晶化する。非晶質シリコン膜の結晶化方法として、ＳＰＣと呼ばれる熱結晶化法、赤外線を照射するＲＴＡ法、熱結晶化とレーザアニールとを併用する方法等を用いることができる。そして、多結晶化されたシリコン膜をパターニングして、図２に示すように島状領域２０２を各単位ユニット１００ごとに形成する。次に島状領域２０２にホウ素５×１０¹⁶〜３０×１０¹⁶atoms／cm³の濃度でチャネルド
ープする。チャネルドープは島状領域２０２のパターニング前に行ってもよい。

次に、図６に示すように、これら島状領域２０２を覆うゲイト絶縁膜２０３を形成する。ゲイト絶縁膜２０３はシラン（ＳｉＨ₄）とＮ₂Ｏを原料ガスに用いて、プラズマＣＶＤ法で５０〜２００ｎｍの厚さに形成する。また基板２０１に耐熱性が良い石英基板を用いた場合には、ゲイト絶縁膜２０３を厚さ５０〜１５０ｎｍの熱酸化膜を形成することも可能である。

次に、図３に示すように、第１層目の配線となる信号線１０１、選択線１０２を構成するＡｌ、Ｃｒや導電性ポリシリコン膜等の導電膜を成膜する。この導電膜をパターニングして選択線１０１、リセット線１０２及び増幅トランジスタTaのゲイト電極２０６を形成する。

選択線１０１には選択トランジスタTsのゲイト電極２０４が一体的に形成され、リセット線１０２とリセットトランジスタTrのゲイト電極２０５が一体的に形成される。増幅トランジスタTaのゲイト電極２０６が形成される。増幅トランジスタTaのゲイト電極２０６はリセットトランジスタTrの活性層が形成される部分にオーバーラップして形成されている。これは、増幅トランジスタTaのゲイト電極２０６及びリセットトランジスタTrのドレイン領域と、フォトダイオードの下部電極との接続を容易にするためである。選択線１０１及びリセット線１０２の幅はデザインルールａとする。

次に、ゲイト電極２０４〜２０６をマスクにして、島状領域２０２にＮ型の導電性を付与するリンをドーピングする。ドーピング後、加熱処理もしくはレーザ照射によりドーピングされたリンを活性化すると共に、ドーピングにより損傷された島状領域の結晶性を改善する。この工程において、島状領域２０２のゲイト電極２０４〜２０６によりマスクされた領域は実質的に真性の導電性が維持され、選択トランジスタTr、リセットトランジスタTs及び増幅トランジスタTaのチャネル形成領域２０７、２０８、２０９としてそれぞれ画定される。またリセットトランジスタTrの活性層で、増幅トランジスタTaのゲイト電極２０６がオーバーラップしている領域２１０も真性の導電性が維持されている。他方、島状領域２０２のゲイト電極２０４〜２０６によりマスクされていない領域は、Ｎ型のソース／ドレイン領域となる。

次に、第１の層間絶縁膜２１１として厚さ２００〜６００ｎｍの酸化珪素膜を形成する。そして、ゲイト絶縁膜２０３及び第１の層間絶縁膜２１１に、選択トランジスタTsのドレイン領域に整合するコンタクトホール１０５、増幅トランジスタTaのゲイト電極２０６及びリセットトランジスタTrのドレイン領域に整合するコンタクトホール１０６、増幅トランジスタTa及びリセットトランジスタTrのソース領域に整合するコンタクトホール１０７を形成する。

１００ｎｍのチタン膜、３００ｎｍのアルミニウム膜、１００ｎｍのチタン膜でなる積層膜を形成しパターニングして、図４に示すように、信号線１０３、電源線１０４及び、フォトダイオードPDの下部電極との接続用の電極２１２を形成する。信号線１０３はコンタクトホール１０５を介して選択トランジスタTsのドレイン領域に接続される。電源線１０４はコンタクトホール１０７を介して、単位ユニット１００に配置される全ての増幅トランジスタTa及びリセットトランジスタTrのソース領域に接続される。電極２１２はコンタクトホール１０６を介して、増幅トランジスタTaのゲイト電極２０６及びリセットトランジスタTrのドレイン領域に接続される。信号線１０３及び電源線１０４の幅は、薄膜トランジスタとの接続部を除いてデザインルールａとする。以上の工程によってマトリクス回路が完成する。（図４、６）

本実施例では、隣接する２画素でなる単位ユニット１００に配置される６つの薄膜トランジスタ全て１つの島状領域２０２に形成するため、異なる薄膜トランジスタのソース／ドレイン領域を電気的に接続するためのコンタクトホールが不要である。よって、この単位ユニットに配置される各２つの増幅トランジスタTa、リセットトランジスタTr、計４つの薄膜トランジスタを電源線１０４に接続するためのコンタクトホール１０７が１つでよく、水平方向の画素ピッチが縮小される。

次に図６に示すように、マトリクス回路と光電変換部（フォトダイオードPD）を層間分離するための第２の層間絶縁膜２１３を基板２０１全面に形成する。第２の層間絶縁膜２１３としては、下層の凹凸を相殺して、平坦な表面が得られる平坦化膜が好ましく、例えばポリイミド、ポリアミド、ポリイミドアミド、アクリル等の樹脂膜や、酸化珪素やＰＳＧ等の酸化珪素系塗布膜を用いることができる。また、第２の層間絶縁膜２１３の表面層は平坦化膜とし、下層は酸化珪素、窒化珪素、酸化窒化珪素等の無機絶縁材料の単層、多層としても良い。本実施例では、第２の層間絶縁膜２１３としてポリイミド膜を１．５μｍの厚さに形成する。

次に、第２の層間絶縁膜２１３に電極２１２に整合するコンタクトホール２１４を形成する。次に、ＰＩＮ接合を有するシリコン層を有するフォトダイオードPDを形成する。先ずフォトダイオードPDの下部電極２２１を構成するＴｉ、Ｃｒ、Ｍｏ等の金属膜を形成する。本実施例では導電膜として厚さ２００ｎｍのチタン膜をスッパタ法で成膜する。次に下部電極２２１とオーミック接合するリンを含んだｎ型の非晶質シリコン膜を３０〜５０ｎｍの厚さに、ここでは３０ｎｍの厚さに成膜する。ｎ型非晶質シリコン膜及びチタン膜パターニングして、図５に示すように画素ごとに電気的に分離され、電極２１２に接続された下部電極２２１、下部電極２２１と同一パターンのｎ層２２２を形成する。

次に、ｉ型の水素化非晶質シリコン膜を１〜２μｍ、ここでは１．５μｍの膜厚に成膜する。連続して、ホウ素を含んだｐ型の非晶質シリコン膜を３０〜１００ｎｍの厚さに、ここでは５０ｎｍの厚さに成膜する。この結果ｎ層２２２、ｉ層２２３、ｐ層２２４でなる光電変換層が形成される。ｐ層２２４上に上部電極を構成するＩＴＯもしくはＳｎＯ₂等の透明導電膜を成膜する。ここでは１２０ｎｍのＩＴＯ膜を上部電極２２５として形成する。上部電極２２５は全ての画素に共通に一体的に形成される。以上によりフォトダイオードPDが完成する。

フォトダイオードPDのｉ層２２３にはｉ型の非晶質シリコンゲルマニュームを用いることができる。また、ｎ層２２２、ｐ層２２４は非晶質シリコンの代わりに微結晶シリコンを用いることができる。更にｎ層２２２やｐ層２２４の材料として、リンやボロンを添加したｎ型もしくはｐ型の窒化珪素、酸化珪素、炭化珪素を用いることができる。また、オーミック接合用のｎ層２２２の代わりにバッファ層として機能する酸化珪素膜、窒化珪素膜を１０ｎｍ程度の厚さに成膜しても良い。また、光電変換層をＰＩＮ接合を有するシリコンで形成する代わりに、ｉ型の水素化非晶質シリコンもしくは晶質シリコンゲルマニュームのみで形成し、ショットキー接合型のフォトダイオードPDを形成することもできる。

本実施例では、図５に示すように、隣接するフォトダイオードPDの下部電極２２１の隙間には、単位ユニット１００内では電源電位に固定された電源線１０４のみが存在する。他の単位ユニット１００間では、下部電極２２１の四隅にデザインルールａの幅だけ選択線１０１、リセット線１０２及び信号線１０３が存在している。従って、隣接する下部電極２２１と下部電極２２１との隙間には、電位が変動する配線１０１〜１０３が殆ど存在しないため、これらの配線１０１〜１０３の電位変動によって発生する下部電極２２１の電位変動を抑制できる。

他方、光入射側では、上部電極２２５は全画素に共通な共通電極の構造を有し、受光領域外部にて所定の固定電位に接続されている。よって下部電極２２１の光入射側は上部電極２２５が作る等電位面にシールドされている。

本実施例では、画素ピッチ（水平×垂直）は１１ａ×１３ａ（ａはデザインルール）となる。一般にイメージセンサの画素規格では、画素数の水平：垂直比は４：３である。よって画素ピッチの水平：垂直比は３：４が理想的である。よって光学系を小型化する上で画素ピッチの大きさの律則は水平方向の画素ピッチとなり、垂直方向のピッチは水平方向のピッチを３とした場合に４を越えないように設計される。

従来例で述べたように、ＣＭＯＳ−ＶＬＳＩの標準的な設計では画素ピッチは１５ａであるが、本実施例では、特に水平方向の画素ピッチが縮小化され、１１ａとすることが可能である。例えば、デザインルールａを１μｍとし、画素規格をＶＧＡ（６４０×４８０）とした場合には、有効受光領域の水平方向の長さは、１１×１μｍ×６４０＝７．０４ｍｍとなり、２／３インチの光学系を使用することが可能になる。

本実施例は、実施例１のマトリクス回路の変形例である。図７は本実施例のイメージセンサの２×２画素の等価回路図である。図８は本実施例のマトリクス回路の模式的な平面図である。実施例１と異なる点は、選択トランジスタTsを２つのゲイト電極を有する、いわゆるマルチゲイト構造した点である。図７、図８において図１、図４と同じ符号は同じ構成要素を示す。

図８に示すように、選択線１０１には選択トランジスタTsの２つのゲイト電極３０１、３０２が一体的に形成されている。また実施例１と同様に単位ユニット３００に形成される全ての薄膜トランジスタの活性層は１つの島状領域３０３に形成されている。光電変換部（フォトダイオードPD）は実施例１と同様に形成すれば良く、図８において太線で示す矩形の領域３０４が下部電極の平面パターンを示す。

本実施例では、選択トランジスタTsは２つのトランジスタが直列に接続された構造とすることで、非選択時の選択トランジスタTsのリーク電流の低減を図っている。非選択時に選択トランジスタTsから電流がリークすると、信号線から出力される信号電流が減少してしまう。また、このリーク電流は他の画素から出力された信号電流に対してノイズとなる。本実施例では、選択トランジスタTsをマルチゲイト型とすることによって、これら２つの問題点を解消する。

本実施例では、選択線１０１には選択トランジスタTsの２つのゲイト電極３０１、３０２を形成するため、水平方向の画素ピッチが１３ａ（ａはデザインルール）となり実施例１よりも大きくなってしまうが、隣接する２つの列において電源線１０４が共有されているため、従来の画素ピッチ１５ａよりも縮小化されている。

本実施例は、実施例１のマトリクス回路の変形例である。図９は本実施例のイメージセンサの２×２画素の等価回路図である。図１０は本実施例のマトリクス回路の模式的な平面図である。実施例１と異なる点は、リセットトランジスタTrを２つのゲイト電極を有するいわゆるマルチゲイト構造した点である。図９、図１０において図１、図４と同じ符号は同じ構成要素を示す。光電変換部（フォトダイオードPD）は実施例１と同様に形成すれば良く、図１０において太線で示す矩形の領域３１４が下部電極が形成される領域を示す。

図１０に示すように、選択線１０２にはリセットトランジスタTrの２つのゲイト電極３１１、３１２が一体的に形成される。また実施例１と同様に単位ユニット３１０に形成される全ての薄膜トランジスタを構成する活性層は１つの島状領域３１３に形成されている。また本実施例では、水平方向の画素ピッチが１２ａ（ａはデザインルール）となり、実施例１よりも大きくなってしまうが、隣接する２つの列において電源線１０４が共有されているため、従来例の画素ピッチ１５ａよりも縮小することができる。

本実施例では、リセットトランジスタTrは２つのトランジスタが直列に接続された構造とすることで、非選択時のリセットトランジスタTrのリーク電流が低減を図っている。非選択時にリセットトランジスタTrから電流がリークすると、この時には浮遊状態とされている増幅トランジスタTaのゲイト電極２０６の電位が上昇してしまう。増幅トランジスタTaで増幅される電流の大きさはそのゲイト電極の電位の減少幅に対応している。そのためゲイト電極の電位が上昇してしまうと、増幅トランジスタTaから出力されるドレイン電流は減少してしまい。その画素から読み出される信号電流が小さくなってしまう。この結果、解像度の低下や映像の明るさムラが生じてしまう。本実施例では、リセットトランジスタTrをマルチゲイト型とすることによってリーク電流を低減し、この問題を解消することができる。

本実施例は、実施例１のマトリクス回路の変形例である。図１１は本実施例のイメージセンサの２×２画素の等価回路図である。図１２は本実施例のマトリクス回路の模式的な平面図である。実施例１と異なる点は、選択トランジスタTs及びリセットトランジスタTrを２つのゲイト電極を有するいわゆるマルチゲイト構造した点である。図１１、図１２において図１、図４と同じ符号は同じ構成要素を示す。

選択線１０１には選択トランジスタTsの２つのゲイト電極３２１、３２２が一体的に形成され、リセット線１０２にはリセットトランジスタTrの２つのゲイト電極３２３、３２４が一体的に形成される。また、単位ユニット３２０に配置される６つの薄膜トランジスタの活性層は１つの島状領域３２５で構成されている。光電変換部（フォトダイオードPD）は実施例１と同様に形成すれば良く、図１２において太線で示す矩形の領域３２６は下部電極の平面パターンを示す。

本実施例では、選択トランジスタTs及びリセットトランジスタTrをダブルゲイト構造とすることによって、実施例２及び実施例３で示した、選択トランジスタTs及びリセットトランジスタTrのリーク電流に起因する問題点を同時に解消することができる。なお、本実施例では水平方向の画素ピッチは実施例２と同じ１３ａ（ａはデザインルール）である。

以上の実施例１〜４では絶縁表面上に形成されたイメージセンサについて説明したが、単結晶シリコン基板上に形成した場合でも本発明の素子の平面構造を採用することによって、画素ピッチの縮小という効果を得ることができるのは明らかである。

図１３〜図１５は本実施例のイメージセンサの作製工程を説明する平面図である。図１６は本実施例のイメージセンサの断面図であり、図１６（Ａ）は図１３〜１５の線Ａ−Ａ’による断面図であり、主に選択トランジスタTs及び増幅トランジスタTaのチャネルの断面が図示されている。図１６（Ｂ）は図１３〜図１５の線Ｂ−Ｂ’による断面図であり、リセットトランジスタTrの断面が図示されている。

実施例１〜４では画素を高密度化するために、フォトダイオードPD（光電変換部）とマトリクス回路を積層した構造とした。しかしながら積層構造としたため、フォトダイオードの下部電極がマトリクス回路の信号線等の配線を重なることを回避することは困難である。マトリクス回路の配線と重ならないように下部電極を形成すると、有効受光面積が小さくなってしまい不都合である。

下部電極がマトリクス回路の配線と重なると、マトリクス回路の配線の電位変動によってフォトダイオードの下部電極の電位が変動し、光電変換部で検出された光信号に雑音として混入してしまう。特にアクティブ方式のマトリクス回路では、増幅トランジスタによってこの雑音をも増幅されるの、センサ感度向上の大きな障害となる。

シリコン基板に形成されるイメージセンサは、基板が接地電位等の一定電位に固定されるため、マトリクス回路配線の電位変動によるノイズは、ガラス基板や石英基板を用いた場合よりもそれほど大きくはならない。実施例１〜４では隣接する下部電極の隙間には電位が変動する選択線１０１、リセット線１０２及び信号線１０３が殆ど存在しないようにして、下部電極２２１のノイズ発生を低減するようにした。本実施例では下部電極のノイズ発生の防止効果をさらに高めた素子構造に関するものである。

本実施例では、マトリクス回路の配線と下部電極の間に導電性層を設けて、この導電性層の電位を固定する構成を採用する。この構成によりマトリクス回路の配線と下部電極との間には固定された等電位面が形成されるため、マトリクス回路の配線の電位の変動は下部電極に全く影響を与えない。ここでは、導電性層が作る等電位面によって下部電極がノイズからシールドされるため、この導電性層をシールド電極と呼ぶ。

更に本実施例では、シールド電極を動作電源に固定して、電源線の代わりにシールド電極によって増幅トランジスタTa及びリセットトランジスタTrに電力を供給して、配線数を少なくしている。

本実施例のマトリクス回路の作製工程は実施例１とほぼ同様である。実施例１との主な相違点は電源線１０４のパターンの変更及び、シールド電極等の第３層目の配線を形成する点である。単位ユニット４００は同一行に配置された隣接する２画素で構成される。先ず図１３に示しように、単位ユニット４００ごとに多結晶シリコン膜でなる島状領域５０２が形成される。島状領域５０２のパターンは実施例１の島状領域２０２と同じにすればよい。

次に島状領域５０２を覆うゲイト絶縁膜５０３が形成され、ゲイト絶縁膜３０３上には第１層目の配線となる選択線４０１、リセット線４０２が形成される。選択線４０１及びリセット線４０２の幅はデザインルールａとする。また選択線４０１には選択トランジスタTsのゲイト電極５０４が一体的に形成され、リセット線４０２とリセットトランジスタTrのゲイト電極５０５が一体的に形成される。更に、増幅トランジスタTaのゲイト電極５０６が形成される。

次に、ゲイト電極５０４〜５０６をマスクにして、島状領域５０２にＮ型の導電性を付与するリンをドーピングする。ドーピング後、加熱処理もしくはレーザ照射によりドーピングされたリンを活性化すると共に、ドーピングにより損傷された島状領域の結晶性を改善する。

この工程において、島状領域５０２のゲイト電極５０４〜５０６によりマスクされた部分は実質的に真性とされ選択トランジスタTr、リセットトランジスタTs及び増幅トランジスタTaのチャネル形成領域５０７、５０８、５０９がそれぞれ形成される。リセットトランジスタTrの活性層においてゲイト電極５０６がオーバーラップされている領域は真性の領域５１０となる。他方、島状領域５０２のゲイト電極５０４〜５０６によりマスクされていない領域はＮ型のソース／ドレイン領域となる。

次に、第１の層間絶縁膜５１１として厚さ２００〜６００ｎｍの酸化珪素膜を形成し、選択トランジスタTsのドレイン領域に整合するコンタクトホール４０５、増幅トランジスタTaのゲイト電極５０６及びリセットトランジスタTrのドレイン領域に整合するコンタクトホール４０６、増幅トランジスタTa及びリセットトランジスタTrのソース領域に整合するコンタクトホール４０７が形成される。

チタン膜、アルミニウム膜、チタン膜でなる積層膜を形成しパターニングして、図１３に示すように、第２層目の配線である信号線４０３と、シールド電極との接続用の電極５１２及びフォトダイオードの下部電極との接続用の電極５１３が形成される。

信号線４０３は列ごとに形成され、選択トランジスタTsのドレイン領域にコンタクトホール４０５において電気的に接続されている。電極５１２は単位ユニット４００ごとに形成され、該当する単位ユニット４００内の２つの増幅トランジスタTa及びリセットトランジスタTrのソース領域にコンタクトホール４０７において接続されている。電極５１３は画素ごとに形成され、増幅トランジスタTaのゲイト電極５０６及びリセットトランジスタTrのドレイン領域にコンタクトホール４０６において電気的に接続されている。信号線４０３は薄膜トランジスタとの接続部を除いてその幅はデザインルールａとする。以上の工程により、イメージセンサのマトリクス回路が完成する。（図１３及び図１６）

本実施例も実施例１と同様にでは、隣接する２画素でなる単位ユニット４００に配置される６つの薄膜トランジスタを１つの島状領域５０２に形成するため、薄膜トランジスタのソース／ドレイン領域を電気的に接続するためのコンタクトホールが不要である。よって、この単位ユニット４００に配置される各２つの増幅トランジスタTa、リセットトランジスタTr、即ち計４つの薄膜トランジスタをシールド電極に接続するためのコンタクトホール４０７及び電極５１２が１つでよく、画素ピッチの縮小化につながる。

本実施例の単位ユニット４００は実施例１の電源線１０４を電極５１２に変形したのみであり、画素ピッチ（水平×垂直）は実施例１と同じ１１ａ×１３ａ（ａはデザインルール）にすることができる。

次に図１６に示すように、マトリクス回路と光電変換部（フォトダイオードPD）を層間分離するための第２の層間絶縁膜５１４を基板５０１全面に形成する。第２の層間絶縁膜５１４としては、下層の凹凸を相殺して、平坦な表面が得られるポリイミド、ポリアミド、ポリイミドアミド、アクリル等の樹脂膜や、ＰＳＧや酸化珪素等の酸化珪素系の塗布膜を用いることができる。また、第２の層間絶縁膜５１４の表面層は平坦な表面を得るため樹脂膜とし、下層は酸化珪素、窒化珪素、酸化窒化珪素等の無機絶縁材料の単層、多層としても良い。本実施例では、第２の層間絶縁膜５１４としてＰＳＧ膜を１００〜３００ｎｍの厚さに形成する。

次に、第２の層間絶縁膜５１４に電極５１２、５１３に整合するコンタクトホール５１５、５１６を形成する。そしてクロム膜を５０〜１５０ｎｍの厚さに成膜しパターニングして、電極５１２に接続されるシールド電極５１７及び電極５１３に接続される電極５１８を形成する。電極５１８は画素ごとに形成される。シールド電極５１７は、電極５１８が形成される部分を除いて、全ての画素に対して一体的に形成された共通電極の構造をとる。またシールド電極５１７は受光領域外部で電源電位に接続されている。この接続構成によって、単位ユニット４００に配置された各２つの増幅トランジスタTa及びリセットトランジスタTrのソース領域が電源電位に接続される。

次に図１６に示すように、マトリクス回路と光電変換部（フォトダイオードPD）を層間分離するための第３の層間絶縁膜５１９を基板５０１全面に形成する。第３の層間絶縁膜５１９も第２の層間絶縁膜５１４と同様に樹脂膜や、ＰＳＧや酸化珪素等の酸化珪素系の塗布膜等の平坦化膜が好ましい。本実施例では、第３の層間絶縁膜５１９としてＰＳＧ膜を１００〜３００ｎｍの厚さに形成する。そして、図１５に示すように電極５１８に整合するコンタクトホール５２０を形成する。

次に、フォトダイオードPDの下部電極５２１を構成する厚さ２００ｎｍのチタン膜と、下部電極５２１とオーミック接合用のｎ層２２２を構成するリンを含んだｎ型の非晶質シリコン膜を３０ｎｍの厚さに成膜する。ｎ型非晶質シリコン膜及びチタン膜パターニングして、図１５に示すように画素ごとに電気的に分離され、電極５１７に接続された下部電極５２１、下部電極５２１と同じ平面パターンのｎ層５２２を形成する。

次に、ｉ層５２３としてｉ型の非晶質シリコン膜を１〜２μｍの膜厚に成膜し、連続して、ｐ層５２４としてホウ素を含んだｐ型の非晶質シリコン膜を３０〜１００ｎｍの厚さ成膜する。この結果ｎ層５２２、ｉ層５２３、ｐ層５２４でなる光電変換層が形成される。ｐ層５２４上に上部電極を構成するＩＴＯもしくはＳｎＯ₂等の透明導電膜を成膜する。ここでは１２０ｎｍのＩＴＯ膜を上部電極５２５として形成する。上部電極５２５は全ての画素に共通に一体的に形成される。以上によりフォトダイオードPDが完成する。上部電極５２５は受光領域外部にて所定の固定電位に接続されている。このため、下部電極５２１は光入射側では上部電極５２５が作る等電位面にシールドされる。

更に、図１５に示すように、フォトダイオードPDの下部電極５２１とマトリクス回路の間には、電位が変動する配線４０１〜４０３を覆ってシールド電極５１７が形成されているため、下部電極５２１をマトリクス回路から発生するノイズから遮蔽できるという効果も得ることができる。

なお、本実施例のシールド電極５１７を実施例２〜４に示すイメージセンサにも適用することが可能である。

実施例１〜５において、イメージセンサを可視光に対して透明なガラスや石英等の絶縁基板上に形成し、またトランジスタを薄膜トランジスタで構成しため、液晶表示装置とのプロセス整合性があり、同一基板上に形成することが可能である。更に、絶縁基板上に形成したため、従来の単結晶シリコン基板上に形成したイメージセンサよりも製造コストが安いので、実施例１〜５に記載されたイメージセンサを単体でデジタルカメラや、カメラ一体型ＶＴＲ等の撮影機器に組み込むことで、安価にこれらの撮影機器を提供することが可能になる。

実施例１のイメージセンサの２×２画素の等価回路図。 実施例１のイメージセンサの作製工程を説明する平面図。 実施例１のイメージセンサの作製工程を説明する平面図。 実施例１のイメージセンサの作製工程を説明する平面図。 実施例１のイメージセンサの作製工程を説明する平面図。 実施例１のイメージセンサの断面図。 実施例２のイメージセンサの２×２画素分の等価回路図。 実施例２のマトリクス回路の平面図。 実施例３のイメージセンサの２×２画素分の等価回路図。 実施例３のマトリクス回路の平面図。 実施例４のイメージセンサの２×２画素分の等価回路図。 実施例４のマトリクス回路の平面図。 実施例５のイメージセンサの作製工程を説明する平面図。 実施例５のイメージセンサの作製工程を説明する平面図。 実施例５のイメージセンサの作製工程を説明する平面図。 実施例５のイメージセンサの断面図。 従来例のアクティブ方式のイメージセンサの等価回路図。

符号の説明

Ts 選択トランジスタ
Ta 増幅トランジスタ
Tr リセットトランジスタ
１０１ ４０１ 選択線
１０２ ４０２ リセット線
１０３ ４０３ 信号線
１０４ 電源線
１０５ １０６ １０７ コンタクトホール
２０１ 基板
２０２ 島状領域
２０４ ４０４ 選択トランジスタのゲイト電極
２０５ ４０５ リセットトランジスタのゲイト電極
２０６ ４０６ 増幅トランジスタのゲイト電極
２２１ ５２１ 下部電極
２２２ ５２２ ｎ層
２２３ ５２３ ｉ層
２２４ ５２４ ｐ層
２２５ ５２５ 上部電極
５１６ シールド電極

Claims (9)

1. 複数の画素が設けられた画素領域に、
   第一乃至第四の配線と、前記画素ごとに第一乃至第三のトランジスタと、光電変換部とを有し、
   前記第一の配線は、前記第一のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第一のトランジスタのソース又はドレインの他方は、前記第二のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第二のトランジスタのソース又はドレインの他方は、前記第二の配線と電気的に接続され、
   前記第二の配線は、前記第三のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第三のトランジスタのソース又はドレインの他方は、前記第二のトランジスタのゲート及び前記光電変換部と電気的に接続され、
   前記第三の配線は、前記第一のトランジスタのゲートと電気的に接続され、
   前記第四の配線は、前記第三のトランジスタのゲートと電気的に接続され、
   隣接する２画素において、前記第三のトランジスタ及び前記第二のトランジスタは共通のコンタクトホールを介して共通の前記第二の配線に電気的に接続され、
   前記隣接する２画素に形成される前記第一乃至前記第三のトランジスタの活性層は１つの島状半導体膜でなることを特徴とする半導体装置。
2. 複数の画素が設けられた画素領域に、
   第一乃至第三の配線と、前記画素ごとに第一乃至第三のトランジスタと、光電変換部、電源電位が供給されるシールド電極とを有し、
   前記第一の配線は、前記第一のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第一のトランジスタのソース又はドレインの他方は、前記第二のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第二のトランジスタのソース又はドレインの他方は、前記シールド電極と電気的に接続され、
   前記シールド電極は、前記第三のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第三のトランジスタのソース又はドレインの他方は、前記第二のトランジスタのゲート及び前記光電変換部と電気的に接続され、
   前記第二の配線は、前記第一のトランジスタのゲートと電気的に接続され、
   前記第三の配線は、前記第三のトランジスタのゲートと電気的に接続され、
   隣接する２画素において、前記第三のトランジスタ及び前記第二のトランジスタは共通のコンタクトホールを介して共通の前記シールド電極に電気的に接続され、
   前記隣接する２画素に形成される前記第一乃至前記第三のトランジスタの活性層は１つの島状半導体膜でなることを特徴とする半導体装置。
3. 請求項２において、前記シールド電極は前記第一乃至第三の配線と前記光電変換部の下部電極との間に設けられることを特徴とする半導体装置。
4. 請求項３において、前記シールド電極はクロム膜でなることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、前記第一のトランジスタはマルチゲイト構造であることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、前記第二のトランジスタはマルチゲイト構造であることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、前記第一のトランジスタ、前記第二のトランジスタ及び前記第三のトランジスタの半導体膜は多結晶シリコンであることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、前記光電変換部の光電変換層は水素化非晶質シリコンを有することを特徴とする半導体装置。
9. 請求項１乃至請求項７のいずれか一項において、前記光電変換部の光電変換層は非晶質シリコンゲルマニウムを有することを特徴とする半導体装置。

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