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WO2019003037A1 - 半導体装置および電子部品 - Google Patents

半導体装置および電子部品 Download PDF

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WO2019003037A1
WO2019003037A1 PCT/IB2018/054405 IB2018054405W WO2019003037A1 WO 2019003037 A1 WO2019003037 A1 WO 2019003037A1 IB 2018054405 W IB2018054405 W IB 2018054405W WO 2019003037 A1 WO2019003037 A1 WO 2019003037A1
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WO
WIPO (PCT)
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transistor
potential
wiring
circuit
semiconductor device
Prior art date
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Ceased
Application number
PCT/IB2018/054405
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English (en)
French (fr)
Inventor
岡本佑樹
黒川義元
楠本直人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Publication date
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Priority to KR1020197038542A priority patent/KR102637438B1/ko
Priority to US16/625,823 priority patent/US11367739B2/en
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    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
    • H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
    • H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes

Definitions

  • One embodiment of the present invention relates to a semiconductor device having a sensor function.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in the present specification and the like relates to an object, a method, or a method of manufacturing.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in the present specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light emitting device, a lighting device, a power storage device, a storage device, an imaging device, and the like.
  • a driving method or a method of manufacturing them can be mentioned as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • the memory device, the display device, the imaging device, the electronic device, and the electronic component may include a semiconductor device.
  • a sensor having a function of converting light into an electric signal is widely used, and is used for illumination adjustment of a display device, a security device, and the like.
  • an imaging device such as a CMOS image sensor has a configuration in which fine optical sensors are two-dimensionally arranged.
  • Non-Patent Document 1 introduces a technology in which a material whose electrical property changes according to a change in state and a transistor are combined.
  • an amorphous silicon thin film transistor having a double gate structure is used.
  • a sensor element is connected to one of the gate terminals, and a control electrode is connected to the other gate terminal.
  • the sensor element can change the voltage of one of the gate terminals according to its own state. Therefore, an element that changes the state of the sensor element can be quantitatively read out from the output of the transistor.
  • amorphous silicon thin film transistors have low mobility, their application to circuits requiring high speed operation is unsuitable.
  • the signal detected by the sensor element and output from the transistor may be used as a signal for controlling the operation of part or the whole of the system. Thus, the operating speed of the system may be affected.
  • Non-Patent Document 1 is configured to output a signal detected in real time, it is preferable that the signal detected by the sensor element can be held for a long time. Since the signal can be held for a long time, reliable data can be acquired even when the plurality of sensor elements are operated at the same time and then the reading operation is sequentially performed. That is, the simultaneity of data can be secured.
  • an object of one embodiment of the present invention is to provide a semiconductor device capable of holding a signal detected by a sensor element. Another object is to provide a semiconductor device capable of outputting a signal detected by a sensor element at high speed.
  • Another object is to provide a semiconductor device with low power consumption. Alternatively, it is an object to provide a highly reliable semiconductor device. Another object is to provide a novel semiconductor device or the like. Another object is to provide a method for driving the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor device having a sensor element.
  • One embodiment of the present invention includes a sensor element, a first transistor, a second transistor, and a third transistor, the sensor element includes a pair of electrodes, and the first transistor includes And a second gate facing the first gate via the semiconductor layer, one electrode of the sensor element is electrically connected to the first gate, and the first gate is connected to the first gate.
  • a semiconductor that is electrically connected to one of the source and the drain of the third transistor, one of the source and the drain of the first transistor is electrically connected to the gate of the second transistor, and the semiconductor layer has a metal oxide It is an apparatus.
  • Another embodiment of the present invention includes a photodiode, a first transistor, and a second transistor, and the first transistor includes a first gate, a first gate, and a semiconductor layer. And a second gate opposite to each other, one electrode of the photodiode is electrically connected to the first gate, and one of the source and the drain of the first transistor is a gate of the second transistor And the other of the source and the drain of the first transistor is electrically connected to the other electrode of the photodiode, and the semiconductor layer is a semiconductor device including a metal oxide.
  • a capacitor may be further provided, and one electrode of the capacitor may be electrically connected to the gate of the second transistor.
  • the transistor has the configuration, an inverter circuit, and a counter circuit, the output terminal of the inverter circuit is electrically connected to the other of the source and the drain of the second transistor, and the inverter circuit is one of the source and the drain of the second transistor
  • the input terminal of the counter circuit may be electrically connected, and the input terminal of the counter circuit may be electrically connected to the input terminal of the inverter circuit.
  • the above-described two further have a fourth transistor, and one of the source or drain of the fourth transistor is electrically connected to one of the source or drain of the second transistor. It may be connected to
  • the transistor has the configuration, a shift register circuit, and an A / D converter circuit, the gate of the fourth transistor is electrically connected to the shift register circuit, and the other of the source and the drain of the fourth transistor is an A / D converter It may be electrically connected to the circuit.
  • Another embodiment of the present invention is a semiconductor device in which an odd number of circuit blocks are connected in series and an input terminal of the first stage and an output terminal of the last stage are electrically connected, and the circuit block is an inverter circuit.
  • a delay circuit having a sensor element, a first transistor, a second transistor, and a third transistor, the sensor element having a pair of electrodes,
  • the transistor 1 has a first gate, and a second gate facing the first gate and the semiconductor layer, and one electrode of the sensor element is electrically connected to the first gate.
  • the first gate is electrically connected to one of the source or the drain of the third transistor
  • the second gate is electrically connected to one of the source or the drain of the second transistor.
  • Source or One of the drains is electrically connected to the output terminal of the inverter circuit, the semiconductor layer has a metal oxide, the input terminal of the inverter circuit serves as the input terminal of the circuit block, and the other of the source or drain of the first transistor Semiconductor device as an output terminal of the circuit block.
  • the sensor element may be shared in all circuit blocks. Also, the third transistor may be shared by all circuit blocks.
  • a photoelectric conversion element a piezoelectric element, or a heat sensitive element as the sensor element.
  • the metal oxide may be In, Zn, M (M is Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd or Hf). It is preferable to have and.
  • a semiconductor device capable of holding a signal detected by a sensor element can be provided.
  • a semiconductor device capable of outputting a signal detected by a sensor element at high speed can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a highly reliable semiconductor device can be provided.
  • a novel semiconductor device or the like can be provided.
  • the method for driving the semiconductor device can be provided.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • 5A and 5B are a circuit diagram and a timing chart illustrating a semiconductor device.
  • 5A and 5B are a circuit diagram and a timing chart illustrating a semiconductor device.
  • 5A and 5B are a circuit diagram and a timing chart illustrating a semiconductor device.
  • 5A and 5B are a circuit diagram and a timing chart illustrating a semiconductor device.
  • FIG. 6 illustrates an oscillator and a counter circuit.
  • FIG. 1A and 1B are a block diagram and a circuit diagram illustrating a semiconductor device. The figure explaining the structural example of a neural network.
  • FIG. 5A and 5B illustrate a configuration example of a semiconductor device.
  • 5A to 5C illustrate an example of a configuration of a memory cell.
  • the figure explaining the structural example of an offset circuit. 7 is a timing chart illustrating operation of a semiconductor device.
  • FIG. 5 illustrates the structure of a semiconductor device.
  • FIG. 5 illustrates the structure of a semiconductor device.
  • FIG. 5 illustrates the structure of a semiconductor device.
  • FIG. 5 illustrates the structure of a semiconductor device.
  • FIG. FIG. 5 is a diagram illustrating a combination of a semiconductor device and a neural network.
  • Embodiment 1 In this embodiment, a semiconductor device which is an embodiment of the present invention will be described with reference to the drawings.
  • One embodiment of the present invention is a semiconductor device including a sensor element and a plurality of transistors.
  • the sensor element outputs a first signal to the gate of the first transistor according to its own state.
  • the first transistor outputs a second signal to the gate of the second transistor in response to the first signal.
  • the gate of the second transistor functions as a holding node.
  • the second transistor outputs a third signal in response to the second signal. That is, the semiconductor device of one embodiment of the present invention can output a signal including quantitative information of an element that changes the state of the sensor element.
  • the second signal can be held, simultaneousness of the second signal can be ensured even when the second signal is read out from a plurality of semiconductor devices. Further, the holding node of the second signal is in a floating state, and can hold the maximum value of the second signal output in a predetermined period.
  • FIG. 1 is a circuit diagram illustrating a semiconductor device of one embodiment of the present invention.
  • the semiconductor device includes a sensor element 101, a transistor 102, a transistor 103, and a transistor 104.
  • the sensor element has a pair of electrodes.
  • the transistor 102 also has a first gate and a second gate.
  • One electrode of the sensor element 101 is electrically connected to the first gate of the transistor 102.
  • the first gate of the transistor 102 is electrically connected to one of the source or the drain of the transistor 104.
  • One of the source and the drain of the transistor 102 is electrically connected to the gate of the transistor 103.
  • a point at which one electrode of the sensor element 101, the gate of the transistor 102, and one of the source and the drain of the transistor 104 are connected is referred to as a node NS.
  • a point at which one of the source and the drain of the transistor 102 and the gate of the transistor 103 are connected is a node NM.
  • the other electrode of the sensor element 101 is electrically connected to the wiring 111.
  • the other of the source and the drain of the transistor 102 is electrically connected to the wiring 112.
  • the second gate of the transistor 102 is electrically connected to the wiring 117.
  • One of the source and the drain of the transistor 103 is electrically connected to the wiring 113.
  • the other of the source and the drain of the transistor 103 is electrically connected to the wiring 114.
  • the other of the source and the drain of the transistor 104 is electrically connected to the wiring 115.
  • the wiring 111 can function as a power supply line that supplies an appropriate voltage for driving the sensor element.
  • the voltage varies depending on the type of sensor, and in some cases, the power supply voltage VDD of the circuit can be used, or it may be a voltage (including a negative potential) dedicated to the sensor element.
  • the wirings 112, 113, and 115 can function as power supply lines.
  • the wiring 116 and the wiring 117 can function as signal lines for controlling conduction of each transistor.
  • the wiring 114 can function as an output line. Note that the function of the wiring 113 and the function of the wiring 114 can be interchanged.
  • FIG. 1 shows an example in which the sensor element 101 is electrically connected to the first gate (front gate) of the transistor 102 and the wiring 117 is connected to the second gate (back gate).
  • FIG. 2 (A) the form of their connection may be reversed.
  • the circuit shown in FIG. 1 and the circuit shown in FIG. 2 (A) can be regarded basically as equivalent.
  • the actual transistor structure is asymmetrical with respect to the semiconductor layer, appropriate conditions for operating the circuit may be different.
  • an element capable of changing the potential of the output destination such as a photoelectric conversion element, a piezoelectric element, or a heat sensitive element is preferably used.
  • an element that changes the potential by magnetism, chemical change, or biological activity may be used.
  • a photoelectric conversion element a photodiode of a non-linear element or a photoconductor of a linear element can be used.
  • the photodiode for example, a pn junction type photodiode or a pin junction type photodiode can be used.
  • a material of the photoelectric conversion layer in the photodiode typically, Si (single crystal silicon, polycrystalline silicon, microcrystalline silicon, amorphous silicon, or the like) can be used.
  • an avalanche photodiode using Se or a compound of Se may be used.
  • the photoconductor an element having a material having a change in electric resistance between the two terminals depending on the light intensity can be used.
  • the said material Si, InGaAs, ZnO, InSb, a chalcogenide, OPC (organic compound photoconductor) etc. can be used, for example.
  • piezoelectric element an element having a piezoelectric body between two terminals can be used.
  • a piezoelectric element is an element that generates an electric charge when a rapid pressure is applied.
  • piezoelectric materials include inorganic materials such as BaTiO 3 , PbTiO 3 , Pb (Zr, Ti) O 3 (PZT), PVDF (polyvinylidene fluoride), and PVDF-TrFE (polyvinylidene fluoride-trifluorinated ethylene).
  • An organic material such as a copolymer can be used.
  • the above-mentioned piezoelectric element also has a pyroelectric characteristic which generates an electric charge when the temperature changes. Therefore, a material that can be used as the piezoelectric element can also be used as the heat sensitive element.
  • organic materials such as PVDF (polyvinylidene fluoride) and PVDF-TrFE (polyvinylidene fluoride-trifluorinated ethylene copolymer) are also materials having a large temperature dependence of the dielectric constant. Changes can also be detected.
  • the transistor 102 has a function of writing the signal potential output from the sensor element 101 into the node NM, a function of holding the potential of the node NM, and a function of resetting the potential of the node NM.
  • the transistor 102 can be regarded as a source follower circuit, and the potential of the node NS can be written to the node NM when the transistor 102 is turned on by the potential of the first gate of the transistor 102.
  • the node NM Since the node NM is in the floating state, the written potential is maintained unless reset. However, when the potential of the node NS changes in the larger direction, the potential of the node NS can be overwritten on the node NM. Therefore, the maximum value of the node NS in a desired fixed period can be stored in the node NM.
  • the potential of the wiring 112 is set to a high potential.
  • the potential of the wiring 112 may be low and the wiring 117 may be high and the transistor 102 may be conductive at the potential of the second gate.
  • the transistor 103 has a function of outputting the potential of the node NM to the wiring 114.
  • the transistor 103 can be regarded as a source follower circuit, and the potential of the node NM can be output to the wiring 114 when the wiring 113 is supplied with a high potential. Note that in the above description, the threshold voltages of the transistors 102 and 103 are sufficiently small and can be ignored.
  • the transistor 104 has a function of resetting the potential of the node NS.
  • the node NS can be set to a reset potential.
  • the transistor 102 since the transistor 102 is turned off, the potential of the node NM is held. Note that even when the node NS is not set to the reset potential, the transistor 102 can be made non-conductive by sufficiently reducing the potential of the wiring 117 (eg, negative potential).
  • the capacitor 105 may be provided in the semiconductor device. By connecting one of the electrodes of the capacitor 105 to the node NM, the potential holding capability of the node NM can be increased. Further, at the time of reset or the like, the potential change of the node NM in the potential change of the node NS can be reduced.
  • the transistor 106 which is electrically connected to the wiring 114 may be provided.
  • One of the source or the drain of the transistor 106 is electrically connected to the wiring 114, and the other of the source or the drain is electrically connected to the wiring 119.
  • the gate of the transistor 106 is electrically connected to the wiring 118.
  • the transistor 106 can function as a selection transistor. When a selection signal is input to the wiring 118, an output signal of the transistor 103 can be output to the wiring 119. Note that the transistor 106 may be provided between the wiring 113 and the transistor 103.
  • a transistor using a metal oxide in a channel formation region (hereinafter referred to as an OS transistor) is preferably used.
  • the OS transistor has a small off current, and can suppress the flow of unnecessary charges at the nodes NS and NM.
  • the OS transistor has a field effect mobility of 10 cm 2 / Vs to 100 cm 2 / Vs, which is approximately the same as that of a polycrystalline silicon transistor. Therefore, the semiconductor device can be driven at higher speed than an amorphous silicon transistor, and even when the semiconductor device of one embodiment of the present invention is an element of a system, it is unlikely to be a rate-limiting point of the operating speed of the system.
  • FIG. 3A is a circuit diagram of the semiconductor device 100 a in which the potential of the node NS does not reversibly change with respect to the operation of the sensor element 101.
  • a photoelectric conversion element can be used for the sensor element 101.
  • a piezoelectric element or a heat sensitive element can be used.
  • the anode of the photodiode and the node NS are electrically connected.
  • the configuration of the semiconductor device 100a is substantially the same as the configuration of the circuit shown in FIG. Note that in FIG. 3A, one of the source or the drain of the transistor 103 and the other of the source or the drain of the transistor 102 are electrically connected. That is, the power supply wiring is shared.
  • a negative potential may be used in the wiring 117, and a potential corresponding to a high potential is represented by "+ V”, a potential corresponding to a low potential is represented by “0”, and a negative potential is represented by "-V”.
  • the potential "0” is not limited to 0 V, but may be a GND potential or a potential for adjusting the threshold voltage of the transistor 102.
  • the potential of the wiring 112 is “L”
  • the potential of the wiring 117 is “+ V”
  • the potential of the wiring 116 is “H”.
  • the transistor 102 is turned on, and the node NM is reset to the potential "L” of the wiring 112.
  • the transistor 104 is turned on, and the potential of the node NS is reset to "L”.
  • the potential of the node NS first rises by the operation of the sensor element 101, and the transistor 102 Conducted and the potential of the node NM also rises.
  • the period T1 corresponds to a detection period.
  • the potential of the wiring 116 is “H” in the period T2
  • the potential of the node NS is reset and the transistor 102 is turned off. Therefore, the potential of node NM is maintained.
  • the potential of the wiring 117 may be set to “ ⁇ V” as indicated by a broken line.
  • the transistor 102 can be turned off regardless of the potential of the node NS, and the potential of the node NM can be held. In this case, the potential of the node NS continues to rise according to the operation of the sensor element 101, and then saturates.
  • the potential of the wiring 116 may be “H”
  • the potential of the wiring 117 may be “ ⁇ V”.
  • the transistor 106 When the potential of the wiring 118 is set to “H” in the period T3, the transistor 106 is turned on and the potential of the node NM which is held can be read out to the wiring 119. By repeating the above operation, it is possible to periodically read out the signal detected by the sensor element 101 in the period T1.
  • the potential of the wiring 116 is set to “H” to reset the potential of the node NS.
  • the node NM holds the signal acquired in the period T1.
  • the potential of the wiring 116 is “L” in the period T3
  • the potential of the node NS is increased.
  • the potential of the wiring 116 is higher than the potential of the node NS in the period T1
  • the potential of the node NM is further increased from the held potential. . Therefore, the signal potential corresponding to the maximum value of the signal potential acquired by the sensor element 101 in the periods T1 and T3 is written to the node NM.
  • the period T3 also corresponds to the detection period.
  • the maximum value of the signal potential acquired by the sensor element 101 can be obtained. Note that the number of detection periods is not limited as long as the potential of the node NS is not saturated.
  • FIG. 4A is a circuit diagram of a semiconductor device 100b which is a modification of the semiconductor device 100a shown in FIG. 3A.
  • the semiconductor device 100 b has a configuration in which the transistor 107 is provided in the semiconductor device 100 a.
  • One of the source and the drain of the transistor 107 is electrically connected to the node NM.
  • the reset operation of the node NM can be performed by the transistor 107; thus, the potential of the wiring 112 can be fixed to a high potential. That is, a mechanism for changing the power supply potential supplied to the wiring 112 can be eliminated.
  • the potential of the wiring 117 Prior to the period T1, the potential of the wiring 117 is “0”, the potential of the wiring 116 is “H”, and the potential of the wiring 120 is “H”.
  • the transistor 104 By setting the potential of the wiring 116 to “H”, the transistor 104 is turned on, and the potential of the node NS is reset to “L”.
  • the transistor 107 By setting the potential of the wiring 120 to “H”, the transistor 107 is turned on, and the potential of the node NM is reset to “L”.
  • the potential of the node NS first increases by the operation of the sensor element 101, the transistor 102 conducts and the potential of the node NM also rises. Do.
  • the potential of the wiring 116 is “H” in the period T2
  • the potential of the node NS is reset and the transistor 102 is turned off. Therefore, the potential of node NM is maintained.
  • the potential of the wiring 117 may be set to “ ⁇ V” as indicated by a broken line.
  • the transistor 102 can be turned off regardless of the potential of the node NS, and the potential of the node NM can be held. In this case, the potential of the node NS continues to rise according to the operation of the sensor element 101, and then saturates.
  • the potential of the wiring 116 may be “H”
  • the potential of the wiring 117 may be “ ⁇ V”.
  • the transistor 106 When the potential of the wiring 118 is set to “H” in the period T3, the transistor 106 is turned on and the potential of the node NM which is held can be read out to the wiring 119. By repeating the above operation, it is possible to periodically read out the signal detected by the sensor element 101 in the period T1.
  • FIG. 4C is a timing chart illustrating an operation of reading out data for each of a plurality of detection periods.
  • the basic operation is the same as that of FIG. 4B, and the potential of the node NS is reset between the detection period and the detection period as in the description of FIG. 3D, regardless of the number of detection periods.
  • the maximum value of the signal potential acquired by the sensor element 101 can be output.
  • FIG. 5A is a circuit diagram of the semiconductor device 100c in which a transistor for resetting the node NS is omitted.
  • the sensor element 101 since the reset operation of the node NS is performed via the sensor element 101, the sensor element 101 is limited to an element having non-linear characteristics.
  • a photodiode can be used as the sensor element 101, and the anode of the photodiode is electrically connected to the node NS. Since the cathode of the photodiode can be electrically connected to the wiring 112, one power supply line can be eliminated.
  • the semiconductor device 100c is configured by omitting the transistor 104 from the semiconductor device 100a and providing a transistor 108.
  • One of the source and the drain of the transistor 108 is electrically connected to one of the source and the drain of the transistor 102, and the other of the source and the drain is electrically connected to the node NM.
  • the potential of the node NM can be held by turning off the transistor 108 regardless of the operation of the transistor 102.
  • the potential of the wiring 112 Prior to the period T1, the potential of the wiring 112 is “L”, the potential of the wiring 117 is “+ V”, and the potential of the wiring 121 is “H”.
  • the transistor 102 By setting the potential of the wiring 117 to "+ V”, the transistor 102 is turned on, and the node NM is reset to the potential "L” of the wiring 112. Further, since the sensor element 101 (photodiode) is forward biased, the potential of the node NS is reset to “L”.
  • the sensor element 101 When the potential of the wiring 112 is “H” and the potential of the wiring 117 is “0” in the period T1, the sensor element 101 operates to raise the potential of the node NS, and the transistor 102 conducts to increase the potential of the node NM. Do.
  • the transistor 106 When the potential of the wiring 118 is set to “H” in the period T3, the transistor 106 is turned on and the potential of the node NM which is held can be read out to the wiring 119. By repeating the above operation, it is possible to periodically read out the signal detected by the sensor element 101 in the period T1.
  • FIG. 5C is a timing chart illustrating an operation of reading out each of a plurality of detection periods.
  • the basic operation is the same as that of FIG. 5B, and the potential of the node NS is reset between the detection period and the detection period similarly to the description of FIG. 3D, regardless of the number of detection periods.
  • the maximum value of the signal potential acquired by the sensor element 101 can be output.
  • FIG. 6A is a circuit diagram of a semiconductor device 100d which is a modification of the semiconductor device 100c shown in FIG. 5A.
  • the semiconductor device 100d has a configuration in which the transistor 108 is omitted from the semiconductor device 100c.
  • the potential of the node NM can be held by turning off the transistor 102.
  • the potential of the wiring 112 Prior to the period T1, the potential of the wiring 112 is “L”, and the potential of the wiring 117 is “+ V”.
  • the transistor 102 By setting the potential of the wiring 117 to "+ V”, the transistor 102 is turned on, and the node NM is reset to the potential "L” of the wiring 112. Further, since the sensor element 101 (photodiode) is forward biased, the potential of the node NS is reset to “L”.
  • the sensor element 101 When the potential of the wiring 112 is “H” and the potential of the wiring 117 is “0” in the period T1, the sensor element 101 operates to raise the potential of the node NS, and accordingly, the potential of the node NM also rises.
  • the transistor 106 When the potential of the wiring 118 is set to “H” in the period T3, the transistor 106 is turned on and the potential of the node NM which is held can be read out to the wiring 119. By repeating the above operation, it is possible to periodically read out the signal detected by the sensor element 101 in the period T1.
  • FIG. 6C is a timing chart illustrating an operation of reading out each of a plurality of detection periods.
  • the basic operation is the same as in FIG. 6B, and as in the description of FIG. 3D, the potential of the node NS is reset between the detection period and the detection period, regardless of the number of detection periods.
  • the maximum value of the signal potential acquired by the sensor element 101 can be output.
  • FIG. 7A is a circuit diagram of the semiconductor device 100 e in which the potential of the node NS reversibly changes with respect to the operation of the sensor element 101.
  • the sensor element 101 an element whose capacitance value changes according to its own state can be used.
  • an organic material such as PVDF (polyvinylidene fluoride) or PVDF-TrFE (polyvinylidene fluoride-trifluoride ethylene copolymer) having a large temperature dependency of the dielectric constant described above is provided between a pair of electrodes
  • a variable capacitance element etc. are mentioned.
  • the dielectric constant increases with the temperature rise in a specific temperature range.
  • the potential of the node NS is determined by the potential ratio of the wiring 111 and the capacitance ratio between the capacitance of the sensor element 101 and the gate capacitance of the transistor 102.
  • the potential of the node NS approaches the voltage supplied to the wiring 111 because the capacitive coupling via the sensor element 101 increases. Therefore, when the voltage supplied to the wiring 111 is lower (for example, a negative potential) than the potential of the node NS, the temperature rises and the capacitance value of the sensor element 101 increases, whereby the potential of the node NS decreases.
  • the voltage supplied to the wiring 111 is higher than the potential of the node NS, the temperature rises and the capacitance value of the sensor element 101 is increased, whereby the potential of the node NS rises.
  • the configuration of the semiconductor device 100 e can be the same as that of the semiconductor device 100 a except for the sensor element 101.
  • One electrode of the sensor element 101 is electrically connected to the node NS, and the other electrode is electrically connected to the wiring 111.
  • the sensor element 101 has no polarity.
  • the read operation of the semiconductor device 100e is described with reference to the timing chart of FIG. 7B. Note that, unlike the semiconductor device 100 a and the like, the potential of the node NS is reversible, and therefore, the periodic reset operation is unnecessary.
  • the potential of the wiring 112 is “L”
  • the potential of the wiring 111 is “L”
  • the potential of the wiring 117 is “+ V”
  • the potential of the wiring 116 is “H”.
  • the potential of the wiring 112 is “H”
  • the potential of the wiring 111 is “Vs”
  • the potential of the wiring 117 is “0”
  • the potential of the wiring 116 is “L”.
  • the potential “Vs” of the wiring 111 is an appropriate voltage applied to the sensor element 101.
  • the sensor element 101 detects a temperature change
  • the potential Vs' of the node NS changes following the temperature change.
  • the potential of the node NM rises along with the rise of the potential Vs 'of the node NS, and thereafter holds the maximum value when the potential Vs' of the node NS falls.
  • the potential of the wiring 116 is “H” in the period T2
  • the potential of the node NS is reset and the transistor 102 is turned off. Therefore, the potential of node NM is maintained.
  • the potential of the wiring 117 may be set to “ ⁇ V” as indicated by a broken line.
  • the transistor 102 can be turned off regardless of the potential of the node NS, and the potential of the node NM can be held.
  • the potential of the wiring 116 may be “H”
  • the potential of the wiring 117 may be “ ⁇ V”.
  • the transistor 106 When the potential of the wiring 118 is set to “H” in the period T3, the transistor 106 is turned on and the potential of the node NM which is held can be read out to the wiring 119. By repeating the above operation, it is possible to periodically read out the signal detected by the sensor element 101 in the period T1. Also, the period T1 can be extended to read out the maximum value during that period.
  • FIG. 8A illustrates an oscillator 200 including the semiconductor device of one embodiment of the present invention as one element.
  • the oscillator 200 is an oscillator of ring oscillator type having an odd number of circuit blocks 150 and an input terminal of the first stage is electrically connected to an output terminal of the last stage.
  • the circuit block 150 may be one stage, and the input terminal and the output terminal of the circuit block 150 may be electrically connected.
  • the circuit block 150 includes an inverter circuit 151 and a delay circuit 152.
  • the delay circuit 152 for example, the circuit configuration of the semiconductor device shown in FIG. 1 can be used.
  • the oscillator 200 can change the oscillation frequency according to the potential held at the node NM.
  • the input terminal of the delay circuit 152 is one of the source and the drain of the transistor 103, and is electrically connected to the output terminal of the inverter circuit 151.
  • the output terminal of the delay circuit 152 is the other of the source and the drain of the transistor 103, and also functions as the output terminal of the circuit block 150.
  • the input terminal of the inverter circuit 151 functions as an input terminal of the circuit block 150.
  • the delay circuit 152 a configuration in which the transistor 106 is omitted from the semiconductor devices 100a to 100e described above can be used. Note that one of the source or the drain of the transistor 103 and the other of the source or the drain of the transistor 102 are not electrically connected to each other.
  • the delay circuit 152 may include the transistor 106.
  • the potential of the input terminal of the inverter circuit 151 can be held by turning off the transistor 106. Therefore, when the operation of the oscillator 200 is resumed, the clock signal can be output quickly.
  • the inverter circuit can be configured as a unipolar circuit using an OS transistor.
  • a transistor having silicon in a channel formation region hereinafter, a Si transistor may be used to combine transistors having different polarities.
  • the clock signal output from the oscillator 200 can be used as a clock signal for controlling the operation of an external circuit.
  • the operation of the system can be controlled according to the intensity of light, vibration (sound), temperature, or the like.
  • the clock signal output from the oscillator 200 may be input to the counter circuit 202.
  • the counter circuit 202 can output digital signals of plural bits in accordance with the clock signal. Therefore, the combination of the oscillator 200 and the counter circuit 202 can function as a digital sensor that quantifies light intensity, vibration (sound), temperature, or the like.
  • n-bit (n is a natural number) counter circuit composed of D-FFs (D flip-flops) shown in FIG. 8C can be used.
  • the clock signal output from the oscillator 200 is input to the first stage D-FF and is counted for a fixed period.
  • the counter circuit is reset by the RB signal and can start counting again.
  • the count value is transferred to the LAT circuit by inputting the SET signal.
  • the SEL signal and the SELB signal are input, the value stored in the LAT circuit is output to the wiring OUT [0: n].
  • the counter circuit is not limited to the asynchronous type and may be synchronous.
  • FIG. 9A is a diagram showing another configuration example of the circuit block 150 shown in FIG. 8A.
  • the delay circuit 152 includes a sensor element 131, transistors 132, 133, and 134, and a capacitive element 135.
  • the sensor element 131 the same element as the sensor element 101 can be used.
  • the transistor 132 like the transistor 102, has a first gate and a second gate.
  • the transistor 132 is desired to operate at high speed, and the transistors 133 and 134 are desired to have low off current. Therefore, OS transistors are preferably used for the transistors 132, 133, and 134.
  • the first gate of the transistor 132 is electrically connected to one electrode of the sensor element 131.
  • One of the source and the drain of the transistor 134 is electrically connected to the first gate of the transistor 132.
  • a point to which one electrode of the sensor element 131, the first gate of the transistor 132, and the source or drain of the transistor 134 are connected is referred to as a node NT.
  • One of the source and the drain of the transistor 133 is electrically connected to the second gate of the transistor 132.
  • One electrode of the capacitor 135 is electrically connected to one of the source and the drain of the transistor 133.
  • a point to which the second gate of the transistor 132, one of the source and the drain of the transistor 133, and one electrode of the capacitor 135 are connected is referred to as a node NX.
  • One of the source and the drain of the transistor 132 is electrically connected to the output terminal of the inverter circuit 151.
  • the other of the source and the drain of the transistor 132 functions as an output terminal of the circuit block 150.
  • the transistor 134 has a function of resetting the potential of the node NT.
  • the transistor 133 When the transistor 133 is turned on, a predetermined potential signal is written from the wiring 143 to the node NX. Since the off-state current of the OS transistor is small, the potential of the node NX is held for a long time by turning off the transistor 133.
  • the transistor 132 is turned on in accordance with the potential of the node NX, and the oscillator 200 generates a clock signal of a predetermined frequency.
  • the clock signal can be used, for example, as a control signal of a main circuit.
  • the threshold voltage of the transistor 132 changes.
  • the transistor 132 is turned on by the potential written to the node NX, but the value of the output current changes due to the change of the threshold voltage. Therefore, the frequency of the clock signal generated by the oscillator 200 changes. Note that if the potential of the node NT can be largely changed by the sensor element 131, the transistor 132 can be turned off and generation of a clock signal can be stopped.
  • the oscillator 200 generates the set clock signal at the initial stage of operation, but generates a clock signal whose frequency is lower than the initial level when the temperature rises.
  • the clock frequency can be automatically reduced when the load of the circuit operation is large and the temperature rises.
  • LSI a CPU, a GPU, an FPGA, an ASIC, or the like
  • the sensor element 131 may be shared by a plurality of circuit blocks 150.
  • the transistor 134 may be shared by a plurality of circuit blocks 150.
  • the sensor element 101 may be shared by a plurality of circuit blocks 150.
  • the transistor for resetting the potential of the node NS may be shared by the plurality of circuit blocks 150.
  • FIG. 10A is a block diagram illustrating a sensor device including a plurality of semiconductor devices of one embodiment of the present invention.
  • the sensor device comprises a sensor array 180, a circuit 170, a circuit 171, a circuit 172 and a circuit 173.
  • the sensor array 180 has circuits 160 arranged in a matrix.
  • the circuit 160 can have, for example, the circuit configuration of the semiconductor device illustrated in FIG. Further, the circuit configuration of the semiconductor devices 100a to 100e described above may be employed.
  • the circuit 160 is electrically connected to the circuit 170 through the wiring 118.
  • the circuit 160 is electrically connected to the circuit 171 through the wiring 119.
  • the circuit 170 can have a function as a row driver.
  • the circuit 170 can use, for example, a decoder or a shift register.
  • the readout row can be selected by the circuit 170, and the signal generated by the circuit 160 can be output to the wiring 119.
  • the circuit 171 can have a function of reducing noise components from the signal output from the circuit 160.
  • an interphase double sampling circuit (CDS circuit) or the like can be used for the circuit 171 . Note that the circuit 171 may be omitted.
  • the circuit 172 can have a function as a reading circuit.
  • the circuit 172 can be configured to include, for example, a comparator circuit and a counter circuit.
  • the signal potential input from the circuit 171 to the comparator circuit is compared with the reference potential to be swept.
  • the counter circuit operates according to the output of the comparator circuit to generate a digital signal. That is, the circuit 172 can function as an A / D converter.
  • the circuit 173 can have a function as a column driver.
  • a decoder or a shift register can be used.
  • the readout column can be selected by the circuit 173, and digital data generated by the circuit 172 can be output to the wiring 121.
  • the sensor element 101 when a photoelectric conversion element is used as the sensor element 101, it can function as an image sensor.
  • a piezoelectric element when used, it can function as a sheet-like pressure sensor, and information such as in-plane distribution of pressure can be obtained.
  • a heat-sensitive element when used, it can function as a sheet-like temperature sensor, and information such as in-plane distribution of temperature can be obtained. It can also function as an infrared image sensor.
  • connection destination of the wiring 121 is not limited.
  • a neural network, a storage device, a display device, a communication device or the like can be used as the connection destination.
  • digital data output from the circuit 172 into a neural network, for example, high resolution of acquired data, reduction of noise, recognition of elements that change the state of a sensor, data correction, character recognition, fingerprint authentication, defect Processing such as analysis and statistical processing can be performed.
  • Embodiment Mode 1 a structural example of a semiconductor device which can be used for a neural network which can be used for the application described in Embodiment Mode 1 will be described.
  • the neural network NN can be configured by an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • Each of the input layer IL, the output layer OL, and the intermediate layer HL has one or more neurons (units).
  • the intermediate layer HL may be a single layer or two or more layers.
  • a neural network having two or more intermediate layers HL can be called DNN (deep neural network), and learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL, an output signal of a neuron in the front or rear layer is input to each neuron in the intermediate layer HL, and an output from a neuron in the front layer is input to each neuron in the output layer OL A signal is input.
  • Each neuron may be connected to all neurons in the previous and subsequent layers (total connection) or may be connected to some neurons.
  • FIG. 11 (B) shows an example of operation by a neuron.
  • a neuron N and two neurons in the front layer outputting signals to the neuron N are shown.
  • the output x 1 of the anterior layer neuron and the output x 2 of the anterior layer neuron are input to the neuron N.
  • the operation by the neuron includes the operation of adding the product of the output of the anterior layer neuron and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed on software using a program or may be performed by hardware.
  • a product-sum operation circuit can be used.
  • a digital circuit or an analog circuit may be used as this product-sum operation circuit.
  • an analog circuit is used for the product-sum operation circuit. Therefore, the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum operation circuit or reducing the number of accesses to the memory.
  • the product-sum operation circuit may be configured by a Si transistor or may be configured by an OS transistor.
  • the OS transistor since the OS transistor has extremely small off-state current, the OS transistor is suitable as a transistor forming an analog memory of a product-sum operation circuit.
  • the product-sum operation circuit may be configured using both a Si transistor and an OS transistor.
  • FIG. 12 shows a configuration example of a semiconductor device MAC having a function of performing computation of a neural network.
  • the semiconductor device MAC has a function of performing a product-sum operation of first data corresponding to coupling strength (weight) between neurons and second data corresponding to input data.
  • each of the first data and the second data can be analog data or multivalued data (discrete data).
  • the semiconductor device MAC has a function of converting data obtained by the product-sum operation using an activation function.
  • the semiconductor device MAC includes a cell array CA, a current source circuit CS, a current mirror circuit CM, a circuit WDD, a circuit WLD, a circuit CLD, an offset circuit OFST, and an activation function circuit ACTV.
  • Cell array CA has a plurality of memory cells MC and a plurality of memory cells MCref.
  • a memory cell MC (MC [1,1] to MC [m, n]) having m rows and n columns (m, n is an integer of 1 or more) and m memory cells MCref (m An example of a configuration having MCref [1] to MCref [m]) is shown.
  • Memory cell MC has a function of storing first data.
  • the memory cell MCref has a function of storing reference data used for product-sum operation.
  • the reference data can be analog data or multivalued data.
  • the memory cell MC [i, j] (i is an integer of 1 to m and j is an integer of 1 to n) includes the wiring WL [i], the wiring RW [i], the wiring WD [j], and the wiring BL Connected with [j].
  • the memory cell MCref [i] is connected to the wiring WL [i], the wiring RW [i], the wiring WDref, and the wiring BLref.
  • the memory cell MC [i, j] to the wiring BL [j] the current flowing between denoted as I MC [i, j], the current flowing between the memory cell MCref [i] and the wiring BLref I MCref [ i] .
  • FIG. 13 shows memory cells MC [1, 1], [2, 1] and memory cells MCref [1], [2] as representative examples, but the same applies to other memory cells MC and memory cells MCref.
  • the configuration of can be used.
  • Each of the memory cell MC and the memory cell MCref includes transistors Tr11 and Tr12 and a capacitive element C11.
  • the transistors Tr11 and Tr12 are n-channel transistors is described.
  • the gate of the transistor Tr11 is connected to the wiring WL, one of the source or drain is connected to the gate of the transistor Tr12 and the first electrode of the capacitive element C11, and the other is connected to the wiring WD It is done.
  • One of the source and the drain of the transistor Tr12 is connected to the wiring BL, and the other of the source and the drain is connected to the wiring VR.
  • the second electrode of the capacitive element C11 is connected to the wiring RW.
  • the wiring VR is a wiring having a function of supplying a predetermined potential.
  • a low power supply potential such as a ground potential
  • a node connected to one of the source and the drain of the transistor Tr11, the gate of the transistor Tr12, and the first electrode of the capacitor C11 is a node NM.
  • the nodes NM of the memory cells MC [1,1] and [2,1] are denoted as nodes NM [1,1] and [2,1], respectively.
  • Memory cell MCref also has a configuration similar to that of memory cell MC. However, the memory cell MCref is connected to the wiring WDref instead of the wiring WD, and is connected to the wiring BLref instead of the wiring BL. In memory cells MCref [1] and [2], one of the source and the drain of transistor Tr11, the gate of transistor Tr12, and the node connected to the first electrode of capacitive element C11 are node NMref [1], respectively. And [2].
  • the node NM and the node NMref function as holding nodes of the memory cell MC and the memory cell MCref, respectively.
  • the node NM holds the first data
  • the node NMref holds reference data.
  • currents I MC [1 , 1] and I MC [2, 1] flow from the wiring BL [1] to the transistors Tr 12 of the memory cells MC [1, 1] and [2, 1], respectively.
  • currents I MCref [1] and I MCref [2] flow from the wiring BLref to the transistors Tr12 of the memory cells MCref [1] and [2], respectively.
  • the off-state current of the transistor Tr11 is preferably small. Therefore, it is preferable to use an OS transistor with extremely small off-state current as the transistor Tr11. Accordingly, fluctuation of the potential of the node NM or the node NMref can be suppressed, and the calculation accuracy can be improved. Further, the frequency of the operation of refreshing the potential of the node NM or the node NMref can be suppressed low, and power consumption can be reduced.
  • the transistor Tr12 is not particularly limited, and, for example, a Si transistor or an OS transistor can be used.
  • an OS transistor is used as the transistor Tr12, the transistor Tr12 can be manufactured using the same manufacturing apparatus as the transistor Tr11, and the manufacturing cost can be suppressed.
  • the transistor Tr12 may be an n-channel type or a p-channel type.
  • the current source circuit CS is connected to the wirings BL [1] to BL [n] and the wiring BLref.
  • the current source circuit CS has a function of supplying current to the wirings BL [1] to BL [n] and the wiring BLref.
  • the current values supplied to the wirings BL [1] to BL [n] may be different from the current values supplied to the wirings BLref.
  • a current supplied from the current source circuit CS to the wirings BL [1] to the wiring BL [n] is denoted as I C
  • a current supplied from the current source circuit CS to the wiring BLref is denoted as I Cref .
  • the current mirror circuit CM includes wirings IL [1] to IL [n] and a wiring ILref.
  • the wirings IL [1] to IL [n] are connected to the wirings BL [1] to BL [n], respectively, and the wiring ILref is connected to the wiring BLref.
  • the connection between the wiring IL [1] and the wiring BL [1] or the connection between the wiring IL [n] and the wiring BL [n] is denoted as a node NP [1] to a node NP [n].
  • a connection point between the wiring ILref and the wiring BLref is denoted as a node NPref.
  • the current mirror circuit CM has a function of causing a current I CM according to the potential of the node NPref to flow through the wiring ILref, and a function of flowing the current I CM also into the wirings IL [1] to IL [n].
  • FIG 12 is discharged current I CM wiring ILref from the wiring BLref, current I CM is discharged to the wiring BL [1] to the wiring from the wiring BL [n] IL [1] to the wiring IL [n] Example Is shown.
  • currents flowing from the current mirror circuit CM to the cell array CA through the wirings BL [1] to BL [n] are denoted as I B [1] to I B [n].
  • the current flowing from the current mirror circuit CM to the cell array CA via the wiring BLref is denoted as I Bref .
  • the circuit WDD is connected to the wirings WD [1] to WD [n] and the wiring WDref.
  • the circuit WDD has a function of supplying a potential corresponding to the first data stored in the memory cell MC to the wirings WD [1] to WD [n].
  • the circuit WDD has a function of supplying a potential corresponding to reference data stored in the memory cell MCref to the wiring WDref.
  • the circuit WLD is connected to the wirings WL [1] to WL [m].
  • the circuit WLD has a function of supplying a signal for selecting a memory cell MC or a memory cell MCref to which data is written to the wirings WL [1] to WL [m].
  • the circuit CLD is connected to the wirings RW [1] to RW [m].
  • the circuit CLD has a function of supplying a potential corresponding to second data to the wirings RW [1] to RW [m].
  • the offset circuit OFST is connected to the wirings BL [1] to BL [n] and the wirings OL [1] to OL [n].
  • the offset circuit OFST changes the amount of current flowing from the wiring BL [1] to the wiring BL [n] to the offset circuit OFST and / or changes of the current flowing from the wiring BL [1] to the wiring BL [n] to the offset circuit OFST Have a function to detect
  • the offset circuit OFST has a function of outputting a detection result to the wiring OL [1] to the wiring OL [n].
  • the offset circuit OFST may output a current corresponding to the detection result to the line OL, or may convert a current corresponding to the detection result to a voltage and output the voltage to the line OL.
  • the currents flowing between the cell array CA and the offset circuit OFST are denoted as I ⁇ [1] to I ⁇ [n].
  • the offset circuit OFST shown in FIG. 14 includes circuits OC [1] to OC [n].
  • Each of the circuits OC [1] to OC [n] includes a transistor Tr21, a transistor Tr22, a transistor Tr23, a capacitor C21, and a resistor R1.
  • the connection relationship of each element is as shown in FIG.
  • a node connected to the first electrode of the capacitive element C21 and the first terminal of the resistive element R1 is referred to as a node Na.
  • a node connected to the second electrode of the capacitive element C21, one of the source and the drain of the transistor Tr21, and the gate of the transistor Tr22 is referred to as a node Nb.
  • the wiring VrefL has a function of supplying a potential Vref
  • the wiring VaL has a function of supplying a potential Va
  • the wiring VbL has a function of supplying a potential Vb.
  • the wiring VDDL has a function of supplying a potential VDD
  • the wiring VSSL has a function of supplying a potential VSS.
  • the wiring RST has a function of supplying a potential for controlling the conductive state of the transistor Tr21.
  • a source follower circuit is configured by the transistor Tr22, the transistor Tr23, the wiring VDDL, the wiring VSSL, and the wiring VbL.
  • circuits OC [1] to OC [n] will be described. Although an operation example of the circuit OC [1] will be described here as a representative example, the circuits OC [2] to OC [n] can be operated similarly.
  • the circuits OC [2] to OC [n] can be operated similarly.
  • the transistor Tr21 is in the on state, and the potential Va is supplied to the node Nb. Thereafter, the transistor Tr21 is turned off.
  • the potential of the node Na changes to a potential corresponding to the second current and the resistance value of the resistor element R1.
  • the transistor Tr21 since the transistor Tr21 is in the off state and the node Nb is in the floating state, the potential of the node Nb changes due to capacitive coupling with the change of the potential of the node Na.
  • the change in the potential of the node Na is ⁇ V Na and the capacitive coupling coefficient is 1
  • the potential of the node Nb is Va + ⁇ V Na .
  • the threshold voltage of the transistor Tr22 is V th
  • the potential Va + ⁇ V Na ⁇ V th is output from the wiring OL [1].
  • Potential ⁇ V Na is determined according to the amount of change from the first current to the second current, resistance element R1, and potential Vref.
  • the resistance element R1 and the potential Vref are known, the amount of change in current flowing from the potential ⁇ V Na to the wiring BL can be obtained.
  • a signal corresponding to the current amount detected by the offset circuit OFST and / or the change amount of the current is input to the activation function circuit ACTV through the wiring OL [1] to the wiring OL [n]. .
  • the activation function circuit ACTV is connected to the wirings OL [1] to OL [n] and the wirings NIL [1] to NIL [n].
  • the activation function circuit ACTV has a function of performing an operation for converting a signal input from the offset circuit OFST in accordance with a previously defined activation function.
  • a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function or the like can be used.
  • the signal converted by the activation function circuit ACTV is output as output data to the wirings NIL [1] to NIL [n].
  • the product-sum operation of the first data and the second data can be performed using the above-described semiconductor device MAC.
  • an operation example of the semiconductor device MAC when performing a product-sum operation will be described.
  • FIG. 15 shows a timing chart of an operation example of the semiconductor device MAC.
  • the wiring WL [1], the wiring WL [2], the wiring WD [1], the wiring WDref, the node NM [1,1], the node NM [2,1], and the node NMref [1] in FIG. The transition of the potential of the node NMref [2], the wiring RW [1], and the wiring RW [2], and the transition of the values of the current I B [1] -I ⁇ [1] and the current I Bref .
  • the current I B [1] -I ⁇ [1] corresponds to the sum of the currents flowing from the wiring BL [1] to the memory cells MC [1, 1] and [2, 1].
  • the potential of the wiring WL [1] becomes high level (High), and the potential of the wiring WD [1] is higher than the ground potential (GND) by V PR ⁇ V W [1,1] next, the potential of the wiring WDref becomes the V PR greater potential than the ground potential. Further, the potentials of the wiring RW [1] and the wiring RW [2] become a reference potential (REFP).
  • the potential V W [1, 1] is a potential corresponding to the first data stored in the memory cell MC [1, 1]. Further, the potential VPR is a potential corresponding to reference data.
  • the memory cell MC [1,1] and the transistor Tr11 having a memory cell MCref [1] is turned on and node NM potential of [1,1] is V PR -V W [1,1], the node NMref The potential of [1] becomes VPR .
  • the current I MC [1, 1], 0 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1, 1] can be expressed by the following equation.
  • k is a constant determined by the channel length, channel width, mobility, and the capacity of the gate insulating film of the transistor Tr12.
  • V th is a threshold voltage of the transistor Tr12.
  • the potential of the wiring WL [1] becomes low level (low). Accordingly, the transistor Tr11 included in the memory cell MC [1,1] and the memory cell MCref [1] is turned off, and the potentials of the node NM [1,1] and the node NMref [1] are held.
  • the transistor Tr11 As described above, it is preferable to use an OS transistor as the transistor Tr11. Thus, the leak current of the transistor Tr11 can be suppressed, and the potentials of the node NM [1,1] and the node NMref [1] can be accurately held.
  • the potential of the wiring WD [1] becomes V PR -V W [2,1] greater potential than the ground potential
  • the potential of the wiring WDref becomes the V PR greater potential than the ground potential.
  • the potential V W [2, 1] is a potential corresponding to the first data stored in the memory cell MC [2, 1].
  • the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned on, and the potential of the node NM [2,1] is V PR ⁇ V W [2,1] , the node NMref
  • the potential of [2] becomes VPR .
  • the potential of the wiring WL [2] becomes low level (low). Accordingly, the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned off, and the potentials of the node NM [2,1] and the node NMref [2] are held.
  • the first data is stored in the memory cells MC [1,1], [2,1], and the reference data is stored in the memory cells MCref [1], [2].
  • the current from the current source circuit CS is supplied to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. In addition, a current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current supplied from the current source circuit CS to the wiring BL [1] is I C, 0 and the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 0 , the following equation is established.
  • the potential of the wiring RW [1] is higher than the reference potential by V X [1] .
  • the potential V X [1] is supplied to the capacitive element C11 of each of the memory cell MC [1,1] and the memory cell MCref [1], and the potential of the gate of the transistor Tr12 rises due to capacitive coupling.
  • the potential V X [1] is a potential corresponding to the second data supplied to the memory cell MC [1, 1] and the memory cell MC ref [1].
  • the amount of change in the potential of the gate of the transistor Tr12 is a value obtained by multiplying the amount of change in the potential of the wiring RW by the capacitive coupling coefficient determined by the configuration of the memory cell.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitive element C11, the gate capacitance of the transistor Tr12, the parasitic capacitance, and the like.
  • the capacitive coupling coefficient is one.
  • the potential V X may be determined in consideration of the capacitive coupling coefficient.
  • the current I MC [1, 1], 1 that flows from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1, 1] at time T05 to T06 can be expressed by the following equation.
  • the current flowing to the wiring BL [1] and the wiring BLref will be considered.
  • the current I Cref is supplied from the current source circuit CS to the wiring BLref. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is I CM, 1 , the following equation is established.
  • the current I C is supplied from the current source circuit CS to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. Further, current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 1 , the following equation is established.
  • I C ⁇ I CM, 1 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 1 (E10)
  • the difference between the current I ⁇ , 0 and the current I ⁇ , 1 (difference current ⁇ I ⁇ ) can be expressed by the following equation from the equations (E1) to (E10).
  • the differential current ⁇ I ⁇ takes a value corresponding to the product of the potentials V W [1, 1] and V X [1] .
  • the potential of the wiring RW [1] becomes the ground potential, and the potentials of the node NM [1,1] and the node NMref [1] become similar to those at time T04 to T05.
  • the potential of the wiring RW [1] becomes V X [1] larger than the reference potential
  • the potential of the wiring RW [2] is V X [2] larger than the reference potential Supplied.
  • potential V X [1] is supplied to capacitive element C11 of each of memory cell MC [1, 1] and memory cell MCref [1], and node NM [1, 1] and node NMref [ The potential of 1] rises by V X [1] .
  • V X [2] is supplied to capacitive element C11 of each of memory cell MC [2, 1] and memory cell MCref [2], and node NM [2, 1] and node NMref [2 Each of the potentials of V ] [2] rises.
  • the current I MC [2, 1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [2, 1] at time T07 to T08 can be expressed by the following equation.
  • the current flowing to the wiring BL [1] and the wiring BLref will be considered.
  • the current I Cref is supplied from the current source circuit CS to the wiring BLref. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is I CM, 2 , the following equation holds.
  • the current I C is supplied from the current source circuit CS to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. Further, current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 2 , the following equation is established.
  • I C ⁇ I CM, 2 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 2 (E15)
  • the difference between the current I ⁇ , 0 and the current I ⁇ , 2 (difference current ⁇ I ⁇ ) is expressed by the following equation from the equations (E1) to (E8) and the equations (E12) to (E15) be able to.
  • the difference current ⁇ I ⁇ is obtained by adding the product of the potential V W [1, 1] and the potential V X [1] and the product of the potential V W [2, 1] and the potential V X [2]. It becomes a value according to the combined result.
  • the differential current ⁇ I ⁇ input to the offset circuit OFST is the potential V X corresponding to the first data (weight) and the second data (input data And the value corresponding to the result of adding the product of the potential V W corresponding to. That is, by measuring the difference current ⁇ I ⁇ with the offset circuit OFST, it is possible to obtain the result of the product-sum operation of the first data and the second data.
  • the number of memory cells MC and memory cells MCref may be set arbitrarily.
  • the differential current ⁇ I ⁇ in the case where the number m of rows of the memory cell MC and the memory cell MCref is an arbitrary number can be expressed by the following equation.
  • the number of product-sum operations to be executed in parallel can be increased.
  • product-sum operation of the first data and the second data can be performed.
  • a product-sum operation circuit can be configured with a small number of transistors. Therefore, the circuit scale of the semiconductor device MAC can be reduced.
  • the number m of rows of memory cells MC corresponds to the number of input data supplied to one neuron
  • the number n of columns of memory cells MC corresponds to the number of neurons Can.
  • the number m of rows of memory cells MC is set to the number of input data supplied from the input layer IL (the number of neurons in the input layer IL)
  • the number n of columns of memory cells MC is the neurons in the intermediate layer HL It can be set to the number of
  • the structure of the neural network to which the semiconductor device MAC is applied is not particularly limited.
  • the semiconductor device MAC can also be used for a convolutional neural network (CNN), a recursive neural network (RNN), an auto encoder, a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • CNN convolutional neural network
  • RNN recursive neural network
  • auto encoder a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • FIG. 16A The structure of the semiconductor device of one embodiment of the present invention is illustrated in FIG.
  • the semiconductor device illustrated in FIG. 16A is an example having a stacked-layer structure of the layer 561 and the layer 562.
  • the layer 561 has a sensor element 500.
  • the sensor element 500 corresponds to the sensor elements 101 and 131 described in the first embodiment.
  • FIG. 16C and 16D illustrate a photoelectric conversion element that can be used as the sensor element 500.
  • FIG. The photoelectric conversion element can be a stack of a layer 565a, a layer 565b, and a layer 565c as illustrated in FIG. 16C.
  • the sensor element 500 illustrated in FIG. 16C is a pn junction photodiode, and for example, a p + -type semiconductor can be used for the layer 565a, an n-type semiconductor for the layer 565b, and an n + -type semiconductor for the layer 565c.
  • a p + -type semiconductor may be used for the layer 565a
  • a p-type semiconductor may be used for the layer 565b
  • a p + -type semiconductor may be used for the layer 565c.
  • a pin junction photodiode in which the layer 565b is an i-type semiconductor may be used.
  • the pn junction photodiode or pin junction photodiode can be formed using single crystal silicon.
  • the pin junction photodiode can be formed using a thin film of amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like.
  • the sensor element 500 may be a stack of the layer 566a, the layer 566b, the layer 566c, and the layer 566d.
  • the sensor element 500 illustrated in FIG. 16D is an example of an avalanche photodiode, the layers 566a and 566d correspond to electrodes, and the layers 566b and 566c correspond to photoelectric conversion portions.
  • the layer 566a is preferably a low-resistance metal layer or the like.
  • a low-resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver or laminates thereof can be used.
  • the layer 566 d is preferably a conductive layer having high transparency to visible light.
  • indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, or graphene can be used. Note that the layer 566 d may be omitted.
  • the layers 566 b and 566 c of the photoelectric conversion portion can be configured as, for example, a pn junction photodiode in which a selenium-based material is used as a photoelectric conversion layer. It is preferable to use a selenium-based material which is a p-type semiconductor as the layer 566 b and a gallium oxide or the like which is an n-type semiconductor as the layer 566 c.
  • a photoelectric conversion element using a selenium-based material has high external quantum efficiency with respect to visible light.
  • amplification of the carrier with respect to the incident light quantity can be enlarged by utilizing avalanche multiplication.
  • a selenium-based material has a high light absorption coefficient, it has a production advantage such as being able to form a photoelectric conversion layer as a thin film.
  • the thin film of a selenium-based material can be formed by a vacuum evaporation method, a sputtering method, or the like.
  • crystalline selenium such as single crystal selenium or polycrystalline selenium, amorphous selenium, a compound of copper, indium, selenium (CIS), or a compound of copper, indium, gallium, selenium (CIGS), etc. Can be used.
  • the n-type semiconductor is preferably formed of a material having a wide band gap and a light transmitting property with respect to visible light.
  • a material having a wide band gap and a light transmitting property with respect to visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, an oxide in which they are mixed, or the like can be used.
  • these materials also function as a hole injection blocking layer and can also reduce dark current.
  • FIG. 16E is a view for explaining a piezoelectric element (heat sensitive element) that can be used as the sensor element 500.
  • the piezoelectric element can be a stack of a layer 566a, a layer 566b, and a layer 566c as shown in FIG.
  • the layers 567a and 567c are a pair of electrodes, and a metal layer similar to the layer 566a can be used.
  • the layer 567b is a piezoelectric body, and is made of an inorganic material such as BaTiO 3 , PbTiO 3 , Pb (Zr, Ti) O 3 (PZT), PVDF (polyvinylidene fluoride), PVDF-TrFE (polyvinylidene fluoride-trifluoride) Organic materials such as ethylene copolymer) can be used.
  • the piezoelectric body also acts as a pyroelectric material.
  • the layer 562 illustrated in FIG. 16A can include an OS transistor.
  • Layer 562 can also have a supporting substrate.
  • the support substrate may be a rigid substrate such as a glass substrate or a silicon substrate, or a flexible substrate such as a metal foil or a resin film.
  • the OS transistors can be formed directly on these supporting substrates. Alternatively, an OS transistor formed on a hard substrate may be transposed to a flexible substrate.
  • a metal oxide having an energy gap of 2 eV or more, preferably 25 eV or more, more preferably 3 eV or more can be used.
  • an oxide semiconductor containing indium, or the like, for example, a CAC-OS described later can be used.
  • the semiconductor layer is represented by, for example, an In-M-Zn-based oxide containing indium, zinc and M (a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium). It can be a membrane.
  • M a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium.
  • the oxide semiconductor forming the semiconductor layer is an In-M-Zn-based oxide
  • the atomic ratio of metal elements in a sputtering target used for forming the In-M-Zn oxide is In ⁇ M, Zn It is preferable to satisfy ⁇ M.
  • the atomic ratio of the semiconductor layer to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the sputtering target.
  • an oxide semiconductor with low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3, it is possible to use an oxide semiconductor of 1 ⁇ 10 -9 / cm 3 or more carrier density.
  • Such an oxide semiconductor is referred to as a high purity intrinsic or substantially high purity intrinsic oxide semiconductor. Accordingly, the impurity concentration is low and the density of defect states is low, so that the oxide semiconductor can be said to be an oxide semiconductor having stable characteristics.
  • composition is not limited to those described above, and a composition having an appropriate composition may be used in accordance with the semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, and the like) of the required transistor.
  • semiconductor characteristics and electrical characteristics field effect mobility, threshold voltage, and the like
  • the concentration of silicon or carbon (the concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less make it
  • the nitrogen concentration (the concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the semiconductor layer may have, for example, a non-single crystal structure.
  • the non-single crystal structure is, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor, or a C-Axis Aligned and AB-plane Anchored Crystalline Oxide Semiconductor) having a crystal oriented in the c-axis, a polycrystalline structure, A microcrystalline structure or an amorphous structure is included.
  • the amorphous structure has the highest density of defect states
  • CAAC-OS has the lowest density of defect states.
  • the oxide semiconductor film having an amorphous structure has, for example, disordered atomic arrangement and no crystalline component.
  • the oxide semiconductor film having an amorphous structure has, for example, a complete amorphous structure and no crystal part.
  • the semiconductor layer may be a mixed film having two or more of a region having an amorphous structure, a region having a microcrystalline structure, a region having a polycrystalline structure, a region having a CAAC-OS, and a region having a single crystal structure.
  • the mixed film may have, for example, a single layer structure or a laminated structure including any two or more of the above-described regions.
  • CAC Cloud-Aligned Composite
  • the CAC-OS is, for example, a configuration of a material in which an element included in an oxide semiconductor is unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or in the vicinity thereof.
  • an element included in an oxide semiconductor is unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or in the vicinity thereof.
  • the oxide semiconductor one or more metal elements are unevenly distributed, and a region including the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less
  • the state of mixing in is also called mosaic or patch.
  • the oxide semiconductor preferably contains at least indium.
  • One or more selected from the above may be included.
  • CAC-OS in the In-Ga-Zn oxide is an indium oxide (hereinafter referred to as InO).
  • InO indium oxide
  • X1 X1 is a real number greater than 0
  • indium zinc oxide hereinafter, In X2 Zn Y2 O Z2 (X2, Y2, and Z2 are real numbers greater than 0)
  • GaO X3 X3 is a real number greater than 0)
  • Ga X4 Zn Y4 O Z4 X4, Y4, and Z4 are real numbers greater than 0) to.
  • the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like.)
  • CAC-OS is a complex oxide semiconductor having a structure in which a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component are mixed. .
  • the ratio of the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region, It is assumed that the concentration of In is higher than that in the region 2.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O. Representative examples are represented by InGaO 3 (ZnO) m1 (m1 is a natural number), or In (1 + x0) Ga ( 1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number) Crystalline compounds are mentioned.
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without orientation in the a-b plane.
  • CAC-OS relates to the material configuration of an oxide semiconductor.
  • the CAC-OS refers to a region observed in the form of nanoparticles mainly composed of Ga in a material configuration including In, Ga, Zn, and O, and nanoparticles composed mainly of In in some components.
  • region observed in shape says the structure currently disperse
  • CAC-OS does not include a stacked structure of two or more types of films different in composition. For example, a structure including two layers of a film containing In as a main component and a film containing Ga as a main component is not included.
  • the CAC-OS may be a region observed in the form of nanoparticles mainly composed of the metal element, and a nano mainly composed of In as a main component.
  • region observed in particle form says the structure currently each disperse
  • the CAC-OS can be formed by, for example, a sputtering method under conditions in which the substrate is not intentionally heated.
  • one or more selected from an inert gas (typically, argon), an oxygen gas, and a nitrogen gas may be used as a deposition gas.
  • an inert gas typically, argon
  • oxygen gas typically, oxygen gas
  • a nitrogen gas may be used as a deposition gas.
  • the flow rate ratio of the oxygen gas to the total flow rate of the film forming gas at the time of film formation is preferably as low as possible.
  • the flow rate ratio of the oxygen gas is preferably 0% to less than 30%, .
  • CAC-OS has a feature that a clear peak is not observed when it is measured using a ⁇ / 2 ⁇ scan by the Out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Have. That is, it can be understood from X-ray diffraction that the orientation in the a-b plane direction and the c-axis direction of the measurement region is not seen.
  • XRD X-ray diffraction
  • CAC-OS in an electron beam diffraction pattern obtained by irradiating an electron beam (also referred to as a nanobeam electron beam) having a probe diameter of 1 nm, CAC-OS has a ring-like high luminance region and a ring-like luminance. Several bright spots are observed in the high region. Therefore, it can be seen from the electron diffraction pattern that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and in the cross-sectional direction.
  • nc nano-crystal
  • GaO X3 and the like are main components by EDX mapping acquired using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that a certain region and a region containing In X 2 Zn Y 2 O Z 2 or In O X 1 as the main component are unevenly distributed and mixed.
  • the CAC-OS has a structure different from the IGZO compound in which the metal element is uniformly distributed, and has different properties from the IGZO compound. That is, CAC-OS is phase-separated into a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component, and a region in which each element is a main component Has a mosaic-like structure.
  • the region whose main component is In X2 Zn Y2 O Z2 or InO X1 is a region whose conductivity is higher than the region whose main component is GaO X3 or the like. That is, when carriers flow in a region mainly containing In X2 Zn Y2 O Z2 or InO X1 , conductivity as an oxide semiconductor is exhibited. Therefore, high field-effect mobility ( ⁇ ) can be realized by cloud-like distribution in a region of the oxide semiconductor of a region containing In X 2 Zn Y 2 O Z 2 or InO X 1 as a main component.
  • the region in which GaO X3 or the like is a main component is a region in which the insulating property is higher than the region in which In X2 Zn Y2 O Z2 or InO X1 is a main component. That is, by distributing a region containing GaO X 3 or the like as a main component in the oxide semiconductor, leakage current can be suppressed and favorable switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X 2 Zn Y 2 O Z 2 or InO X 1 act complementarily to achieve high results. On current (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-OS is suitable as a constituent material of various semiconductor devices.
  • the semiconductor device may have a stacked-layer structure of a layer 561, a layer 562, and a layer 563 as shown in FIG. At this time, an OS transistor included in the layer 562 can be formed over the layer 563.
  • a silicon substrate can be used as the layer 563.
  • a Si transistor or the like can be provided on the silicon substrate.
  • an inverter circuit which is an element of a semiconductor device, a circuit for driving the semiconductor device, a circuit for reading a signal, or the like can be provided.
  • the layer 563 may be a supporting substrate and a semiconductor device may be provided in the layer 561 and the layer 562.
  • FIG. 17A illustrates an example of a cross section of the semiconductor device illustrated in FIG.
  • the layer 561 includes, as the sensor element 500, a pn junction photodiode in which silicon is used as a photoelectric conversion layer.
  • the layer 562 includes an OS transistor or the like formed over the substrate 544.
  • the layer 565a can be ap + -type region
  • the layer 565b can be an n-type region
  • the layer 565c can be an n + -type region.
  • a region 536 for connecting the power supply line and the layer 565c is provided in the layer 565b.
  • region 536 can be a p + -type region.
  • the OS transistor is a self-aligned structure, but as shown in FIG. 19A, the OS transistor may be a non-self-aligned top gate transistor.
  • the transistor 102 includes a conductive layer 535 which functions as a second gate.
  • the transistor 103 also has a structure in which the conductive layer 535 is provided, but the conductive layer 535 may not be provided.
  • the conductive layer 535 may be electrically connected to a front gate of a transistor provided opposite to the conductive layer 535 as illustrated in FIG. 19B.
  • the conductive layer 535 may be supplied with a fixed potential different from that of the front gate. By supplying a fixed potential to the conductive layer 535, the threshold voltage of the transistor can be adjusted.
  • FIG. 17A illustrates a configuration example in which electrical connection between an element included in the layer 561 and an element included in the layer 562 is obtained by a bonding technique.
  • the layer 561 is provided with an insulating layer 542, a conductive layer 533, and a conductive layer 534.
  • the conductive layer 533 and the conductive layer 534 each have a region embedded in the insulating layer 542.
  • the conductive layer 533 is electrically connected to the layer 565a.
  • the conductive layer 534 is electrically connected to the region 536.
  • the surfaces of the insulating layer 542, the conductive layer 533, and the conductive layer 534 are planarized so that the heights thereof coincide with each other.
  • the layer 562 is provided with an insulating layer 541, a conductive layer 531, and a conductive layer 532.
  • the conductive layer 531 and the conductive layer 532 each have a region embedded in the insulating layer 541.
  • the conductive layer 532 is electrically connected to the power supply line.
  • the conductive layer 531 is electrically connected to the first gate of the transistor 102.
  • the surfaces of the insulating layer 541, the conductive layer 531, and the conductive layer 532 are planarized so that the heights thereof coincide with each other.
  • the conductive layer 531 and the conductive layer 533 be metal elements whose main components are the same.
  • the conductive layer 532 and the conductive layer 534 preferably each include the same metal element as the main component.
  • the insulating layer 541 and the insulating layer 542 preferably include the same components.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layers 531 532 533 534.
  • Cu, Al, W or Au is used because of ease of bonding.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, titanium nitride, or the like can be used for the insulating layers 541 and 542.
  • the same metal material described above is preferably used for each of the combination of the conductive layer 531 and the conductive layer 533 and the combination of the conductive layer 532 and the conductive layer 534.
  • the same insulating material described above is preferably used in each of the insulating layer 541 and the insulating layer 542. With this structure, bonding can be performed with the boundary between the layer 561 and the layer 562 as a bonding position.
  • connection of the combination of the conductive layer 531 and the conductive layer 533 and the combination of the conductive layer 532 and the conductive layer 534 can be obtained.
  • a connection having mechanical strength between the insulating layer 541 and the insulating layer 542 can be obtained.
  • a surface activation bonding method in which the oxide film on the surface, the adsorption layer of impurities and the like are removed by sputtering or the like and the cleaned and activated surfaces are brought into contact with each other.
  • a diffusion bonding method of bonding surfaces to each other by using temperature and pressure in combination can be used. In both cases, bonding at the atomic level occurs, so that not only electrical but also mechanically excellent bonding can be obtained.
  • the surfaces treated with hydrophilic treatment with oxygen plasma etc. are brought into contact with each other for temporary bonding, and the hydrophilicity is to perform main bonding by dehydration by heat treatment.
  • a bonding method or the like can be used.
  • Hydrophilic bonding also results in bonding at the atomic level, so that mechanically superior bonding can be obtained.
  • an insulating layer and a metal layer are mixed in each bonding surface, and thus, for example, a surface activation bonding method and a hydrophilic bonding method may be performed in combination.
  • the surface may be cleaned, the surface of the metal layer may be treated to prevent oxidation, and then the surface may be subjected to hydrophilic treatment for bonding.
  • the surface of the metal layer may be made of a non-oxidizable metal such as Au and subjected to hydrophilic treatment.
  • FIG. 17B is a cross-sectional view in the case of using a pn junction type photodiode in which the photoelectric conversion layer is a selenium-based material shown in FIG. 16D for the layer 561 of the semiconductor device shown in FIG. . It has a layer 566a as one electrode, layers 566b and 566c as a photoelectric conversion layer, and a layer 566d as the other electrode.
  • the layer 561 can be formed directly on the layer 562.
  • the layer 566a is electrically connected to the first gate of the transistor 102.
  • the layer 566 d is electrically connected to the power supply line through the conductive layer 537.
  • FIG. 18A illustrates an example of a cross section of the semiconductor device illustrated in FIG.
  • the layer 561 includes, as the sensor element 500, a pn junction photodiode in which silicon is used as a photoelectric conversion layer.
  • the layer 562 includes an OS transistor or the like.
  • the layer 563 has a Si transistor or the like.
  • the layer 561 and the layer 562 illustrate a configuration example in which electrical connection is obtained by bonding.
  • the Si transistor shows a planar type structure having a channel formation region in a silicon substrate 540, but as shown in FIGS. 19C and 19D, a fin type silicon substrate is formed on the silicon substrate 540.
  • the semiconductor layer may be included.
  • FIG. 19 (C) corresponds to a cross section in the channel length direction
  • FIG. 19 (D) corresponds to a cross section in the channel width direction.
  • the transistor may be a transistor including a semiconductor layer 545 of a silicon thin film.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed over the insulating layer 546 over the silicon substrate 540.
  • SOI Silicon on Insulator
  • An insulating layer 543 having a function of preventing diffusion of hydrogen is provided between the region where the OS transistor is formed and the region where the Si transistor is formed. Hydrogen in the insulating layer provided in the vicinity of the channel formation region of the Si transistor terminates dangling bonds of silicon. On the other hand, hydrogen in the insulating layer provided in the vicinity of the channel formation region of the OS transistor is one of the factors generating carriers in the oxide semiconductor layer.
  • the insulating layer 543 can improve the reliability of the Si transistor by confining hydrogen in one of the layers. Further, by suppressing the diffusion of hydrogen from one layer to the other layer, the reliability of the OS transistor can also be improved.
  • the insulating layer 543 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria stabilized zirconia (YSZ), or the like can be used.
  • FIG. 18B is a cross-sectional view in the case of using a pn junction type photodiode in which the photoelectric conversion layer is a selenium-based material shown in FIG. 16D for the layer 561 of the semiconductor device shown in FIG. .
  • the layer 561 can be formed directly on the layer 563.
  • the details of the layers 561, 562, 563 can be referred to the above description.
  • Embodiment 4 In this embodiment, electronic components that can be used for the semiconductor device of one embodiment of the present invention will be described.
  • FIG. 20A is an example of a surface mounting component.
  • the semiconductor device 611 is fixed on the package substrate 612 and electrically connected to the lead 614 through the wire 615.
  • a package cover 613 is provided on the top, and the semiconductor device 611 is sealed.
  • a sensor element of the semiconductor device 611 a photoelectric conversion element or a heat sensitive element is preferably used.
  • a resin or the like that transmits light to be detected may be used for the package cover 613.
  • FIG. 20B is an example of a lead part.
  • the semiconductor device 621 is enclosed in a metal can 622 and a detection window is provided on the upper side thereof.
  • a lens may be combined so that light and heat gather in the window.
  • Leads 623 are provided under the metal cans 622 to facilitate through-hole mounting.
  • a sensor element of the semiconductor device 621 a photoelectric conversion element or a heat sensitive element is preferably used.
  • FIG. 20C is an example of the image sensor, and is a perspective view of the package illustrated with the cover glass 634 and a part of the adhesive 633 omitted.
  • An electrode pad 635 is formed on the package substrate 632, and the electrode pad 635 is electrically connected to the bump on the back surface through the through hole.
  • the electrode pads 635 are electrically connected to the semiconductor devices 631 provided in a matrix by wires 636.
  • a sensor element of the semiconductor device 631 a photoelectric conversion element or a heat sensitive element is preferably used.
  • FIG. 20D is an example of a sheet sensor.
  • the substrate 642 By providing the semiconductor devices of one embodiment of the present invention in a matrix over the substrate 642, a large-area sheet sensor can be formed. From the viewpoint of convenience, the substrate 642 preferably has flexibility. Electrical connection with the outside is made through a flexible printed circuit (FPC) 643.
  • FPC flexible printed circuit
  • FIG. 21 is a diagram illustrating a combination of the semiconductor device of one embodiment of the present invention and a neural network (artificial intelligence).
  • the semiconductor device is an image sensor and the analog memory described in the above embodiment is used as a neural network will be described.
  • the sensor element (photoelectric conversion element) corresponds to the human eye.
  • the information output from the photoelectric conversion element is input to the OS / Si hybrid arithmetic circuit.
  • the OS / Si hybrid arithmetic circuit has a pixel circuit formed of an OS transistor and an arithmetic circuit formed of a Si transistor.
  • the pixel circuit and the arithmetic circuit are elements of the product-sum arithmetic circuit, and correspond to the human optic nerve.
  • the product-sum operation circuit has an OS memory (OS transistor + analog memory configured by holding node), and performs analog operation (multiplication, addition, etc.) of input signals.
  • a weighted signal can be output from the product-sum operation circuit, and the information output from the photoelectric conversion element can be recognized by determining or analyzing the signal with an LSI circuit. That is, the LSI circuit corresponds to a human brain.
  • the LSI circuit can be configured of, for example, a Si transistor.
  • FIG. 21 shows the flow of information in the horizontal direction for easy understanding, but in an actual configuration, each element can be stacked in the vertical direction. Therefore, the pixel circuit, the arithmetic circuit, the OS memory, and the LSI circuit can have overlapping regions, which can reduce the chip area. Further, the wiring connecting each element can be replaced with a plug or the like, and the wiring resistance and the parasitic capacitance can be reduced, so that the operation can be speeded up.
  • the above configuration is capable of massively parallel processing corresponding to the number of pixels, and can be applied to highly difficult parallel computation which becomes a problem when making machine learning into hardware.
  • analog arithmetic since analog arithmetic is used, the frequency of data exchange between the arithmetic circuit and the memory can be reduced, and energy loss can be reduced.
  • Applications include, for example, wide dynamic range of images, image correction for up-conversion, etc., object recognition during automatic driving of vehicles, prevention of decrease in recognition due to lights of oncoming vehicles (spurious noise removal), etc. be able to.

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Abstract

センサ素子が検知した信号を保持することのできる半導体装置を提供する。 センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、セ ンサ素子の一方の電極は第１のゲートと電気的に接続され、第１のゲートは第３のトランジスタのソ ースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方 は第２のトランジスタのゲートと電気的に接続され、半導体層は金属酸化物を有する構成とする。

Description

半導体装置および電子部品
本発明の一態様は、センサ機能を有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器、電子部品は、半導体装置を有する場合がある。
光を電気信号に変換する機能を備えたセンサは広く普及しており、表示装置の照度調整や防犯機器などに用いられている。また、ＣＭＯＳイメージセンサなどの撮像装置は、微細な光センサを二次元的に配置した構成を有している。
また、光だけでなく、機械的な刺激、熱、磁気なども電気信号に変換するセンサも知られている。例えば、非特許文献１には、状態の変化に応じて電気的な特性が変化する材料と、トランジスタとを組み合わせた技術が紹介されている。
非特許文献１で紹介されている技術では、ダブルゲート構造の非晶質シリコン薄膜トランジスタが用いられている。一方のゲート端子にはセンサ素子が接続され、他方のゲート端子には制御用の電極が接続されている。センサ素子は自己の状態に応じて一方のゲート端子の電圧を変化させることができる。したがって、当該トランジスタの出力からセンサ素子の状態を変化させる要素を定量的に読み出すことができる。
しかしながら、非晶質シリコン薄膜トランジスタは移動度が小さいため、高速な動作を必要とする回路への適用は不向きである。センサ素子が検知しトランジスタが出力する信号は、システムの一部または全体の動作を制御する信号として用いる場合がある。したがって、システムの動作速度に影響を与えることがある。
また、非特許文献１で開示されている回路は、リアルタイムで検知した信号を出力する構成であるが、センサ素子が検知した信号は長期間保持できることが好ましい。信号を長期間保持できることで、複数のセンサ素子を同時に動作させた後に順次読み出し動作を行っても信頼性のあるデータを取得することができる。すなわち、データの同時性を確保することができる。
したがって、本発明の一態様では、センサ素子が検知した信号を保持することのできる半導体装置を提供することを目的の一つとする。または、センサ素子が検知した信号を高速に出力することのできる半導体装置を提供することを目的の一つとする。
または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または、上記半導体装置の駆動方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、センサ素子を有する半導体装置に関する。
本発明の一態様は、センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、センサ素子は一対の電極を有し、第１のトランジスタは、第１のゲートと、第１のゲートと半導体層を介して対向する第２のゲートと、を有し、センサ素子の一方の電極は第１のゲートと電気的に接続され、第１のゲートは第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２のトランジスタのゲートと電気的に接続され、半導体層は金属酸化物を有する半導体装置である。
また、本発明の他の一態様は、フォトダイオードと、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、第１のゲートと、第１のゲートと半導体層を介して対向する第２のゲートと、を有し、フォトダイオードの一方の電極は第１のゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２のトランジスタのゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの他方はフォトダイオードの他方の電極と電気的に接続され、半導体層は金属酸化物を有する半導体装置である。
上記二つの本発明の態様において、さらに容量素子を有し、第２のトランジスタのゲートに容量素子の一方の電極が電気的に接続されていてもよい。また、当該構成とインバータ回路およびカウンタ回路を有し、第２のトランジスタのソースまたはドレインの他方にインバータ回路の出力端子が電気的に接続され、第２のトランジスタのソースまたはドレインの一方にインバータ回路の入力端子が電気的に接続され、インバータ回路の入力端子に前記カウンタ回路の入力端子が電気的に接続されていてもよい。
また、上記二つの本発明の態様が容量素子を有する構成において、さらに第４のトランジスタを有し、第２のトランジスタのソースまたはドレインの一方に第４のトランジスタのソースまたはドレインの一方が電気的に接続されてしてもよい。また、当該構成とシフトレジスタ回路およびＡ／Ｄコンバータ回路を有し、第４のトランジスタのゲートはシフトレジスタ回路と電気的に接続され、第４のトランジスタのソースまたはドレインの他方はＡ／Ｄコンバータ回路と電気的に接続されていてもよい。
また、本発明の他の一態様は、奇数個の回路ブロックが直列に接続され、初段の入力端子と最後段の出力端子が電気的に接続する半導体装置であって、回路ブロックはインバータ回路と、遅延回路と、を有し、遅延回路は、センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、センサ素子は一対の電極を有し、第１のトランジスタは、第１のゲートと、第１のゲートと半導体層を介して対向する第２のゲートと、を有し、センサ素子の一方の電極は第１のゲートと電気的に接続され、第１のゲートは第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のゲートは第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、インバータ回路の出力端子と電気的に接続され、半導体層は金属酸化物を有し、インバータ回路の入力端子を回路ブロックの入力端子とし、第１のトランジスタのソースまたはドレインの他方を回路ブロックの出力端子とする半導体装置である。
センサ素子は、全ての回路ブロックにおいて共有されていてもよい。また、第３のトランジスタは、全ての回路ブロックにおいて共有されていてもよい。
センサ素子を有する上記の本発明の態様において、センサ素子には、光電変換素子、圧電素子、または感熱素子を用いることが好ましい。
また、金属酸化物を有する上記の本発明の態様において、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
本発明の一態様を用いることで、センサ素子が検知した信号を保持することのできる半導体装置を提供することができる。または、センサ素子が検知した信号を高速に出力することのできる半導体装置を提供することができる。
または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。または、上記半導体装置の駆動方法を提供することができる。
半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置を説明する回路図およびタイミングチャート。 半導体装置を説明する回路図およびタイミングチャート。 半導体装置を説明する回路図およびタイミングチャート。 半導体装置を説明する回路図およびタイミングチャート。 半導体装置を説明する回路図およびタイミングチャート。 発振器およびカウンタ回路を説明する図。 発振器を説明する図。 半導体装置を説明するブロック図および回路図。 ニューラルネットワークの構成例を説明する図。 半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 オフセット回路の構成例を説明する図。 半導体装置の動作を説明するタイミングチャート。 半導体装置の構成を説明する図。 半導体装置の構成を説明する図。 半導体装置の構成を説明する図。 半導体装置の構成を説明する図。 電子部品を説明する図。 半導体装置とニューラルネットワークとの組み合わせを説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を参照して説明する。
本発明の一態様は、センサ素子および複数のトランジスタを有する半導体装置である。センサ素子は、自己の状態に応じて第１の信号を第１のトランジスタのゲートに出力する。第１のトランジスタは、第１の信号に応じて第２の信号を第２のトランジスタのゲートに出力する。第２のトランジスタのゲートは、保持ノードとして機能する。第２のトランジスタは、第２の信号に応じて第３の信号を出力する。つまり、本発明の一態様の半導体装置は、センサ素子の状態を変化させる要素の定量的な情報を含む信号を出力することができる。
第２の信号を保持できることで、複数の半導体装置から第２の信号を読み出す場合でも、第２の信号の同時性を確保することができる。また、第２の信号の保持ノードはフローティング状態であり、一定期間に出力された第２の信号の最大値を保持することができる。
図１は、本発明の一態様の半導体装置を説明する回路図である。当該半導体装置は、センサ素子１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４を有する。ここで、センサ素子は、一対の電極を有する。また、トランジスタ１０２は、第１のゲートと、第２のゲートを有する。
センサ素子１０１の一方の電極は、トランジスタ１０２の第１のゲートと電気的に接続される、トランジスタ１０２の第１のゲートは、トランジスタ１０４のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの一方は、トランジスタ１０３のゲートと電気的に接続される。
ここで、センサ素子１０１の一方の電極、トランジスタ１０２のゲート、およびトランジスタ１０４のソースまたはドレインの一方を接続する点をノードＮＳとする。また、トランジスタ１０２のソースまたはドレインの一方、およびトランジスタ１０３のゲートを接続する点をノードＮＭとする。
センサ素子１０１の他方の電極は、配線１１１と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、配線１１２と電気的に接続される。トランジスタ１０２の第２のゲートは、配線１１７と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、配線１１３と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１４と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、配線１１５と電気的に接続される。
配線１１１は、センサ素子を駆動するための適切な電圧を供給する電源線として機能させることができる。当該電圧はセンサの種類によって異なり、回路の電源電圧ＶＤＤが利用できる場合もあれば、センサ素子専用の電圧（負電位も含む）とする場合もある。
配線１１２、配線１１３および配線１１５は、電源線として機能させることができる。配線１１６および配線１１７は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１４は、出力線として機能させることができる。なお、配線１１３の機能および配線１１４の機能は入れ替えることができる。
また、図１においては、トランジスタ１０２の第１のゲート（フロントゲート）にセンサ素子１０１を電気的に接続し、第２のゲート（バックゲート）に配線１１７が接続される例を示しているが、図２（Ａ）に示すように、それらの接続の形態が逆であってもよい。本明細書においては、他の図面において図１の形態を主に引用するが、図１に示す回路および図２（Ａ）に示す回路は基本的に等価とみなせる。ただし、実際のトランジスタの構造は半導体層を中心として非対称であるため、回路を動作させるための適切な条件は異なる場合がある。
センサ素子１０１としては、光電変換素子、圧電素子、感熱素子などの出力先の電位を変化させることのできる素子を用いることが好ましい。また、磁気、化学変化、生体活動によって電位を変化させる素子を用いてもよい。
光電変換素子としては、非線形素子のフォトダイオードや線形素子のフォトコンダクタを用いることができる。
フォトダイオードとしては、例えばｐｎ接合型フォトダイオード、ｐｉｎ接合型フォトダイオードを用いることができる。フォトダイオードにおける光電変換層の材料は、代表的にはＳｉ（単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコンなど）を用いることができる。また、ＳｅまたはＳｅの化合物を用いたアバランシェフォトダイオードを用いてもよい。
フォトコンダクタとしては、光強度によって二端子間の電気抵抗が変化する材料を有する構成の素子を用いることができる。当該材料としては、例えば、Ｓｉ、ＩｎＧａＡｓ、ＺｎＯ、ＩｎＳｂ、カルコゲン化物、ＯＰＣ（有機化合物フォトコンダクタ）などを用いることができる。
圧電素子としては、二端子間に圧電体を有する素子を用いることができる。圧電素子は、急激な圧力を加えたときに電荷を生じる素子である。圧電体としては、例えば、ＢａＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）などの無機材料のほか、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料を用いることができる。
なお、上記圧電素子は温度が変化したときに電荷を生じる焦電特性も有する。したがって、上記圧電素子として用いることのできる材料を感熱素子として用いることもできる。また、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料は、誘電率の温度依存性が大きい材料でもあり、この特性を利用して温度変化を検知することもできる。
トランジスタ１０２は、センサ素子１０１が出力した信号電位をノードＮＭに書き込む機能、ノードＮＭの電位を保持する機能およびノードＮＭの電位をリセットする機能を有する。トランジスタ１０２はソースフォロア回路とみなすことができ、トランジスタ１０２の第１のゲートの電位で導通した場合にノードＮＳの電位をノードＮＭに書き込むことができる。
ノードＮＭはフローティング状態であるため、リセットしない限り書き込まれた電位は保持される。ただし、ノードＮＳの電位が大きい方向に変化する場合は、ノードＮＭにノードＮＳの電位を上書きすることができる。したがって、所望の一定期間におけるノードＮＳの最大値をノードＮＭに記憶させることができる。
なお、上記ノードＮＭへの信号電位の書き込み時には、配線１１２の電位は高電位とする。また、ノードＮＭの電位をリセットする場合は、配線１１２の電位を低電位として、配線１１７を高電位とし、トランジスタ１０２を第２のゲートの電位で導通させればよい。
トランジスタ１０３は、ノードＮＭの電位を配線１１４に出力する機能を有する。トランジスタ１０３はソースフォロア回路とみなすことができ、配線１１３に高電位が供給されているとき、配線１１４にノードＮＭの電位を出力することができる。なお、上記説明において、トランジスタ１０２、１０３のしきい値電圧は十分に小さく、無視できる値とする。
トランジスタ１０４は、ノードＮＳの電位をリセットする機能を有する。配線１１５を低電位とし、トランジスタ１０４を導通することで、ノードＮＳをリセット電位とすることができる。このとき、トランジスタ１０２は非導通となるため、ノードＮＭの電位は保持される。なお、ノードＮＳをリセット電位としない場合であっても、配線１１７の電位を十分に小さくする（例えば負電位）ことでトランジスタ１０２を非導通とすることができる。
また、図２（Ｂ）に示すように、半導体装置に容量素子１０５を設ける構成であってもよい。容量素子１０５の一方の電極をノードＮＭに接続することで、ノードＮＭにおける電位の保持能力を高めることができる。また、リセット時などにおいて、ノードＮＳの電位変化におけるノードＮＭの電位変化を小さくすることができる。
また、配線１１４に電気的に接続されるトランジスタ１０６を設けてもよい。トランジスタ１０６のソースまたはドレインの一方は配線１１４に電気的に接続され、ソースまたはドレインの他方は配線１１９に電気的に接続される。また、トランジスタ１０６のゲートは、配線１１８に電気的に接続される。トランジスタ１０６は選択トランジスタとして機能させることができ、配線１１８に選択信号を入力することで、トランジスタ１０３の出力信号を配線１１９に出力することができる。なお、トランジスタ１０６は、配線１１３とトランジスタ１０３との間に設けられていてもよい。
ここで、少なくともトランジスタ１０２およびトランジスタ１０４には、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタはオフ電流が小さく、ノードＮＳおよびノードＮＭにおける不要な電荷の流出入を抑えることができる。
また、ＯＳトランジスタは電界効果移動度が１０ｃｍ２／Ｖｓ乃至１００ｃｍ２／Ｖｓであって、多結晶シリコントランジスタと同程度である。したがって、非晶質シリコントランジスタよりも高速駆動することができ、本発明の一態様の半導体装置がシステムの一要素であっても、当該システムの動作速度の律速点にはなりにくい。
次に、図１の回路構成を含む半導体装置の具体的な回路構成およびその動作について説明する。
＜構成例１＞
図３（Ａ）は、センサ素子１０１の動作に対してノードＮＳの電位が可逆的に変化しない半導体装置１００ａの回路図である。例えば、センサ素子１０１には光電変換素子を用いることができる。または、図３（Ｂ）に示すように、圧電素子または感熱素子を用いることもできる。光電変換素子としてフォトダイオードを用いる場合は、フォトダイオードのアノードとノードＮＳを電気的に接続する。
半導体装置１００ａの構成は、図２（Ｂ）に示す回路の構成とほぼ同様である。ただし、図３（Ａ）では、トランジスタ１０３のソースまたはドレインの一方と、トランジスタ１０２のソースまたはドレインの他方を電気的に接続している。すなわち、電源配線を共有している。
図３（Ｃ）、（Ｄ）に示すタイミングチャートを用いて半導体装置１００ａの動作の例を説明する。なお、図３（Ｃ）、（Ｄ）に示すタイミングチャートの動作期間において、配線１１１に供給される電位は常時高電位とする。また、各配線において高電位は“Ｈ”、低電位は“Ｌ”で表す。高電位“Ｈ”には、例えば電源電圧ＶＤＤを用いることができる。低電位“Ｌ”には、例えば電源電圧ＶＳＳ、０Ｖ、ＧＮＤ電位などを用いることができる。なお、配線１１７では負電位を用いる場合があり、高電位に相当する電位を“＋Ｖ”、低電位に相当する電位を“０”、負電位を“−Ｖ”で表す。なお、電位“０”は０Ｖに限らず、ＧＮＤ電位やトランジスタ１０２のしきい値電圧を調整するための電位であってもよい。
まず、図３（Ｃ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。半導体装置１００ａではノードＮＳの電位が可逆的に変化しないため、ノードＮＳの電位が飽和することがある。したがって、ノードＮＳの電位が飽和しないように定期的にリセットする必要がある。
期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”、配線１１６の電位を“Ｈ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、配線１１６の電位を“Ｈ”とすることでトランジスタ１０４が導通し、ノードＮＳの電位は“Ｌ”にリセットされる。
期間Ｔ１で配線１１２の電位を“Ｈ”、配線１１７の電位を“０”、配線１１６の電位を“Ｌ”とすると、まずセンサ素子１０１の動作によってノードＮＳの電位が上昇し、トランジスタ１０２が導通してノードＮＭの電位も上昇する。期間Ｔ１は検知期間に相当する。
期間Ｔ２で配線１１６の電位を“Ｈ”とすると、ノードＮＳの電位はリセットされ、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
また、期間Ｔ２においては、配線１１６の電位を“Ｈ”とする代わりに、破線で示すように配線１１７の電位を“−Ｖ”としてもよい。配線１１７の電位を“−Ｖ”とすることで、ノードＮＳの電位に関わらずトランジスタ１０２を非導通とすることができ、ノードＮＭの電位を保持することができる。この場合、センサ素子１０１の動作に応じてノードＮＳの電位は上昇し続け、その後飽和する。なお、期間Ｔ２においては、配線１１６の電位を“Ｈ”とし、かつ配線１１７の電位を“−Ｖ”としてもよい。
期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
次に、図３（Ｄ）を用いて、複数回の検知期間毎に読み出しを行う動作を説明する。使用者は、任意の期間内において、センサ素子１０１が検知した信号の最大値を求める場合がある。図３（Ｃ）の動作においても取得した信号の中から最大値を選び出すことはできるが、最大値のみが必要な場合は効率的ではない。
期間Ｔ１までの動作は、図３（Ｃ）の説明と同様である。
期間Ｔ２において、配線１１６の電位を“Ｈ”とし、ノードＮＳの電位をリセットする。このとき、ノードＮＭには期間Ｔ１で取得した信号は保持される。
期間Ｔ３において、配線１１６の電位を“Ｌ”とすると、ノードＮＳの電位は上昇し、期間Ｔ１におけるノードＮＳの電位よりも大きくなれば、ノードＮＭの電位は保持されている電位からさらに上昇する。したがって、センサ素子１０１が期間Ｔ１および期間Ｔ３で取得した信号電位の最大値に対応する信号電位がノードＮＭに書き込まれる。期間Ｔ３も検知期間に相当する。
期間Ｔ４以降の動作は、図３（Ｃ）の期間Ｔ２以降の説明と同様である。
上述のように検知期間と検知期間との間でノードＮＳの電位をリセットすることで、センサ素子１０１が取得する信号電位の最大値を得ることができる。なお、ノードＮＳの電位が飽和しない限り、検知期間の回数に制限はない。
＜構成例２＞
図４（Ａ）は、図３（Ａ）に示す半導体装置１００ａの変形例である半導体装置１００ｂの回路図である。
半導体装置１００ｂは、半導体装置１００ａにトランジスタ１０７を設けた構成となっている。トランジスタ１０７のソースまたはドレインの一方は、ノードＮＭと電気的に接続する構成とする。当該構成とすることで、ノードＮＭのリセット動作をトランジスタ１０７で行うことができるため、配線１１２の電位を高電位に固定することができる。つまり、配線１１２に供給する電源電位を変化させる機構を不要とすることができる。
図４（Ｂ）、（Ｃ）に示すタイミングチャートを用いて半導体装置１００ｂの動作の例を説明する。なお、半導体装置１００ａと同一の説明は省略する。
図４（Ｂ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
期間Ｔ１より前に配線１１７の電位を“０”、配線１１６の電位を“Ｈ”、配線１２０の電位を“Ｈ”とする。配線１１６の電位を“Ｈ”とすることでトランジスタ１０４が導通し、ノードＮＳの電位は“Ｌ”にリセットされる。また、配線１２０の電位を“Ｈ”とすることでトランジスタ１０７が導通し、ノードＮＭの電位は“Ｌ”にリセットされる。
期間Ｔ１で配線１１６の電位を“Ｌ”、配線１２０の電位を“Ｌ”とすると、まずセンサ素子１０１の動作によってノードＮＳの電位が上昇し、トランジスタ１０２が導通してノードＮＭの電位も上昇する。
期間Ｔ２で配線１１６の電位を“Ｈ”とすると、ノードＮＳの電位はリセットされ、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
また、期間Ｔ２においては、配線１１６の電位を“Ｈ”とする代わりに、破線で示すように配線１１７の電位を“−Ｖ”としてもよい。配線１１７の電位を“−Ｖ”とすることで、ノードＮＳの電位に関わらずトランジスタ１０２を非導通とすることができ、ノードＮＭの電位を保持することができる。この場合、センサ素子１０１の動作に応じてノードＮＳの電位は上昇し続け、その後飽和する。なお、期間Ｔ２においては、配線１１６の電位を“Ｈ”とし、かつ配線１１７の電位を“−Ｖ”としてもよい。
期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
図４（Ｃ）は、複数回の検知期間毎に読み出しを行う動作を説明するタイミングチャートである。基本動作は図４（Ｂ）と同様であり、図３（Ｄ）の説明と同様に、検知期間と検知期間との間でノードＮＳの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子１０１が取得する信号電位の最大値を出力することができる。
＜構成例３＞
図５（Ａ）は、ノードＮＳをリセットするためのトランジスタを省いた半導体装置１００ｃの回路図である。当該構成では、ノードＮＳのリセット動作がセンサ素子１０１を介して行われるため、センサ素子１０１は非線形特性を有する素子に限定される。例えば、センサ素子１０１にはフォトダイオードを用いることができ、フォトダイオードのアノードがノードＮＳに電気的に接続される。フォトダイオードのカソードは配線１１２と電気的に接続することができるため、電源線の一つを削減することができる。
半導体装置１００ｃは、半導体装置１００ａからトランジスタ１０４を省き、トランジスタ１０８を設けた構成となっている。トランジスタ１０８のソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの一方と電気的に接続し、ソースまたはドレインの他方はノードＮＭと電気的に接続する構成とする。当該構成とすることで、トランジスタ１０２の動作にかかわらずトランジスタ１０８を非導通とすることでノードＮＭの電位を保持することができる。
図５（Ｂ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”、配線１２１の電位を“Ｈ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、センサ素子１０１（フォトダイオード）には順方向バイアスがかかるため、ノードＮＳの電位は“Ｌ”にリセットされる。
期間Ｔ１で配線１１２の電位を“Ｈ”、配線１１７の電位を“０”とすると、センサ素子１０１が動作してノードＮＳの電位が上昇し、トランジスタ１０２が導通してノードＮＭの電位も上昇する。
期間Ｔ２で配線１２１の電位を“Ｌ”とすると、トランジスタ１０８は非導通となる。したがって、ノードＮＭの電位は保持される。
期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
図５（Ｃ）は、複数回の検知期間毎に読み出す動作を説明するタイミングチャートである。基本動作は図５（Ｂ）と同様であり、図３（Ｄ）の説明と同様に、検知期間と検知期間との間でノードＮＳの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子１０１が取得する信号電位の最大値を出力することができる。
＜構成例４＞
図６（Ａ）は、図５（Ａ）に示す半導体装置１００ｃの変形例である半導体装置１００ｄの回路図である。
半導体装置１００ｄは、半導体装置１００ｃからトランジスタ１０８を省いた構成を有する。当該構成では、トランジスタ１０２を非導通とすることでノードＮＭの電位を保持することができる。
図６（Ｂ）のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、センサ素子１０１（フォトダイオード）には順方向バイアスがかかるため、ノードＮＳの電位は“Ｌ”にリセットされる。
期間Ｔ１で配線１１２の電位を“Ｈ”、配線１１７の電位を“０”とすると、センサ素子１０１が動作してノードＮＳの電位が上昇し、それに伴ってノードＮＭの電位も上昇する。
期間Ｔ２で配線１１２の電位を“Ｌ”、配線１１７の電位を“−Ｖ”とすると、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。
図６（Ｃ）は、複数回の検知期間毎に読み出す動作を説明するタイミングチャートである。基本動作は図６（Ｂ）と同様であり、図３（Ｄ）の説明と同様に、検知期間と検知期間との間でノードＮＳの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子１０１が取得する信号電位の最大値を出力することができる。
＜構成例５＞
図７（Ａ）は、センサ素子１０１の動作に対してノードＮＳの電位が可逆的に変化する半導体装置１００ｅの回路図である。例えば、センサ素子１０１には自己の状態に応じて容量値が変化する素子を用いることができる。具体的には、前述した誘電率の温度依存性の大きいＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料を一対の電極間に有した可変容量素子などが挙げられる。当該可変容量素子では、特定の温度範囲において、温度の上昇とともに誘電率も上昇する。
図７（Ａ）において、ノードＮＳの電位は、配線１１１の電位と、センサ素子１０１の容量およびトランジスタ１０２のゲート容量間の容量比によって決まる。例えば、特定の定常状態からセンサ素子１０１の容量値が大きくなる場合、センサ素子１０１を介した容量結合が大きくなるため、ノードＮＳの電位は配線１１１に供給される電圧に近づく。したがって、配線１１１に供給される電圧がノードＮＳの電位よりも低電位（例えば負電位など）であるとき、温度が上昇しセンサ素子１０１の容量値が大きくなることで、ノードＮＳの電位は減少する。また、配線１１１に供給される電圧がノードＮＳの電位よりも高電位であるとき、温度が上昇しセンサ素子１０１の容量値が大きくなることで、ノードＮＳの電位は上昇する。
半導体装置１００ｅの構成は、センサ素子１０１以外は半導体装置１００ａと同様とすることができる。センサ素子１０１の一方の電極はノードＮＳと電気的に接続され、他方の電極は配線１１１と電気的に接続される。センサ素子１０１に極性はない。
図７（Ｂ）のタイミングチャートを用いて、半導体装置１００ｅの読み出し動作を説明する。なお、半導体装置１００ａ等とは異なり、ノードＮＳの電位は可逆性であるため、定期的なリセット動作は不要である。
期間Ｔ１より前に配線１１２の電位を“Ｌ”、配線１１１の電位を“Ｌ”、配線１１７の電位を“＋Ｖ”、配線１１６の電位を“Ｈ”とする。配線１１７の電位を“＋Ｖ”とすることでトランジスタ１０２は導通状態となり、ノードＮＭは配線１１２の電位“Ｌ”にリセットされる。また、配線１１６の電位を“Ｈ”とすることでトランジスタ１０４が導通し、ノードＮＳの電位は“Ｌ”にリセットされる。
期間Ｔ１で、まず配線１１２の電位を“Ｈ”、配線１１１の電位を“Ｖｓ”、配線１１７の電位を“０”、配線１１６の電位を“Ｌ”とする。ここで、配線１１１の電位“Ｖｓ”は、センサ素子１０１に印加される適切な電圧である。期間Ｔ１内において、センサ素子１０１が温度変化を検知すれば、ノードＮＳの電位Ｖｓ’は温度変化に追随して変化する。そして、ノードＮＭの電位は、ノードＮＳの電位Ｖｓ’の上昇に伴って上昇し、その後ノードＮＳの電位Ｖｓ’が下降した場合は最大値を保持する。
期間Ｔ２で配線１１６の電位を“Ｈ”とすると、ノードＮＳの電位はリセットされ、トランジスタ１０２は非導通となる。したがって、ノードＮＭの電位は保持される。
また、期間Ｔ２においては、配線１１６の電位を“Ｈ”とする代わりに、破線で示すように配線１１７の電位を“−Ｖ”としてもよい。配線１１７の電位を“−Ｖ”とすることで、ノードＮＳの電位に関わらずトランジスタ１０２を非導通とすることができ、ノードＮＭの電位を保持することができる。なお、期間Ｔ２においては、配線１１６の電位を“Ｈ”とし、かつ配線１１７の電位を“−Ｖ”としてもよい。
期間Ｔ３で配線１１８の電位を“Ｈ”とするとトランジスタ１０６が導通し、保持されているノードＮＭの電位を配線１１９に読み出すことができる。以上の動作を繰り返すことで、期間Ｔ１においてセンサ素子１０１が検知した信号を定期的に読み出すことができる。また、期間Ｔ１を長くして、その間の最大値を読み出すこともできる。
＜応用例１＞
図８（Ａ）は、本発明の一態様の半導体装置を一要素とした発振器２００を説明する図である。発振器２００は奇数個の回路ブロック１５０を有し、初段の入力端子が最後段の出力端子と電気的に接続されるリングオシレータ型の発振器である。なお、回路ブロック１５０は１段であって、当該回路ブロック１５０の入力端子と出力端子が電気的に接続されていてもよい。
回路ブロック１５０は、インバータ回路１５１と、遅延回路１５２を有する。ここで、遅延回路１５２には、例えば、図１に示す半導体装置の回路構成を用いることができる。発振器２００は、ノードＮＭに保持された電位に応じて発振周波数を変化させることができる。
遅延回路１５２の入力端子はトランジスタ１０３のソースまたはドレインの一方であり、インバータ回路１５１の出力端子と電気的に接続される。遅延回路１５２の出力端子はトランジスタ１０３のソースまたはドレインの他方であり、回路ブロック１５０の出力端子としても機能する。インバータ回路１５１の入力端子は、回路ブロック１５０の入力端子として機能する。
なお、遅延回路１５２としては、先に説明した半導体装置１００ａ乃至１００ｅからトランジスタ１０６を省いた構成を用いることもできる。ただし、トランジスタ１０３のソースまたはドレインの一方とトランジスタ１０２のソースまたはドレインの他方とは電気的に接続しない構成とする。
また、遅延回路１５２は、トランジスタ１０６を有する構成であってもよい。発振器２００の動作を一時的に休止する場合、トランジスタ１０６を非導通とすることでインバータ回路１５１の入力端子の電位を保持することができる。したがって、発振器２００の動作を再開した場合に速やかにクロック信号を出力することができる。
なお、インバータ回路は、ＯＳトランジスタを用いた単極性回路で構成することができる。または、シリコンをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）を用い、極性の異なるトランジスタを組み合わせて構成してもよい。
発振器２００から出力されるクロック信号は、外部の回路の動作を制御するクロック信号として用いることができる。発振器２００を用いることで、光の強度、振動（音）、または温度などに応じてシステムの動作を制御することができる。
また、図８（Ｂ）に示すように、発振器２００から出力されるクロック信号はカウンタ回路２０２に入力されてもよい。カウンタ回路２０２は、当該クロック信号に応じて複数ビットのデジタル信号を出力することができる。したがって、発振器２００とカウンタ回路２０２の組み合わせは、光の強度、振動（音）、または温度などを定量化するデジタルセンサとして機能させることができる。
カウンタ回路２０２としては、例えば、図８（Ｃ）に示すＤ−ＦＦ（Ｄフリップフロップ）で構成される任意のｎビット（ｎは自然数）のカウンタ回路を用いることができる。発振器２００が出力するクロック信号は、１段目のＤ−ＦＦに入力され、一定期間カウントされる。カウンタ回路はＲＢ信号によりリセットされ、再びカウントを始めることができる。ＳＥＴ信号を入力することでカウント値はＬＡＴ回路に転送される。ＳＥＬ信号およびＳＥＬＢ信号が入力されると、ＬＡＴ回路に保存された値が配線ＯＵＴ［０：ｎ］に出力される。なお、カウンタ回路は非同期式に限らず同期式であってもよい。
＜応用例２＞
図９（Ａ）は、図８（Ａ）に示す回路ブロック１５０の他の構成例を示す図である。遅延回路１５２は、センサ素子１３１と、トランジスタ１３２、１３３、１３４と、容量素子１３５を有する。センサ素子１３１としては、センサ素子１０１と同じ素子を用いることができる。トランジスタ１３２は、トランジスタ１０２と同様に第１のゲートおよび第２のゲートを有する。
また、トランジスタ１３２は高速動作が望まれ、トランジスタ１３３、１３４はオフ電流が低いことが望まれる。したがって、トランジスタ１３２、１３３、１３４にはＯＳトランジスタを用いることが好ましい。
センサ素子１３１の一方の電極には、トランジスタ１３２の第１のゲートが電気的に接続される。トランジスタ１３２の第１のゲートには、トランジスタ１３４のソースまたはドレインの一方が電気的に接続される。ここで、センサ素子１３１の一方の電極、トランジスタ１３２の第１のゲート、およびトランジスタ１３４のソースまたはドレインの一方が接続される点をノードＮＴとする。
トランジスタ１３２の第２のゲートには、トランジスタ１３３のソースまたはドレインの一方が電気的に接続される。トランジスタ１３３のソースまたはドレインの一方には、容量素子１３５の一方の電極が電気的に接続される。ここで、トランジスタ１３２の第２のゲート、トランジスタ１３３のソースまたはドレインの一方、および容量素子１３５の一方の電極が接続される点をノードＮＸとする。
トランジスタ１３２のソースまたはドレインの一方は、インバータ回路１５１の出力端子と電気的に接続される。トランジスタ１３２のソースまたはドレインの他方は、回路ブロック１５０の出力端子として機能する。また、トランジスタ１３４はノードＮＴの電位をリセットする機能を有する。
トランジスタ１３３を導通すると、配線１４３からノードＮＸに所定の電位信号が書き込まれる。ＯＳトランジスタのオフ電流は小さいため、トランジスタ１３３を非導通とすることでノードＮＸの電位は長時間保持される。ノードＮＸの電位に従ってトランジスタ１３２は導通状態となり、発振器２００は所定の周波数のクロック信号を生成する。当該クロック信号は、例えば主要な回路の制御信号として用いることができる。
ここで、センサ素子１３１の動作によりノードＮＴの電位が変化すると、トランジスタ１３２のしきい値電圧が変化する。トランジスタ１３２はノードＮＸに書き込まれた電位によって導通状態であるが、しきい値電圧の変化によって出力電流の値が変化する。したがって、発振器２００が生成するクロック信号の周波数が変化する。なお、センサ素子１３１によってノードＮＴの電位を大きく変化することができれば、トランジスタ１３２を非導通とすることができ、クロック信号の生成を停止することもできる。
具体的な例として、センサ素子１３１に、半導体装置１００ｅに用いた、温度に対して容量値が変化する素子を用いた場合を説明する。センサ素子１３１の他方の電極に負電位を印加すると、温度上昇に対してノードＮＴの電位は初期値より小さくなる方向に変化する。したがって、トランジスタ１３２のドレイン電流は小さくなる方向に変化するため、発振器２００が生成するクロック信号の周波数は小さくなる。
つまり、発振器２００は、動作初期においては設定されたクロック信号を生成するが、温度が上昇すると初期より周波数の低いクロック信号を生成するようなる。このような特性を利用することで、回路動作の負荷が大きく、温度が上昇した場合に、クロック周波数を自動的に低下させることができる。例えば、ＬＳＩ（ＣＰＵ、ＧＰＵ、ＦＰＧＡ、またはＡＳＩＣなど）のクロック生成回路に発振器２００を用いることで、素子の破壊や寿命の低下を防止することができる。
なお、図９（Ｂ）に示すように、センサ素子１３１は、複数の回路ブロック１５０で共有されていてもよい。また、トランジスタ１３４は、複数の回路ブロック１５０で共有されていてもよい。なお、図８（Ａ）に示す発振器２００においても、センサ素子１０１は、複数の回路ブロック１５０で共有されていてもよい。また、ノードＮＳの電位をリセットするためのトランジスタは、複数の回路ブロック１５０で共有されていてもよい。
＜応用例３＞
図１０（Ａ）は、本発明の一態様の半導体装置を複数有するセンサ装置を説明するブロック図である。センサ装置は、センサアレイ１８０、回路１７０、回路１７１、回路１７２および回路１７３を有する。センサアレイ１８０は、マトリクス状に配置された回路１６０を有する。
回路１６０は、例えば、図１０（Ｂ）に示す半導体装置の回路構成とすることができる。また、先に説明した半導体装置１００ａ乃至１００ｅの回路構成であってもよい。回路１６０は、配線１１８を介して回路１７０と電気的に接続される。また、回路１６０は、配線１１９を介して回路１７１と電気的に接続される。
回路１７０は、ロードライバとしての機能を有することができる。回路１７０には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７０により読み出し行を選択し、回路１６０で生成された信号を配線１１９に出力することができる。
回路１７１は、回路１６０が出力する信号からノイズ成分を削減する機能を有することができる。回路１７１には、例えば、相間二重サンプリング回路（ＣＤＳ回路）などを用いることができる。なお、回路１７１を省いた構成であってもよい。
回路１７２は、読み出し回路としての機能を有することができる。回路１７２は、例えば、コンパレータ回路およびカウンタ回路を有する構成とすることができる。回路１７１からコンパレータ回路に入力される信号電位と、掃引される基準電位とが比較される。そして、コンパレータ回路の出力に応じてカウンタ回路が動作し、デジタル信号を生成する。すなわち、回路１７２は、Ａ／Ｄコンバータとして機能させることができる。
回路１７３は、カラムドライバとしての機能を有することができる。回路１７３には、例えば、デコーダまたはシフトレジスタを用いることができる。回路１７３により読み出し列を選択し、回路１７２で生成されたデジタルデータを配線１２１に出力することができる。
以上の構成によって、マトリクス状に配置された回路１６０のそれぞれからセンサ素子１０１が取得した信号を得ることができる。例えば、センサ素子１０１として光電変換素子を用いた場合は、イメージセンサとして機能させることができる。また、圧電素子を用いた場合は、シート状の圧力センサとして機能させることができ、圧力の面内分布などの情報を得ることができる。また、感熱素子を用いた場合は、シート状の温度センサとして機能させることができ、温度の面内分布などの情報を得ることができる。また、赤外線のイメージセンサとして機能させることもできる。
なお、配線１２１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、表示装置、通信装置などを接続先とすることができる。
回路１７２から出力されるデジタルデータをニューラルネットワークに取り込むことで、例えば、取得したデータの高分解能化、ノイズの低減、センサの状態を変化させる要素の認識、データ補正、文字認識、指紋認証、不良解析、統計処理などの処理を行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した応用例に用いることのできるニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
図１１（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
図１１（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。
本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図１２に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶを有する。
セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。図１２には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至ＭＣ［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至ＭＣｒｅｆ［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができる。
メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図１３に示す。図１３には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＲを接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
電流源回路ＣＳは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］および配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］および配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至配線ＢＬ［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至配線ＢＬ［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
カレントミラー回路ＣＭは、配線ＩＬ［１］乃至配線ＩＬ［ｎ］および配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至配線ＩＬ［ｎ］はそれぞれ配線ＢＬ［１］乃至配線ＢＬ［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］と配線ＢＬ［１］の接続箇所乃至配線ＩＬ［ｎ］と配線ＢＬ［ｎ］の接続箇所をノードＮＰ［１］乃至ノードＮＰ［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至配線ＩＬ［ｎ］にも流す機能を有する。図１２には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至配線ＢＬ［ｎ］から配線ＩＬ［１］乃至配線ＩＬ［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至配線ＢＬ［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至ＩＢ［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
回路ＷＤＤは、配線ＷＤ［１］乃至配線ＷＤ［ｎ］および配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至配線ＷＤ［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至配線ＷＬ［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至配線ＷＬ［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至配線ＲＷ［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に供給する機能を有する。
オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］および配線ＯＬ［１］乃至配線ＯＬ［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至配線ＢＬ［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至配線ＯＬ［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至Ｉα［ｎ］と表記する。
オフセット回路ＯＦＳＴの構成例を図１４に示す。図１４に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至回路ＯＣ［ｎ］を有する。また、回路ＯＣ［１］乃至回路ＯＣ［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、および抵抗素子Ｒ１を有する。各素子の接続関係は図１４に示す通りである。なお、容量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまたはドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。
次に、回路ＯＣ［１］乃至回路ＯＣ［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至回路ＯＣ［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、および電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至配線ＯＬ［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至配線ＯＬ［ｎ］、および、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］に出力される。
＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
図１５に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１５には、図１３における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、および電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
なお、ここでは代表例として図１３に示すメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆも同様に動作させることができる。
［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベル（Ｈｉｇｈ）となり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
ＩＭＣ［１，１］，０＝ｋ（ＶＰＲ−ＶＷ［１，１］−Ｖｔｈ）２　　　　　（Ｅ１）
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
ＩＭＣｒｅｆ［１］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２　　　　　（Ｅ２）
次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベル（Ｌｏｗ）となる。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が保持される。
なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベル（Ｈｉｇｈ）となり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
ＩＭＣ［２，１］，０＝ｋ（ＶＰＲ−ＶＷ［２，１］−Ｖｔｈ）２　　　　　（Ｅ３）
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
ＩＭＣｒｅｆ［２］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２　　　　　（Ｅ４）
次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベル（Ｌｏｗ）となる。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位が保持される。
以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
ＩＣｒｅｆ−ＩＣＭ，０＝ＩＭＣｒｅｆ［１］，０＋ＩＭＣｒｅｆ［２］，０　　　　　（Ｅ５）
配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
ＩＣ−ＩＣＭ，０＝ＩＭＣ［１，１］，０＋ＩＭＣ［２，１］＋Ｉα，０　　　　　（Ｅ６）
［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位ＶＸを決定すればよい。
メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
ＩＭＣ［１，１］，１＝ｋ（ＶＰＲ−ＶＷ［１，１］＋ＶＸ［１］−Ｖｔｈ）２　　　　　（Ｅ７）
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
ＩＭＣｒｅｆ［１］，１＝ｋ（ＶＰＲ＋ＶＸ［１］−Ｖｔｈ）２　　　　　（Ｅ８）
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
ＩＣｒｅｆ−ＩＣＭ，１＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，０　　　　　（Ｅ９）
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
ＩＣ−ＩＣＭ，１＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，１　　　　　（Ｅ１０）
そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
ΔＩα＝Ｉα，０−Ｉα，１＝２ｋＶＷ［１，１］ＶＸ［１］　　　　　（Ｅ１１）
このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位が供給される。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
ＩＭＣ［２，１］，１＝ｋ（ＶＰＲ−ＶＷ［２，１］＋ＶＸ［２］−Ｖｔｈ）２　　　　　（Ｅ１２）
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
また、時刻Ｔ０７−Ｔ０８において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
ＩＭＣｒｅｆ［２］，１＝ｋ（ＶＰＲ＋ＶＸ［２］−Ｖｔｈ）２　　　　　（Ｅ１３）
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
ＩＣｒｅｆ−ＩＣＭ，２＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１　　　　　（Ｅ１４）
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
ＩＣ−ＩＣＭ，２＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，２　　　　　（Ｅ１５）
そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
ΔＩα＝Ｉα，０−Ｉα，２＝２ｋ（ＶＷ［１，１］ＶＸ［１］＋ＶＷ［２，１］ＶＸ［２］）　　　　　（Ｅ１６）
このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
式（Ｅ１１）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
ΔＩα＝２ｋΣｉＶＷ［ｉ，１］ＶＸ［ｉ］　　　　　（Ｅ１７）
また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図１３に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１１（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１３に示すメモリセルＭＣおよびメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路ＩＣを提供することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の具体的な構成などについて説明する。
図１６（Ａ）に、本発明の一態様の半導体装置の構成を例示する。図１６（Ａ）に示す半導体装置は、層５６１および層５６２の積層構造を有する例である。
層５６１は、センサ素子５００を有する。センサ素子５００は、実施の形態１に示すセンサ素子１０１、１３１に相当する。
図１６（Ｃ）、（Ｄ）は、センサ素子５００として用いることのできる光電変換素子を説明する図である。光電変換素子は、図１６（Ｃ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
図１６（Ｃ）に示すセンサ素子５００はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
また、センサ素子５００は、図１６（Ｄ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図１６（Ｄ）に示すセンサ素子５００はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対するキャリアの増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
図１６（Ｅ）はセンサ素子５００として用いることのできる圧電素子（感熱素子）を説明する図である。圧電素子は、図１６（Ｅ）に示すように層５６６ａと、層５６６ｂと、層５６６ｃとの積層とすることができる。
層５６７ａ、５６７ｃは一対の電極であり、層５６６ａと同様の金属層を用いることができる。層５６７ｂは圧電体であり、ＢａＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）などの無機材料のほか、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＶＤＦ−ＴｒＦＥ（ポリフッ化ビニリデン−三フッ化エチレン共重合体）などの有機材料を用いることができる。なお、上記圧電体は焦電体としても作用する。
図１６（Ａ）に示す層５６２は、ＯＳトランジスタを有することができる。また、層５６２は支持基板を有することができる。支持基板としては、ガラス基板やシリコン基板などの硬質基板のほか、金属箔や樹脂フィルムなどの可撓性基板であってもよい。ＯＳトランジスタはこれらの支持基板上に直接形成することができる。または、硬質基板上に形成したＯＳトランジスタを可撓性基板に転置してもよい。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ａｎｄ　Ａ−Ｂ−ｐｌａｎｅ　Ａｎｃｈｏｒｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング状に輝度の高い領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
また、半導体装置は、図１６（Ｂ）に示すように層５６１、層５６２および層５６３の積層構造を有していてもよい。このとき、層５６２が有するＯＳトランジスタは、層５６３上に形成することができる。
層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板には、Ｓｉトランジスタ等を設けることができる。例えば、半導体装置の要素であるインバータ回路や半導体装置を駆動する回路、信号を読み出す回路などを設けることができる。
当該構成とすることで、半導体装置を構成する要素および周辺回路等を複数の層に分散させ、かつ重ねて設けることができるため、半導体装置の面積を小さくすることができる。なお、図１６（Ｂ）の構成において、層５６３を支持基板とし、層５６１および層５６２に半導体装置を設けてもよい。
図１７（Ａ）は、図１６（Ａ）に示す半導体装置の断面の一例を説明する図である。層５６１はセンサ素子５００として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２は、基板５４４上に形成されたＯＳトランジスタ等を有する。
センサ素子５００において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
図１７（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図１９（Ａ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
トランジスタ１０２は、第２のゲートとして機能する導電層５３５を有する。また、トランジスタ１０３も同様に導電層５３５を有する構成を示しているが、導電層５３５を有さない構成であってもよい。導電層５３５は、図１９（Ｂ）に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、導電層５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。導電層５３５に固定電位を供給することで、トランジスタのしきい値電圧を調整することができる。
ここで、図１７（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３２は、電源線と電気的に接続される。導電層５３１は、トランジスタ１０２の第１のゲートと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
図１７（Ｂ）は、図１６（Ａ）に示す半導体装置の層５６１に図１６（Ｄ）に示すセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０２の第１のゲートと電気的に接続される。層５６６ｄは、導電層５３７を介して電源線と電気的に接続される。
図１８（Ａ）は、図１６（Ｂ）に示す半導体装置の断面の一例を説明する図である。層５６１はセンサ素子５００として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＯＳトランジスタ等を有する。層５６３はＳｉトランジスタ等を有する。層５６１と層５６２とは、貼り合わせで電気的な接続を得る構成例を示している。
図１８（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図１９（Ｃ）、（Ｄ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図１９（Ｃ）はチャネル長方向の断面、図１９（Ｄ）はチャネル幅方向の断面に相当する。
または、図１９（Ｅ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。Ｓｉトランジスタのチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、ＯＳトランジスタのチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
絶縁層５４３により、一方の層に水素を閉じ込めることでＳｉトランジスタの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでＯＳトランジスタの信頼性も向上させることができる。
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
図１８（Ｂ）は、図１６（Ｂ）に示す半導体装置の層５６１に図１６（Ｄ）に示すセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。層５６１は、層５６３上に直接形成することができる。層５６１、５６２、５６３の詳細は、前述の説明を参照できる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置に用いることのできる電子部品について説明する。
図２０（Ａ）は、表面実装部品の一例である。半導体装置６１１はパッケージ基板６１２上に固定され、ワイヤ６１５を介してリード６１４と電気的に接続される。上部にはパッケージカバー６１３が設けられ、半導体装置６１１は封止される。半導体装置６１１のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。この場合は、パッケージカバー６１３に検知する光を透過する樹脂などを用いればよい。
図２０（Ｂ）は、リード部品の一例である。半導体装置６２１は金属缶６２２に封入され、その上部には検知窓が設けられる。当該窓に光や熱が集まるようにレンズを組み合わせてもよい。金属缶６２２の下部にはリード６２３が設けられ、スルーホール実装が容易となっている。半導体装置６２１のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。
図２０（Ｃ）は、イメージセンサの一例であり、カバーガラス６３４および接着剤６３３の一部を省いて図示したパッケージの斜視図である。パッケージ基板６３２上には電極パッド６３５が形成され、電極パッド６３５はスルーホールを介して裏面のバンプと電気的に接続されている。電極パッド６３５は、マトリクス状に設けられた半導体装置６３１とワイヤ６３６によって電気的に接続されている。半導体装置６３１のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。
図２０（Ｄ）は、シートセンサの一例である。基板６４２上に本発明の一態様の半導体装置をマトリクス状に設けることで大面積のシートセンサを構成することができる。利便性の面から基板６４２は可撓性を有することが好ましい。外部との電気的な接続はＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔｓ）６４３を介して行う。半導体装置６４１のセンサ素子としては、光電変換素子、圧電素子、感熱素子を用いることが好ましい。
図２１は、本発明の一態様の半導体装置とニューラルネットワーク（人工知能）との組み合わせを説明する図である。ここでは半導体装置がイメージセンサであり、ニューラルネットワークとして先の実施の形態で説明したアナログメモリを用いる場合を説明する。
イメージセンサにおいて、センサ素子（光電変換素子）は人の眼に相当する。光電変換素子から出力される情報は、ＯＳ／Ｓｉハイブリッド演算回路に入力される。ＯＳ／Ｓｉハイブリッド演算回路は、ＯＳトランジスタで形成される画素回路およびＳｉトランジスタで形成される演算回路を有する。
画素回路および演算回路は積和演算回路の要素であり、人の視神経に相当する。積和演算回路はＯＳメモリ（ＯＳトランジスタ＋保持ノードで構成するアナログメモリ）を有し、入力信号のアナログ演算（乗算、加算など）を行う。
積和演算回路からは重みづけをした信号を出力することができ、当該信号をＬＳＩ回路で判定または解析することにより、光電変換素子から出力された情報を認識することができる。つまり、当該ＬＳＩ回路は人の脳に相当する。ＬＳＩ回路は、例えばＳｉトランジスタで構成することができる。
なお、図２１では理解しやすいように横方向に情報の流れを示しているが、実際の構成は各要素を縦方向に積層することができる。したがって、画素回路、演算回路、ＯＳメモリ、ＬＳＩ回路は、それぞれ重なる領域を有することができ、チップ面積を小さくすることができる。また、それぞれの要素を接続する配線をプラグ等に置き換えることができ、配線抵抗および寄生容量が小さくなるため、動作を高速化することができる。
また、上記構成は画素数に対応するような超並列処理が可能であり、機械学習をハードウェア化する際に課題となる難度の高い並列計算に適用することができる。また、アナログ演算を用いるため、演算回路とメモリ間のデータの授受の頻度を削減することができ、エネルギー損失を低減することができる。
用途としては、例えば、画像の広ダイナミックレンジ化、アップコンバージョンなどを行う画像補正、乗り物の自動運転時の物体認識、対向車のライトによる認識性の低下防止（突発的なノイズ除去）などに用いることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１００ａ：半導体装置、１００ｂ：半導体装置、１００ｃ：半導体装置、１００ｄ：半導体装置、１００ｅ：半導体装置、１０１：センサ素子、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：容量素子、１０６：トランジスタ、１０７：トランジスタ、１０８：トランジスタ、１１１：配線、１１２：配線、１１３：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１１８：配線、１１９：配線、１２０：配線、１２１：配線、１３１：センサ素子、１３２：トランジスタ、１３３：トランジスタ、１３４：トランジスタ、１３５：容量素子、１４３：配線、１５０：回路ブロック、１５１：インバータ回路、１５２：遅延回路、１６０：回路、１７０：回路、１７１：回路、１７２：回路、１７３：回路、１８０：センサアレイ、２００：発振器、２０２：カウンタ回路、５００：センサ素子、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：導電層、５３６：領域、５３７：導電層、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４４：基板、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、６１１：半導体装置、６１２：パッケージ基板、６１３：パッケージカバー、６１４：リード、６１５：ワイヤ、６２１：半導体装置、６２２：金属缶、６２３：リード、６３１：半導体装置、６３２：パッケージ基板、６３３：接着剤、６３４：カバーガラス、６３５：電極パッド、６３６：ワイヤ、６４１：半導体装置、６４２：基板、６４３：ＦＰＣ

Claims (13)

  1. 　センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    　前記センサ素子は一対の電極を有し、
    　前記第１のトランジスタは、第１のゲートと、前記第１のゲートと半導体層を介して対向する第２のゲートと、を有し、
    　前記センサ素子の一方の電極は前記第１のゲートと電気的に接続され、
    　前記第１のゲートは前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのゲートと電気的に接続され、
    　前記半導体層は金属酸化物を有する半導体装置。
  2. 　請求項１において、
    　前記センサ素子は、光電変換素子、圧電素子、または感熱素子である半導体装置。
  3. 　フォトダイオードと、第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、第１のゲートと、前記第１のゲートと半導体層を介して対向する第２のゲートと、を有し、
    　前記フォトダイオードの一方の電極は前記第１のゲートと電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのゲートと電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの他方は前記フォトダイオードの他方の電極と電気的に接続され、
    　前記半導体層は金属酸化物を有する半導体装置。
  4. 　請求項１または３において、
    　さらに容量素子を有し、
    　前記第２のトランジスタのゲートに前記容量素子の一方の電極が電気的に接続されている半導体装置。
  5. 　請求項１または３において、
    　さらに第４のトランジスタを有し、
    　前記第２のトランジスタのソースまたはドレインの一方に前記第４のトランジスタのソースまたはドレインの一方が電気的に接続されている半導体装置。
  6. 　請求項５において、
    　さらにシフトレジスタ回路およびＡ／Ｄコンバータ回路を有し、
    　前記第４のトランジスタのゲートは前記シフトレジスタ回路と電気的に接続され、
    　前記第４のトランジスタのソースまたはドレインの他方は前記Ａ／Ｄコンバータ回路と電気的に接続されている半導体装置。
  7. 　請求項１または３において、
    　さらにインバータ回路およびカウンタ回路を有し、
    　前記第２のトランジスタのソースまたはドレインの他方に前記インバータ回路の出力端子が電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの一方に前記インバータ回路の入力端子が電気的に接続され、
    　前記インバータ回路の入力端子に前記カウンタ回路の入力端子が電気的に接続されている半導体装置。
  8. 　奇数個の回路ブロックが直列に接続され、初段の入力端子と最後段の出力端子が電気的に接続する半導体装置であって、
    　前記回路ブロックはインバータ回路と、遅延回路と、を有し、
    　前記遅延回路は、センサ素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    　前記センサ素子は一対の電極を有し、
    　前記第１のトランジスタは、第１のゲートと、前記第１のゲートと半導体層を介して対向する第２のゲートと、を有し、
    　前記センサ素子の一方の電極は前記第１のゲートと電気的に接続され、
    　前記第１のゲートは前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第２のゲートは前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの一方は、前記インバータ回路の出力端子と電気的に接続され、
    　前記半導体層は金属酸化物を有し、
    　前記インバータ回路の入力端子を前記回路ブロックの入力端子とし、
    　前記第１のトランジスタのソースまたはドレインの他方を前記回路ブロックの出力端子とする半導体装置。
  9. 　請求項８において、
    　前記センサ素子は、光電変換素子、圧電素子、または感熱素子である半導体装置。
  10. 　請求項８または９において、
    　前記センサ素子は、全ての回路ブロックにおいて共有されている半導体装置。
  11. 　請求項８または９において、
    　前記第３のトランジスタは、全ての回路ブロックにおいて共有されている半導体装置。
  12. 　請求項１、３、及び８のいずれか一項において、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する半導体装置。
  13. 　請求項１、３、及び８のいずれか一項に記載の半導体装置と、リードと、を有する電子部品。
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