[go: up one dir, main page]

JP6305657B1 - ダイオードリニアライザ - Google Patents

ダイオードリニアライザ Download PDF

Info

Publication number
JP6305657B1
JP6305657B1 JP2017540280A JP2017540280A JP6305657B1 JP 6305657 B1 JP6305657 B1 JP 6305657B1 JP 2017540280 A JP2017540280 A JP 2017540280A JP 2017540280 A JP2017540280 A JP 2017540280A JP 6305657 B1 JP6305657 B1 JP 6305657B1
Authority
JP
Japan
Prior art keywords
diode
linearizer
signal path
terminal
end connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017540280A
Other languages
English (en)
Other versions
JPWO2018179087A1 (ja
Inventor
康 金谷
康 金谷
山本　和也
和也 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6305657B1 publication Critical patent/JP6305657B1/ja
Publication of JPWO2018179087A1 publication Critical patent/JPWO2018179087A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3276—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using the nonlinearity inherent to components, e.g. a diode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3205—Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/405—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising more than three power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)

Abstract

本発明に係るダイオードリニアライザは、ＲＦ信号経路と接地の間において、ＲＦ信号経路に対して容量を介してリニアライザコア部を並列に装荷する構成のため、異なる利得伸張特性を有する複数のリニアライザコア部を選択的に動作させる際に、ＦＥＴ等を用いたスイッチを必要としない。さらに、ＲＦ信号入出力端子間に直流阻止用の直列の容量も必要としない。そのため、ダイオードリニアライザで補償できる利得の範囲を広げることができる。さらに、ダイオードリニアライザＯＦＦ時におけるＲＦ信号経路の挿入損失を低減でき、且つ動作時の利得伸張の範囲を広くできる。またスイッチを用いない、あるいは必要な容量の素子数が少ないため、回路寸法も小さい。

Description

本発明は、主にＧａＡｓ系やＧａＮ系化合物半導体電力増幅器の線形性を改善するために用いるダイオードリニアライザに関するものである。
１４ＧＨｚ帯に代表される衛星通信用小型地球局に用いる電力増幅器には、信号の品質劣化による通信速度の低下を抑えるために、予め規格で決められた線形性が要求される。図７（ａ）に、電力増幅器２０１の構成例を、図７（ｂ）に線形性の例を示す。図７（ａ）に示すように、ＲＦ信号入力端子１１から入力された電力は多段増幅器２１１、２１２、２１３で増幅され、最後に内部整合型電界効果トランジスタ（ＦＥＴ）増幅器２１４で所望の電力レベルまで増幅されて、ＲＦ信号出力端子１２から出力される。この時の入力電力Ｐｉｎに対する電力利得Ｇｐの例を図７（ｂ）の特性３０５で示す。
特性３０５では、電力利得Ｇｐが入力電力Ｐｉｎに対して一定値から減少を始めるレベルがＰｉｎ１であるため、線形入力電力はＰｉｎ１と表される。図７（ａ）のダイオードリニアライザ１０１は、図７（ｂ）に示すように線形入力電力Ｐｉｎ１を特性３０６のＰｉｎ１ａに改善する働きをする。ここで、線形入力電力以下の電力利得Ｇｐは一定値なので、線形入力電力Ｐｉｎ１に対応する出力電力も線形である。増幅器の線形入力電力、線形出力電力の改善は信号の歪みを改善するので、信号品質を改善し、通信速度の向上に繋がるので、通信用途の増幅器では重要な特性指標の一つである。
ダイオードリニアライザは図８に示すように簡便な回路構成で実現でき、特許文献１（Ｐ．８、図１）、特許文献２（Ｐ．９、図２）、特許文献３（Ｐ．７、図１）、特許文献４（Ｐ．１３、図１３）、非特許文献１（Ｆｉｇ．４）等に掲載されている。尚、最近の電力増幅器は、図７（ａ）に示すように、リニアライザ１０１、増幅段２１１〜２１３を含む電力増幅器ＭＭＩＣ（モノリシックマイクロ波集積回路）２０３と、内部整合型電界効果トランジスタ（ＦＥＴ）増幅器２１４を含むパッケージに封止された電力増幅器２０４で構成される。（例えば、非特許文献１のＦｉｇ．１参照）
特開平１１−３５５０５５号 特開２００１−１４４５５０号 特開２００４−２５４０９５号 特開２０１１−１８２１９１号
2014 Digest of IEEE MTT-S International Microwave Symposium, "A Ku-band 20 W GaN-MMIC Amplifier with Built-in Linearizer"
ダイオードリニアライザには図８（ａ）に示す並列型１０１と、図８（ｂ）に示す直列型１０２がある。図８（ａ）において、ダイオード４１のカソードは接地され、アノードは抵抗３１を介してバイアス端子３に接続されている。ダイオード４１のアノードは、容量２１を介してＲＦ信号入力端子１に、容量２２を介してＲＦ信号出力端子２に接続される。一方、図８（ｂ）では、一端をＲＦ信号出力端子２に接続された容量２２の他端はダイオード４１のカソードに接続されている。ダイオード４１のカソードはさらにＲＦ阻止インダクタ５１を介して接地されている。矢印で示すＩｄｉｏはダイオード４１を流れるＤＣ電流を示す。このインダクタ５１により、Ｉｄｉｏはバイアス端子３から接地に流れ、ＲＦ信号は接地方向には漏れずにＲＦ信号出力端子２に向かう。容量２１、２２は週出力端子１、２の外部に接続される回路のＤＣバイアス電圧と、ダイオード４１に印加するＤＣバイアス電圧を電気的に分離するために必要な回路素子である。
並列型ダイオードリニアライザ１０１は、図９（ａ）に示す入力電力の増加に対してある所定のレベルから損失が減少する利得伸張型の特性を、直列型ダイオードリニアライザ１０２は、図９（ｂ）に示す入力電力の増加に対してある所定のレベルから損失が増加する利得圧縮型の特性を示す。図では損失を負の利得Ｇｐで表している。どの周波数において、どのレベルから損失が減少するか増加するかは、バイアス電流やダイオード４１の接合面積や縦積みの段数などの設計定数に依存する。例えば、図９（ａ）の特性３０１は低い入力電力レベルで損失が減少し、その変化はΔＩＬ１と小さい。一方、特性３０２は高い入力電力レベルで損失が減少を始め、その変化はΔＩＬ２と大きい。図９（ｂ）の特性３０３、３０４も同様である。これらの特性は設計定数で大凡変更できる。
尚、上記の利得伸張及び利得圧縮特性は、ダイオードに流れる平均電流と平均電圧の変動による非線形抵抗の変化による。例えば、並列型では入力電力が小さい時は低い抵抗値を呈するが、入力電力があるレベルを超えると平均電流の増加と平均電圧の減少により抵抗値が増加する。その結果、損失が減少し、利得伸張特性を呈する。逆に直列型では、抵抗値の増加により通過損失が増大するため、利得圧縮特性を呈する。
ところで、図７（ａ）の内部整合型ＦＥＴ増幅器２０４が一般的に呈する利得圧縮特性は、リニアライザ１０１の利得伸張特性によって補償され、線形性が改善されるが、図９（ａ）に示すようにリニアライザ１０１の利得伸張特性を特性３０１にするか、特性３０２にするかは予め設計した値で決まる。そのため、増幅器２０４が変更され、その動作周波数や利得圧縮特性が変化すると、１つのリニアライザ１０１が補償できる特性範囲の制限によりうまく増幅器の特性を補償できない、という問題点があった。
本発明に係るダイオードリニアライザは、一端がＲＦ信号入力端子、他端がＲＦ信号出力端子に接続されたＲＦ信号経路と、アノードと接地用端子に接続されたカソードを有するダイオードと、一端がバイアス端子、他端が前記アノードに接続された抵抗と、一端が前記ＲＦ信号経路、他端が前記アノードに接続された容量とを含むリニアライザコア部と、を備え、前記バイアス端子、前記抵抗、前記ダイオード、前記容量を含む前記リニアライザコア部が、前記ＲＦ信号経路と前記接地用端子との間に複数並列接続されている。


本発明に係るダイオードリニアライザは、ＲＦ信号経路と接地の間において、ＲＦ信号経路に対して容量を介してリニアライザコア部を並列に装荷する構成のため、異なる利得伸張特性を有する複数のリニアライザコア部を選択的に動作させる際に、ＦＥＴ等を用いたスイッチを必要としない。さらに、ＲＦ信号入出力端子間に直流阻止用の直列の容量も必要としない。そのため、ダイオードリニアライザで補償できる利得の範囲を広げることができる。さらに、ダイオードリニアライザＯＦＦ時におけるＲＦ信号経路の挿入損失を低減でき、且つ動作時の利得伸張の範囲を広くできる。またスイッチを用いない、あるいは必要な容量の素子数が少ないため、回路寸法も小さい。
（ａ）実施の形態１に係るダイオードリニアライザの基本回路構成、（ｂ）実施の形態１に係る複数のリニアライザコア部を有するダイオードリニアライザの回路構成。 （ａ）実施の形態１に係る複数のリニアライザコア部を有するダイオードリニアライザの特性例、（ｂ）異なる内部整合型ＦＥＴ増幅器の特性例、（ｃ）実施の形態１に係る複数のリニアライザコア部を用いて異なる内部整合型ＦＥＴ増幅器の線形性を改善する例１、（ｄ）実施の形態１に係る複数のリニアライザコア部を用いて異なる内部整合型ＦＥＴ増幅器の線形性を改善する例２。 （ａ）比較のための複数のリニアライザコア部を有するダイオードリニアライザの回路構成例１、（ｂ）比較のための複数のリニアライザコア部を有するダイオードリニアライザの回路構成例２。 （ａ）実施の形態１に係る複数のリニアライザコア部を有するダイオードリニアライザと比較回路との周波数特性、（ｂ）実施の形態１に係る複数のリニアライザコア部を有するダイオードリニアライザと比較回路との入力電力に対する挿入損失の特性。 （ａ）実施の形態２に係る複数のリニアライザコア部を有するダイオードリニアライザを初段に搭載した電力増幅器ＭＭＩＣ、（ｂ）実施の形態２に係る複数のリニアライザコア部を有するダイオードリニアライザを段間に搭載した電力増幅器ＭＭＩＣ。 実施の形態３に係る複数のリニアライザコア部を有するダイオードリニアライザを搭載した電力増幅器ＭＭＩＣと出力段の内部整合型ＦＥＴ増幅器を組み合わせた回路例。 （ａ）ダイオードリニアライザを搭載した電力増幅器ＭＭＩＣと内部整合型ＦＥＴ増幅器を組み合わせた回路例、（ｂ）ダイオードリニアライザを搭載した電力増幅器ＭＭＩＣと内部整合型ＦＥＴ増幅器を組み合わせた回路の線形性改善の例。 （ａ）並列型ダイオードリニアライザの回路構成例、（ｂ）直列型ダイオードリニアライザの回路構成例。 （ａ）並列型ダイオードリニアライザの入力電力に対する挿入損失の変化、（ｂ）直列型ダイオードリニアライザの入力電力に対する挿入損失の変化。
本発明の実施の形態に係るダイオードリニアライザについて図面を参照して説明する。既に述べた図面も含めて、同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下に、ＧａＮ系あるいはＧａＡｓ系ショットキー接合ダイオードをダイオードに用いた場合を主例として説明する。
［実施の形態１］
図１（ａ）に、本発明の実施の形態１に係るダイオードリニアライザ１０５の基本回路構成を、図１（ｂ）にリニアライザによる増幅器の線形性の補償範囲を拡大するために異なる補償特性を有する基本回路を２つ並列に接続した回路構成１０６を示す。図２（ａ）は、実施の形態１に係る図１（ｂ）のダイオードリニアライザの特性例を、図２（ｂ）は異なる利得圧縮特性を持つ内部整合型ＦＥＴ増幅器２０４の利得特性例を、図２（ｃ）は実施の形態１に係る図１（ｂ）のダイオードリニアライザ１０６により補償された増幅器全体の線形性の改善の様子を示す。尚、図９と同様にリニアライザの特性は負の利得Ｇｐで示している。
図１（ａ）に示すように、ＲＦ入力端子１とＲＦ出力端子２はＲＦ信号経路（伝送線路や配線を指す）で接続され、そのＲＦ信号経路に一端が接続され、他端がダイオード４１のアノードに接続された容量２３がある。ダイオード４１のカソードは接地され、アノードは抵抗３１を介してバイアス端子３に接続されている。動作原理上は、所望の周波数のＲＦ信号に対して十分低いインピーダンスを呈するように容量２３の値を設定すると、ダイオードリニアライザ１０５の動作は図８（ａ）の並列型ダイオードリニアライザ１０１と等価になる。
動作について説明する。図１（ａ）において、バイアス端子３に適当な正の電圧を印加し、あるバイアス電流Ｉｄｉｏをダイオード４１の順方向に流すようにする。この状態でＲＦ信号をＲＦ信号入力端子１に印加し、入力電力を増加させると、ある入力電力以上でバイアス電流Ｉｄｉｏが増加を始め、ダイオード４１の平均アノード電圧は減少を始める。これに対応して、ダイオード４１の抵抗値が増加するため、図２（ａ）の特性４０１あるいは特性４０２に示すように、挿入損失が小さくなり、利得圧縮特性を呈する。容量２３の値を適切に設定すれば、ＲＦ信号経路からダイオード４１の方向を見たインピーダンスは、ダイオード４１の非線形抵抗の変化の影響を受けるようになる。そのため、図１（ａ）の回路は、ＲＦ的には図８（ａ）と等価な動作をする。
図１（ｂ）は、リニアライザコア部１０６ａに対して、もう一つのリニアライザコア部１０６ｂが並列に接続されている。追加されたリニアライザコア部１０６ｂはバイアス端子４、抵抗３２、容量２４、順方向に直列に接続されたダイオード４２とダイオード４３で構成される。ダイオード４３の追加は説明の便宜上であるが、ダイオード４３を付加せずに、ダイオード４２の接合面積、或いはバイアス用の抵抗３２の値や容量２４の値を、リニアライザコア部１０６ａの値と異なるように設定してもよい。
このようにダイオードリニアライザ１０６は、異なる２つのリニアライザコア部を並列に接続しているので、バイアス端子４１、４２のいずれか一方に正のバイアス電圧、他方に０Ｖまたは十分大きな負のバイアス電圧を印加することで、リニアライザコア部１０６ａ、１０６ｂを選択的に動作させることができる。その結果、例えば、図１（ｂ）において、バイアス端子３に正のバイアス電圧、バイアス端子４に負のバイアス電圧を印加した場合は、入力電力Ｐｉｎ１でダイオード４１がＯＮして図２（ａ）の特性４０１を、バイアス端子３に負のバイアス電圧、バイアス端子４に正のバイアス電圧を印加した場合は、Ｐｉｎ１よりも高い入力電力Ｐｉｎ２でダイオード４２、４３がＯＮして図２（ｂ）の特性４０２が得られる。
ここで、異なる２つの内部整合型ＦＥＴ増幅器１０４の出力電力に対する利得特性が、図２（ｂ）に示すように、一方が特性４０３、他方が特性４０４を有する場合を考える。この場合、利得圧縮が入力電力Ｐｉｎ１で始まる特性４０３を有する増幅器１０４に対しては、ダイオードリニアライザ１０６で特性４０１を得るために、バイアス端子３に正のバイアス電圧を印加し、利得圧縮が入力電力Ｐｉｎ２で始まる特性４０４を有する増幅器１０４に対しては、特性４０２を得るためにバイアス端子４に正のバイアス電圧を印加する。
その結果、ダイオードリニアライザ１０６及び増幅器１０４の増幅器全体としては、図２（ｃ）、（ｄ）に示すように、特性４０３は特性４０３ａに、あるいは特性４０４は特性４０４ａに改善され、線形入力電力をＰｉｎ１からＰｉｎ１ａ、あるいはＰｉｎ２からＰｉｎ２ａに改善できる。前述したように、線形出力電力も線形入力電力の改善に対応して改善される。
次に比較回路例を用いて、図１（ｂ）の特長を説明する。図３（ａ）は比較回路１の回路構成で、特許文献３に記載の回路に相当する。リニアライザコア部１０７ａと１０７ｂがＲＦ信号入力端子１からＲＦ信号出力端子２までの信号経路と接地の間に並列に設けられている。リニアライザコア部１０７ａはバイアス端子３ａ、抵抗３１ａ、ダイオード４１ａから構成される並列型で、リニアライザコア部１０７ｂはバイアス端子３ｂ、抵抗３１ｂ、ダイオード４１ｂ、４１ｃから構成され、図１（ｂ）の１０６ｂに相当する。図１（ｂ）との違いは、リニアライザコア部１０７ａと１０７ｂが容量２５で接続され、ＲＦ信号入力端子１からＲＦ信号出力端子２までの信号経路に容量２１、２５、２２の３つの容量が必要であるのに対して、図１（ｂ）では前記経路に直列に挿入された容量がなく、代わりに信号経路に対して分岐を構成する２つの容量２３、２４を設けていることである。
図３（ｂ）は、別の形態の比較回路２の回路構成で、特許文献４に記載の回路に相当する。リニアライザコア部１０８ａと１０８ｂが、ＲＦ信号入力端子１からＲＦ信号出力端子２までの信号経路と接地の間に並列に設けられている点は、図３（ａ）や図１（ｂ）と同じであるが、リニアライザコア部１０８ａと１０８ｂを切替えるために、スイッチ６１ａ及び６１ｂをダイオードに直列に接続し、スイッチの制御端子５ａと５ｂが追加されている点が、図３（ａ）や図１（ｂ）と異なる。
図４(ａ)は、図１（ｂ）、図３（ａ）、図３（ｂ）のダイオードリニアライザをＯＦＦ状態にした時のＲＦ信号入力端子１からＲＦ信号出力端子２の間の挿入損失の周波数特性例（シミュレーション）を示す。特性５０１は図１（ｂ）、特性５０２は図３（ａ）、特性５０３は図３（ｂ）の挿入損失を表す。本例では、１４ＧＨｚにおける特性５０１、５０２、５０３の損失は、各々０．２０ｄＢ、０．３５ｄＢ、０．４５ｄＢである。
図４(ａ)の特性差は、ＯＦＦ状態のダイオードの寄生抵抗と容量２１〜２５、スイッチ６１ａ、６１ｂの影響による。図１（ｂ）と図３（ｂ）では、スイッチの有無の影響が大きい。集積回路では通常、ＦＥＴスイッチまたはダイオードスイッチを用いてスイッチを実現する。そのため、スイッチのＯＦＦ状態の寄生抵抗は無視できない。この寄生抵抗の影響が大きいため、図１（ｂ）に比べて損失が増大する。さらに図３（ｂ）ではＲＦ信号経路に容量２１、２２が直列に接続されている。１０ＧＨｚを超える周波数では、通常ＭＩＭキャパシタやインタディジタルキャパシタで実現される容量の寄生抵抗による損失が無視できなくなるため、図１（ｂ）に比べて挿入損失が増大する。この容量での損失は、ミリ波帯（例えば４０ＧＨｚ以上）では特に大きくなる。
図１（ｂ）と図３（ａ）を比較すると、図３（ａ）のＲＦ信号経路に容量２１、２２が直列に接続されている。そのため、ＲＦ信号経路に直列に容量のない図１（ｂ）に比べて、図３（ａ）の挿入損失は増大する。図３（ａ）と（ｂ）に関しては、容量２５による寄生抵抗の影響に比べて、ＯＦＦ時のスイッチ６１ａ、６１ｂの寄生抵抗が損失に与える影響の方が大きいため、図３（ｂ）の方が大きい損失を呈する。
このように、実施の形態１に係るリニアライザは、リニアライザを動作させない時の挿入損失を低減できるという効果を有する。
図４（ｂ）は、１４ＧＨｚでリニアライザとして動作させた場合の図１（ｂ）と図３（ｂ）の利得伸張特性例（シミュレーション）を示す。図１（ｂ）の特性５０４の利得（損失）の変化量ΔＩＬａは、図１（ａ）の利得（損失）の変化量ΔＩＬｂに比べて大きいため、増幅器の利得圧縮特性の補償量も大きい。この違いは、ＯＮ状態のスイッチ６１ａ、６１ｂのＯＮ抵抗の有無による。図３（ｂ）ではスイッチのＯＮ抵抗分だけ、ＯＮ抵抗が付加されない図１（ｂ）の特性に比べて、損失の変化量が小さくなる。図示していないが、この損失の変化量の差は、図１（ｂ）と図３（ａ）の間にも存在する。図１（ｂ）に比べて、容量２１、２２、２５の寄生抵抗分だけ図３（ａ）の損失の変化量は制限される。但し、この場合の変化量の差は、図４（ｂ）に示すΔＩＬａとΔＩＬｂの差約１ｄＢに比べて通常かなり小さい。
このように、実施の形態１に係るリニアライザは、寄生抵抗の影響を受けにくい分、利得伸張の範囲を広くできるという効果を有する。また、容量２５やスイッチ６１ａ、６１ｂが不要であるため、回路寸法の小型化を図ることができる。
以上述べたように、実施の形態１に係るダイオードリニアライザは、ＲＦ信号経路と接地の間において、ＲＦ信号経路に対して容量を介してリニアライザコア部を並列に装荷する構成のため、異なる利得伸張特性を有する複数のリニアライザコア部を選択的に動作させる際に、ＦＥＴ等を用いたスイッチを必要としない。さらに、ＲＦ信号入出力端子間に直流阻止用の直列の容量も必要としない。そのため、ダイオードリニアライザで補償できる利得の範囲を広げることができる。さらに、ダイオードリニアライザＯＦＦ時におけるＲＦ信号経路の挿入損失を低減でき、且つ動作時の利得伸張の範囲を広くできる。またスイッチを用いない、あるいは必要な容量の素子数が少ないため、回路寸法も小さい。
［実施の形態２］
図５に、本発明の実施の形態２に係るダイオードリニアライザ１０６を含む電力増幅器ＭＭＩＣの回路構成を示す。図５（ａ）は、図１（ｂ）のダイオードリニアライザ１０６を増幅段２１１〜２１３に対して前置した電力増幅器ＭＭＩＣ２０５の回路構成、図５（ｂ）はダイオードリニアライザ１０６を初段２１０と次段２１１の間に配置した電力増幅器ＭＭＩＣ２０６の回路構成である。どちらの構成も同一の半導体チップ上に集積化した場合を示している。
また、非特許文献１に記載されているように、図５（ｂ）の構成の方が、雑音指数の低減の観点から、図５（ａ）の構成より好ましい場合が多い。
どちらの構成においても複数のリニアライザコア部を有するダイオードリニアライザ１０６の回路定数を適切に設定することで、増幅段２１１〜２１３または増幅段２１０〜２１３が有する利得圧縮特性をリニアライザコア部が単一の場合（図１（ａ）の場合）に比べて、広い周波数範囲に亘って補償することができる。その結果、広帯域に亘って線形性の良好な電力増幅器ＭＭＩＣを提供できる。
また、ダイオードリニアライザ１０６は実施の形態１に述べた効果を有するので、比較のためのダイオードリニアライザ（例えば図３（ａ）や図３（ｂ）の回路構成）を搭載した電力増幅器ＭＭＩＣ２０１に比べて、回路寸法を小型化できる。
さらに、ダイオードリニアライザ１０６をＯＦＦ状態で利用する場合には、電力増幅器ＭＭＩＣ２０１の電力利得を高くすることもできる。図１（ｂ）の複数のリニアライザコア部を有するダイオードリニアライザを例に説明したが、複数のコア部を必要としない場合、即ち図１（ａ）の基本構成だけをリニアライザコア部として用いた場合だけでも容量数が少なくて済む分だけ小型化に貢献できる。
本例は、ダイオードリニアライザ１０６と増幅段２１０〜２１３を同一の半導体チップ上に形成しているので、両者を別々のチップで製造した場合に比べて、線形性を改善した利得特性に対する製造ばらつきの影響を低減できるという効果が期待できる。
実施の形態２で述べたダイオードリニアライザ１０６と増幅段２１０〜２１３を同一の半導体チップ上に形成することは、ＧａＮ系半導体チップ上に形成する際に特に効果が大きい。ＧａＮ系ＦＥＴを用いた増幅段は、しばしば低い入力電力から利得圧縮特性を呈することが知られている（ソフトコンプレッションと呼ばれる）。そのため、ダイオードリニアライザ１０６の集積化による増幅器全体のソフトコンプレッションの抑制（線形性の改善）は、信号品質劣化の抑制の観点から実用上重要となる場合が多い。（非特許文献１参照）
［実施の形態３］
図６に、本発明の実施の形態３に係るダイオードリニアライザ１０６を含む電力増幅器ＭＭＩＣ２０５と内部整合型ＦＥＴ増幅器１０４の回路構成を示す。ここで、電力増幅器ＭＭＩＣ２０５に搭載されるダイオードリニアライザ１０６は、図１（ｂ）に示す回路構成である。ＦＥＴ増幅器１０４は用途に応じて、図２（ｂ）に示すように、異なる線形入力電力を有する増幅器が後置される場合を想定する。
複数のリニアライザコア部を有するダイオードリニアライザ１０６の回路定数を予め適切に設定することで、増幅段２１１〜２１３と内部整合型ＦＥＴ増幅器１０４の利得圧縮特性に対して、増幅器１０４の利得圧縮特性が異なった場合でも、線形性の良好な出力特性を提供できる。
また、ダイオードリニアライザ１０６は実施の形態１に述べた効果を有するので、比較例で述べたダイオードリニアライザ（例えば図３（ａ）や図３（ｂ）の回路構成）を搭載した電力増幅器ＭＭＩＣ２０１と内部整合型ＦＥＴ増幅器１０４を用いて増幅器全体を構成した場合に比べて、増幅器全体の回路寸法を小型化できる。さらにダイオードリニアライザ１０６をＯＦＦ状態で利用する場合には、増幅器全体の電力利得を高くすることができる。
尚、以上述べた実施の形態はＧａＮ系あるいはＧａＡｓ系ショットキー接合ダイオードをダイオードに用いた場合を例に説明したが、ショットキー接合ダイオード以外にＧａＮ系あるいはＧａＡｓ系ｐｎ接合ダイオードでもよい。またダイオードと等価な働きをすれば同様の効果が得られるので、バイポーラトランジスタ（ヘテロ接合トランジスタを含む）のベースとコレクタを接続してアノードとし、エミッタをカソードとしたｎｐｎ型バイポーラトランジスタ（例えば、ＧａＮ系、ＧａＡｓ系、ＩｎＰ系、ＳｉＧｅ、Ｓｉ系バイポーラトランジスタ）、ドレインとゲートを接続してアノードとし、ソースをカソードとしてダイオード接続のエンハンスメントモード（ノーマリオフ）のＦＥＴ（例えば、ＧａＮ系ＦＥＴ、ＧａＡｓ系ＦＥＴ、Ｓｉ系ＭＯＳＦＥＴ）であれば、前述に記載の効果が得られることを付記しておく。
ＧａＮ系あるいはＧａＡｓ系ｐｎ接合ダイオードの障壁電位及びダイオード接続したｎｐｎ型バイポーラトランジスタの障壁電位は、約０．９〜１．２Ｖであり、ＧａＮ系あるいはＧａＡｓ系ショットキー接合ダイオードの障壁電位約０．６〜０．８Ｖに比べて高い。そのためダイオード４１が同じ縦積み段数の場合、利得伸長特性を実現する線形入力電力を高く設定できる。その結果、図６の内部整合型ＦＥＴ増幅器１０４が必要とする線形入力電力が高い場合、より少ないダイオード４１の縦積み段数を用いて所望の線形入力電力を実現できるので、リニアライザ１０６のリニラザイザコア部の回路寸法をより小型にできる。
一方、所望の線形入力電力が低い場合、例えばショットキー接合ダイオードの障壁電位約０．６〜０．８Ｖでも高い場合、あるいは所望の線形入力電力に対応する障壁電位が１．０Ｖのようにダイオードの障壁電位の倍数に対応しない場合もある。このような時に、ダイオード接続のエンハンスメントモードのＦＥＴは有用である。何故なら、マイクロ波帯の集積回路で使用するエンハンスントモードのＦＥＴの閾値電圧は約０．１５〜０．３Ｖと低いからである。ダイオードの障壁電位に対応する閾値電圧が低いので、より低い線形入力電力から利得伸長特性を実現しやすく，また縦積み段数の微調整に適している。例えば、閾値電圧０．２５ＶのエンハンスメントモードのＦＥＴを４段縦積みすれば、１．０Ｖの障壁電位を実現できる。
１：ＲＦ信号入力端子
２：ＲＦ信号出力端子
３、４、３ａ、３ｂ：バイアス端子
５ａ、５ｂ：スイッチの制御端子
２１〜２５：容量
３１、３２、３１ａ、３２ｂ：抵抗
４１、４２、４３、４１ａ、４１ｂ、４１ｃ：ダイオード
５１：インダクタ
６１ａ、６１ｂ：スイッチ
１０１〜１０８：ダイオードリニアライザ
１０６ａ、１０６ｂ、１０７ａ、１０７ｂ、１０８ａ、１０８ｂ：リニアライザコア部
３０１〜３０６：特性
４０１〜４０４、４０３ａ、４０４ａ：実施の形態１に係る特性
５０１、５０４：実施の形態１に係る図１（ｂ）の特性
５０２、５０３、５０５：比較回路の特性

Claims (6)

  1. 一端がＲＦ信号入力端子、他端がＲＦ信号出力端子に接続されたＲＦ信号経路と、
    アノードと接地用端子に接続されたカソードを有するダイオードと、
    一端がバイアス端子、他端が前記アノードに接続された抵抗と、
    一端が前記ＲＦ信号経路、他端が前記アノードに接続された容量と
    を含むリニアライザコア部と、
    を備え、
    前記バイアス端子、前記抵抗、前記ダイオード、前記容量を含む前記リニアライザコア部が、前記ＲＦ信号経路と前記接地用端子との間に複数並列接続されている
    ダイオードリニアライザ。
  2. 前記ダイオードがＧａＡｓ系またはＧａＮ系のショットキー接合ダイオードであることを特徴とする請求項１に記載のダイオードリニアライザ。
  3. 前記ダイオードがＧａＡｓ系またはＧａＮ系のｐｎ接合ダイオードであることを特徴とする請求項１に記載のダイオードリニアライザ。
  4. 前記ダイオードの代わりに、ダイオード接続したバイポーラトランジスタあるいはダイオード接続したエンハンスメントモードのＦＥＴを用いたことを特徴とする請求項１に記載のダイオードリニアライザ。
  5. 半導体チップと、
    一端が前記半導体チップ上に形成された第１の増幅段のＲＦ信号出力端子に、他端が前記半導体チップ上に形成された第２の増幅段のＲＦ信号入力端子に接続されたＲＦ信号経路と、
    前記半導体チップ上に形成され、アノードと接地用端子に接続されたカソードを有するダイオードと、
    前記半導体チップ上に形成され、一端がバイアス端子、他端が前記アノードに接続された抵抗と、
    前記半導体チップ上に形成され、一端が前記ＲＦ信号経路、他端が前記アノードに接続された容量と、
    を含むリニアライザコア部と、
    を備え、
    前記バイアス端子、前記抵抗、前記ダイオード、前記容量を含む前記リニアライザコア部が、前記ＲＦ信号経路と前記接地用端子との間に複数並列接続されている
    ダイオードリニアライザ。
  6. 前記半導体チップがＧａＮ系チップであることを特徴とする請求項５に記載のダイオードリニアライザ。
JP2017540280A 2017-03-28 2017-03-28 ダイオードリニアライザ Active JP6305657B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/012640 WO2018179087A1 (ja) 2017-03-28 2017-03-28 ダイオードリニアライザ

Publications (2)

Publication Number Publication Date
JP6305657B1 true JP6305657B1 (ja) 2018-04-04
JPWO2018179087A1 JPWO2018179087A1 (ja) 2019-04-04

Family

ID=61828589

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017540280A Active JP6305657B1 (ja) 2017-03-28 2017-03-28 ダイオードリニアライザ

Country Status (6)

Country Link
US (1) US11031914B2 (ja)
JP (1) JP6305657B1 (ja)
KR (1) KR102329375B1 (ja)
CN (1) CN110476353B (ja)
DE (1) DE112017007373T5 (ja)
WO (1) WO2018179087A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020005177A (ja) * 2018-06-29 2020-01-09 株式会社東芝 高周波増幅回路
CN111541428A (zh) * 2019-02-07 2020-08-14 株式会社东芝 高频放大电路及半导体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111988003A (zh) * 2020-08-27 2020-11-24 电子科技大学 一种适用于twta和sspa的模拟预失真器通用结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004254095A (ja) * 2003-02-20 2004-09-09 Mitsubishi Electric Corp 歪補償回路及び低歪半導体増幅器
JP2006157435A (ja) * 2004-11-29 2006-06-15 Sharp Corp 歪補償回路、それを用いた電力増幅器および電力増幅器を備える通信装置
JP2007318463A (ja) * 2006-05-26 2007-12-06 Mitsubishi Electric Corp 電力増幅器用バイアス回路
JP2008172544A (ja) * 2007-01-12 2008-07-24 Mitsubishi Electric Corp ダイオードリニアライザを用いた歪補償回路
JP2011055027A (ja) * 2009-08-31 2011-03-17 Univ Of Electro-Communications 増幅回路
JP2012015860A (ja) * 2010-07-01 2012-01-19 Univ Of Electro-Communications 歪補償回路
JP2015222912A (ja) * 2014-05-23 2015-12-10 三菱電機株式会社 リニアライザ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60174534A (ja) * 1984-02-20 1985-09-07 Toyo Commun Equip Co Ltd アンテナ・スイツチ回路
JPH01101002A (ja) * 1987-10-13 1989-04-19 Nec Corp 半導体装置
JPH07273628A (ja) * 1994-03-31 1995-10-20 Mitsumi Electric Co Ltd 信号受信回路
JP3306568B2 (ja) * 1995-02-02 2002-07-24 日本電信電話株式会社 高周波スイッチ回路
JP3335907B2 (ja) 1998-06-04 2002-10-21 三菱電機株式会社 歪補償回路及び低歪半導体増幅器
US6204718B1 (en) * 1999-06-25 2001-03-20 Scientific-Atlanta, Inc. Method and apparatus for generating second-order predistortion without third-order distortion
JP2001144550A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 非線型歪み補償回路及び非線型歪み補償電力増幅器
US7208992B1 (en) * 2001-11-08 2007-04-24 C-Cor.Net Corporation Lossy linearizers for analog optical transmitters
US6806767B2 (en) * 2002-07-09 2004-10-19 Anadigics, Inc. Power amplifier with load switching circuit
JP2006148546A (ja) 2004-11-19 2006-06-08 Eudyna Devices Inc 増幅回路及びその制御方法、並びに増幅回路モジュール
JP5225544B2 (ja) * 2005-05-24 2013-07-03 三菱電機株式会社 リミッタ回路
JP2010041634A (ja) 2008-08-08 2010-02-18 Hitachi Metals Ltd 高周波電力増幅器並びにそれを用いた高周波送信モジュール及び送受信モジュール
JP2011182191A (ja) 2010-03-01 2011-09-15 Toshiba Corp 半導体集積回路装置及び送受信システム
JP2011234110A (ja) * 2010-04-27 2011-11-17 Mitsubishi Electric Corp 高周波回路
JP6333155B2 (ja) * 2014-11-05 2018-05-30 三菱電機株式会社 高周波スイッチ
TWI647905B (zh) * 2017-02-15 2019-01-11 立積電子股份有限公司 用於對放大器的線性度進行補償的前置補償器
CN108880484B (zh) * 2018-06-12 2022-06-14 厦门市三安集成电路有限公司 一种功率放大器偏置电路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004254095A (ja) * 2003-02-20 2004-09-09 Mitsubishi Electric Corp 歪補償回路及び低歪半導体増幅器
JP2006157435A (ja) * 2004-11-29 2006-06-15 Sharp Corp 歪補償回路、それを用いた電力増幅器および電力増幅器を備える通信装置
JP2007318463A (ja) * 2006-05-26 2007-12-06 Mitsubishi Electric Corp 電力増幅器用バイアス回路
JP2008172544A (ja) * 2007-01-12 2008-07-24 Mitsubishi Electric Corp ダイオードリニアライザを用いた歪補償回路
JP2011055027A (ja) * 2009-08-31 2011-03-17 Univ Of Electro-Communications 増幅回路
JP2012015860A (ja) * 2010-07-01 2012-01-19 Univ Of Electro-Communications 歪補償回路
JP2015222912A (ja) * 2014-05-23 2015-12-10 三菱電機株式会社 リニアライザ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020005177A (ja) * 2018-06-29 2020-01-09 株式会社東芝 高周波増幅回路
CN111541428A (zh) * 2019-02-07 2020-08-14 株式会社东芝 高频放大电路及半导体装置

Also Published As

Publication number Publication date
CN110476353A (zh) 2019-11-19
CN110476353B (zh) 2024-02-20
KR20190120290A (ko) 2019-10-23
WO2018179087A1 (ja) 2018-10-04
JPWO2018179087A1 (ja) 2019-04-04
US11031914B2 (en) 2021-06-08
DE112017007373T5 (de) 2019-12-05
KR102329375B1 (ko) 2021-11-19
US20200014339A1 (en) 2020-01-09

Similar Documents

Publication Publication Date Title
EP3014766B1 (en) Mmic power amplifier
US11664768B2 (en) Amplification circuit
US9419563B2 (en) RF amplifier
JPWO2018179088A1 (ja) 電流再利用型電界効果トランジスタ増幅器
JP6305657B1 (ja) ダイオードリニアライザ
Kim A wideband triple-stacked CMOS distributed power amplifier using double inductive peaking
US11342891B2 (en) Amplifier circuit
US8633771B2 (en) Power amplifier
JP2021093613A (ja) 増幅回路及び通信装置
CN116979906B (zh) 通过使用交叉耦合组件的偏置控制使差分射频功率放大器线性化
JP6837602B2 (ja) 分布型増幅器
JP2021090168A (ja) 電力増幅回路
US11296655B2 (en) Power amplifier biasing network providing gain expansion
JP3319252B2 (ja) 歪補償回路
KR101211434B1 (ko) 소형 고출력 전력밀도 ｒｆ 증폭기
Torii et al. An AM-PM compensation of differential power amplifier using capacitance neutralization
JP2009267703A (ja) 分布型増幅器
Murthy et al. A millimeter wave MMIC power amplifier using 0.15 um GaN for space communication systems
JP2008236354A (ja) 増幅器
Vittori et al. Q-band self-biased MMIC LNAs using a 70 nm InGaAs/AlGaAs process
US20250055426A1 (en) Feedback amplifier
Moallemi et al. Dynamic Impedance Adjustment for Millimeter-Wave CMOS Low Noise Amplifiers Using a Current Injection Technique
Chang et al. 77∼ 97 GHz LNA MMIC with 1 dB-Gain Flatness Using Short-Circuited Capacitor
Vasjanov et al. Comparison of CMOS power amplifier topologies for a wideband Doherty architecture
JP2011019047A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170728

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170728

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180306

R150 Certificate of patent or registration of utility model

Ref document number: 6305657

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250