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JPH04102367A - 半導体装置、半導体メモリ及び半導体装置の製造方法 - Google Patents

半導体装置、半導体メモリ及び半導体装置の製造方法

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Publication number
JPH04102367A
JPH04102367A JP2220905A JP22090590A JPH04102367A JP H04102367 A JPH04102367 A JP H04102367A JP 2220905 A JP2220905 A JP 2220905A JP 22090590 A JP22090590 A JP 22090590A JP H04102367 A JPH04102367 A JP H04102367A
Authority
JP
Japan
Prior art keywords
film
hydrogen
semiconductor device
insulating film
ferroelectric
Prior art date
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Application number
JP2220905A
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English (en)
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JP3131982B2 (ja
Inventor
Kazuhiro Takenaka
竹中　計廣
Akira Fujisawa
藤沢　晃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Priority to EP91914601A priority patent/EP0514547B1/en
Priority to PCT/JP1991/001105 priority patent/WO1992003849A1/ja
Priority to DE69124994T priority patent/DE69124994T2/de
Publication of JPH04102367A publication Critical patent/JPH04102367A/ja
Priority to US08/238,802 priority patent/US5523595A/en
Priority to JP30057099A priority patent/JP3362712B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及びその製造方法に関し、特に、
Ｐ　Ｚ　Ｔ　（Ｐｂ　（ＴｌｘＺｒ、　）　Ｏｚ　）な
どの強誘電体膜を用いたキャパシタ構造を有する半導体
メモリや多結晶シリコン・ゲートを用いたＣＭＯＳ半導
体集積回路における保護膜構造及びその成膜法に関する
ものである。
〔従来の技術〕
従来、強誘電体を用いたストレージ・キャパシタ構造を
有する半導体不揮発性メモリ・セルは、例えば第６図に
示す構造を備えている。このメモリ・セルは、単一の転
送ゲート・トランジスタ（ＭＯＳ）ランジスタ）Ｔに強
誘電体膜を用いたストレージ・キャパシタ（コンデンサ
）Ｃを直列接続したものである。転送ゲート・トランジ
スタＴは、Ｐ型半導体基板１の上にゲート絶縁膜２を介
して形成されて多結晶シリコン・ゲート３と、この多結
晶シリコン・ゲート３をマスクとしてｐ型半導体基板１
の表面側にセルファラインで形成された高濃度ｎ型領域
たるソース・ドレイン領域４゜５とから構成されている
。なお、ソース・ドレイン領域４はビット線に、多結晶
シリコン・ゲート３はワード線にそれぞれ接続されてい
る。一方、ストレージ・キャパシタＣはフィールド酸化
膜たるＬＯＧＯ３’（局所酸化膜）６上に構成されてい
る。ＬＯＧＯ３６，多結晶シリコン・ゲート３の上には
、例えばＣＶＤによりＳｉＯ□又はスパッタ法によるＳ
ｉＮの第１の層間絶縁膜７が形成され、この層間絶縁膜
７のうちＬＯＣＯ３６の真上にスパッタ法で白金（ｐｔ
）の下部平板電極８が形成される。この下部平板電極８
上の一部にはスパッタ法又は塗布法により強誘電体たる
ＰＺＴ（Ｐｂ（ＴｉＸＺｒｙ）　０３　）の誘電体膜９
が形成され、またこの誘電体膜９の上にはスパッタ法で
白金の上部平板電極１０が形成される。次に、第１の層
間絶縁膜７の上には例えばＣＶＤによるＳｉＯ□又はス
パッタ法によるＳｉＮの第２の層間絶縁膜１１が形成さ
れ、この層間絶縁膜１１の上にスパッタ法によりＡｆｆ
ｉ配線が形成される。Ａｆ配線１２ａはソース・ドレイ
ン領域５と上部平板電極１０とをコンタクト穴を介して
導通させるセル内部配線で、Ａｆｆｉ配線１２ｂは下部
平板電極８と図示しないバ・ノド部とを導通させる接地
配線である。なお、第６図には示されていないが、多結
晶シリコン・ゲート３に導通するワード線及びソース・
ドレイン領域４に導通するビット線は上記Ａｆ配線と同
一層に形成されている。Ａ！配線１２ａ、１２ｂの上に
はスパッタ法によるＳｉＮのバンシベーション膜１３が
形成されている。
〔発明が解決しようとする課Ｂ］ 誘電体膜９に使用される強誘電体たるＰＺＴ（Ｐｂ　（
ＴｉＸ　Ｚｒｙ）　０３　）は電界に対してヒステリシ
ス曲線を持ち、書き込み電圧を取り除くと、残留分極を
保持し続けるため、上述のような不揮発性メモリとして
利用されたり、また比誘電率が約１０００程度の値でＳ
　ｒ　Ｏｚ膜と比較して２桁以上も大きいので、ダイナ
ミンクＲＡＭのキャパシタとしても利用される。
しかしながら、水素に晒されると残留分極の値が減少し
てしまい、記憶機能に必要な２値論理の幅（マージン）
が狭くなる。また比誘電率の値も低下する。このような
特性劣化は歩留りの低下を招くので、誘電体膜９の形成
工程の後においては水素を誘電体膜９に晒さないような
成膜法に顧慮する必要がある。
プラズマＣＶＤ法によるＳｉＮや常圧又は減圧ＣＶＤ法
によるＳｉＯ□の形成にあっては成膜中水素雰囲気にあ
るため、これらの膜を誘電体膜９の上部に形成すると、
水素が誘電体膜９へ侵入し、その特性を劣化させてしま
うので、これらの成膜法を採用することはできない。そ
こで、上記従来の不揮発性メモリの構造においては、第
２の層間絶縁膜１１とバノシヘーション膜１３はスパッ
タ法の成膜によるＳｉＮ膜とされる。これは水素不放出
の工程による成膜だからである。一方、パソシヘーショ
ン膜１３は本来的に耐湿性の緻密な膜質が要求されるが
、スパッタ法によるＳｉＮ膜は膜質の稠密性に欠け、耐
湿性に劣るので、バンシベーション膜としては不向きで
ある。
本発明は上記問題点を解決するものであり、その課題は
、強誘電体膜の上部にこの強誘電体膜への水素侵入を防
止する成膜法を採用することにより、残留分極及び比誘
電率の高い強誘電体膜を要素とする半導体装置及びその
製造方法を提供することにある。
〔課題を解決するための手段］ 殊にＰＺＴなどの耐水素性に乏しい強誘電体を用いたキ
ャパシタ構造を有する半導体装置において、本発明の講
じた手段は、例えばスパッタ法又は塗布法により形成さ
れた強誘電体膜の上部に水素不放出性の成膜法による耐
湿性の水素バリア膜を設けたものである。この水素バリ
ア膜の被覆範囲は全面に限らず、キャパシタ構造を覆う
範囲にあれば良い。この水素バリア膜としてはスパッタ
法によるＴｉＮ膜でも良いし、また酸素侵入型のＴｉＯ
Ｎでも良い。ＴｉＯＮ膜の成膜法としては、ＴｉＮ膜の
酸素雰囲気でのプラズマ処理又は熱処理、窒素及び酸素
雰囲気中でのＴｉターゲットによるスパッタ法やＴｉＯ
Ｎのスパッタ法である。
ＴｉＯＮは酸素含有率が小さいときは導電性で、酸素含
有率が大きいときは絶縁性である。また酸素含有率の高
いＴｉＯＮ膜は水素阻止能が高くなる。
この水素バリア膜の上に直接又は層間絶縁膜を介して腐
食防止膜（プラズマＣＶＤ法によるＳｉＮや常圧又は減
圧ＣＶＤ法によるＳｉＯ□など）を被着させた構造も採
用される。
（作用〕 水素不放出性の成膜法による耐湿性の水素バリア膜を強
誘電体膜の上部に覆うと、強誘電体膜の形成後において
、プロセス中で発生する水素の当該強誘電体膜の侵入を
防止することができ、残留分極や比誘電率の低下を回避
できる。それ故、残留分極や比誘電率の高い強誘電体膜
を有する半導体装置を得ることができる。水素バリア膜
の上部に腐食防止膜を形成した構造においては、水素バ
リア膜の腐食を防止できる。この腐食防止膜は膜質の緻
密性を必要とするので、主にＣＶＤ法による成膜で、水
素放出の成膜法に依らざる得ない。
しかし、下層には水素バリア膜が存在するので、強誘電
体への水素侵入の問題は発生しない。
上記の製造方法は汎用的な手段であるが、水素バリア膜
としてｍｌ性（酸素含有率が大）のＴｉＯＮ膜を成膜す
る場合には、上述の腐食防止膜の成膜工程を削減できる
。
〔実施例］ 次に、本発明の実施例を添付図面に基づいて説明する。
一髪上１施拠− 第１図は本発明の第１実施例に係る半導体メモリの構造
を示す断面図である。
Ｐ型半導体基板１の表面には熱酸化によるゲート絶縁膜
２とＭＯＳのアクティブ領域を区画形成すべき厚い酸化
膜のＬＯＣＯ３（局所酸化膜）６が形成される。転送ト
ランジスタＴはゲート絶縁膜２を介して形成された多結
晶シリコン・ゲート３と、この多結晶シリコン・ゲート
３をマスクとしてＰ型半導体基板１の表面側にセルファ
ラインで形成された高濃度ｎ型領域たるソース・ドレイ
ン領域４．５とから構成されている。一方、ストレージ
・キャパシタＣはフィールド酸化膜たるＬ○ＣＯ５（局
所酸化膜）６上に構成されている。
先ず、ＬＯＧＯ３６，多結晶シリコン・ゲート３の上に
はＣＶＤにより緻密な第１の層間絶縁膜（ＳｉＯｚ又は
５ｉＮ）７が全面形成される。次に、この層間絶縁膜７
のうちＬＯＣＯ３６の真上にスパッタ法で白金（ｐｔ）
の下部平板電極８が形成される。次に、この下部平板電
極８上の一部にはスパッタ法又は塗布法により強誘電体
たるＰＺＴ　（Ｐｂ　（Ｔ＋ｘ　Ｚｒｙ　）　Ｏ：＋　
）の誘電体膜９が形成される。また次に、この誘電体膜
９の上にはスパッタ法で白金の上部平板電極１０が形成
され、ストレージ・キャパシタＣが得られる。
次に、第１の層間絶縁膜７の上にはスパッタ法によるＳ
ｉＮの第２の層間絶縁膜（下部層間絶縁膜）１１が形成
される。そして、ソース・ドレイン領域５．上部平板電
極１０．下部平板電極８の部位にコンタクト穴が窓明け
される。
次に、この層間Ｉ！緑ＷＡ１１の上にはスパッタ法によ
りＡ！配線が形成される。Ａ１配線１２ａはソース・ド
レイン領域５と上部平板電極１０とをコンタクト穴を介
して導通させるセル内部配線で、Ａ１配線１２ｂは下部
平板電極８と図示しないパ・ンド部とを導通させる接地
配線である。なお、第１図には示されていないが、多結
晶シリコン・ゲート３に導通するワード線及びソース・
ドレイン領域４に導通するビット線は上記Ａｊ２配線と
同一層に形成されている。
次ニ、Ａ１配線１２ａ、１２ｂの上にはスパッタ法によ
るＳｉＮの第３の層間絶縁膜（上部層間絶縁膜）１３′
が形成されている。勿論、この工程中では水素不放出で
あることから、誘電体膜９の特性劣化の問題は発生しな
い。第３の層間絶縁膜１３′の１ＩＥｔは緻密性に欠け
るかので、バツシヘーション膜としての意義は少なく、
後述するように、導電性で耐湿性の水素バリア膜１４と
Ａ１配線１２ａ。
１２ｂとの層間絶縁膜たる意義を有する。
次に、第３の層間絶縁膜１３′の上にスパッタ法でＴｉ
Ｎ膜を耐湿性の水素バリア膜１４として形成する。この
成膜過程においては水素の発生がないため、誘電体膜９
の特性劣化の問題は発生しない。
本発明者は水素バリア膜１４としてこのＴｉＮ膜が好適
であるを見出した。一般に半導体技術においてＴｉＮ膜
はシリコンとＡ１のバリアメタルとして知られているが
、このＴｉＮ膜は緻密性に冨み、導電性の膜であるため
、耐湿性で水素非透過性の保護膜であると共に、電磁シ
ールド機能をも果たす。この窒化チタン（ＴｉＮ；チタ
ンナイトライド）は酸化して酸素侵入型のＴｉＯＮとな
り易い。
酸素含有率の高いＴｉＯＮは水素非透過性がより高くな
り、水素バリア膜として優れている。したがって、この
水素バリア膜膜１４としてはＴｉＯＮ膜であっても良い
。ＴｉＯＮ膜の成膜法としては次のいずれかの方法を採
用する。
■　ＴｉＮ膜の酸素雰囲気でのプラズマ処理法■　Ｔｉ
Ｎ膜の酸素雰囲気での熱処理法■　Ｎｚ、　０２雰囲気
中でのＴｉターゲットによるスパッタ法 ■　ＴｉＯＮのスパッタ法 なお、水素バリア膜が酸素含有率の高いＴｉＯＮである
場合には、導電性でないから層間絶縁膜１３′の形成は
不要である。
ところで、水素バリア膜１４はＴｉＮ膜又ＴｉＯＮ膜で
あるので、一般に導電性を有しているが、酸素侵入型の
ＴｉＯＮは酸素含有率が小なるときは導電性を帯び、酸
素含有率が大なるときは絶縁性となる。
ｆｆｉ殊− 第２図は本発明の第２実施例に係る半導体メモリの構造
を示す断面図である。なお、第２図において第１図に示
す部分と同一部分には同一参照符号を付し、その説明は
省略する。
この実施例においては、水素バリア膜１４の上にプラズ
マＣＶＤ法によるＳｉＮ膜や常圧又は減圧ＣＶＤ法によ
る５ｉＯｚ膜の腐食防止膜１５を形成する。この膜は緻
密性に冨み湿気の浸透を阻止するので、水素バリア膜１
４の腐食を防止することができる。プラズマＣＶＤ法に
よるＳｉＮ膜や常圧又は減圧ＣＶＤ法によるＳｉＣ２膜
の成膜法は、水素の発生又は水素雰囲気中でのプロセス
であるが、その水素侵入は既に形成された水素バリア膜
１４によって阻止されるため、誘電体膜９への影響を惹
起させることはない。
一第４１【室側− 第３図は本発明の第３実施例に係る半導体メモリの構造
を示す断面図である。なお、第３回において第２図に示
す部分と同一部分には同一参照符号を付し、その説明は
省略する。
この第３実施例の第２実施例に対して異なる点は、Ｔｉ
Ｎ膜又はＴｉＯＮ膜の水素バリア膜１４′の形成領域を
ストレージ・キャパシタ構造を覆う範囲に限定したとこ
ろにある。水素バリア膜１４′の意義は、耐湿性のある
ことは勿論のこと、その成膜中では水素不放出性で且つ
水素非透過性であれば良い。水素バリア膜１４’の上に
形成するプラズマＣＶＤ法によるＳｉＮ膜や常圧又は減
圧ＣＶＤ法によるＳｉＯ□膜の腐食防止膜１５は、その
成膜中に水素の発生を招くが、積層構造の下層へ水素が
侵入しても誘電体膜９へ到達しないよう水素バリアＷ！
１４’が水素侵入を遮蔽すれば充分である。
水素バリアｙ１４′はストレージ・キャパシタ構造を覆
う範囲で水素の侵入を遮蔽する。横方向からの水素の侵
入到達距離が長いことから殆ど問題とはならない。
ところで、第１実施例や第２実施例において、全面的に
形成される水素バリア膜１４がＴｉＮ膜や酸素含有率の
小なるＴｉＯＮ膜の場合は導電性を有するので、Ａ１配
線１２ｂと同一層に形成されるバッド部とこれに接続す
べきボンディング・ワイヤとの接続方法について検討す
る必要がある。−数的な接続方法を第４図に示す。先ず
、第４図（Ａ）に示すように、第２の層間絶縁膜の上に
Ａ１８７１部１２ｃをＡｌ配線１２ｂと同一層で形成し
た後、第２の層間絶縁膜１３′、導電性の水素バリア膜
１４及び腐食防止膜１５を順次形成し、次に、第４図（
Ｂ）に示す如く、ＡＩ！、パッド部１２ｃの真上の３層
をエツチング処理で除去してコンタクト穴１６を形成し
てから、第４図（Ｃ）に示すように、ボンディング・ワ
イヤ１７をＡＰバンド部１２ｃの露出領域に対し圧着す
る。かかる接続法によれば、ボンディング・ワイヤ１７
の圧着によってＡｆパッド部１２ｃのみならずコンタク
ト穴の側壁に望む導電性の水素バリア膜１４にもボンデ
ィング・ワイヤ１７が導通してしまう。これは他のボン
ディング・ワイヤとのショートを引き起こす。
第５図は、上記問題点を解決するため、バンド部とボン
ディング・ワイヤとの改善接続方法を示す工程図である
。
先ず、第５図（Ａ）に示すように、第２の層間絶縁膜の
上にＡ１８７１部１２ｃをＡｌ配線１２ｂと同一層で形
成し、この上に第２の層間絶縁膜１３′及び導電性の水
素バリア膜１４を順次形成する。
次に、第５図（Ｂ）に示す如（、腐食防止膜１５の形成
の前に、Ａｆバッド部１２ｃの真上の３層をエツチング
処理で除去して窓明は部１６ａを形成して一旦ＡＩ！、
バンド部１２ｃを露出させる。その露出領域をＸとする
。
次に、第５［Ｄ　（Ｃ）に示すように、上記露出領域Ｘ
をも含めて水素バリア膜１４の上に腐食防止膜１５’を
形成する。ここではコンタクト穴り６ａ内も腐食防止膜
１５′で覆われる。
次に、第５図（Ｄ）に示すように、Ａｌｌバット１２ｃ
の真上の１層の腐食防止膜１５をエンチング処理で除去
してコンタクト穴１６ｂを形成する。Ａｌｌバフ部１２
ｃ表面に形成すべき露出領域の広さ範囲Ｙは上記露出領
域の広さ範囲Ｘに比して狭く設定する。
次に、第５図（Ｅ）に示すように、ボンディング・ワイ
ヤ１７をＡ１８７１部１２ｃの露出領域Ｙに対し圧着す
る。
このような接続方法を採用すると、ボンディング・ワイ
ヤ１７がＡ！パッド部１２ｃにのみ導通し、導電性の水
素バリア膜１４には導通しない。水素バリア膜１４とボ
ンディング・ワイヤ１７とは腐食防止膜１５で絶縁され
ているからである。なお、Ａｌｌバッド１２ｃとボンデ
ィング・ワイヤ１７との接続に限らず、Ａ！パッド部１
２ｃとハンプとの接続、Ａｌ配線と上層の八！の接続（
スルーホール接続）にも上記接続方法を適用できる。
水素侵入による特性劣化の問題は、強誘電体膜に限らず
、多結晶シリコン・ゲートを有するＣＭＯＳ集積回路等
においても問題となる。多結晶シリコン・ゲートが水素
に触れると、しきい値の変動を招き、歩留まりの悪化要
因となる。それ故、耐湿性の水素バリア膜を強誘電体膜
の保護だけでなく、多結晶シリコン・ゲートの保護膜を
してその上部に形成してお（ことは、多結晶シリコン・
ゲートの特性の安定性に寄与する。
（発明の効果〕 以上説明したように、本発明は、強誘電体又は多結晶シ
リコン・ゲートを要素とする半導体装置において、強誘
電体又は多結晶シリコン・ゲートの上部に水素不放出性
の成膜法によりなるＴｉＮ膿やＴｉＯＮｌ１等の耐湿性
の水素バリア膜を形成した点に特徴を有するものである
。従って以下の効果を奏する。
■　水素バリア膜の形成自体が水素を発生しないので、
強誘電体又は多結晶シリコン・ゲートへの水素侵入の影
響がない。また水素バリア膜の形成後に水素放出性の成
膜法が使用された場合や水素雰囲気に半導体装置１湾が
置かれた場合でも水素バリア膜がその水素の侵入を阻止
する。従って、強誘電体の残留分極や比誘電率の低下、
多結晶シリコン・ゲートのしきい値の変動等のような水
素侵入による特性劣化の問題を回避できる。
■　腐食性の水素バリアの場合、その上に腐食防止膜を
形成した構造を採用すると、水素バリアの腐食を防止で
きることば勿論、その腐食防止膜の形成が水素放出性の
成膜法による場合であっても、強誘電体又は多結晶シリ
コン・ゲートへの水素の侵入の問題は生じさせない。
■　絶縁性のあるＴｉＯＮ膜を耐湿性の水素バリア膜と
して形成した場合には、水素阻止能が高い構造を得るこ
とができる。また層間絶縁膜も削減することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る半導体メモリの構造
を示す断面図である。 第２図は本発明の第２実施例に係る半導体メモリの構造
を示す断面図である。 第３図は本発明の第３実施例に係る半導体メモリの構造
を示す断面図である。 第４図（Ａ）乃至（Ｃ）は同半導体メモリにおけるパッ
ド部とボンディング・ワイヤとの一般的な接続方法を示
す工程図である。 第５図（Ａ）乃至（Ｅ）は同半導体メモリにおけるパッ
ド部とボンディング・ワイヤとの改善された接続方法を
示す工程図である。 第６図は従来における半導体メモリの構造の一例を示す
断面図である。 〔符号の説明〕 ｌ・・・Ｐ型半導体基板 ２・・・ゲート絶縁膜 ３・・・多結晶シリコン・ゲート ４．５・・・高濃度ｎ型のソース・ドし・イン領域６・
・・ＬＯＣＯ３（局所酸化膜） ７・・・第１の層間絶縁膜 ８・・・白金の下部平板電極 ９・・・強誘電体たるＰ　Ｚ　Ｔ　（Ｐｂ　（ＴｉＸＺ
ｒｙ）　０３）の誘電体膜 １０・・・白金の上部平板電極 １１・・・第２の層間絶縁膜 １２ａ　　１２ｂ−−−Ａｆ配線 １２ｃ・・・Ａｆｆｉパッド部 １３′・・・第３の層間絶縁膜 １４．１４　’・・・水素バリア膜（スパッタ法等によ
るＴｉＮ膜やＴｉＯＮ膜） １５・・・腐食防止膜 １６ａ・・・窓明は部 １６ｂ・・・コンタクト穴 １７・・・ボンディング・ワイヤ Ｔ・・・転送［・ランジスタ Ｃ・・・スト用／−ジ・キャパシタ ＸＹ・・・露出領域の広さ範囲 以上 第７図 第２図 特許出願人　セイコーエプソン株式会社代　埋入　弁理
士　山　１）　稔 し 第３図 第４図 ２ｃ

Claims (9)

    【特許請求の範囲】
  1. （１）強誘電体膜又は多結晶シリコン・ゲートを要素と
    する半導体装置であって、該要素の上部において少なく
    とも該要素を覆う範囲に、水素不放出性の成膜法により
    なる耐湿性の水素バリア膜を具有することを特徴とする
    半導体装置。
  2. （２）請求項第１項記載において、前記水素バリア膜の
    上部にはこれを覆う腐食防止膜を具有することを特徴と
    する半導体装置。
  3. （３）請求項第１項又は第２項記載において、前記バリ
    ア膜がＴｉＮ膜であることを特徴とする半導体装置。
  4. （４）請求項第１項又は第２項記載において、前記水素
    バリア膜がＴｉＯＮ膜であることを特徴とする半導体装
    置。
  5. （５）請求項第２項乃至第４項記載のいずれか一項記載
    において、前記腐食防止膜はＳｉＮ膜であることを特徴
    とする半導体装置。
  6. （６）請求項第１項ないし第５項のいずれか一項記載の
    半導体装置を用いた半導体メモリ。
  7. （７）請求項第１項ないし第５項のいずれか一項記載の
    半導体装置を用いたＣＭＯＳ半導体集積回路。
  8. （８）強誘電体膜又は多結晶シリコン・ゲートを要素と
    する半導体装置の製造方法において、該強誘電体膜又は
    多結晶シリコン・ゲートを形成した後に水素不放出性の
    成膜法により層間絶縁膜を形成する工程と、該要素の上
    部で少なくとも該要素を覆う範囲に、水素不放出性の成
    膜法により耐湿性の水素バリア膜を形成する工程と、を
    有することを特徴とする半導体装置の製造方法。
  9. （９）請求項第８項に記載の製造方法において、前記水
    素バリア膜の形成工程の後、該水素バリア膜の上に腐食
    防止膜を覆う工程、を有することを特徴とする半導体装
    置の製造方法。
JP02220905A 1990-08-21 1990-08-21 半導体装置、半導体メモリ及び半導体装置の製造方法 Expired - Lifetime JP3131982B2 (ja)

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