JPH09507615A - 熱的に安定したシリサイドの形成方法 - Google Patents

Abstract

(57)【要約】 金属層（４２）およびシリコン本体（１０）を設けた後、シリコン本体のアモルファスシリコン層を金属層を介したイオン注入により形成する。その後、金属およびアモルファスシリコンをすべて反応させて、装置の温度を上昇させることによってシリサイドを形成する。

Description

【発明の詳細な説明】 熱的に安定したシリサイドの形成方法発明の分野 本発明は、半導体装置の一部としてのシリサイドの形成に関し、より特定的に はこのような装置の一部として熱的に安定なシリサイドを形成する方法に関する 。発明の背景 １９９３年８月出版の、Ｓ．プラマニック（S.Pramanic k）らによる論文「基 板プリアモルファス化による凝集のないナノスケールコバルトシリサイド膜形成 」（Agglomeration-Free Nanoscale Cobalt Silicide Film Formation Via Subs trate Preamorphizaton）（１９９３マテリアルズ・リサーチ・ソサエティ（199 3 Materials Research Society）、マテリアルズ・リサーチ・ソサエティ・シン ポジウム議事録（Materials Research Society Symposium Proc.）、Vol.309、 第475-480頁）は、シリコン基板上にコバルトシリサイド（ＣｏＳｉ₂）を成長さ せる方法を開示しており、ここに引用によって援用する。この論文には、サブミ クロンＵＬＳＩ装置において接合部およびゲートコンタクトのため、ならびに局 所配線のためにますますシリサイドが用いられてきていることが述べられている 。この論文にはさらに、図形寸法が小さくなるにつれて、より薄いシリサイド膜 が、膜の安定性はシリサイドのグレインの直径対層の厚さの比に大きく依存する ために、凝集現象による影響を受けやすいという問題点を議論している。 この論文には、Ｇｅ＋イオンの注入によりシリコン基板の表面上にアモルファ スシリコンを形成してアモルファス層を形成するプロセスが説明されている。こ の後、コバルト層が堆積され、その結果として得られる構造が加熱されて、シリ コン基板上にコバルトシリサイド（ＣｏＳｉ₂）層が形成される。 シリサイド化に先立つシリコン基板のプリアモルファス化は、シリサイド形成 中の凝集を抑え、グレインサイズが小さいために安定性が向上する。この論文に は、これを如何に達成するかが詳細に論じられており、さらにこのような方法を 実施した結果について論じられている。 この方法は薄いＣｏＳｉ₂層を成長させるのには有効であるが、チタンシリサ イドが利点を有する応用もある。この論文は、シリコン本体上にチタンシリサイ ドを成長させることについては扱っていない。 さらに、この論文において、アモルファスシリコンを形成するためのイオン注 入は露出されたシリコンに対して行なわれているが、これはシリコンの表面の汚 染に繋がり、ひいては装置のさらなる加工の際の問題に繋がる。発明の概要 本発明は、シリコン本体上にチタンシリサイドの非常に薄い層を成長させ、チ タンシリサイドが成長した本体上にアモルファスシリコンの層を設ける方法を提 供することによって上述の問題を克服する。特に、チタンシリサイドの 低抵抗相に達する際に、シリコン本体がアモルファスシリコンを含まない場合よ りも要求される温度が低いという利点が提供される。さらに、アモルファスシリ コン形成のためのイオン注入が、シリコン本体の表面上に金属層（シリサイド形 成のために用いられる）が設けられた後に行なわれ、それによって汚染の問題を 解決する。図面の説明 図１−１２は本発明に従って実施される本発明の方法を示している。具体的に は以下のとおりである。 図１は、Ｐウェル注入を示す、半導体装置の一部の断面図である。 図２は、Ｎウェル注入を示す、図１に示されるものと類似した図である。 図３は、図２に示されるものと類似した図であるが、ソース／ドレイン窒化物 エッチング後の装置の状態を示している。 図４は、図３に示されるものと類似した図であるが、フィールド酸化後の装置 を示している。 図５は、図４に示されるものと類似した図であるが、ゲートエッチング後の装 置を示している。 図６は、図７に示されるものと類似した図であるが、スペーサ酸化物堆積後の 装置を示している。 図７は、図６に示されるものと類似した図であるが、スペーサエッチング後の 装置を示している。 図８は、図７に示されるものと類似した図であるが、Ｎ＋ソース／ドレイン注 入中の装置を示している。 図９は、図８に示されるものと類似した図であるが、Ｐ＋ソース／ドレイン注 入中の装置を示している。 図１０は、図９に示されるものと類似した図であるが、チタンまたはコバルト 堆積後の装置を示している。 図１１は、図１０に示されるものと類似した図であるが、アモルファス化注入 およびチタンまたはコバルトの整形後の装置を示している。 図１２は、図１１に示されるものと類似した図であるが、シリサイド化形成お よびエッチング後の装置を示している。好ましい実施例の説明 図１を参照して、まず、１０オーム−センチメートルの抵抗を有するＰ型シリ コン基板１０が設けられる。基板１０の上層１２はエピタキシャル層として示さ れているが、非エピタキシャル層であってもよい。 基板１０にＰウェルを形成するために、まずレジスト層１４が基板１０に塗布 され、適切にパターニングされる。次に、１Ｅ１３ｃｍ^-2の注入量で８０ｋｅＶ でボロンが注入されて、Ｐウェル１６を形成する。 図２に示されるように、レジスト１４を除去した後、別のレジスト層２０が基 板１０上にパターニングされる。Ｎウェル１８を形成するため、リンが注入量３ Ｅ１３ｃｍ^-2、１００ｋｅＶで注入される。 図１および２の注入の際に、基板１０の表面上に薄い残留酸化物層２２が形成 される。 図３を参照して、２０００Åの厚さの窒化物層２４が堆積され、エッチングに よってパターニングされて活性素子領域を規定する。 次に、フィールド酸化物２６の成長が、約７０時間にわたって４％Ｏ₂および ９６％Ａｒ中で１気圧、１１００℃で行なわれる（図４）。この工程により注入 されたドーパントがドライブインされ、Ｐウェル１６およびＮウェル１８を形成 する。 図５を参照して、１００Åの厚さの酸化物２８を１０００℃での熱酸化により 成長させる。６５０℃のＬＰＣＶＤにより、結果としてできる構造の上に２００ ０Åの厚さのポリシリコン層を堆積させる。次にポリシリコン層がマスキングお よびエッチング技術を用いて図示のようにパターニングされ、ポリシリコンゲー ト３２を形成する。この後、酸化物層２８がエッチングされて、各ゲート３２の 下にゲート酸化物を形成する。 図６を参照して、結果として得られる構造の上に化学気相成長により１０００ Åの厚さの二酸化シリコン層３４を堆積させる。この層３４から形成されるゲー トスペーサ３６は写真製版プロセスおよびスペーサエッチングを用いて規定され る（図７）。 レジスト３７の塗布およびパターニング後、Ｎ＋ソース ／ドレイン領域３８を７０ｋｅＶ、注入量６Ｅ１５ｃｍ^-2でのヒ素注入により形 成する（図８）。 次に図９を参照して、レジスト３７を除去し、レジスト３９を塗布およびパタ ーニングした後、Ｐ＋ソース／ドレイン領域４０をエネルギレベル５０ｋｅＶ、 注入量５Ｅ１５ｃｍ^-2でのＢＦ₂注入により形成する。Ｎ＋およびＰ＋領域のい ずれについてもソース／ドレイン領域のドーパントの活性化は、Ａｒ雰囲気中で 、１１００℃で１５秒間のＲＴＡで行なわれる。 この時点で、図１０を参照して、レジスト３９を除去した後、結果として得ら れる構造の上に５００Å以下の厚さのチタンまたはコバルト層４２を堆積させる 。図１０に示されるように、チタンまたはコバルト層４２の下にアモルファス化 されたシリコン４４をＧｅ＋またはＳｉ＋または他の何らかの適切なドーパント の注入によって形成する。Ｇｅ＋およびＳｉ＋注入については、アモルファス化 はそれぞれ注入量３Ｅ１４ｃｍ^-2および１Ｅ１５ｃｍ^-2で達成される。注入のエ ネルギは所望のアモルファスシリコンの厚さを得るように調整され、堆積される 金属の厚さに依存する（たとえば３０ｋｅＶ）。 さらに、状況により、ヒ素またはリンを注入するのが有利であるかもしれない 。 図１１は、図１０の注入により形成されたアモルファスシリコン４４を示す。 さらに図１１に示されるように、レ ジストおよびエッチング工程により金属層４２がパターニングされる。 次にシリサイド形成を示す図１２を参照する。 チタンの場合には、チタンシリサイドは２つの結晶相、すなわちＣ４９および Ｃ５４を有する。相Ｃ４９は高抵抗であり、したがって半導体装置における導体 として用いるには望ましくないが、相Ｃ５４は低抵抗であり、したがって望まし い相である。温度が上昇するにつれて、チタンシリサイドはまず相Ｃ４９に達し 、次に相Ｃ５４に達する。 非アモルファス結晶性シリコンまたは非アモルファスポリシリコン上にチタン シリサイドを形成する場合には、プロセスは通常２段階で行なわれ、まず温度を ６００ないし７００℃に上昇させてＣ４９相を形成し、次に７５０ないし８５０ ℃に上昇させてＣ５４相を形成する。結晶性シリコンまたはポリシリコンがアモ ルファス化されるとアモルファスシリコンおよびチタンを反応させる際にＣ５４ 相には６５０℃で達すること、および上述の２段階の工程を経る必要なく直接温 度を６５０℃に上げることによってこの状態に達することができることが分かっ ている。これによって装置の全体の熱に対するコストを削減し、他の熱に関する 制約を軽減する。すなわち、望ましいＣ５４相の適切な形成のために必要な熱が より少ないため、熱による不安定性の問題が軽減され、より小さいグレインのシ リサイドを得ることができ、上述の論文で指摘されている、これに 付随した利点を得ることができる。 コバルトシリサイドを設ける場合には、コバルトはこれらに匹敵する相を持た ず、たとえば７００℃で２０秒間での１工程によりシリサイド化され得るため、 相の問題は付随しない。したがって、上述の論文はアモルファスシリコン上のコ バルトシリサイドの成長について論じているが、ここで説明するような、アモル ファス化されたシリコン上にチタンシリサイドを成長させることによる利点につ いては何ら示唆していない。 さらに、認められるように、アモルファス層の形成は半導体基板上の金属（後 にシリサイド化される）を介してのイオン注入の後に行なわれる。したがって、 露出されたシリコンの注入による汚染の問題が回避される。

Claims (1)

1. 【特許請求の範囲】 １．半導体装置の一部としてシリサイドを設ける方法であって、 シリコン本体を設けるステップと、 前記シリコン本体上に金属を設けるステップと、 前記金属下にアモルファスシリコンを形成するステップと、 前記アモルファスシリコンおよび金属を反応させてシリサイドを形成するステ ップとを含む、方法。 ２．金属を介したイオン注入によってアモルファスシリコンを形成するステップ をさらに含む、請求項１に記載の方法。 ３．ゲルマニウムイオンの注入によってイオン注入を行なうステップをさらに含 む、請求項２に記載の方法。 ４．シリコンイオンの注入によってイオン注入を行なうステップをさらに含む、 請求項２に記載の方法。 ５．リンイオンの注入によってイオン注入を行なうステップをさらに含む、請求 項２に記載の方法。 ６．ヒ素イオンの注入によってイオン注入を行なうステップをさらに含む、請求 項２に記載の方法。 ７．コバルトで金属を設けるステップをさらに含む、請求項１に記載の方法。 ８．チタンで金属を設けるステップをさらに含む、請求項１に記載の方法。 ９．単結晶のシリコン本体を設けるステップをさらに含む、請求項１に記載の方 法。 １０．多結晶のシリコン本体を設けるステップをさらに含む、請求項１に記載の 方法。 １１．アモルファスシリコンの形成前にシリコン本体を高濃度にドープするステ ップをさらに含む、請求項１に記載の方法。 １２．半導体装置の一部としてチタンシリサイドを設ける方法であって、 シリコン本体を設けるステップと、 アモルファスシリコンおよびチタンを互いに隣接して設けるステップと、 前記アモルファスシリコンおよびチタンを反応させてチタンシリサイドを形成 するステップとを含む、方法。 １３．チタンを設ける前にアモルファスシリコンを設けるステップをさらに含む 、請求項１２に記載の方法。 １４．チタンを設けた後にアモルファスシリコンを設けるステップをさらに含む 、請求項１２に記載の方法。 １５．イオン注入によりアモルファスシリコンを形成するステップをさらに含む 、請求項１３または１４に記載の方法。 １６．シリコン本体を高濃度にドープするステップをさらに含む、請求項１２に 記載の方法。 １７．単結晶のシリコン本体を設けるステップをさらに含 む、請求項１２に記載の方法。 １８．多結晶のシリコン本体を設けるステップをさらに含む、請求項１２に記載 の方法。