JPH1070199A

JPH1070199A - Semiconductor storage device

Info

Publication number: JPH1070199A
Application number: JP8226723A
Authority: JP
Inventors: Nagatake Inoue; 長武井上; Yasuyuki Okamoto; 泰之岡本; Ryuichi Matsuo; 龍一松尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-08-28
Filing date: 1996-08-28
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】パッケージタイプに対応して特性調整の可能
な半導体記憶装置を提供する。【解決手段】ボンディングパッドＰＡＤ１，ＰＡＤ２
をボンディングするか否かにより、制御信号出力回路２
０５にＨまたはＬレベルの信号ＭＯＤＥ１，ＭＯＤＥ２
が入力される。制御信号出力回路２０５では、この信号
ＭＯＤＥ１，ＭＯＤＥ２のレベルによりパッケージタイ
プを判別し、接続された内部回路にその特性が最適とな
るような制御信号を出力する。 (57) [Problem] To provide a semiconductor memory device whose characteristics can be adjusted according to a package type. SOLUTION: Bonding pads PAD1, PAD2
Control signal output circuit 2 depending on whether or not
05, H or L level signals MODE1, MODE2
Is entered. The control signal output circuit 205 determines the package type based on the levels of the signals MODE1 and MODE2, and outputs a control signal for optimizing the characteristics to the connected internal circuit.

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、パッケージの種類が複数ある半導体記憶装置
に関する。The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a plurality of types of packages.

【０００２】[0002]

【従来の技術】複数のパッケージタイプの製品を同一の
チップから製造している従来の半導体記憶装置につい
て、２５６Ｋｂｉｔ（３２Ｋ×８ｂｉｔ）ＳＲＡＭを例
にとり説明する。2. Description of the Related Art A conventional semiconductor memory device in which a plurality of package-type products are manufactured from the same chip will be described using a 256 Kbit (32 K × 8 bit) SRAM as an example.

【０００３】図１３は、従来の半導体記憶装置である２
５６Ｋｂｉｔ（３２Ｋ×８ｂｉｔ）ＳＲＡＭのチップ１
３００の例を示すレイアウト図である。FIG. 13 shows a conventional semiconductor memory device 2
56Kbit (32K × 8bit) SRAM chip 1
FIG. 3 is a layout diagram illustrating an example of a layout.

【０００４】図１３を参照して、チップ１３００におい
て、チップ１３００の最外周に入力パッドおよび入出力
パッド１０１，１０２があり、その内側に入力保護回路
１１１〜１１４があり、その内側に入力回路１２１〜１
２４と出力回路１７１，１７２とがある。その内側に、
センスアンプ１３１，１３２と、列デコーダ１４１，１
４２と、メモリセルアレイ１５１，１５２と、行デコー
ダ１６１とが配置される。Referring to FIG. 13, in chip 1300, input pads and input / output pads 101 and 102 are provided on the outermost periphery of chip 1300, input protection circuits 111 to 114 are provided inside thereof, and input circuit 121 is provided therein. ~ 1
24 and output circuits 171 and 172. Inside that,
Sense amplifiers 131 and 132 and column decoders 141 and 1
42, memory cell arrays 151 and 152, and a row decoder 161.

【０００５】入力パッドおよび入出力パッド１０１，１
０２内の入力パッドからアドレス信号が入力されると、
入力保護回路１１１〜１１４を介して入力回路１２１〜
１２４に入力され、それに基づいて、行デコーダ１６１
および列デコーダ１４１，１４２によりメモリセルアレ
イ１５１，１５２内のメモリセルが選択される。[0005] Input pad and input / output pad 101,1
When an address signal is input from the input pad in 02,
The input circuits 121 to 121 are input via the input protection circuits 111 to 114.
124, and based thereon, the row decoder 161
In addition, memory cells in memory cell arrays 151 and 152 are selected by column decoders 141 and 142.

【０００６】データ読出時に、選択された上記メモリセ
ルからデータが読出され、センスアンプ１３１，１３２
で増幅され、出力回路１７１，１７２から入力パッドお
よび入出力パッド１０１，１０２内の入出力パッドを介
してチップ外部に出力される。At the time of data reading, data is read from the selected memory cell and sense amplifiers 131 and 132 are provided.
And output from the output circuits 171 and 172 to the outside of the chip via input pads and input / output pads in the input / output pads 101 and 102.

【０００７】図１４は、図１３のセンスアンプ１３１，
１３２内のセンスアンプ４００を示す回路図である。FIG. 14 is a circuit diagram of the sense amplifier 131, FIG.
FIG. 2 is a circuit diagram showing a sense amplifier 400 in a 132.

【０００８】図１４を参照して、センスアンプ４００に
は、図１３の列デコーダ１４１，１４２により選択され
たメモリセルアレイ１５１，１５２内のメモリセルから
出力された互いに相補な出力信号ＩＯ，ＮＩＯが入力さ
れる。この出力信号ＩＯ，ＮＩＯが増幅され、増幅信号
ＥＣＬ１，ＥＣＬ２となる。このセンスアンプ４０００
の出力信号ＧＲＤ，ＮＧＲＤは、さらに、センスアンプ
１３１，１３２内の上記センスアンプ４００と異なる他
のセンスアンプ（図示せず）で増幅され、図１３の出力
回路１７１，１７２に入力される。Referring to FIG. 14, sense amplifier 400 has complementary output signals IO and NIO output from memory cells in memory cell arrays 151 and 152 selected by column decoders 141 and 142 in FIG. Is entered. These output signals IO and NIO are amplified to become amplified signals ECL1 and ECL2. This sense amplifier 4000
Are amplified by another sense amplifier (not shown) different from the sense amplifier 400 in the sense amplifiers 131 and 132, and input to the output circuits 171 and 172 in FIG.

【０００９】定電圧発生回路（図示せず）で発生される
基準電圧ＶＲＥＦにより、ＮＭＯＳトランジスタＮ１〜
Ｎ３に流れる電流が制御されている。The NMOS transistors N1 to N1 are driven by a reference voltage VREF generated by a constant voltage generating circuit (not shown).
The current flowing through N3 is controlled.

【００１０】図１５は、図１３の出力回路１７１，１７
２の一例である出力回路８００を示す回路図である。FIG. 15 shows the output circuits 171 and 17 of FIG.
2 is a circuit diagram showing an output circuit 800 as an example of FIG.

【００１１】図１５を参照して、出力回路７００は、上
記他のセンスアンプから出力された出力信号ＲＤが入力
され、入力パッドおよび入出力パッド１０１，１０２内
の入出力パッドに信号を出力する。Referring to FIG. 15, output circuit 700 receives an output signal RD output from the other sense amplifier and outputs a signal to an input pad and input / output pads in input / output pads 101 and 102. .

【００１２】図１６は、図１５の入力回路１２１〜１２
４の一例である入力回路９００を示す回路図である。FIG. 16 shows the input circuits 121 to 12 shown in FIG.
4 is a circuit diagram showing an input circuit 900 as an example of FIG.

【００１３】図１６を参照して、入力回路９００は、図
１３の入力パッドおよび入出力パッド１０１，１０２内
の入力パッド（ＩＮと表わす）から入力され、入力保護
回路１１１〜１１４を介して入力された入力信号ＩＮ１
に基づいて、非同期式回路の場合は、行デコーダ１６１
および列デコーダ１４１，１４２に出力信号ＩＮ２が出
力される。同期式回路の場合は、上記ＩＮ２はレジスタ
回路（図示せず）に出力される。Referring to FIG. 16, input circuit 900 is input from the input pad of FIG. 13 and input pads (indicated as IN) in input / output pads 101 and 102, and is input via input protection circuits 111-114. Input signal IN1
In the case of an asynchronous circuit, the row decoder 161
The output signal IN2 is output to the column decoders 141 and 142. In the case of a synchronous circuit, IN2 is output to a register circuit (not shown).

【００１４】図１７は、チップ１３００が同期式回路で
あるときの図１６の入力回路９００とそれに接続された
遅延回路１２００とレジスタ回路１２２０とを示す回路
図である。FIG. 17 is a circuit diagram showing the input circuit 900 of FIG. 16 and the delay circuit 1200 and the register circuit 1220 connected thereto when the chip 1300 is a synchronous circuit.

【００１５】図１７を参照して、図１６の入力回路１１
００から出力された出力信号ＩＮ２は遅延回路１２００
で遅延され、レジスタ回路１２２０に入力される。レジ
スタ回路１２２０から出力された出力信号ＩＮ３は、図
１３の行デコーダ１６１および列デコーダ１４１，１４
２に入力される。Referring to FIG. 17, input circuit 11 shown in FIG.
00 is output from the delay circuit 1200
And input to the register circuit 1220. The output signal IN3 output from the register circuit 1220 corresponds to the row decoder 161 and the column decoders 141 and 14 shown in FIG.
2 is input.

【００１６】外部から入力されるクロック信号ＣＬＫは
同期用のクロック信号であり、このクロック信号ＣＬＫ
の立上がりのタイミングで、他の入力信号を内部に取込
み、次の立上がりのタイミングまで内部回路内の信号は
保持される。The clock signal CLK input from the outside is a clock signal for synchronization, and this clock signal CLK
At the timing of the rising edge, another input signal is taken in, and the signal in the internal circuit is held until the next rising timing.

【００１７】インバータＮＯＴ４〜ＮＯＴ７により構成
された上記遅延回路１２００により、入力信号の取込の
タイミングが調整されている。The timing of taking in the input signal is adjusted by the delay circuit 1200 constituted by the inverters NOT4 to NOT7.

【００１８】図１８は、２５６Ｋｂｉｔ（３２Ｋ×８ｂ
ｉｔ）ＳＲＡＭのパッケージタイプの一例である２８Ｐ
ＩＮ３００ｍｉｌＤＩＰ１８００を示す外観図であ
る。FIG. 18 is a diagram showing a 256 Kbit (32 K × 8 b)
it) 28P which is an example of an SRAM package type
It is an external view which shows IN300mil DIP1800.

【００１９】図１９は、２５６Ｋｂｉｔ（３２Ｋ×８ｂ
ｉｔ）ＳＲＡＭのパッケージタイプの一例である２８Ｐ
ＩＮ４５０ｍｉｌＳＯＰ１９００を示す外観図であ
る。FIG. 19 is a diagram showing 256 Kbit (32 K × 8 b)
it) 28P which is an example of an SRAM package type
It is an outline view showing IN450mil SOP1900.

【００２０】図２０は、２５６Ｋｂｉｔ（３２Ｋ×８ｂ
ｉｔ）ＳＲＡＭのパッケージタイプの一例である２８Ｐ
ＩＮ３００ｍｉｌＳＯＪ２０００を示す外観図であ
る。FIG. 20 shows a case where 256 Kbits (32 K × 8 b
it) 28P which is an example of an SRAM package type
It is an external view which shows IN300mil SOJ2000.

【００２１】図１８を参照して、たとえば、ＤＩＰ１８
００は、短辺が１０．４ｍｍ、長辺が３４．７ｍｍであ
るのに対し、図１９のＳＯＰ１９００は、短辺が８．４
ｍｍ、長辺が１７．５ｍｍであり、図２０のＳＯＪ２０
００は、短辺が７．６ｍｍ、長辺が１８．４ｍｍであ
る。Referring to FIG. 18, for example, DIP18
00 has a short side of 10.4 mm and a long side of 34.7 mm, whereas the SOP 1900 of FIG. 19 has a short side of 8.4 mm.
mm and the long side is 17.5 mm.
00 has a short side of 7.6 mm and a long side of 18.4 mm.

【００２２】すなわち、ＤＩＰ（Dual Inline Package
）１８００は、ＳＯＰ（Small Outline Package ）１
９００やＳＯＪ（Small Outline J-leaded package）２
０００と比較して、パッケージの表面積がかなり大き
い。That is, a DIP (Dual Inline Package)
) 1800 is SOP (Small Outline Package) 1
900 or SOJ (Small Outline J-leaded package) 2
000, the surface area of the package is considerably larger.

【００２３】このようなパッケージの表面積の違いなど
により放熱性能が異なるため、パッケージタイプにより
熱抵抗が異なる。Since the heat radiation performance differs due to such a difference in the surface area of the package, the thermal resistance differs depending on the package type.

【００２４】熱抵抗について一例を示すと、ＤＩＰ１８
００は７１℃／Ｗ、ＳＯＰ１９００は９０℃／Ｗ、ＳＯ
Ｊ２０００は８５℃／Ｗである。As an example of the thermal resistance, DIP18
00 is 71 ° C / W, SOP1900 is 90 ° C / W, SO
J2000 is 85 ° C / W.

【００２５】また、図１８〜２０に示すように、ＤＩＰ
１８００は、ＳＯＰ１９００やＳＯＪ２０００と比較し
て、パッケージの長辺が２倍近く長い。Also, as shown in FIGS.
1800 has a package whose long side is almost twice as long as SOP1900 and SOJ2000.

【００２６】図１３に示したチップ１３００内の入力パ
ッドおよび入出力パッド１０１，１０２内のパッドの各
々は、リードフレームに接続されている。Each of the input pads in the chip 1300 and the pads in the input / output pads 101 and 102 shown in FIG. 13 is connected to a lead frame.

【００２７】パッケージ端のリードフレームの長さは、
パッケージの長辺の長さによって大きく変わる。そし
て、このリードフレームの長さの違いによりリードフレ
ームの寄生インダクタンスや寄生容量が異なってくる。The length of the lead frame at the package end is
It depends greatly on the length of the long side of the package. Then, the parasitic inductance and the parasitic capacitance of the lead frame differ due to the difference in the length of the lead frame.

【００２８】[0028]

【発明が解決しようとする課題】しかしながら、図１８
〜２０に示したような異なるパッケージタイプのチップ
を含んでいる場合、パッケージタイプによってそれぞれ
熱抵抗が異なるため、放熱性が最も悪い熱抵抗の大きな
パッケージの発熱を抑えるのと同様に他のチップの消費
電流が律束され、消費電流が小さく制限されていた。そ
のため、熱抵抗の小さいパッケージであっても、流れる
電流が必要以上に小さくされ、アクセス時間が長くなる
という問題点があった。However, FIG.
When chips of different package types such as those shown in FIGS. 20 to 20 are included, the thermal resistance differs depending on the package type. Therefore, the heat dissipation is the worst. The current consumption is limited, and the current consumption is limited to a small amount. Therefore, even in a package having a small thermal resistance, there is a problem in that the flowing current is reduced more than necessary and the access time becomes longer.

【００２９】図２１は、リードフレームの寄生インダク
タンスを含む出力回路の等価回路２１００を示す回路図
である。FIG. 21 is a circuit diagram showing an equivalent circuit 2100 of the output circuit including the parasitic inductance of the lead frame.

【００３０】図２１を参照して、等価回路２１００は、
寄生インダクタンスＬ１，Ｌ２，Ｌ３を有する。Referring to FIG. 21, equivalent circuit 2100 includes:
It has parasitic inductances L1, L2, L3.

【００３１】図２２は、図２１の出力回路２１００の出
力信号の波形図である。図２２を参照して、図２１の等
価回路２１００の出力ノード４ａから出力される出力信
号に、寄生インダクタンスＬ１，Ｌ２，Ｌ３により出力
ノイズ２２０１が発生する。FIG. 22 is a waveform diagram of an output signal of output circuit 2100 of FIG. Referring to FIG. 22, output noise 2201 occurs in an output signal output from output node 4a of equivalent circuit 2100 in FIG. 21 due to parasitic inductances L1, L2, and L3.

【００３２】出力ノイズの大きさは寄生インダクタンス
に依存し、リードフレームの寄生インダクタンスが大き
いほど出力ノイズも大きくなる。したがって、パッケー
ジタイプによって出力ノイズの大きさが異なり、チップ
の内部回路の特性に影響を与えるという問題点があっ
た。The magnitude of the output noise depends on the parasitic inductance. The larger the parasitic inductance of the lead frame, the larger the output noise. Therefore, there is a problem that the magnitude of the output noise varies depending on the package type, which affects the characteristics of the internal circuit of the chip.

【００３３】また、パッケージタイプにより、リードフ
レームの寄生容量も異なるため、入力容量が異なり、や
はりチップ内の内部回路の特性に影響を与えるという問
題点があった。In addition, since the parasitic capacitance of the lead frame varies depending on the package type, the input capacitance varies, which also affects the characteristics of internal circuits in the chip.

【００３４】同期式回路では、所定のスペックに基づい
て、クロック信号ＣＬＫに入力信号のタイミングを合わ
せる必要がある。アドレス信号の場合は、たとえば、ク
ロック信号ＣＬＫの立上がりの１ｎｓｅｃ毎に立上が
り、クロック信号ＣＬＫの立下がりの１ｎｓｅｃ後に立
下がるようにする。In the synchronous circuit, it is necessary to adjust the timing of the input signal to the clock signal CLK based on a predetermined specification. In the case of the address signal, for example, it rises every 1 nsec after the rise of clock signal CLK, and falls after 1 nsec after the fall of clock signal CLK.

【００３５】しかし、パッケージタイプによって入力容
量のばらつきがあるため、クロック信号ＣＬＫと入力信
号との非同期の状態がそれぞれ異なってしまうという問
題点があった。However, there is a problem that since the input capacitance varies depending on the package type, the asynchronous state of the clock signal CLK and the asynchronous state of the input signal are different from each other.

【００３６】本発明は、以上のような問題点を解決する
ためになされたもので、パッケージタイプに対応して、
内部回路の特性の調整可能な半導体記憶装置を提供する
ことを目的とする。The present invention has been made in order to solve the above-mentioned problems.
An object of the present invention is to provide a semiconductor memory device in which characteristics of an internal circuit can be adjusted.

【００３７】[0037]

【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、チップと、チップを収納するパッケ
ージとを設けたものであり、チップに、内部回路と、ボ
ンディングパッドと、ボンディングパッドの状態に基づ
いてパッケージの種類を検出する検出手段と、検出手段
の検出結果に基づいて内部回路の特性を調整する内部回
路調整手段とを設けたものである。According to a first aspect of the present invention, there is provided a semiconductor memory device including a chip and a package for accommodating the chip. The chip includes an internal circuit, a bonding pad, and a bonding pad. There are provided detection means for detecting the type of package based on the state of the pad, and internal circuit adjustment means for adjusting the characteristics of the internal circuit based on the detection result of the detection means.

【００３８】本発明の請求項２に係る半導体記憶装置
は、請求項１の半導体記憶装置において、内部回路に、
増幅回路を設け、内部回路調整手段は、パッケージの熱
抵抗が小さいほど増幅回路における電流を増加させる。A semiconductor memory device according to a second aspect of the present invention is the semiconductor memory device according to the first aspect, wherein:
An amplifier circuit is provided, and the internal circuit adjusting means increases the current in the amplifier circuit as the thermal resistance of the package decreases.

【００３９】本発明の請求項３に係る半導体記憶装置
は、請求項１の半導体記憶装置において、パッケージに
リードフレームを設け、内部回路にリードフレームを介
して外部に信号を出力する出力回路を設けたものであ
り、内部回路調整手段は、リードフレームの寄生インダ
クタンスが小さいほど出力回路から出力される信号の立
上がり速度または立下がり速度を速くする。According to a third aspect of the present invention, in the semiconductor memory device of the first aspect, a lead frame is provided in the package, and an output circuit for outputting a signal to the outside via the lead frame is provided in the internal circuit. The internal circuit adjusting means increases the rising or falling speed of the signal output from the output circuit as the parasitic inductance of the lead frame is smaller.

【００４０】本発明の請求項４に係る半導体記憶装置
は、請求項１の半導体記憶装置において、パッケージに
リードフレームを設け、内部回路にリードフレームを介
して外部から信号が入力される入力回路を設けたもので
あり、内部回路調整手段は、検出手段の検出結果に基づ
いて入力回路の入力容量が所定の値になるように入力容
量を付加する。According to a fourth aspect of the present invention, in the semiconductor memory device of the first aspect, a lead frame is provided in the package, and an input circuit to which an external signal is input via the lead frame is provided in the internal circuit. The internal circuit adjusting means adds the input capacitance so that the input capacitance of the input circuit becomes a predetermined value based on the detection result of the detecting means.

【００４１】本発明の請求項５に係る半導体記憶装置
は、請求項１の半導体記憶装置において、パッケージに
リードフレームを設け、内部回路にリードフレームを介
して外部から信号が入力される入力回路を設けたもので
あり、内部回路調整手段は、リードフレームの寄生イン
ダクタンスが大きいほど入力回路から出力される信号の
立上がり速度または立下がり速度を遅くする。According to a fifth aspect of the present invention, in the semiconductor memory device of the first aspect, a lead frame is provided in the package, and an input circuit to which an external signal is input via the lead frame is provided in the internal circuit. The internal circuit adjusting means reduces the rising speed or the falling speed of the signal output from the input circuit as the parasitic inductance of the lead frame increases.

【００４２】本発明の請求項６に係る半導体記憶装置
は、請求項１の半導体記憶装置において、半導体記憶装
置は、外部から入力されるクロック信号に同期して入力
信号を取込み、パッケージにリードフレームを設け、内
部回路に入力信号を遅延する遅延回路を設けたものであ
り、内部回路調整手段は、リードフレームの寄生インダ
クタンスと寄生容量とに応じて遅延回路で遅延された入
力信号がクロック信号に同期するように遅延回路の遅延
時間を調整する。According to a sixth aspect of the present invention, there is provided the semiconductor memory device according to the first aspect, wherein the semiconductor memory device takes in an input signal in synchronization with a clock signal inputted from the outside, and inserts the lead frame into a package. And an internal circuit is provided with a delay circuit for delaying the input signal, and the internal circuit adjusting means converts the input signal delayed by the delay circuit according to the parasitic inductance and the parasitic capacitance of the lead frame into a clock signal. Adjust the delay time of the delay circuit so as to synchronize.

【００４３】本発明の請求項７に係る半導体記憶装置
は、チップと、チップを収納するパッケージとを設けた
ものであり、チップに、内部回路と、複数のボンディン
グパッドと、複数のボンディングパッドの状態の組合せ
に基づいてパッケージの種類を検出する検出手段と、検
出手段の検出結果に基づいて内部回路の特性を調整する
内部回路調整手段とを設けたものである。A semiconductor memory device according to a seventh aspect of the present invention is provided with a chip and a package for accommodating the chip. The chip includes an internal circuit, a plurality of bonding pads, and a plurality of bonding pads. There are provided detection means for detecting the type of package based on a combination of states, and internal circuit adjustment means for adjusting characteristics of an internal circuit based on the detection result of the detection means.

【００４４】[0044]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００４５】また、図中、同一符号は、同一または相当
部分を示す。（１）実施の形態１図１は、本発明の実施の形態１における半導体記憶装置
１００の構成を示すブロック図である。In the drawings, the same reference numerals indicate the same or corresponding parts. (1) First Embodiment FIG. 1 is a block diagram showing a configuration of a semiconductor memory device 100 according to a first embodiment of the present invention.

【００４６】図１を参照して、半導体記憶装置１００
は、データが記憶された複数のメモリセルを含むメモリ
セルアレイ１５１，１５２と、複数の入力パッドおよび
入出力パッド１０１，１０２と、入力保護回路１１１〜
１１４と、入力パッドおよび入出力パッド１０１，１０
２を介してデータが入力される入力回路１２１〜１２４
と、入力回路１２１〜１２４に入力されたアドレス信号
に基づいてメモリセルアレイ１５１，１５２内のメモリ
セルを選択する行デコーダ１６１，列デコーダ１４１，
１４２と、メモリセルアレイ１５１，１５２内の選択さ
れたメモリセルから読出されたデータを増幅するセンス
アンプ１３１，１３２と、入力パッドおよび入出力パッ
ド１０１，１０２を介して外部にデータを出力する出力
回路１７１，１７２と、第１モード回路１８１と、第２
モード回路１８２と、ＳＲＡＭ１００内の入力回路１２
１，出力回路１７１，１７２，センスアンプ１３１，１
３２などの特性を調整するための制御信号を出力する制
御信号出力回路２０５とを備える。Referring to FIG. 1, semiconductor memory device 100
Are memory cell arrays 151 and 152 including a plurality of memory cells storing data, a plurality of input pads and input / output pads 101 and 102, and input protection circuits 111 to
114, input pads and input / output pads 101, 10
2. Input circuits 121 to 124 to which data is input via
And a row decoder 161 and a column decoder 141 for selecting memory cells in the memory cell arrays 151 and 152 based on address signals input to the input circuits 121 to 124.
142, sense amplifiers 131 and 132 for amplifying data read from selected memory cells in memory cell arrays 151 and 152, and an output circuit for outputting data to the outside via input pads and input / output pads 101 and 102 171, 172, the first mode circuit 181, and the second
The mode circuit 182 and the input circuit 12 in the SRAM 100
1, output circuits 171, 172, sense amplifiers 131, 1
And a control signal output circuit 205 that outputs a control signal for adjusting characteristics such as 32.

【００４７】入力パッドおよび入出力パッド１０１，１
０２は、電源電圧Ｖｃｃまたは接地電圧ＧＮＤが与えら
れるボンディングパッドＰＡＤ１，ＰＡＤ２とを含む。Input pad and input / output pad 101,1
02 includes bonding pads PAD1 and PAD2 to which power supply voltage Vcc or ground voltage GND is applied.

【００４８】第１モード回路１８１と第２モード回路１
８２とは、さらに、ボンディングパッドＰＡＤ１，ＰＡ
Ｄ２の各々がボンディングされているか否かに応じて制
御信号出力回路２０５に所定のレベルの信号を与える。First mode circuit 181 and second mode circuit 1
82 further includes bonding pads PAD1, PA
A signal of a predetermined level is given to the control signal output circuit 205 depending on whether or not each of D2 is bonded.

【００４９】入力回路１２１〜１２４は、入力保護回路
１１１〜１１４を介して入力パッドおよび入出力パッド
１０１，１０２に接続されている。行デコーダおよび列
デコーダは入力回路１２１〜１２４に接続され、メモリ
セルアレイ１５１，１５２内の複数のメモリセルは、行
デコーダ１６１に接続された複数のワード線および列デ
コーダ１４１，１４２に接続された複数のビット線対と
に接続されている。列デコーダ１４１，１４２はセンス
アンプ１３１，１３２に接続され、センスアンプ１３
１，１３２は出力回路１７１，１７２に接続されてい
る。出力回路１７１，１７２は入力バッファおよび入出
力バッファ１０１，１０２内の入出力バッファに接続さ
れている。入力パッドおよび入出力パッド１０１，１０
２内のボンディングパッドＰＡＤ１は第１モード回路１
８１に接続され、ボンディングパッドＰＡＤ２は第２モ
ード回路１８２に接続されている。第１モード回路１８
１および第２モード回路１８２は、制御信号出力回路２
０５に接続されている。制御信号出力回路２０５は、Ｓ
ＲＡＭ１００内の入力回路１２１〜１２４、センスアン
プ１３１，１３２、および出力回路１７１，１７２など
のチップ１００内の内部回路に接続されている。The input circuits 121 to 124 are connected to input pads and input / output pads 101 and 102 via input protection circuits 111 to 114. The row decoder and the column decoder are connected to input circuits 121 to 124, and a plurality of memory cells in memory cell arrays 151 and 152 are connected to a plurality of word lines connected to row decoder 161 and a plurality of memory cells connected to column decoders 141 and 142. Bit line pair. The column decoders 141 and 142 are connected to the sense amplifiers 131 and 132, respectively.
Reference numerals 1 and 132 are connected to output circuits 171 and 172, respectively. The output circuits 171 and 172 are connected to input buffers and input / output buffers in the input / output buffers 101 and 102. Input pads and input / output pads 101 and 10
2 is the first mode circuit 1
81, and the bonding pad PAD2 is connected to the second mode circuit 182. First mode circuit 18
The first and second mode circuits 182 are connected to the control signal output circuit 2
05. The control signal output circuit 205
The input circuits 121 to 124, the sense amplifiers 131 and 132, and the output circuits 171 and 172 in the RAM 100 are connected to internal circuits in the chip 100.

【００５０】図２は、図１のボンディングパッドＰＡＤ
１，ＰＡＤ２と第１モード回路１８１、第２モード回路
１８２と制御信号出力回路２０５とを示す回路図であ
る。FIG. 2 shows the bonding pad PAD of FIG.
1 is a circuit diagram showing PAD2 and a first mode circuit 181, and a second mode circuit 182 and a control signal output circuit 205.

【００５１】第１モード回路１８１は、ＮＭＯＳトラン
ジスタＮ５１を備える。第２モード回路１８２は、ＰＭ
ＯＳトランジスタＰ５１を備える。The first mode circuit 181 has an NMOS transistor N51. The second mode circuit 182 outputs the PM
An OS transistor P51 is provided.

【００５２】第１モード回路１８１において、ＮＭＯＳ
トランジスタＮ５１の一方のソース／ドレイン電極は接
地され、他方のソース／ドレイン電極はノードＮＯＤＥ
１に接続され、ゲート電極は電源電圧Ｖｃｃを供給する
Ｖｃｃ電源に接続されている。ボンディングパッドＰＡ
Ｄ１はノードＮＯＤＥ１に接続されている。ノードＮＯ
ＤＥ１は制御信号出力回路２０５の一方の入力ノードに
接続されている。In the first mode circuit 181, an NMOS
One source / drain electrode of the transistor N51 is grounded, and the other source / drain electrode is a node NODE.
1, and the gate electrode is connected to a Vcc power supply for supplying a power supply voltage Vcc. Bonding pad PA
D1 is connected to node NODE1. Node NO
DE1 is connected to one input node of the control signal output circuit 205.

【００５３】第２モード回路１８２において、ＰＭＯＳ
トランジスタＰ５１の一方のソース／ドレイン電極はＶ
ｃｃ電源に接続され、他方のソース／ドレイン電極はノ
ードＮＯＤＥ２に接続され、ゲート電極は接地されてい
る。ボンディングパッドＰＡＤ２はノードＮＯＤＥ２に
接続されている。ノードＮＯＤＥ２は制御信号出力回路
の他方の入力ノードに接続されている。In the second mode circuit 182, the PMOS
One source / drain electrode of the transistor P51 is V
cc power supply, the other source / drain electrode is connected to the node NODE2, and the gate electrode is grounded. Bonding pad PAD2 is connected to node NODE2. Node NODE2 is connected to the other input node of the control signal output circuit.

【００５４】チップ１００では、ボンディングパッドＰ
ＡＤ１，ＰＡＤ２にワイヤがボンディングされているか
否かによって、パッケージタイプが選別される。In the chip 100, the bonding pad P
The package type is selected depending on whether or not wires are bonded to AD1 and PAD2.

【００５５】ボンディングパッドＰＡＤ１にワイヤがボ
ンディングされているとき、ＮＭＯＳトランジスタＮ５
１の駆動力は弱く設定されているため、Ｖｃｃ電源から
電源電圧ＶｃｃがボンディングパッドＰＡＤ１より供給
され、Ｈレベルの信号ＩＭＯＤＥ１が制御信号出力回路
２０５に入力される。When a wire is bonded to the bonding pad PAD1, the NMOS transistor N5
1 is set to be weak, the power supply voltage Vcc is supplied from the Vcc power supply from the bonding pad PAD1, and the H-level signal IMODE1 is input to the control signal output circuit 205.

【００５６】ボンディングパッドＰＡＤ１にワイヤがボ
ンディングされていないときは、ＮＭＯＳトランジスタ
Ｎ５１がオンし、接地電圧ＧＮＤがＮＭＯＳトランジス
タＮ５１を介して入力され制御信号出力回路２０５に供
給される。When the wire is not bonded to the bonding pad PAD1, the NMOS transistor N51 is turned on, the ground voltage GND is input via the NMOS transistor N51, and is supplied to the control signal output circuit 205.

【００５７】また、ボンディングパッドＰＡＤ２にワイ
ヤがボンディングされているとき、ＰＭＯＳトランジス
タＰ５１の駆動力は弱く設定されているため、ボンディ
ングパッドＰＡＤ２から接地電圧ＧＮＤが供給され、Ｌ
レベルの信号ＩＭＯＤＥ２が制御信号出力回路２０５に
入力される。When a wire is bonded to the bonding pad PAD2, since the driving force of the PMOS transistor P51 is set to be weak, the ground voltage GND is supplied from the bonding pad PAD2,
The level signal IMODE2 is input to the control signal output circuit 205.

【００５８】ボンディングパッドＰＡＤ２にワイヤがボ
ンディングされていないときは、ＰＭＯＳトランジスタ
Ｐ５１がオンし、Ｖｃｃ電源から電源電圧ＶｃｃがＰＭ
ＯＳトランジスタＰ５１を介してノードＮＯＤＥ２に供
給され、Ｈレベルの信号ＩＭＯＤＥ２が制御信号出力回
路２０５に入力される。制御信号出力回路２０５は、上
記信号ＩＭＯＤＥ１，ＩＭＯＤＥ２に基づいて、ＳＲＡ
Ｍ１００内の内部回路の特性を調整するための制御信号
を出力する。When no wire is bonded to bonding pad PAD2, PMOS transistor P51 is turned on, and power supply voltage Vcc is applied from Vcc power supply to PM.
The signal IMODE2 at the H level is supplied to the node NODE2 via the OS transistor P51, and is input to the control signal output circuit 205. The control signal output circuit 205 outputs an SRA based on the signals IMODE1 and IMODE2.
It outputs a control signal for adjusting characteristics of an internal circuit in M100.

【００５９】図３は、図２の回路によるモードの切換パ
ターンの例を示すパターン図である。FIG. 3 is a pattern diagram showing an example of a mode switching pattern by the circuit of FIG.

【００６０】パッケージタイプが、ＤＩＰ（Dual Inlin
e Package ）である場合のＤＩＰモード、ＳＯＰ（Smal
l Outline Package ）である場合のＳＯＰモード、ＳＯ
Ｊ（Small Outline J-leaded package）である場合のＳ
ＯＪモードの３モードがある場合を示している。When the package type is DIP (Dual Inlin
e Package, DIP mode, SOP (Smal
l SOP mode in case of Outline Package), SO
S for J (Small Outline J-leaded package)
This shows a case where there are three OJ modes.

【００６１】パッケージタイプごとにボンディングのパ
ターンを定めることにより、図２の制御信号出力回路２
０５に所定の信号を与え、チップ内の内部回路の特性を
制御するための制御信号を出力する。By determining the bonding pattern for each package type, the control signal output circuit 2 shown in FIG.
A predetermined signal is given to the control circuit 05 to output a control signal for controlling characteristics of an internal circuit in the chip.

【００６２】たとえば、図３を参照して、そのパッケー
ジがＤＩＰである場合にはＤＩＰモードとなり、ボンデ
ィングパッドＰＡＤ１，ＰＡＤ２はともにボンディング
されず、ＬレベルおよびＨレベルの１つの信号が制御信
号出力回路２０５に入力される。制御信号出力回路２０
５は、ＬレベルとＨレベルとの２つの信号が入力された
ことにより、ＤＩＰに最適な特性となるように内部回路
の特性を調整するための制御信号を出力する。For example, referring to FIG. 3, when the package is a DIP, a DIP mode is set, bonding pads PAD1 and PAD2 are not bonded together, and one signal of L level and H level is supplied to control signal output circuit. 205. Control signal output circuit 20
Numeral 5 outputs a control signal for adjusting the characteristics of the internal circuit so that the characteristics become optimal for the DIP when two signals of the L level and the H level are input.

【００６３】同様に、パッケージタイプがＳＯＰである
場合にはＳＯＰモードとなり、ボンディングパッドＰＡ
Ｄ１はボンディングされず、ボンディングパッドＰＡＤ
２はワイヤがボンディングされ接地電圧ＧＮＤが与えら
れ、制御信号出力回路２０５にＬレベルの信号ＩＭＯＤ
Ｅ１，ＩＭＯＤＥ２が入力される。２つのＬレベルの信
号が入力されたことにより、制御信号出力回路２０５は
そのパッケージがＳＯＰであることを判別し、ＳＯＰに
最適な特性となるように内部回路の特性を調整するため
の制御信号を出力する。Similarly, when the package type is SOP, the SOP mode is set and the bonding pad PA
D1 is not bonded and the bonding pad PAD
Reference numeral 2 denotes an L level signal IMOD supplied to the control signal output circuit 205 by bonding a wire and receiving a ground voltage GND.
E1 and IMODE2 are input. When the two L-level signals are input, the control signal output circuit 205 determines that the package is an SOP, and adjusts the control signal for adjusting the characteristics of the internal circuit so that the characteristics are optimal for the SOP. Is output.

【００６４】パッケージタイプがＳＯＪである場合には
ＳＯＪモードとなり、ボンディングパッドＰＡＤ１にワ
イヤがボンディングされボンディングパッドＰＡＤ２は
ボンディングされず、Ｈレベルの信号ＩＭＯＤＥ１，Ｉ
ＭＯＤＥ２が制御信号出力回路２０５に入力される。制
御信号出力回路２０５は、この２つのＨレベルの信号に
よりそのパッケージがＳＯＪであることを判別し、ＳＯ
Ｊに最適な特性となるように内部回路の特性を調整する
ための制御信号を出力する。When the package type is SOJ, the mode is the SOJ mode, the wire is bonded to the bonding pad PAD1, the bonding pad PAD2 is not bonded, and the H-level signals IMODE1, IMODE
MODE2 is input to the control signal output circuit 205. The control signal output circuit 205 determines from the two H-level signals that the package is SOJ,
It outputs a control signal for adjusting the characteristics of the internal circuit so that the characteristics become optimal for J.

【００６５】図４は、図１のセンスアンプ１３１，１３
２の一例であるセンスアンプ４００とセンスアンプ４０
０の特性を調整するセンスアンプ調整回路４１０とを示
す回路図である。FIG. 4 shows the sense amplifiers 131 and 13 of FIG.
Amplifier 400 and sense amplifier 40 as an example
FIG. 9 is a circuit diagram showing a sense amplifier adjustment circuit 410 for adjusting the characteristic of 0.

【００６６】図４を参照して、センスアンプ４００は、
バイポーラトランジスタＢ１〜Ｂ６と、ＰＭＯＳトラン
ジスタＰ１，Ｐ２と、ＮＭＯＳトランジスタＮ１〜Ｎ５
とを備える。Referring to FIG. 4, sense amplifier 400 includes:
Bipolar transistors B1 to B6, PMOS transistors P1 and P2, and NMOS transistors N1 to N5
And

【００６７】センスアンプ調整回路４１０は、ＮＭＯＳ
トランジスタＮ５３〜Ｎ５７を備える。The sense amplifier adjustment circuit 410 includes an NMOS
It includes transistors N53 to N57.

【００６８】センスアンプ４００において、バイポーラ
トランジスタＢ１のコレクタ電極はＶｃｃ電源に接続さ
れ、エミッタ電極はバイポーラトランジスタＢ３のベー
ス電極に接続され、ベース電極には図１の列デコーダ１
４１，１４２に選択されたメモリセルアレイ１５１，１
５２内のメモリセルからの相補な出力信号ＩＯ，ＮＩＯ
のうち出力信号ＮＩＯが与えられている。バイポーラト
ランジスタＢ２のコレクタ電極はＶｃｃ電源に接続さ
れ、エミッタ電極はバイポーラトランジスタＢ４のベー
ス電極に接続され、ベース電極には上記メモリセルから
の出力信号ＩＯが与えられている。ＰＭＯＳトランジス
タＰ１の一方のソース／ドレイン電極はＶｃｃ電源に接
続され、他方のソース／ドレイン電極はバイポーラトラ
ンジスタＢ３のコレクタ電極に接続され、ゲート電極は
接地されている。ＰＭＯＳトランジスタＰ２の一方のソ
ース／ドレイン電極はＶｃｃ電源に接続され、他方のソ
ース／ドレイン電極はバイポーラトランジスタＢ４のコ
レクタ電極に接続され、ゲート電極は接地されている。
バイポーラトランジスタＢ３のエミッタ電極とバイポー
ラトランジスタＢ４のエミッタ電極とは接続されてい
る。In sense amplifier 400, the collector electrode of bipolar transistor B1 is connected to the Vcc power supply, the emitter electrode is connected to the base electrode of bipolar transistor B3, and the base electrode is connected to column decoder 1 of FIG.
41, 142 selected memory cell arrays 151, 1
Complementary output signals IO, NIO from memory cells in
Output signal NIO is provided. The collector electrode of the bipolar transistor B2 is connected to the Vcc power supply, the emitter electrode is connected to the base electrode of the bipolar transistor B4, and the output signal IO from the memory cell is applied to the base electrode. One source / drain electrode of the PMOS transistor P1 is connected to the Vcc power supply, the other source / drain electrode is connected to the collector electrode of the bipolar transistor B3, and the gate electrode is grounded. One source / drain electrode of the PMOS transistor P2 is connected to the Vcc power supply, the other source / drain electrode is connected to the collector electrode of the bipolar transistor B4, and the gate electrode is grounded.
The emitter electrode of the bipolar transistor B3 and the emitter electrode of the bipolar transistor B4 are connected.

【００６９】ＮＭＯＳトランジスタＮ１の一方のソース
／ドレイン電極はバイポーラトランジスタＢ１のエミッ
タ電極に接続され、他方のソース／ドレイン電極は接地
され、ゲート電極には基準電圧ＶＲＥＦが与えられてい
る。ＮＭＯＳトランジスタＮ２は、一方のソース／ドレ
イン電極がバイポーラトランジスタＢ２のエミッタ電極
に接続され、他方のソース／ドレイン電極は接地され、
ゲート電極には基準電圧ＶＲＥＦが与えられている。Ｎ
ＭＯＳトランジスタＮ３は、一方のソース／ドレイン電
極はバイポーラトランジスタＢ３のエミッタ電極に接続
され、他方のソース／ドレイン電極は接地され、ゲート
電極には基準電圧ＶＲＥＦが与えられている。バイポー
ラトランジスタＢ５のコレクタ電極はＶｃｃ電源に接続
され、エミッタ電極は出力信号ＧＲＤを出力するための
出力ノードＮＯＤＥ３に接続され、ベース電極はＰＭＯ
ＳトランジスタＰ１の上記他方のソース／ドレイン電極
に接続され、増幅信号ＥＣＬ１が与えられている。バイ
ポーラトランジスタＢ６のコレクタ電極はＶｃｃ電源に
接続され、エミッタ電極は出力信号ＮＧＲＤを出力する
ための出力ノードＮＯＤＥ４に接続され、ベース電極は
ＰＭＯＳトランジスタＰ２の上記他方のソース／ドレイ
ン電極に接続され、増幅信号ＥＣＬ２が与えられてい
る。ＮＭＯＳトランジスタＮ４の一方のソース／ドレイ
ン電極は出力ノードＮＯＤＥ３に接続され、他方のソー
ス／ドレイン電極は接地され、ゲート電極はＶｃｃ電源
に接続されている。ＮＭＯＳトランジスタＮ５は一方の
ソース／ドレイン電極が出力ノードＮＯＤＥ４に接続さ
れ、他方のソース／ドレイン電極は接地され、ゲート電
極はＶｃｃ電源に接続されている。One source / drain electrode of the NMOS transistor N1 is connected to the emitter electrode of the bipolar transistor B1, the other source / drain electrode is grounded, and the gate electrode is supplied with the reference voltage VREF. The NMOS transistor N2 has one source / drain electrode connected to the emitter electrode of the bipolar transistor B2, the other source / drain electrode grounded,
A reference voltage VREF is applied to the gate electrode. N
The MOS transistor N3 has one source / drain electrode connected to the emitter electrode of the bipolar transistor B3, the other source / drain electrode grounded, and the gate electrode supplied with the reference voltage VREF. The collector electrode of bipolar transistor B5 is connected to the Vcc power supply, the emitter electrode is connected to output node NODE3 for outputting output signal GRD, and the base electrode is PMO.
The amplified signal ECL1 is supplied to the other source / drain electrode of the S transistor P1. The collector electrode of the bipolar transistor B6 is connected to the Vcc power supply, the emitter electrode is connected to the output node NODE4 for outputting the output signal NGRD, and the base electrode is connected to the other source / drain electrode of the PMOS transistor P2. Signal ECL2 is provided. One source / drain electrode of the NMOS transistor N4 is connected to the output node NODE3, the other source / drain electrode is grounded, and the gate electrode is connected to the Vcc power supply. The NMOS transistor N5 has one source / drain electrode connected to the output node NODE4, the other source / drain electrode grounded, and the gate electrode connected to the Vcc power supply.

【００７０】センスアンプ調整回路４１０において、Ｎ
ＭＯＳトランジスタＮ５２の一方のソース／ドレイン電
極はセンスアンプ４００のＮＭＯＳトランジスタＮ３の
上記一方のソース／ドレイン電極に接続され、他方のソ
ース／ドレイン電極はＮＭＯＳトランジスタＮ５３の一
方のソース／ドレイン電極に接続され、ゲート電極には
基準電圧ＶＲＥＦが与えられている。ＮＭＯＳトランジ
スタＮ５３の他方のソース／ドレイン電極は接地され、
ゲート電極には図２の制御信号出力回路２０５から出力
された制御信号Ａが与えられている。ＮＭＯＳトランジ
スタＮ５４の一方のソース／ドレイン電極はセンスアン
プ４００のＮＭＯＳトランジスタＮ４の上記一方のソー
ス／ドレイン電極に接続され、他方のソース／ドレイン
電極はＮＭＯＳトランジスタＮ５５の一方のソース／ド
レイン電極に接続され、ゲート電極はＶｃｃ電源に接続
されている。ＮＭＯＳトランジスタＮ５５の他方のソー
ス／ドレイン電極は接地され、ゲート電極には上記制御
信号出力回路２０５から出力された制御信号Ａが与えら
れている。ＮＭＯＳトランジスタＮ５６の一方のソース
／ドレイン電極はセンスアンプ４００のＮＭＯＳトラン
ジスタＮ５の上記一方のソース／ドレイン電極に接続さ
れ、他方のソース／ドレイン電極はＮＭＯＳトランジス
タＮ５７の一方のソース／ドレイン電極に接続され、ゲ
ート電極はＶｃｃ電源に接続されている。ＮＭＯＳトラ
ンジスタＮ５７の他方のソース／ドレイン電極は接地さ
れ、ゲート電極には上記制御信号出力回路２０５から出
力された制御信号Ａが与えられている。In sense amplifier adjustment circuit 410, N
One source / drain electrode of the MOS transistor N52 is connected to the one source / drain electrode of the NMOS transistor N3 of the sense amplifier 400, and the other source / drain electrode is connected to one source / drain electrode of the NMOS transistor N53. And a reference voltage VREF is applied to the gate electrode. The other source / drain electrode of the NMOS transistor N53 is grounded,
The control signal A output from the control signal output circuit 205 in FIG. 2 is applied to the gate electrode. One source / drain electrode of the NMOS transistor N54 is connected to the one source / drain electrode of the NMOS transistor N4 of the sense amplifier 400, and the other source / drain electrode is connected to one source / drain electrode of the NMOS transistor N55. , The gate electrode is connected to the Vcc power supply. The other source / drain electrode of the NMOS transistor N55 is grounded, and the control signal A output from the control signal output circuit 205 is applied to the gate electrode. One source / drain electrode of the NMOS transistor N56 is connected to the one source / drain electrode of the NMOS transistor N5 of the sense amplifier 400, and the other source / drain electrode is connected to one source / drain electrode of the NMOS transistor N57. , The gate electrode is connected to the Vcc power supply. The other source / drain electrode of the NMOS transistor N57 is grounded, and the control signal A output from the control signal output circuit 205 is applied to the gate electrode.

【００７１】たとえば、熱抵抗の最も大きいＳＯＰにつ
いては、制御信号出力回路２０５からＬレベルの制御信
号Ａが入力され、センスアンプ調整回路４０１内のＮＭ
ＯＳトランジスタＮ５３，Ｎ５５，Ｎ５７はすべてオフ
し、センスアンプ４００に流れる電流は最小となる。し
たがって、消費電力は最小となる。For example, for the SOP having the largest thermal resistance, control signal A of L level is input from control signal output circuit 205 and NM in sense amplifier adjustment circuit 401
The OS transistors N53, N55, and N57 are all turned off, and the current flowing through the sense amplifier 400 is minimized. Therefore, power consumption is minimized.

【００７２】しかし、同時にアクセス時間が長くなる。
一方、熱抵抗の小さいＤＩＰやＳＯＪは、消費電力がＳ
ＯＰの場合よりも少ないため、ＳＯＰと同様の電流制御
によれば消費電力にまだゆとりがある。However, the access time becomes longer at the same time.
On the other hand, DIP and SOJ with small thermal resistance have power consumption of S
Since there is less power than in the case of OP, power consumption still has a margin according to current control similar to SOP.

【００７３】よって、ＤＩＰやＳＯＪ０においては、Ｈ
レベルの制御信号Ａが入力され、センスアンプ調整回路
４１０内のＮＭＯＳトランジスタＮ５３，Ｎ５５，Ｎ５
７がオンされる。Therefore, in DIP and SOJ0, H
The level control signal A is input, and the NMOS transistors N53, N55, N5 in the sense amplifier adjustment circuit 410
7 is turned on.

【００７４】これにより、ＤＩＰやＳＯＪ０のような熱
抵抗の小さいパッケージにおいては、センスアンプ４０
０を流れる電流が増加され、ＳＯＰのような熱抵抗の大
きなパッケージの電流制御に律束されることがなく、Ｓ
ＯＰのような熱抵抗の大きなパッケージの場合と比較し
てアクセス時間を短くすることが可能となる。Thus, in a package having a small thermal resistance such as DIP or SOJ0, the sense amplifier 40
0 is increased, and the current control of a package having a large thermal resistance such as SOP is not restricted by the current control.
The access time can be reduced as compared with the case of a package having a large thermal resistance such as OP.

【００７５】以上のように、本発明の実施の形態１の半
導体記憶装置は、パッケージタイプに対応して、熱抵抗
の小さいパッケージほどアクセス時間を短くすることが
可能となる。As described above, in the semiconductor memory device according to the first embodiment of the present invention, the access time can be shortened for a package having a smaller thermal resistance, corresponding to the package type.

【００７６】（２）実施の形態２本発明の実施の形態２の半導体記憶装置であるＳＲＡＭ
は、図１のＳＲＡＭ１００において、出力回路１７１，
１７２を以下の図６に示す出力回路７００と出力回路調
整回路７１０とに置換えたものである。(2) Second Embodiment SRAM as a semiconductor memory device according to a second embodiment of the present invention
Are output circuits 171 and 171 in the SRAM 100 of FIG.
172 is replaced by an output circuit 700 and an output circuit adjustment circuit 710 shown in FIG.

【００７７】図１に示したチップ１００内の入力パッド
および入出力パッド１０１，１０２内のパッドの各々
は、リードフレームに接続されている。Each of the input pads in the chip 100 and the pads in the input / output pads 101 and 102 shown in FIG. 1 is connected to a lead frame.

【００７８】図５は、パッケージの長辺が長い場合のリ
ードフレームの状態を示す斜視図である。FIG. 5 is a perspective view showing a state of the lead frame when the long side of the package is long.

【００７９】図６は、パッケージの長辺が短い場合のリ
ードフレームの状態を示す斜視図である。FIG. 6 is a perspective view showing the state of the lead frame when the long side of the package is short.

【００８０】ＤＩＰは図５に対応し、ＳＯＰとＳＯＪと
は図６に対応する。図５，６に示すように、チップ１０
０にワイヤ５０１，６０１を介して接続されたパッケー
ジ端のリードフレーム５０３，６０３の長さは、パッケ
ージの長辺の長さによって大きく変わる。そして、この
リードフレームの長さの違いによりリードフレームの寄
生インダクタンスや寄生容量が異なってくる。DIP corresponds to FIG. 5, and SOP and SOJ correspond to FIG. As shown in FIGS.
The lengths of the lead frames 503 and 603 at the ends of the package connected to the wires 0 via the wires 501 and 601 vary greatly depending on the length of the long side of the package. Then, the parasitic inductance and the parasitic capacitance of the lead frame differ due to the difference in the length of the lead frame.

【００８１】他の構成およびそれらの接続関係は実施の
形態１の場合と同様であるので説明は省略する。Other structures and their connection relations are the same as those in the first embodiment, and a description thereof will be omitted.

【００８２】図７は、本発明の実施の形態２の半導体記
憶装置であるＳＲＡＭ内の出力回路７００および出力回
路調整回路７１０を示す回路図である。FIG. 7 is a circuit diagram showing an output circuit 700 and an output circuit adjustment circuit 710 in an SRAM which is a semiconductor memory device according to the second embodiment of the present invention.

【００８３】図７を参照して、出力回路７００は、ＰＭ
ＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ６
と、インバータＮＯＴ１，ＮＯＴ２とを備える。Referring to FIG. 7, output circuit 700 includes a PM
OS transistor P3 and NMOS transistor N6
And inverters NOT1 and NOT2.

【００８４】出力回路調整回路７１０は、ＰＭＯＳトラ
ンジスタＰ５２と、ＮＭＯＳトランジスタＮ５８と、Ｎ
ＡＮＤ回路ＮＡＮＤ１と、インバータＮＯＴ５１と、Ｎ
ＯＲ回路ＮＯＲ１とを備える。The output circuit adjusting circuit 710 includes a PMOS transistor P52, an NMOS transistor N58,
AND circuit NAND1, inverter NOT51, and N
And an OR circuit NOR1.

【００８５】出力回路７００において、ＰＭＯＳトラン
ジスタＰ３の一方のソース／ドレイン電極はＶｃｃ電源
に接続され、他方のソース／ドレイン電極はデータを出
力するための出力ノードＮＯＤＥ５に接続され、ゲート
電極はインバータＮＯＴ１の出力ノードに接続されてい
る。ＮＭＯＳトランジスタＮ６の一方のソース／ドレイ
ン電極は出力ノードＮＯＤＥ５に接続され、他方のソー
ス／ドレイン電極は接地され、ゲート電極はインバータ
ＮＯＴ２の出力ノードに接続されている。インバータＮ
ＯＴ１，ＮＯＴ２の入力ノードには図１のセンスアンプ
１３１，１３２から出力された出力信号ＲＤが入力され
ている。In output circuit 700, one source / drain electrode of PMOS transistor P3 is connected to the Vcc power supply, the other source / drain electrode is connected to output node NODE5 for outputting data, and the gate electrode is connected to inverter NOT1. Connected to the output node. One source / drain electrode of the NMOS transistor N6 is connected to the output node NODE5, the other source / drain electrode is grounded, and the gate electrode is connected to the output node of the inverter NOT2. Inverter N
Output signals RD output from the sense amplifiers 131 and 132 in FIG. 1 are input to input nodes of OT1 and NOT2.

【００８６】出力回路調整回路７１０において、ＮＡＮ
Ｄ回路ＮＡＮＤ１の一方の入力ノードには上記出力信号
ＲＤが入力され、他方の入力ノードには図２の制御信号
出力回路２０５から出力された制御信号Ｂが入力されて
いる。インバータＮＯＴ５１の入力ノードにもまた制御
信号Ｂが入力されている。ＮＯＲ回路ＮＯＲ１の一方の
入力ノードには上記出力信号ＲＤが入力され、他方の入
力ノードはインバータＮＯＴ５１の出力ノードが接続さ
れている。ＰＭＯＳトランジスタＰ５２の一方のソース
／ドレイン電極はＶｃｃ電源に接続され、他方のソース
／ドレイン電極は出力ノードＮＯＤＥ５に接続され、ゲ
ート電極はＮＡＮＤ回路ＮＡＮＤ１の出力ノードに接続
されている。ＮＭＯＳトランジスタＮ５８の一方のソー
ス／ドレイン電極は出力ノードＮＯＤＥ５に接続され、
他方のソース／ドレイン電極は接地され、ゲート電極に
はＮＯＲ回路ＮＯＲ１の出力ノードが接続されている。
出力ノードＮＯＤＥ５は入力パッドおよび入出力パッド
１０１，１０２内の入出力パッドＤＱに接続されてい
る。In output circuit adjusting circuit 710, NAN
The output signal RD is input to one input node of the D circuit NAND1, and the control signal B output from the control signal output circuit 205 in FIG. 2 is input to the other input node. The control signal B is also input to the input node of the inverter NOT51. The output signal RD is input to one input node of the NOR circuit NOR1, and the output node of the inverter NOT51 is connected to the other input node. One source / drain electrode of the PMOS transistor P52 is connected to the Vcc power supply, the other source / drain electrode is connected to the output node NODE5, and the gate electrode is connected to the output node of the NAND circuit NAND1. One source / drain electrode of the NMOS transistor N58 is connected to the output node NODE5,
The other source / drain electrode is grounded, and the output node of the NOR circuit NOR1 is connected to the gate electrode.
The output node NODE5 is connected to the input pad and the input / output pad DQ in the input / output pads 101 and 102.

【００８７】寄生インダクタンスの小さいパッケージ
は、入出力ノイズが伝わりにくい。よって、データの立
上がりまたは立下がりの速度を速めることが可能であ
る。In a package having a small parasitic inductance, input / output noise is not easily transmitted. Therefore, the rising or falling speed of data can be increased.

【００８８】図７の出力回路調整回路７０１において、
ＮＡＮＤ回路ＮＡＮＤ１の一方の入力ノードにＨレベル
の制御信号Ｂが制御信号出力回路２０５から入力され、
ＮＯＲ回路ＮＯＲ１の一方の入力ノードにインバータＮ
ＯＴ５１により反転されＬレベルとなった制御信号Ｂの
反転信号が入力され、さらにセンスアンプ１３１，１３
２からＬレベルの出力信号ＲＤが入力されると、ＮＭＯ
ＳトランジスタＮ５８と出力回路７００内のＮＭＯＳト
ランジスタＮ６とがオンし、出力信号が高速に立下げら
れる。In the output circuit adjusting circuit 701 shown in FIG.
An H-level control signal B is input to one input node of the NAND circuit NAND1 from the control signal output circuit 205,
An inverter N is connected to one input node of the NOR circuit NOR1.
The inverted signal of the control signal B, which has been inverted by the OT 51 to have an L level, is input.
When an L-level output signal RD is input from NMO, NMO
The S transistor N58 and the NMOS transistor N6 in the output circuit 700 are turned on, and the output signal falls at a high speed.

【００８９】また、センスアンプ１３１，１３２からＨ
レベルの出力信号ＲＤが入力されると、ＰＭＯＳトラン
ジスタＰ５２と出力回路７００内のＰＭＯＳトランジス
タＰ３とがオンし、出力信号が高速に立上げられる。The sense amplifiers 131 and 132 output H
When the level output signal RD is input, the PMOS transistor P52 and the PMOS transistor P3 in the output circuit 700 are turned on, and the output signal rises at high speed.

【００９０】これにより、出力ノイズが所定の大きさに
なるまで出力信号の高速出力が可能となる。Thus, high-speed output of the output signal is possible until the output noise reaches a predetermined level.

【００９１】一方、寄生インダクタンスの大きいパッケ
ージの場合は、出力ノイズが伝わりやすい。よって、出
力信号の立上がりまたは立下がりの速度を遅くする必要
がある。On the other hand, in the case of a package having a large parasitic inductance, output noise is easily transmitted. Therefore, it is necessary to reduce the rising or falling speed of the output signal.

【００９２】図７の出力回路調整回路７１０内のＮＡＮ
Ｄ回路ＮＡＮＤ１の一方の入力ノードに、制御信号出力
回路２０５からＬレベルの制御信号Ｂが入力され、ＮＯ
Ｒ回路ＮＯＲ１の一方の入力ノードに、インバータＮＯ
Ｔ５１により反転されたＨレベルの制御信号が入力さ
れ、ここでセンスアンプ１３１，１３２からＨレベルま
たはＬレベルの出力信号ＲＤが入力されても、出力回路
調整回路７０１内のＰＭＯＳトランジスタＰ５２とＮＭ
ＯＳトランジスタＮ５８とはともにオフしたままであ
り、出力回路７００内のＰＭＯＳトランジスタＰ３また
はＮＭＯＳトランジスタＮ６のみにより出力信号が立上
げ（または立下げ）られる。NAN in output circuit adjusting circuit 710 in FIG.
L-level control signal B is input from control signal output circuit 205 to one input node of D circuit NAND1, and NO
An inverter NO is connected to one input node of the R circuit NOR1.
Even if the H-level control signal inverted by T51 is input and the H-level or L-level output signal RD is input from the sense amplifiers 131 and 132, the PMOS transistors P52 and NM in the output circuit adjustment circuit 701 are connected.
Both the OS transistor N58 and the OS transistor N58 remain off, and the output signal rises (or falls) only by the PMOS transistor P3 or the NMOS transistor N6 in the output circuit 700.

【００９３】したがって、出力ノードＮＯＤＥ５に接続
された入出力パッドＤＱから出力される出力信号の立上
がり速度は遅くなり、出力ノイズは小さくなる。Therefore, the rising speed of the output signal output from input / output pad DQ connected to output node NODE5 is reduced, and the output noise is reduced.

【００９４】以上のように、本発明の実施の形態２の半
導体記憶装置は、パッケージタイプに対応して、寄生イ
ンダクタンスの小さいパッケージほど、立上がり速度ま
たは立下がり速度を速くすることが可能となる。As described above, in the semiconductor memory device according to the second embodiment of the present invention, the rising speed or the falling speed of a package having a smaller parasitic inductance can be increased in accordance with the package type.

【００９５】（３）実施の形態３本発明の実施の形態３の半導体記憶装置であるＳＲＡＭ
は、図１のＳＲＡＭ１００において、出力回路１７１，
１７２とを以下の図８に示す出力回路７００と出力回路
調整回路８１０とに置換えたものである。(3) Third Embodiment SRAM as a semiconductor memory device according to a third embodiment of the present invention
Are output circuits 171 and 171 in the SRAM 100 of FIG.
172 is replaced by an output circuit 700 and an output circuit adjustment circuit 810 shown in FIG.

【００９６】図８は、本発明の実施の形態３のＳＲＡＭ
内の出力回路７００と出力回路調整回路８１０とを示す
回路図である。FIG. 8 shows an SRAM according to the third embodiment of the present invention.
10 is a circuit diagram showing an output circuit 700 and an output circuit adjustment circuit 810 in FIG.

【００９７】図８を参照して、出力回路７００は、ＰＭ
ＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ６
と、インバータＮＯＴ１，ＮＯＴ２とを備える。Referring to FIG. 8, output circuit 700 includes a PM
OS transistor P3 and NMOS transistor N6
And inverters NOT1 and NOT2.

【００９８】出力回路調整回路８１０は、ＮＭＯＳトラ
ンジスタＮ５９，Ｎ６０と、ＰＭＯＳトランジスタＰ５
３，Ｐ５４と、インバータＮＯＴ５２とを備える。The output circuit adjusting circuit 810 includes NMOS transistors N59 and N60 and a PMOS transistor P5.
3, P54 and an inverter NOT52.

【００９９】出力回路７００において、ＰＭＯＳトラン
ジスタＰ３の一方のソース／ドレイン電極はＶｃｃ電源
に接続され、他方のソース／ドレイン電極は出力ノード
ＮＯＤＥ５に接続され、ゲート電極はインバータＮＯＴ
１の出力ノードに接続されている。ＮＭＯＳトランジス
タＮ６の一方のソース／ドレイン電極は接地され、他方
のソース／ドレイン電極は出力ノードＮＯＤＥ５に接続
され、ゲート電極はインバータＮＯＴ２の出力ノードに
接続されている。インバータＮＯＴ１，ＮＯＴ２の各々
の入力ノードには、センスアンプ１３１，１３２から出
力された出力信号ＲＤが入力される。In output circuit 700, one source / drain electrode of PMOS transistor P3 is connected to the Vcc power supply, the other source / drain electrode is connected to output node NODE5, and the gate electrode is inverter NOT.
1 output node. One source / drain electrode of the NMOS transistor N6 is grounded, the other source / drain electrode is connected to the output node NODE5, and the gate electrode is connected to the output node of the inverter NOT2. Output signals RD output from sense amplifiers 131 and 132 are input to input nodes of inverters NOT1 and NOT2, respectively.

【０１００】出力回路調整回路８１０において、ＮＭＯ
ＳトランジスタＮ５９の一方のソース／ドレイン電極は
出力回路７００内のＰＭＯＳトランジスタＰ３のゲート
電極に接続され、他方のソース／ドレイン電極はＮＭＯ
ＳトランジスタＮ６０の一方のソース／ドレイン電極に
接続され、ゲート電極にはセンスアンプ１３１，１３２
から出力された出力信号ＲＤが与えられている。ＮＭＯ
ＳトランジスタＮ６０の他方のソース／ドレイン電極は
接地され、ゲート電極には、図２の制御信号出力回路か
ら出力された制御信号Ｃが与えられている。ＰＭＯＳト
ランジスタＰ５３の一方のソース／ドレイン電極はＶｃ
ｃ電源に接続され、他方のソース／ドレイン電極はＰＭ
ＯＳトランジスタＰ５４の一方のソース／ドレイン電極
に接続され、ゲート電極には上記制御信号Ｃがインバー
タＮＯＴ５２を介して与えられている。ＰＭＯＳトラン
ジスタＰ５４の他方のソース／ドレイン電極は出力回路
７００内のＮＭＯＳトランジスタＮ６のゲート電極に接
続され、ゲート電極にはセンスアンプ１３１，１３２か
ら出力された出力信号ＲＤが与えられている。In output circuit adjusting circuit 810, NMO
One source / drain electrode of S transistor N59 is connected to the gate electrode of PMOS transistor P3 in output circuit 700, and the other source / drain electrode is NMO.
The S transistor N60 is connected to one of the source / drain electrodes and the gate electrode is connected to the sense amplifiers 131 and 132.
Is provided. NMO
The other source / drain electrode of the S transistor N60 is grounded, and a control signal C output from the control signal output circuit of FIG. 2 is applied to a gate electrode. One source / drain electrode of the PMOS transistor P53 is Vc
c source and the other source / drain electrode is PM
The OS transistor P54 is connected to one of the source / drain electrodes, and the gate electrode is supplied with the control signal C via the inverter NOT52. The other source / drain electrode of the PMOS transistor P54 is connected to the gate electrode of the NMOS transistor N6 in the output circuit 700, and the gate electrode is supplied with the output signal RD output from the sense amplifiers 131 and 132.

【０１０１】寄生インダクタンスが大きいパッケージ
は、出力ノイズが伝わりやすい。よって、寄生インダク
タンスが大きいパッケージの場合は、ＮＭＯＳトランジ
スタＮ６０のゲート電極にＬレベルの制御信号Ｃが与え
られ、ＰＭＯＳトランジスタＰ５３のゲート電極にイン
バータＮＯＴ５２で反転されたＨレベルの制御信号Ｃの
反転信号が与えられＰＭＯＳトランジスタＰ５３はオフ
する。In a package having a large parasitic inductance, output noise is easily transmitted. Therefore, in the case of a package having a large parasitic inductance, an L-level control signal C is applied to the gate electrode of the NMOS transistor N60, and an inverted signal of the H-level control signal C inverted by the inverter NOT52 is applied to the gate electrode of the PMOS transistor P53. Is applied, and the PMOS transistor P53 is turned off.

【０１０２】このとき、出力信号ＲＤのレベルにかかわ
らずＮＭＯＳトランジスタＮ６０およびＰＭＯＳトラン
ジスタＰ５３がオフしたままである。At this time, the NMOS transistor N60 and the PMOS transistor P53 remain off regardless of the level of the output signal RD.

【０１０３】したがって、出力信号ＲＤがＨレベルであ
る場合は、インバータＮＯＴ１を介してＬレベルとなっ
た信号がＰＭＯＳトランジスタＰ３のゲート電極に与え
られるのみであり、これによってノードＮＯＤＥ５から
出力される出力信号は立上がり速度が遅くなる。Therefore, when output signal RD is at the H level, only the signal at L level via inverter NOT1 is applied to the gate electrode of PMOS transistor P3, whereby the output from node NODE5 is output. The signal rises slowly.

【０１０４】一方、Ｌレベルの出力信号ＲＤが入力され
た場合は、インバータＮＯＴ２で反転されＨレベルとな
った信号がＮＭＯＳトランジスタＮ６のゲート電極に与
えられるのみであり、ノードＮＯＤＥ５から出力される
出力信号の立上がり速度は遅くなる。On the other hand, when the output signal RD at the L level is input, only the signal inverted to the H level by the inverter NOT2 and applied to the gate electrode of the NMOS transistor N6 is output, and the output from the node NODE5 is output. The rising speed of the signal is reduced.

【０１０５】したがって、出力ノードＮＯＤＥ５から出
力される出力信号の立上がりまたは立下がり速度が遅い
ため、寄生インダクタンスが大きいパッケージであって
も出力ノイズが伝わりにくくなる。Therefore, the rising or falling speed of the output signal output from output node NODE5 is slow, so that even in a package having a large parasitic inductance, output noise is hardly transmitted.

【０１０６】寄生インダクタンスが小さいとき出力ノイ
ズは小さい。よって、ＮＭＯＳトランジスタＮ６０のゲ
ート電極にＨレベルの制御信号Ｃが入力され、ＰＭＯＳ
トランジスタＰ５３のゲート電極にインバータＮＯＴ５
２で反転されたＬレベルの信号がＰＭＯＳトランジスタ
Ｐ５３のゲート電極に与えられる。すると、ＮＭＯＳト
ランジスタＮ６０およびＰＭＯＳトランジスタＰ５３が
ともにオンする。When the parasitic inductance is small, the output noise is small. Therefore, the control signal C of H level is inputted to the gate electrode of the NMOS transistor N60,
The inverter NOT5 is connected to the gate electrode of the transistor P53.
The L-level signal inverted at 2 is applied to the gate electrode of the PMOS transistor P53. Then, both the NMOS transistor N60 and the PMOS transistor P53 are turned on.

【０１０７】このとき、センスアンプ１３１，１３２か
ら出力された出力信号ＲＤがＬレベルであれば、ＰＭＯ
ＳトランジスタＰ５４がオンし、ＰＭＯＳトランジスタ
Ｐ５３，Ｐ５４を介して、Ｖｃｃ電源から電源電圧Ｖｃ
ｃが出力回路７００内のＮＭＯＳトランジスタＮ６のゲ
ート電極に与えられ、出力ノードＮＯＤＥ５における出
力信号の電位を急速に立下げる。At this time, if output signal RD output from sense amplifiers 131 and 132 is at L level, PMO
The S transistor P54 is turned on, and the power supply voltage Vc is supplied from the Vcc power supply via the PMOS transistors P53 and P54.
c is applied to the gate electrode of NMOS transistor N6 in output circuit 700, and the potential of the output signal at output node NODE5 rapidly falls.

【０１０８】また、上記出力信号ＲＤがＨレベルの場合
は、ＮＭＯＳトランジスタＮ５９がオンし、ＮＭＯＳト
ランジスタＮ５９，Ｎ６０を介して接地電圧ＧＮＤが出
力回路７００内のＰＭＯＳトランジスタＰ３のゲート電
極に与えられ、ＰＭＯＳトランジスタＰ３がオンする。When the output signal RD is at the H level, the NMOS transistor N59 is turned on, and the ground voltage GND is applied to the gate electrode of the PMOS transistor P3 in the output circuit 700 via the NMOS transistors N59 and N60. The PMOS transistor P3 turns on.

【０１０９】よって、Ｖｃｃ電源から電源電圧Ｖｃｃが
出力ノードＮＯＤＥ５に与えられ、ＮＯＤＥ５から出力
される出力信号が急速に立上げられる。Therefore, power supply voltage Vcc is applied from Vcc power supply to output node NODE5, and the output signal output from NODE5 is rapidly raised.

【０１１０】したがって、出力回路によるデータ出力の
高速化が可能となる。以上のように、本発明の実施の形
態３の半導体記憶装置は、パッケージタイプに対応して
それぞれの出力信号の出力ノイズを抑え、かつ、データ
出力の速度を最適な速度とすることが可能となる。Therefore, the speed of data output by the output circuit can be increased. As described above, the semiconductor memory device according to the third embodiment of the present invention can suppress the output noise of each output signal corresponding to the package type and can set the data output speed to the optimum speed. Become.

【０１１１】（４）実施の形態４本発明の実施の形態４の半導体記憶装置であるＳＲＡＭ
は、図１のＳＲＡＭ１００において、入力回路１１１〜
１１４とを以下の図９に示す入力回路９００と入力回路
調整回路９１０とに置換えたものである。(4) Fourth Embodiment An SRAM that is a semiconductor memory device according to a fourth embodiment of the present invention
Are input circuits 111 to 111 in the SRAM 100 of FIG.
114 is replaced with an input circuit 900 and an input circuit adjustment circuit 910 shown in FIG.

【０１１２】図９は、本発明の実施の形態４の半導体記
憶装置であるＳＲＡＭ内の入力回路９００と入力回路調
整回路９１０と入力保護回路９２０とを示す回路図であ
る。図９を参照して、入力回路調整回路９１０は、入力
回路９００と入力保護回路９２０との間に接続されてい
る。入力保護回路９２０は、入力パッドまたは入出力パ
ッドＰＡＤ３に接続されている。FIG. 9 is a circuit diagram showing an input circuit 900, an input circuit adjustment circuit 910, and an input protection circuit 920 in an SRAM which is a semiconductor memory device according to the fourth embodiment of the present invention. Referring to FIG. 9, input circuit adjustment circuit 910 is connected between input circuit 900 and input protection circuit 920. The input protection circuit 920 is connected to the input pad or the input / output pad PAD3.

【０１１３】入力回路調整回路９１０は、ＮＭＯＳトラ
ンジスタＮ６１とキャパシタＣ１とを備える。The input circuit adjusting circuit 910 includes an NMOS transistor N61 and a capacitor C1.

【０１１４】ＮＭＯＳトランジスタＮ６１の一方電極は
入力回路９００と入力保護回路９２０とに接続され、他
方のソース／ドレイン電極はキャパシタＣ１の一方電極
に接続され、ゲート電極には図２の制御信号出力回路か
ら出力された制御信号Ｄが与えられている。キャパシタ
Ｃ１の他方電極は接地されている。The NMOS transistor N61 has one electrode connected to the input circuit 900 and the input protection circuit 920, the other source / drain electrode connected to one electrode of the capacitor C1, and the gate electrode connected to the control signal output circuit of FIG. Is provided. The other electrode of the capacitor C1 is grounded.

【０１１５】入力パッドまたは入出力パッドＰＡＤ３に
はリードフレーム（図示せず）が接続されている。A lead frame (not shown) is connected to the input pad or the input / output pad PAD3.

【０１１６】入力パッドおよび入出力パッド１０１，１
０２は入力パッドまたは入出力パッドＰＡＤ３を含む。Input pad and input / output pad 101,1
02 includes an input pad or an input / output pad PAD3.

【０１１７】パッケージタイプにより、入力パッドまた
は入出力パッドＰＡＤ３に接続されたリードフレームが
異なるため、その寄生容量が異なる。それによって、入
力容量も異なってくる。Since the lead frame connected to the input pad or the input / output pad PAD3 differs depending on the package type, the parasitic capacitance differs. As a result, the input capacitance also differs.

【０１１８】しかし、同期式で動作する半導体記憶装置
の場合、各リードフレームに接続されたピンの入力容量
のばらつきを小さくする必要がある。However, in the case of a semiconductor memory device operating in a synchronous manner, it is necessary to reduce the variation in input capacitance of pins connected to each lead frame.

【０１１９】入力回路９００と入力保護回路９２０との
間にある入力回路調整回路９１０に、図２の制御信号出
力回路２０５から出力されたＨレベルの制御信号Ｄが入
力されると、Ｎ６１がオンしてキャパシタＣ１がノード
ＮＯＤＥ６に接続され、このキャパシタＣ１の寄生容量
が入力回路９００に入力容量として付加され、入力容量
が大きくなる。When the H-level control signal D output from the control signal output circuit 205 in FIG. 2 is input to the input circuit adjustment circuit 910 between the input circuit 900 and the input protection circuit 920, N61 turns on. Then, the capacitor C1 is connected to the node NODE6, and the parasitic capacitance of the capacitor C1 is added to the input circuit 900 as an input capacitance, and the input capacitance increases.

【０１２０】一方、入力回路調整回路９１０に制御信号
出力回路２０５からＬレベルの制御信号Ｄが入力される
と、ＮＭＯＳトランジスタＮ６１はオフして、キャパシ
タＣ１はノードＮＯＤＥ６から切離され、入力回路９０
０の入力容量は上記制御信号ＤがＨレベルのときよりも
小さくなる。On the other hand, when L-level control signal D is input from control signal output circuit 205 to input circuit adjustment circuit 910, NMOS transistor N61 is turned off, capacitor C1 is disconnected from node NODE6, and input circuit 90 is turned off.
The input capacitance of 0 is smaller than when the control signal D is at the H level.

【０１２１】したがって、パッケージタイプに対応して
入力容量を調整することができ、入力容量がばらつかな
い。Therefore, the input capacitance can be adjusted according to the package type, and the input capacitance does not vary.

【０１２２】以上のように、本発明の実施の形態３の半
導体記憶装置は、パッケージタイプに対応して入力容量
のばらつきを抑えることが可能となる。As described above, in the semiconductor memory device according to the third embodiment of the present invention, it is possible to suppress the variation in the input capacitance according to the package type.

【０１２３】（５）実施の形態５本発明の実施の形態５の半導体記憶装置であるＳＲＡＭ
は、図１のＳＲＡＭ１００において、入力回路１１１〜
１１４とを以下の図１０に示す入力回路９００と入力回
路調整回路１０１０とに置換えたものである。(5) Fifth Embodiment An SRAM as a Semiconductor Memory Device of a Fifth Embodiment of the Present Invention
Are input circuits 111 to 111 in the SRAM 100 of FIG.
114 is replaced with an input circuit 900 and an input circuit adjustment circuit 1010 shown in FIG.

【０１２４】図１０は、本発明の実施の形態５の半導体
記憶装置であるＳＲＡＭ内の入力回路９００と入力回路
調整回路１０１０と入力保護回路９２０とを示す回路図
である。FIG. 10 is a circuit diagram showing an input circuit 900, an input circuit adjustment circuit 1010, and an input protection circuit 920 in an SRAM which is a semiconductor memory device according to the fifth embodiment of the present invention.

【０１２５】入力回路調整回路１０１０は、図９の入力
回路調整回路９１０に、さらにＮＭＯＳトランジスタＮ
６３とインバータＮＯＴ５３とを備えたものである。The input circuit adjusting circuit 1010 is different from the input circuit adjusting circuit 910 shown in FIG.
63 and an inverter NOT53.

【０１２６】入力回路調整回路１０１０において、イン
バータＮＯＴ５３の入力ノードには図２の制御信号出力
回路２０５から出力された制御信号Ｅが入力され、出力
ノードはＮＭＯＳトランジスタＮ６３のゲート電極に接
続されている。ＮＭＯＳトランジスタＮ６３の一方のソ
ース／ドレイン電極はキャパシタＣ１の一方電極に接続
され、他方のソース／ドレイン電極は接地されている。
ＮＭＯＳトランジスタＮ６１のゲート電極には制御信号
Ｅが与えられている。In input circuit adjusting circuit 1010, control signal E output from control signal output circuit 205 in FIG. 2 is input to the input node of inverter NOT53, and the output node is connected to the gate electrode of NMOS transistor N63. . One source / drain electrode of the NMOS transistor N63 is connected to one electrode of the capacitor C1, and the other source / drain electrode is grounded.
The control signal E is given to the gate electrode of the NMOS transistor N61.

【０１２７】他の回路構成およびそれらの接続関係は図
９の場合と同様であるので説明を省略する。The other circuit configurations and their connections are the same as in FIG. 9 and will not be described.

【０１２８】実施の形態４の図９の入力回路調整回路９
１０では、入力容量を小さくするため入力回路調整回路
９１０にＬレベルの制御信号Ｄを入力するとＮＭＯＳト
ランジスタＮ６１がオフし、キャパシタＣ１の上記一方
電極はフローティング状態となる。Input circuit adjusting circuit 9 in FIG. 9 of the fourth embodiment
In 10, when the L-level control signal D is input to the input circuit adjustment circuit 910 to reduce the input capacitance, the NMOS transistor N61 is turned off, and the one electrode of the capacitor C1 enters a floating state.

【０１２９】しかし、図１０の入力回路調整回路１０１
０では、Ｌレベルの制御信号Ｅが入力されるとＮＭＯＳ
トランジスタＮ６３がオンし、ＮＭＯＳトランジスタＮ
６１がオフしてもキャパシタＣ１の上記一方電極は接地
電位ＧＮＤとなり、フローティング状態とはならない。However, the input circuit adjusting circuit 101 shown in FIG.
0, when the L-level control signal E is input, the NMOS
The transistor N63 turns on and the NMOS transistor N
Even if 61 is turned off, the one electrode of the capacitor C1 is at the ground potential GND and does not enter a floating state.

【０１３０】したがって、誤動作を防止することが可能
となる。以上のように、本発明の実施の形態６の半導体
記憶装置は、実施の形態５の半導体記憶装置の効果に加
えて、誤動作を防止することが可能となる。Therefore, malfunction can be prevented. As described above, the semiconductor memory device according to the sixth embodiment of the present invention can prevent a malfunction in addition to the effect of the semiconductor memory device according to the fifth embodiment.

【０１３１】（６）実施の形態６本発明の実施の形態６の半導体記憶装置であるＳＲＡＭ
は、図１のＳＲＡＭ１００において、入力回路１１１〜
１１４とを以下の図１１に示す入力回路９００と入力回
路調整回路１１１０とに置換えたものである。(6) Sixth Embodiment An SRAM as a semiconductor memory device according to a sixth embodiment of the present invention
Are input circuits 111 to 111 in the SRAM 100 of FIG.
114 is replaced with an input circuit 900 and an input circuit adjustment circuit 1110 shown in FIG.

【０１３２】図１１は、本発明の実施の形態６の半導体
記憶装置であるＳＲＡＭ内の入力回路９００と入力回路
調整回路１１１０とを示す回路図である。FIG. 11 is a circuit diagram showing an input circuit 900 and an input circuit adjustment circuit 1110 in an SRAM which is a semiconductor memory device according to the sixth embodiment of the present invention.

【０１３３】図９を参照して、入力回路９００は、ＰＭ
ＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ７とイ
ンバータＮＯＴ３とを備える。Referring to FIG. 9, input circuit 900 includes a PM
An OS transistor P4, an NMOS transistor N7, and an inverter NOT3 are provided.

【０１３４】入力回路調整回路１１１０は、ＮＭＯＳト
ランジスタＮ６４，Ｎ６５とを備える。The input circuit adjustment circuit 1110 includes NMOS transistors N64 and N65.

【０１３５】入力回路９００において、ＰＭＯＳトラン
ジスタＰ４の一方のソース／ドレイン電極はＶｃｃ電源
に接続され、他方のソース／ドレイン電極はノードＮＯ
ＤＥ８に接続され、ゲート電極には入力保護回路を介し
て入力パッドまたは入力パッドから入力された入力信号
が与えられている。ＮＭＯＳトランジスタＮ７の一方の
ソース／ドレイン電極はノードＮＯＤＥ８に接続され、
他方のソース／ドレイン電極は接地され、ゲート電極に
は上記入力信号が与えられている。In input circuit 900, one source / drain electrode of PMOS transistor P4 is connected to the Vcc power supply, and the other source / drain electrode is connected to node NO.
The gate electrode is connected to an input pad or an input signal input from an input pad via an input protection circuit. One source / drain electrode of the NMOS transistor N7 is connected to the node NODE8,
The other source / drain electrode is grounded, and the gate electrode is supplied with the input signal.

【０１３６】入力回路調整回路１１１０において、ＮＭ
ＯＳトランジスタＮ６４の一方のソース／ドレイン電極
はノードＮＯＤＥ８に接続され、他方のソース／ドレイ
ン電極はＮＭＯＳトランジスタＮ６５の一方のソース／
ドレイン電極に接続され、ゲート電極には上記入力信号
が与えられている。ＮＭＯＳトランジスタＮ６５の他方
のソース／ドレイン電極は接地され、ゲート電極には図
２の制御信号出力回路２０５から出力された制御信号Ｆ
が与えられている。インバータＮＯＴ３の入力ノードは
ノードＮＯＤＥ８に接続され、出力ノードはノードＮＯ
ＤＥ７に接続されている。In input circuit adjusting circuit 1110, NM
One source / drain electrode of OS transistor N64 is connected to node NODE8, and the other source / drain electrode is one source / drain electrode of NMOS transistor N65.
The input signal is supplied to the drain electrode and the gate electrode. The other source / drain electrode of the NMOS transistor N65 is grounded, and the control signal F output from the control signal output circuit 205 of FIG.
Is given. The input node of inverter NOT3 is connected to node NODE8, and the output node is node NODE8.
Connected to DE7.

【０１３７】入力保護回路１１１〜１１４からの入力信
号ＩＮ１が中間電位となったとき、制御信号出力回路２
０５から入力回路調整回路１１１０内のＮＭＯＳトラン
ジスタＮ６５のゲート電極にＨレベルの制御信号Ｆが入
力されていた場合に、ＮＭＯＳトランジスタＮ６５がオ
ンして、ノードＮＯＤＥ８に出力される信号はＬレベル
につり下げられやすくなり、入力回路において入力信号
のしきい値が低くなる。すなわち、Ｈレベルの入力信号
を感知しやすくなる。When the input signal IN1 from the input protection circuits 111 to 114 has an intermediate potential, the control signal output circuit 2
When the H-level control signal F is input to the gate electrode of the NMOS transistor N65 in the input circuit adjustment circuit 1110 from 05, the NMOS transistor N65 turns on, and the signal output to the node NODE8 shifts to the L level. The threshold value of the input signal in the input circuit is lowered. That is, it becomes easy to detect the input signal of the H level.

【０１３８】以上のように、本発明の実施の形態６の半
導体記憶装置は、パッケージタイプに対応してノイズ対
策として入力回路における入力信号のしきい値を適当な
値に調整することが可能となる。As described above, in the semiconductor memory device according to the sixth embodiment of the present invention, it is possible to adjust the threshold value of the input signal in the input circuit to an appropriate value as a countermeasure against noise corresponding to the package type. Become.

【０１３９】（７）実施の形態７本発明の実施の形態７の半導体記憶装置であるＳＲＡＭ
は、図１のＳＲＡＭ１００において、入力回路１１１〜
１１４と行または列デコーダに接続されたレジスタ回路
（図示せず）との間に以下の図１２に示す遅延回路１２
００と遅延回路調整回路１２１０とを設けたものであ
る。(7) Seventh Embodiment SRAM as a Semiconductor Memory Device of Seventh Embodiment of the Present Invention
Are input circuits 111 to 111 in the SRAM 100 of FIG.
A delay circuit 12 shown in FIG. 12 below is connected between the circuit 114 and a register circuit (not shown) connected to the row or column decoder.
00 and a delay circuit adjustment circuit 1210.

【０１４０】図１２は、本発明の実施の形態７の半導体
記憶装置であるＳＲＡＭ内の遅延回路１２００とレジス
タ回路１２２０と遅延回路調整回路１２１０とを示す回
路図である。FIG. 12 is a circuit diagram showing a delay circuit 1200, a register circuit 1220, and a delay circuit adjustment circuit 1210 in an SRAM which is a semiconductor memory device according to the seventh embodiment of the present invention.

【０１４１】図１２を参照して、遅延回路１２００は、
インバータＮＯＴ４〜７を備える。遅延回路調整回路１
２１０は、インバータＮＯＴ５４と、トランスファーゲ
ートＴＧ１，２とを備える。トランスファーゲートＴＧ
１は並列に接続されたＰＭＯＳトランジスタＰ５５とＮ
ＭＯＳトランジスタＮ６４とにより構成され、ＴＧ２は
並列に接続されたＰＭＯＳトランジスタＰ５６とＮＭＯ
ＳトランジスタＮ６７とにより構成されている。Referring to FIG. 12, delay circuit 1200 includes:
Inverters NOT4 to NOT7 are provided. Delay circuit adjustment circuit 1
210 includes an inverter NOT54 and transfer gates TG1 and TG2. Transfer gate TG
1 is a PMOS transistor P55 connected in parallel with N
TG2 includes a PMOS transistor P56 and an NMO connected in parallel.
It comprises an S transistor N67.

【０１４２】遅延回路調整回路１２１０においては、イ
ンバータＮＯＴ５４の入力ノードとＴＧ１内のＰ５５の
ゲート電極とＴＧ２内のＮ６７のゲート電極とには、制
御信号出力回路２０５から出力された制御信号Ｇが入力
されている。インバータＮＯＴ５４の出力ノードとトラ
ンスファーゲートＴＧ１内のＮ６６のゲート電極とトラ
ンスファーゲートＴＧ２内のＰ５６のゲート電極とは接
続されている。In delay circuit adjusting circuit 1210, control signal G output from control signal output circuit 205 is input to the input node of inverter NOT54, the gate electrode of P55 in TG1, and the gate electrode of N67 in TG2. Have been. The output node of the inverter NOT54 is connected to the gate electrode of N66 in the transfer gate TG1 and the gate electrode of P56 in the transfer gate TG2.

【０１４３】インバータＮＯＴ７の出力ノードはレジス
タ回路１０２０に接続されている。遅延回路１２００に
おいて、インバータＮＯＴ４〜ＮＯＴ６は直列に接続さ
れ、インバータＮＯＴ４の入力ノードには図１の入力回
路１２１〜１２４から出力された出力信号が入力されて
いる。The output node of the inverter NOT7 is connected to the register circuit 1020. In the delay circuit 1200, the inverters NOT4 to NOT6 are connected in series, and the output signals output from the input circuits 121 to 124 of FIG. 1 are input to the input nodes of the inverter NOT4.

【０１４４】インバータＮＯＴ４の出力ノードはトラン
スファーゲートＴＧ１を介してインバータＮＯＴ７の入
力ノードと接続され、インバータＮＯＴ６はトランスフ
ァーゲートＴＧ２を介してインバータＮＯＴ７の入力ノ
ードと接続されている。The output node of inverter NOT4 is connected to the input node of inverter NOT7 via transfer gate TG1, and the inverter NOT6 is connected to the input node of inverter NOT7 via transfer gate TG2.

【０１４５】パッケージタイプによってリードフレーム
の寄生容量や寄生インダクタンスが異なるため入力容量
が異なり、入力信号の遅延時間がパッケージタイプごと
に異なってくる。Since the parasitic capacitance and the parasitic inductance of the lead frame are different depending on the package type, the input capacitance is different and the delay time of the input signal is different for each package type.

【０１４６】同期式回路では、所定のスペックに基づい
て、クロック信号ＣＬＫに入力信号のタイミングを合わ
せるために、パッケージタイプによる入力遅延のばらつ
きをなくす必要がある。In the synchronous circuit, in order to match the timing of the input signal with the clock signal CLK based on predetermined specifications, it is necessary to eliminate variations in input delay depending on the package type.

【０１４７】たとえば、入力容量が小さく入力遅延が小
さいパッケージの場合は、Ｈレベルの制御信号Ｇが入力
され、トランスファーゲートＴＧ１がオフし、トランス
ファーゲートＴＧ２がオンし、インバータＮＯＴ５〜Ｎ
ＯＴ７による長時間の遅延が行なわれる。For example, in the case of a package having a small input capacitance and a small input delay, control signal G at H level is input, transfer gate TG1 is turned off, transfer gate TG2 is turned on, and inverters NOT5-N
A long delay is provided by OT7.

【０１４８】入力容量が大きく入力遅延が大きいパッケ
ージの場合は、Ｌレベルの制御信号Ｇが入力され、トラ
ンスファーゲートＴＧ１がオンし、トランスファーゲー
トＴＧ２がオンし、インバータＮＯＴ５，ＮＯＴ６は使
用されずインバータＮＯＴ４，ＮＯＴ７のみによる極短
時間の遅延が行なわれる。In the case of a package having a large input capacitance and a large input delay, an L level control signal G is input, the transfer gate TG1 is turned on, the transfer gate TG2 is turned on, and the inverters NOT5 and NOT6 are not used and the inverter NOT4 is not used. , NOT7, a very short time delay is performed.

【０１４９】このようにして、パッケージタイプによる
入力遅延のばらつきを無くすことができる。In this way, it is possible to eliminate the variation in input delay depending on the package type.

【０１５０】以上のように、本発明の実施の形態６の半
導体記憶装置は、同期式回路において、所定のスペック
に基づいて、クロック信号ＣＬＫに入力信号のタイミン
グを合わせることが可能となる。As described above, in the semiconductor memory device according to the sixth embodiment of the present invention, the timing of the input signal can be adjusted to the clock signal CLK based on the predetermined specifications in the synchronous circuit.

【０１５１】[0151]

【発明の効果】本発明の請求項１の半導体記憶装置によ
れば、ボンディングパッドの状態に基づいてパッケージ
の種類が検出され、その検出結果に基づいて、内部回路
の特性が調整されるので、ボンディングの状態を変える
ことにより自動的に内部回路の特性を調整することが可
能となる。According to the semiconductor memory device of the first aspect of the present invention, the type of the package is detected based on the state of the bonding pad, and the characteristics of the internal circuit are adjusted based on the detection result. By changing the bonding state, the characteristics of the internal circuit can be automatically adjusted.

【０１５２】本発明の請求項２の半導体記憶装置によれ
ば、請求項１の半導体記憶装置の効果に加えて、熱抵抗
の小さいパッケージにおける動作の高速化が可能とな
る。According to the semiconductor memory device of the second aspect of the present invention, in addition to the effect of the semiconductor memory device of the first aspect, the operation of a package having a small thermal resistance can be speeded up.

【０１５３】本発明の請求項３の半導体記憶装置によれ
ば、請求項１の半導体記憶装置の効果に加えて、寄生イ
ンダクタンスの小さいパッケージにおけるデータ出力の
高速化が可能となる。According to the semiconductor memory device of the third aspect of the present invention, in addition to the effect of the semiconductor memory device of the first aspect, it is possible to speed up data output in a package having a small parasitic inductance.

【０１５４】本発明の請求項４の半導体記憶装置によれ
ば、請求項１の半導体記憶装置の効果に加えて、パッケ
ージの種類に関わらず、入力信号の取込のタイミングの
ばらつきをなくすことが可能となる。According to the semiconductor memory device of the fourth aspect of the present invention, in addition to the effect of the semiconductor memory device of the first aspect, it is possible to eliminate variations in the timing of input signal fetching regardless of the type of package. It becomes possible.

【０１５５】本発明の請求項５の半導体記憶装置によれ
ば、請求項１の半導体記憶装置の効果に加えて、寄生イ
ンダクタンスの大きいパッケージにおいて、入力回路か
ら出力される出力信号の出力ノイズを小さく抑えること
が可能となる。According to the semiconductor memory device of the fifth aspect of the present invention, in addition to the effect of the semiconductor memory device of the first aspect, in a package having a large parasitic inductance, output noise of an output signal output from an input circuit is reduced. It can be suppressed.

【０１５６】本発明の請求項６の半導体記憶装置によれ
ば、請求項１の半導体記憶装置の効果に加えて、同期式
回路において、パッケージの種類に関わらず、入力信号
をクロック信号に同期して取込むことが可能となる。According to the semiconductor memory device of the sixth aspect of the present invention, in addition to the effect of the semiconductor memory device of the first aspect, in the synchronous circuit, the input signal is synchronized with the clock signal regardless of the type of the package. Can be captured.

【０１５７】本発明の請求項７の半導体記憶装置によれ
ば、ボンディングパッドの状態の組合せに基づいてパッ
ケージの種類が検出され、その検出結果に基づいて、内
部回路の特性が調整されるので、ボンディングの状態の
組合せを変えることにより自動的に内部回路の特性を調
整することが可能となる。According to the semiconductor memory device of the present invention, the type of the package is detected based on the combination of the states of the bonding pads, and the characteristics of the internal circuit are adjusted based on the detection result. By changing the combination of the bonding states, the characteristics of the internal circuit can be automatically adjusted.

[Brief description of the drawings]

【図１】本発明の実施の形態１〜７の半導体記憶装置
であるＳＲＡＭの構成を示すレイアウト図である。FIG. 1 is a layout diagram illustrating a configuration of an SRAM which is a semiconductor storage device according to first to seventh embodiments of the present invention;

【図２】図１の第１および第２モード回路と制御信号
出力回路とボンディングパッドを示す回路図である。FIG. 2 is a circuit diagram showing first and second mode circuits, a control signal output circuit, and a bonding pad of FIG. 1;

【図３】パッケージタイプによるモード切換の例を示
すパターン図である。FIG. 3 is a pattern diagram showing an example of mode switching by a package type.

【図４】本発明の実施の形態１の半導体記憶装置であ
るＳＲＡＭ内のセンスアンプとセンスアンプ調整回路と
を示す回路図である。FIG. 4 is a circuit diagram showing a sense amplifier and a sense amplifier adjustment circuit in the SRAM which is the semiconductor memory device according to the first embodiment of the present invention;

【図５】リードフレームの状態を示す斜視図である。FIG. 5 is a perspective view showing a state of a lead frame.

【図６】リードフレームの状態を示す斜視図である。FIG. 6 is a perspective view showing a state of the lead frame.

【図７】本発明の実施の形態２の半導体記憶装置であ
るＳＲＡＭ内の出力回路と出力回路調整回路とを示す回
路図である。FIG. 7 is a circuit diagram showing an output circuit and an output circuit adjustment circuit in an SRAM which is a semiconductor memory device according to a second embodiment of the present invention;

【図８】本発明の実施の形態３の半導体記憶装置であ
るＳＲＡＭ内の出力回路と出力回路調整回路とを示す回
路図である。FIG. 8 is a circuit diagram showing an output circuit and an output circuit adjustment circuit in an SRAM which is a semiconductor memory device according to a third embodiment of the present invention;

【図９】本発明の実施の形態４の半導体記憶装置であ
るＳＲＡＭ内の入力回路と入力回路調整回路と入力保護
回路とを示す回路図である。FIG. 9 is a circuit diagram showing an input circuit, an input circuit adjustment circuit, and an input protection circuit in an SRAM which is a semiconductor storage device according to a fourth embodiment of the present invention;

【図１０】本発明の実施の形態５の半導体記憶装置で
あるＳＲＡＭ内の入力回路と入力回路調整回路と入力保
護回路とを示す回路図である。FIG. 10 is a circuit diagram showing an input circuit, an input circuit adjustment circuit, and an input protection circuit in an SRAM which is a semiconductor memory device according to a fifth embodiment of the present invention.

【図１１】本発明の実施の形態６の半導体記憶装置で
あるＳＲＡＭ内の入力回路と入力回路調整回路とを示す
回路図である。FIG. 11 is a circuit diagram showing an input circuit and an input circuit adjustment circuit in an SRAM which is a semiconductor memory device according to a sixth embodiment of the present invention.

【図１２】本発明の実施の形態７の半導体記憶装置で
あるＳＲＡＭ内の遅延回路と遅延回路調整回路とレジス
タとを示す回路図である。FIG. 12 is a circuit diagram showing a delay circuit, a delay circuit adjustment circuit, and a register in an SRAM which is a semiconductor storage device according to a seventh embodiment of the present invention;

【図１３】従来の２５６Ｋｂｉｔ（３２Ｋ×８ｂｉ
ｔ）ＳＲＡＭのチップの構成例を示すレイアウト図であ
る。FIG. 13 shows a conventional 256K bit (32K × 8bi)
t) A layout diagram showing a configuration example of an SRAM chip.

【図１４】図１３のセンスアンプの例を示す回路図で
ある。FIG. 14 is a circuit diagram illustrating an example of the sense amplifier in FIG. 13;

【図１５】図１３の出力回路の例を示す回路図であ
る。FIG. 15 is a circuit diagram showing an example of the output circuit of FIG.

【図１６】図１３の入力回路の例を示す回路図であ
る。FIG. 16 is a circuit diagram showing an example of the input circuit of FIG.

【図１７】従来の遅延回路とレジスタ回路とを示す回
路図である。FIG. 17 is a circuit diagram showing a conventional delay circuit and a register circuit.

【図１８】ＤＩＰの平面図である。FIG. 18 is a plan view of a DIP.

【図１９】ＳＯＰの平面図である。FIG. 19 is a plan view of the SOP.

【図２０】ＳＯＪの平面図である。FIG. 20 is a plan view of the SOJ.

【図２１】従来のリードフレームの寄生インダクタン
スを含む出力回路の等価回路を示す回路図である。FIG. 21 is a circuit diagram showing an equivalent circuit of an output circuit including a parasitic inductance of a conventional lead frame.

【図２２】図２１の出力回路の出力信号の波形図であ
る。FIG. 22 is a waveform diagram of an output signal of the output circuit of FIG. 21;

[Explanation of symbols]

１００ＳＲＡＭ、１８１第１モード回路、１８２
第２モード回路、２０５制御信号出力回路、４００
センスアンプ、４１０センスアンプ調整回路、７００
出力回路、７１０，８１０出力回路調整回路、９０
０入力回路、９１０，１０１０，１１１０入力回路
調整回路、１２００遅延回路、１２１０遅延回路調
整回路、ＰＡＤ１，ＰＡＤ２ボンディングパッド。100 SRAM, 181 First mode circuit, 182
2nd mode circuit, 205 control signal output circuit, 400
Sense amplifier, 410 Sense amplifier adjustment circuit, 700
Output circuit, 710, 810 Output circuit adjustment circuit, 90
0 input circuit, 910, 1010, 1110 input circuit adjustment circuit, 1200 delay circuit, 1210 delay circuit adjustment circuit, PAD1, PAD2 bonding pad.

Claims

[Claims]

1. A chip comprising: a chip; a package accommodating the chip; the chip comprising: an internal circuit; a bonding pad; a detecting means for detecting a type of the package based on a state of the bonding pad; A semiconductor memory device comprising: an internal circuit adjusting unit that adjusts characteristics of the internal circuit based on a detection result of the detecting unit.

2. The semiconductor memory device according to claim 1, wherein said internal circuit includes an amplifier circuit, and said internal circuit adjusting means increases a current in said amplifier circuit as a thermal resistance of said package is smaller.

3. The package includes a lead frame. The internal circuit includes an output circuit that outputs a signal to the outside via the lead frame. 2. The semiconductor memory device according to claim 1, wherein the smaller the value, the faster the rising speed or the falling speed of the signal output from the output circuit.

4. The package includes a lead frame, the internal circuit includes an input circuit to which a signal is externally input via the lead frame, and the internal circuit adjustment unit detects a detection result of the detection unit. 2. The semiconductor memory device according to claim 1, wherein a capacitance is added so that an input capacitance of said input circuit becomes a predetermined value based on the following equation.

5. The package includes a lead frame, the internal circuit includes an input circuit to which a signal is externally input via the lead frame, and the internal circuit adjusting unit includes a parasitic inductance of the lead frame. 2. The semiconductor memory device according to claim 1, wherein the rising or falling speed of the signal output from said input circuit is reduced as said value is larger.

6. The semiconductor memory device receives an input signal in synchronization with a clock signal input from the outside, the package includes a lead frame, and the internal circuit includes a delay circuit that delays the input signal. The internal circuit adjusting means adjusts a delay time of the delay circuit according to a parasitic inductance and a parasitic capacitance of the lead frame so that the input signal delayed by the delay circuit is synchronized with the clock signal. The semiconductor memory device according to claim 1, wherein

7. A chip comprising: a chip; and a package accommodating the chip, wherein the chip detects a type of the package based on a combination of an internal circuit, a plurality of bonding pads, and a state of the plurality of bonding pads. A semiconductor memory device, comprising: a detection unit that performs the operation; and an internal circuit adjustment unit that adjusts characteristics of the internal circuit based on a detection result of the detection unit.