JPH11500873A - ＳｉＧｅ層を具えた半導体電界効果デバイス - Google Patents

Abstract

(57)【要約】 ディープサブミクロン領域のチャネル寸法を有するＭＯＳトランジスタにおいて高い移動を及び適当なしきい値電圧を得るためには、高ドープ層（又は接地面）をチャネル領域内に、低ドープ真性表面領域の下側に、表面から数十ナノメートルの位置に埋め込むのが望ましい。しかし、特にｎチャネルトランジスタにおいては、例えばゲート酸化膜の形成中における高ドープ層から表面への硼素原子の拡散のために移動度の低下が起こり得る。この低下を阻止するために、硼素拡散を禁止するＳｉ_1-xＧｅ_x（例えばｘ＝０．３）の薄い層(11)を高ドープ層(10)と真性表面領域(7)との間に設ける。このＳｉＧｅ層及び真性表面領域はエピタキシャル成長により設けることができ、このためにＳｉＧｅ層の厚さは、十分な拡散禁止を保持しながらこれらのエピタキシャル層の格子定数が表面に平行な方向において基板(1)の格子定数と少なくともほぼ等しくなるよう小さくする。ＳｉＧｅ層はｎ型ドーパントに拡散減速効果ではなく拡散加速効果を与えるので、ＣＭＯＳデバイス内のｐチャネルトランジスタの接地面には、純粋シリコン中における拡散定数が低いＡｓ又はＳｂをドープする。

Description

【発明の詳細な説明】 ＳｉＧｅ層を具えた半導体電界効果デバイス 本発明は、表面に隣接するｐ型表面領域を有するシリコンの半導体本体を具え 、該半導体本体に、絶縁ゲートと、前記表面領域内に設けられ且つ表面に隣接す るチャネル領域で互いに分離されたｎ型ソース及びドレイン領域とを有するｎ型 チャネル電界効果トランジスタが設けられ、且つ前記表面領域内に、表面から小 距離の位置でチャネル領域の下側を延在し、前記表面領域より高いドーピング濃 度を有する埋込みｐ型ドープ領域が設けられた半導体デバイスに関するものであ る。このようなデバイスはＵＳ−Ａ５，１６６，７６５から既知である。 ディープサブミクロン領域のチャネル寸法（例えば０．１ミクロン）を有する ＭＯＳトランジスタにおいては、チャネル内の電荷キャリアの移動度（しばしば 記号μで示され、ｃｍ²／Ｖ．ｓで表される）は、特にトランジスタの導通電流 容量から見て、重要なパラメータである。移動度はチャネル内の電界の値に強く 依存し、少なくとも表面を横切る電界成分に依存する。一般に、移動度は電界強 度の増大につれて減少する。従って、高い移動度を得るためにチャネル内のドー ピング濃度は極めて低くする必要があり、例えば１０¹⁵原子／ｃｍ³（真性シリ コン）程度にする必要がある。しかし、このような低いドーピングレベルは不可 能である。その理由は、このドーピングレベルではソースへのパンチスルーが極 めて低いドレイン電圧で発生してしまうためである。更に、低チャネルドーピン グレベルと極めて小さいチャネル寸法（例えば、０．１μm×０．１μmのチャネ ル表面積）の組合せはしきい値電圧に大きな変動を導き、これはドーピングレベ ルの変動のために低い電源電圧において特に好ましくない。これらの問題は前記 ＵＳ−Ａ５，１６６，７６５に記載されているトランジスタでは原理的に解消さ れる。この既知のトランジスタでは、チャネル領域は真性表面領域を有し、この 領域は表面に隣接し、数十ナノメートルの厚さを有し、例えば１０¹⁸原子／ｃｍ³ 程度の高濃度の硼素原子を有する薄いｐ型層の上に位置し、この層に接触して いる。このように構成したトランジスタは電荷キャリアの高い移動度、高いパ ンチスルー電圧及び良好なしきい値電圧を有する。しかし、極めて小さい寸法の ためにこのようなトランジスタは高信頼度に再現可能に製造することが困難であ る。更に、Ａｓイオンをトランジスタのチャネル領域に別個に注入して、そこに 存在するＢ原子を補償し、チャネル領域内のシリコンを真性にする必要がある。 しかし、このようなチャネル領域内へのＡｓ注入は電荷キャリアの移動度に不利 であるとともに、例えばしきい値電圧Ｖ_Tに関するプロセス制御に不利である。 本発明の目的は、高信頼度に再現可能に製造しうる頭書に記載した種類の半導 体デバイスを提供することにある。本発明の目的は、更に、真性チャネル領域内 への別個のＡｓ注入を必要とせず、従ってチャネル内の移動度が不純物の悪影響 を受けないこのような半導体デバイスを提供することにある。 本発明は、頭書に記載した種類の半導体デバイスにおいて、前記表面領域内に 、チャネル領域の下側を延在し、表面に隣接する比較的低ドープのチャネル領域 と比較的高ドープの埋込みｐ型領域との間の拡散障壁を形成する埋込みＳｉ_1-x Ｇｅ_x層（以後ＳｉＧｅ層という）を更に設けたことを特徴とする。ここで、ｘ はＧｅのモル分率である。 本発明は、埋込みｐ型領域が浅いため、特にゲート酸化膜の成長中に結晶格子 に空位置が発生し硼素原子の拡散の促進を生ずることにより、硼素原子の表面へ の拡散がかなり強いという認識に基づくものである。本発明は、更に、この拡散 は、少なくとも表面に平行な方向の格子間隔がシリコン格子の格子定数に等しい 又は少なくともほぼ等しくなるような小さい厚さを有するＳｉＧｅ層により減速 させることができるという認識に基づくものである。このことは、チャネル領域 をＳｉＧｅ層上に真性シリコンのエピタキシャル成長により形成することを可能 にする。ゲート酸化膜は次の工程で形成することができ、この工程中における硼 素の拡散はＳｉＧｅ層により減速される。 以下においてＳｉＧｅ層について言及するいかなる場合においても、この層は 結晶の複数の格子点においてＳｉがＧｅと置換されているすべての層を含むもの と理解されたい。この層は、導電性で、拡散禁止性で、且つ単結晶性であり、そ の上に真性シリコン層をエピタキシャル成長することができるかぎり、Ｇｅに加 えて他の物質、例えばＣを含むことができる。ＳｉＧｅ層はシリコン層内へのＧ ｅの注入により形成することもできる。しかし、この方法は、特にＧｅ含有量が 大きく、例えばｘが約０．３のときに、結晶に多大な損傷を生ずる。ＳｉＧｅ層 の組成を広い範囲内で選択することができる利点を有する本発明半導体デバイス の好適実施例では、ＳｉＧｅ層及び表面に隣接するチャネル領域をエピタキシャ ル層で形成することを特徴とする。 厚いフィールド酸化物のような慣例の分離技術を半導体本体内の能動領域の横 方向境界部に使用することができる。ＳｉＧｅ層及び真性層の形成後の長時間の 熱処理は望ましくないので、フィールド酸化物は最初に設け、その後にＳｉＧｅ 層及び真性層を能動領域内に、例えば選択エピタキシにより堆積するのが好まし い。横方向境界部の形成に長時間の高温処理を必要とせず、横方向境界部をＳｉ Ｇｅ層の堆積後に形成することができる実施例では、トランジスタを、半導体本 体の表面から半導体本体内にソース及びドレイン領域の深さより大きい深さまで 延在し、充填材料が充填された又は充填されてない溝により半導体本体内に横方 向に限定することを特徴とする。 本発明はｎチャネル電界効果トランジスタのみを有する集積回路に有利に使用 することができる。重要なクラスの集積回路はｎチャネルトランジスタのみなら ずｐチャネルトランジスタも存在するコンプリメンタリ電界効果トランジスタ（ ＣＭＯＳ）を具えている。本発明の他の特徴による半導体デバイスにおいては、 半導体本体の表面に隣接するｎ型表面領域内に、絶縁ゲートと、該ｎ型表面領域 内に設けられ且つ表面に隣接するチャネル領域で互いに分離されたｐ型ソース及 びドレイン領域とを有するｐ型チャネル電界効果トランジスタが設けられ、且つ 該ｎ型表面領域内に、チャネル領域の下側を延在し、チャネル領域のドーピング 濃度及び埋込みＳｉ_1-xＧｅ_x層のドーピングより高いドーピング濃度でＡｓ又は Ｓｂがドープされた埋込みｎ型領域が設けられていることを特徴とする。 しかし、ＳｉＧｅはｎ型不純物に対し拡散障壁を構成しない。従って、Ｂの拡 散定数に匹敵する拡散定数を有するＰを使用すると、チャネル領域がｎ型埋込み 層により高濃度にドープされてしまう。ｎ型ドーパントとしてＡｓ又はできれば Ｓｂを使用すると、Ａｓ原子又はＳｂ原子の拡散がＳｉＧｅ層とその上に位置す る真性チャネル領域との境界で停止し、チャネル領域がその表面部において実際 上真性のままとなる製造条件を簡単に選択することが可能になる。 本発明のこれらの特徴及び他の特徴を以下に実施例につき更に詳細に説明する 。 図面において、 図１は本発明半導体デバイスの断面図であり、 図２〜図６はこの半導体デバイスのいくつかの製造段階における断面図であり 、 図７〜図１１は本発明半導体デバイスの第２実施例のいくつかの製造段階にお ける断面図であり、 図１２〜図１４は本発明半導体デバイスの第３実施例のいくつかの製造段階に おける断面図である。 図面は図式的に示され、正しいスケールで描かれておらず、特に垂直方向の寸 法を他の方向の寸法と比較して大きく拡大して示されている点に注意されたい。 図１に示す半導体デバイスは他の能動回路素子が設けられていない個別トラン ジスタとすることができる。本発明は極めて小さい寸法、特にサブミクロン領域 の寸法を有するトランジスタに特に重要であるため、図１に示すデバイスは通常 極めて多数の回路素子を有する集積回路の一部分を構成する。このデバイスは表 面２に隣接するＰ型表示面領域３を有する半導体本体１を具える。半導体本体１ はその厚さ全体に亘って表面領域３のドーピング濃度と均等なドーピングを有す るものとすることができる。他の例では、図１に示すように、ｐ型表面領域３を 高ドープｐ型基板４上にエピタキシャル成長された比較的低ドープの層により形 成する。この半導体本体には絶縁ゲートｎチャネル電界効果トランジスタ又はＭ ＯＳＴが設けられる。このトランジスタはソース及びドレイン領域を構成するｎ 型表面領域の形態の２つの主電極領域５及び６を具える。これらの領域５及び６ は、表面２に隣接するとともにディープサブミクロン領域の長さ、例えば０．１ ８μm の長さを有する中間チャネル領域７により互いに分離する。チャネル領域 の表面を、例えば４ｎｍの厚さのゲート絶縁層、例えば酸化膜８で覆い、チャネ ル領域をゲート電極９から分離する。チャネル領域７のドーピング濃度は他の領 域のドーピング濃度と比較して極めて低くする。従って、チャネル領域７は以後 真性シリコンの領域とみなす。表面領域３には、更に、表面２から小距離の位置 、即ち数十ナノメートルの距離の位置でチャネル領域の下方を延在する埋込みｐ 型領域１０を設ける。この埋込み領域のドーピングレベルは高くし、少なくとも チャネル領域７のドーピングレベルより数桁高くして、動作時に領域１０が等電 位面又は接地面とみなせるようにする。 本発明では、表面領域３に、Ｓｉ原子の一部分がＧｅ原子と置換された埋込み 層１１も設ける。この層は以後Ｓｉ_1-xＧｅ_x層（ｘはＧｅのモル分率を表す）又 は略してＳｉＧｅ層というが、結晶格子内にＧｅに加えて、例えばＣのような他 の置換基を含むこともできる点に留意されたい。高ドープ層１０から真性領域７ への硼素の拡散がＳｉＧｅ層１１により禁止される。その結果として、領域７へ の追加のＡｓ注入を行う必要がなくなるため、表面における電子移動度が高いま まとなる。ＳｉＧｅ層の厚さは約０．３のＧｅ含有率に対し約２０ｎｍに選択す ることができる。層１１がまだ満足な拡散障壁として作用するこの厚さ値は低い ため、ＳｉＧｅ層１１の格子間隔が表面２に平行な方向においてＳｉの格子間隔 に等しいか少なくともほぼ等しくなる。これは、真性領域７をエピタキシャル成 長により簡単に設けることができることを意味する。 ソース及びドレイン領域５及び６は表面２から高ドープ領域１０を越えて低ド ープ表面領域３内まで延在するため、これらの領域の寄生接合容量が低く維持さ れる。ゲート電極９とソース及びドレイン領域との間の制御されたオーバラップ を得るために、領域５及び６にこれらの領域より小さい厚さの延長部１２、１３ を設ける。 この実施例では半導体本体内の能動領域の横方向境界を、ソース及びドレイン 領域より大きい深さまで半導体本体内に延在し、酸化物、その他の適当な材料又 はこれらの材料の組合せが充填された溝１４で限定する。溝１４は、層構造１０ 、１１、７を形成した後に、この層構造を妨害する恐れのある高温度の工程を用 いることなく形成することができる。 図２〜図４は図１のトランジスタの製造の数工程を示す。製造は、例えば１０¹⁷ 原子／ｃｍ³のドーピング濃度及び１〜３μm の厚さを有する低ドープｐ型エ ピタキシャル層の形態の表面領域３が高ドープｐ型基板の（１００）面上に設け られた状態から出発する。次に、ｘが約０．３で、厚さが約２０ｎｍのＳｉ_1-x Ｇｅ．層１１をエピタキシャル成長により設ける。この層１１は真性であり、即 ちｐ型又はｎ型ドーパントができるだけ低く維持されている。次に、チャネル領 域を形成する真性Ｓｉ層７をＳｉＧｅ層１１上にエピタキシャル成長により設け る。この製造段階のデバイスを図２に示す。次の工程において、能動領域を限定 し、この目的のためにエッチングマスク１５を表面上に設け（図３）、その後に 溝１４を異方性エッチングにより形成する。溝１４の幅の特定の値は、例えば０ ．２５μm である。溝１４を既知の方法で酸化物で埋め、ほぼ平坦な表面を得る 。マスク１５の除去後に、埋込み層１０を例えば１０¹³原子／ｃｍ²のドーズ及 び２５ｋｅＶのエネルギーを有する硼素イオンの注入により形成し（図４）、こ れにより約１０¹⁸原子／ｃｍ³の最大ドーピングを有する薄い高ドープｐ型層を 得る。結晶格子の損傷はＲＴＡ（ラピッドサーマルアニール）処理、例えば９５ ０℃で２５秒間の加熱工程により除去することかできる。次にゲート酸化膜８を 、例えば８５０℃の温度で熱酸化処理により約４ｎｍの厚さに設ける。この段階 を図４に示す。 上述のＲＴＡ工程及び酸化工程中に、埋込み層１０内の硼素が表面の方向に拡 散する傾向がある。しかし、硼素拡散はＳｉＧｅ層により有効に減速されるため 、チャネル領域内のＢ濃度は低いままに維持され、少なくともＳｉＧｅ層がない 場合より相当低くなり、Ａｓ補償注入なしでもチャネル領域は真性であるものと みなせることが確かめられた。ＳｉＧｅ層自体は硼素の拡散により低ドープｐ型 層になる。次の工程において、多結晶又はアモルファスシリコン層を約０．２μ m の厚さに堆積し、これを通常の方法でパターン化してゲート電極９を得る（図 ５）。ゲート電極の長さは例えば０．１８μm である。次に、矢印１６で示す注 入を行ってＡｓドープ領域１７を形成し、これらの領域から加熱後にソース／ド レイン延長部１２及び１３を形成する。この注入は、例えば１０¹⁴原子／ｃｍ² の密度及び約１０ｋｅＶの注入エネルギーで行う。得られる領域の深さが極めて 小さく、従ってゲート９との重なりも極めて小さくなるため、実効チャネル長が ゲート電極の長さにほぼ一致する。ゲート電極９をこの注入と同時にドープして もよい。次に、スペーサ１８をゲート電極９の側壁に、通常の方法、例えば酸化 シリコン層又は窒化シリコン層の堆積及び異方性エッチバックにより形成する。 次に、スペーサ１８を注入マスクとして作用させてＡｓイオンを再び注入し、深 いソース及びドレイン領域５及び６を得る。この注入は、例えば７０ｋｅＶのエ ネルギー及び４×１０¹⁵／ｃｍ²のドーズで行う。ゲート電極９をこの工程と同 時に注入してもよい。次に加熱工程を実行して注入により生じた結晶損傷を除去 するとともに注入Ａｓイオンを活性化する。このためにもＲＴＡを使用してＡｓ の拡散をできるだけ制限するのが好ましい。 次の工程において、例えばシリサイド接点１９の形態の接点を設けることがで き、この目的のために、３０ｎｍの厚いＴｉ層を堆積し、その後にデバイスを窒 素含有雰囲気内で加熱する。このときＴｉがＳｉと接触する箇所に約５０ｎｍの 厚さを有するシリサイド層が生じ、他の箇所には窒化チタンが形成され、これは 容易に選択的に除去しうるため、図１に示すデバイスが得られる。 図１１は本発明ＣＭＯＳＴデバイスを示す断面図である。このデバイスは、ｎ チャネルトランジスタＴ₁の他に、これと相補型のトランジスタＴ₂、即ちｐチャ ネルトランジスタを具える。トランジスタＴ₁は前実施例のトランジスタの構造 に対応する構造を有し、従って参照を容易にするために同一の番号を付けてある 。このトランジスタは同様に真性チャネル領域７を具え、この領域が前実施例と 同様に高ドープｐ型接地面層１０からＳｉＧｅ層１１により分離されている。ｐ チャネル電界効果トランジスタＴ₂はｎ型ウエル２３を具え、その中にｐ型ソー ス及びドレイン領域２５及び２６が位置する。ソース及びドレイン領域間に、チ ャネル領域７と同様に極めて低いドーピング濃度を有し、従って同様に真性半導 体領域とみなせるチャネル領域２７が位置する。ゲート電極２９がチャネル領域 ２７の上方に設けられる。接地面領域は表面から極めて小距離の位置に設けられ 、ＳｉＧｅ層３１を経て真性領域２７に融合する薄い高ドープｎ型領域３０の形 を取る。一般に、ＳｉＧｅは、ｎ型不純物の拡散を、硼素の場合のように減速す る代わりに、加速する特性を有する。これが、ｎ型接地面層３０のドーパントと してＡｓを用いる理由である。ゲート酸化膜の形成のような種々の製造工程中に ｎ型不純物が加速された速度でＳｉＧｅ層３１内に拡散するため、この層３１は 比較的高ドープのｎ型層になる。しかし、ＡｓはＳｉ中では極めて低い拡散速度 を有するため、その拡散はＳｉＧｅ層３１と真性チャネル領域２７との間の境界 で実際上停止する。 図１１のデバイスの製造をその数工程を示す図７〜１０を参照して説明する。 製造は、ここでも高ドープｐ型シリコン基板４０上に、１０¹⁴〜１０¹⁵原子／ｃ ｍ³の濃度を有する低ドープｐ型エピタキシャル層４１が形成された状態から出 発する。低オーム基板４０は図７にのみ示し、図８〜１０には示されてない点に 注意されたい。ｎチャネルトランジスタ用のｐ型ウエル３及びｐチャネルトラン ジスタ用のｎ型ウエル４２を上述のようにして得られた半導体本体内に通常の方 法で形成する（図７）。ｐウエル３及びｎウエル４２の厚さは１〜３μm の値に することができる。平均ドープ濃度は、例えば１０¹⁷原子／ｃｍ³である。次に 、約２０ｎｍの厚さのＳｉＧｅ層１１及び約３０ｎｍの厚さの真性Ｓｉ層７を前 実施例につき述べたようにエピタキシャル成長により設ける（図８）。ＳｉＧｅ 層１１は前実施例と同一の組成を選択することができる。次に溝１４を領域３及 び４２間に設け、真性Ｓｉ層７及びＳｉＧｅ層１１を複数の別個の部分に分割す る（図９）。 図１０に示す次の段階では、高ドープｐ型層１０及び高ドープｎ型層３０を順 次のマスク注入工程によりＳｉＧｅ層１１の下方に設ける。例えば３０ｎｍの厚 さを有する層１０は、約２５ｋｅＶの注入エネルギー及び約１０¹³原子／ｃｍ² のドーズの硼素注入により形成する。ｎ型接地面層３０は約１５０ｋｅＶの注入 エネルギー及び約１０¹³原子／ｃｍ²のドーズのＡｓ注入により形成する。これ らの注入工程後に、ＲＴＡ処理を約９５０℃の温度で約２５秒間実行してＢ原子 及びＡｓ原子を活性化するとともに結晶の損傷を回復させる。ゲート酸化膜８を 次の酸化工程において前実施例につき述べたように形成する。この酸化工程にお いて、高ドープ層１０からの硼素原子の拡散がＳｉＧｅ層１１により減速される ため、チャネル領域７内のドープレベルは極めて低いままとなる。ｐチャネルＭ ＯＳＴの高ドープ層３０内のＡｓ原子はＳｉＧｅ層３１内に拡散し、比較的高ド ープのｎ型ＳｉＧｅ層３１がトランジスタＴ₂に形成される。しかし、Ｓｉ中の Ａｓの拡散速度は極めて低いため、Ａｓの拡散はＳｉＧｅ層３１とＳｉ層７との 間の境界で実際上止まる。その結果として、ｐチャネルトランジスタのチャネル 領域内のドープ濃度も極めて低いままとなり、ｎチャネルトランジスタＴ₁内の 接地面構成の利点がｐチャネルトランジスタＴ₂においても得られる。 ゲート酸化膜８を形成した後に、アンドープポリ層を堆積し、この層からＴ₁ のゲート電極９及びＴ₂のゲート電極２９を形成する。ｎチャネルトランジスタ Ｔ₁のｎ型ソース及びドレイン領域５及び６及びｐチャネルトランジスタＴ₂のｐ 型ソース及びドレイン領域２５及び２６を順次のマスキング及びドーピング工程 により形成する。ｎチャネルトランジスタＴ₁のソース及びドレイン領域を形成 するにはｎ型ドーパントのドーズ及び注入エネルギーとして前実施例と同一の値 を使用することができる。ｐチャネルトランジスタＴ₂のソース及びドレイン領 域２５、２６の延長部は約５×１０¹⁴イオン／ｃｍ²のドーズ及び約５ｋｅＶの エネルギーによるＢＦ₂の注入により形成することができる。ディープ領域は約 ２．５×１０¹⁵イオン／ｃｍ²のドーズ及び約２０ｋｅＶのエネルギーによるＢ Ｆ₂の注入により形成することができる。ゲート２９はこれらの注入の何れか一 方又は両方と同時にｐ型ドープすることができる。不純物拡散が最少になるよう できるだけ短時間のＲＴＡ処理の後に、シリサイド接点をソース及びドレイン領 域及びゲート電極上に上述したように設けることができ、その後に絶縁層の被覆 及び配線のような後続の通常の工程を実行することができる。 上述の実施例では能動領域の境界を溝で限定し、この溝を適当な材料で埋めて 平坦表面を得ている。図１２〜１４は既知のＬＯＣＯＳプロセスにより得ること ができる慣例のフィールド酸化物により能動領域を限定した実施例の断面図を示 す。図１２は、半導体本体の表面に、フィールド酸化物を構成する約０．３μm の厚さを有するシリコン酸化物のパターン３３がマスク酸化処理により設けられ た状態を示す。次にｐ型ウエル３及びｎ型ウエル２３をイオン注入により設ける 。次に、ＳｉＧｅ層１１及び真性Ｓｉ層７を酸化層３３間の能動領域に選択エピ タキシにより堆積する（図１３）。ＳｉＧｅ層１１の厚さ及び組成及び真性層７ の厚さは第１実施例のＳｉＧｅ層１１及びＳ１層７の厚さ及び組成に対応する。 。次の一連の工程において、高ドープｎ型接地面層３０及びｐ型接地面層１０を 表面から小距離の位置にＳｉＧｅ層の下に設ける。この段階を図１４に示す。プ ロセスは前実施例と同様に続行させ、ゲート酸化膜の成長、ゲート電極及びソー ス及びドレイン領域の形成を上述のように実施することができる。 本発明は上述の実施例にのみ限定されず、当業者であれば本発明の範囲内にお いて多くの変更が可能であること明らかである。従って、上述の実施例において 例えば種々の製造工程の順序を変更することができ、例えば接地面層の注入を最 初に実行し、その後でＳｉＧｅ層及び真性層をエピタキシャル成長により設ける ことができる。ＳｉＧｅ層及び真性層を選択エピタキシにより設ける場合には、 半導体本体をエピタキシに対し部分的にマスクし、即ちこれらの層が必要ない部 分、例えばバイポーラトランジスタを形成する箇所をマスクすることができる。

───────────────────────────────────────────────────── 【要約の続き】 が低いＡｓ又はＳｂをドープする。

Claims (1)

1. 【特許請求の範囲】 １．表面に隣接するｐ型表面領域を有するシリコンの半導体本体に、絶縁ゲート と、前記表面領域内に設けられ且つ表面に隣接するチャネル領域で互いに分離さ れたｎ型ソース及びドレイン領域とを有するｎチャネル電界効果トランジスタが 設けられ、且つ前記表面領域内に、表面から小距離の位置でチャネル領域の下側 を延在し、前記表面領域より高いドーピング濃度を有する埋込みｐ型ドープ領域 が設けられた半導体デバイスにおいて、前記表面領域内に、チャネル領域の下側 を延在し、表面に隣接する比較的低ドープのチャネル領域と比較的高ドープの埋 込みｐ型領域との間の拡散障壁を形成する埋込みＳｉ_1-xＧｅ_x層（以後ＳｉＧｅ 層という）を更に設けたことを特徴とする半導体デバイス。 ２．ＳｉＧｅ層及び表面に隣接するチャネル領域はエピタキシャル層で形成した ことを特徴とする請求項１記載の半導体デバイス。 ３．ｎ型ソース及びドレイン領域は表面から埋込みｐ型領域及びＳｉＧｅ層より 深く半導体本体内に延在していることを特徴とする請求項１又は２記載の半導体 デバイス。 ４．トランジスタは、半導体本体の表面から半導体本体内にソース及びドレイン 領域の深さより大きい深さまで延在し、充填材料が充填された又は充填されてな い溝により半導体本体内に横方向に限定したことを特徴とする請求項１〜３の何 れかに記載の半導体デバイス。 ５．半導体本体の表面に隣接するｎ型表面領域内に、絶縁ゲートと、該ｎ型表面 領域内に設けられ且つ表面に隣接するチャネル領域で互いに分離されたｐ型ソー ス及びドレイン領域とを有するｐチャネル電界効果トランジスタが設けられ、且 つ該ｎ型表面領域内に、チャネル領域の下側を延在し、チャネル領域のドーピン グ濃度及び埋込みＳｉ_1-xＧｅ_x層のドーピングより高いドーピング濃度でＡｓ又 はＳｂがドープされた埋込みｎ型領域が設けられていることを特徴とする請求項 １〜４の何れかに記載の半導体デバイス。 ６．表面から埋込みｎ型領域までの距離が表面と埋込みＳｉＧｅ層との間の距離 にほぼ等しいことを特徴とする請求項５記載の半導体デバイス。 ７．埋込みＳｉＧｅ層は最大で５０ｎｍの厚さを有することを特徴とする請求項 １〜６の何れかに記載の半導体デバイス。 ８．埋込みＳｉＧｅ層の厚さは２０ｎｍの下限値と３０ｎｍの上限値で決まる範 囲内の値を有することを特徴とする請求項７記載の半導体デバイス。 ９．埋込みＳｉ_1-xＧｅ_x層のモル分率ｘが約０．３であるこを特徴とする請求項 ７又は８記載の半導体デバイス。