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KR19980702309A - SiGe 층을 포함하는 반도체 전계 효과 디바이스 - Google Patents

SiGe 층을 포함하는 반도체 전계 효과 디바이스 Download PDF

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KR19980702309A
KR19980702309A KR1019970705706A KR19970705706A KR19980702309A KR 19980702309 A KR19980702309 A KR 19980702309A KR 1019970705706 A KR1019970705706 A KR 1019970705706A KR 19970705706 A KR19970705706 A KR 19970705706A KR 19980702309 A KR19980702309 A KR 19980702309A
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유리아안 슈미쯔
피르레 보에르레에
Original Assignee
요트. 게. 아.롤페즈
필립스 일렉트로닉스 엔. 브이.
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Abstract

본 발명의 목적은 MOS트랜지스터에서 고이동성과 적합한 문턱 전압을 얻기위한 것으로, 그 채널 크기는 깊이가 서브 마이크론인 영역에 속한다. 매우 약하게 형성된 진성 표면 영역에서 몇 십 ㎚의 아래의 채널 영역에서 강하게 도핑된 층(또는 접지판)을 매립하는 것은 바람직하다. 그러나, n채널 트랜지스터에서 강하게 도핑된 층으로부터 표면으로의 붕소 원자가 예컨대 게이트 옥사이드의 형성동안 확산되기 때문에 이동성이 저하될수 있다.
이와같은 저하를 방지하기 위해, 붕소 확산을 억제하는 Si1-xGex 박막(11)이 강하게 도핑된 층(10)과 진성 표면 영역(7)간에 형성되며, x는 예컨대 0.3이다. SiGe층과 진성 표면 영역은 에피택셜 방식으로 형성될수 있고, 그 두께는 에픽택셜 층에서의 격자상수가 표면과 나란한 판에서 기판(1)의 격자 상수와 상이하지 않을 정도로 작고, 그 동안에는 표면 확산 방지 효과가 유지된다. SiGe층은 n형 도펀트상에 감속 영향보다 확산 가속 영향을 받아, CMOS의 실시예에서 p채널 트랜지스터의 접지판은 As 또는 Sb로 도핑되는데, 그 이유는 순수 실리콘에서 이들 요소의 확산속도가 매우 느리기 때문이다.

Description

SiGe 층을 포함하는 반도체 전계 효과 디바이스
(종종 심볼 μ로 표시되고 ㎠/V.s로 표현되는) 채널에서 전하 캐리어의 이동성은 깊이가 서브 마이크론(예컨대, 0.1마이크론)인 영역내에서 채널 디멘션(dimensions)를 갖는 MOS 트랜지스터에서, 특히 전류를 도통시키기 위한 트랜지스터의 용량에 관해 중요한 파라미터이다. 전하 캐리어의 이동성은 채널에서 전기장의 값에 매우 의존하고, 적어도 표면을 가로지르는 전계 성분에 적어도 의존한다. 따라서, 그 채널 영역에서 도핑 농도는 고 이동도, 예컨대 1015(atoms/㎤)(진성 실리콘) 정도의 높은 이동도를 얻기 위해서는 매우 낮아야 할 것이다. 그러나, 이러한 채널 영역에서 도핑 농도를 낮게하기란 불가능한데, 그 이유는, 이 도핑단계에서는 이미 소스에서의 펀치 스루(punch-through)가 매우 낮은 드레인 접압에서 발생하기 때문이다. 게다가, 매우 적은 크기(예컨대, 0.1㎛×0.1㎛의 채널 표면영역)에서의 낮은 채널 도핑 레벨은 문턱 전압의 매우 큰 변동을 초래할수 있고, 그리고 특히 그 도핑 레벨에서 변동에 의해, 공급 전압이 낮은 경우, 바람직하지 않을수 있다. 이와같이 주지된 트랜지스터에 있어서, 채널 영역은 표면과 접하고, 그 두께가 몇십 나노미터인 내부 표면 영역을 포함하며, 그 채널 영역은 매우 높은, 예컨대 1018/㎤ 정도의 붕소 원도 도핑 농도를 갖는 p형 박막과 접하면서 그 위에 배치된다. 이와같은 방식으로 이루어진 트랜지스터는 전하 캐리어의 이동성이 매우 높고, 매우 높은 펀치 스루 전압과 양호한 문턱 전압을 갖는다. 그러나, 신뢰할수 있을 뿐만 아니라 재생가능한 방식으로 매우 작은 크기의 트랜지스터를 제조하기는 어렵다. 더욱이, 트랜지스터 채널 영역의 실리콘을 진성으로 하고 현재의 B원자를 보상하기 위해서는 그 트랜지스터의 채널 영역에서 As 이온의 분리 주입이 요구된다. 그러나, 채널에서의 이러한 As 주입은 전하 캐리어의 이동성 및 공정 제어, 예컨대 문턱전압(VT)을 고려할 때 바람직하지 않다.
본 발명은 표면과 접합하는 p형 표면 영역을 갖는 실리콘 반도체 몸체를 포함하고, 그 표면 영역에 제공되고 또한 표면과 접합하는 채널 영역을 삽입하므로써 상호 분리되는 n형 소스 및 드레인 지역과 절연 게이트를 갖는 n형 채널 전계 효과 트랜지스터를 구비함과 동시에 표면 영역은 그 표면 영역과 미소한 거리 간격을 갖는 채널 영역의 아래에, 그 채널 영역보다 큰 도핑 농도로서 설치된 p형 도핑 영역을 구비한다.
도 1은 본 발명에 따른 반도체 디바이스의 단면도.
도 2 내지 도 6은 그 반도체 디바이스의 몇가지 제조 공정에서의 반도체 디바이스의 단면을 도시하는 단면도.
도 7 내지 도 11은 그 반도체 디바이스의 몇가지 제조 공정에서 본 발명에 따른 반도체 디바이스의 실시예 2의 단면을 도시하는 단면도.
도 12 내지 도 14는 그 반도체 디바이스의 몇가지 제조 공정에서 본 발명에 따른 반도체 디바이스의 실시예 3의 단면을 도시하는 단면도.
본 발명의 목적은 신뢰할수 있고 재생가능한 방식으로 제조할수 있는, 앞부분에서 기술한 종류의 디바이스를 제공하는 것이다. 또한, 본 발명의 목적은(진성) 채널 영역에서 분리 As 주입을 생략하여 그 채널 영역에에서 전하 캐리어의 이동성이 불순물에 의해 역으로 영향받지 않도록 한, 그러한 디바이스를 제공하는 것이다.
본 발명에 따르면, 앞에서 기술한 종류의 반도체 디바이스는 그 표면 영역이 매립된 Si1-xGex 층을 더 구비한 것을 특징으로 하며, x는, 채널 영역의 아래 설치되고, 비교적 낮게 도핑되어 채널과 접하는 채널 영역과 비교적 높게 도핑되어 매립된 p형 지역간에 확산 장벽을 형성하는 Ge의 몰 분자(molar fraction)를 표현한다.
본 발명은 무엇보다도 표면에 대한 붕소 원자가, 매립된 p형 지역의 그 깊이가 깊지 않은것에 의해, 특히 게이트 옥사이드층의 성장 동안, 붕소 원자의 확산을 촉진하는 결정 격자에서 빈 공간이 발생하는 것에 의해 꽤 강하게 확산될수 있다는 인식을 근거로 한 것이다. 또한, 본 발명은 이와같은 확산이 그 두께가, 표면과 병렬 방행에서 적어도 격자 길이가 실리콘 결정에서 격자 상수와 적어도 같다고 볼 수 있을 정도로 작은, SiGe층에 의해 가속화될수 있다는 인식을 토대로 한 것이다. 이와같은 사실은 SiGe층상의 진성 실리콘의 에피택시를 통한 채널 영역의 형성을 가능케 한다. 게이트 옥사이드층은 붕소 원자의 확산이 SiGe층에 의해 감속되는 동안, 다음 공정에서 형성될 수 있다.
인용문헌에서는 SiGe층의 아래 어느곳에 형성되든지, Si가 복수의 결정 격자점에서 Ge으로 대체되는 모든 층을 포함한다는 것을 이해해야 함을 유의하라. Ge외에, SiGe층은 예컨대 C와 같은 다른 물질을, 그 층이 전기적으로 도통된 상태이고, 확산이 억제되고, 동시에 단결정체인 동안에 포함할수 있어서, 진성 실리콘층이 SiGe층위에 에피택셜 방식으로 증착될 수 있다. SiGe층은 Ge주입을 통해 실리콘 결정에 형성될수 있다. 그러나, 이러한 형성은 특히 Ge함유량이 많아진 경우, 예컨대, x가 거의 0.3에 근사할 때, 실리콘 결정 손상의 심각성을 초래한다. 본 발명에 따른 반도체 디바이스의 양호한 주요 실시예는, SiGe층의 구성이 제한된 폭에서 선택될수 있어 유리하고, SiGe층과 표면에 접하는 채널 영역이 에피택셜 층에 의해 형성되는 것을 특징으로 한다.
두꺼운 필드 옥사이드와 같은 종래의 세퍼레이션(separation) 기술은 반도체 디바이스에서 활성 영역의 횡 경계(lateral boundaries)을 위해 이용된다. 장기간의 열처리는 SiGe층과 진성층의 애플리케이션(application)이후에는 바람직하지 않으므로, 먼저 필드 옥사이드가 SiGe층과 진성층이 활성 영역에, 예컨대 선택성 에피택시에 의해 증착된후 제공되는 것이 바람직하다. 횡 경계의 제공시, 장기간의 고열처리 공정이 필요치 않고, 그 횡 경계가 SiGe층이 증착된후에 제공될수 있는 실시예는, 채움 재료에 의해 가득 채워지거나 또는 채워지지 않을 수 있으며, 표면으로부터 반도체 몸체로 소스와 드레인 지역의 깊이보다 큰 깊이만큼 확장하는 홈에 의해 트랜지스터가 반도체에서 횡으로 한정(bound)되는 것을 특징으로 한다.
본 발명은 배타적 n채널 전계 효과 트랜지스터를 갖는 집적회로에 유리하게 이용될수 있다. 다양한 분야의 집적회로에서도 중용한 종류의 집적회로는 p채널 트랜지스터분만 아니라 n채널 트랜지스터를 구비한 상보현 전계효과 트랜지스터(CMOS)를 구비한다. 본 발명의 또다른 양상을 나타내는 반도체 디바이스는, 표면과 접하는 n형 표면 부분의 영역에서, 반도체 몸체가 절연 게이트와 p형 소스 및 드레인 지역을 갖는 p형 채널 전계 효과 트랜지스터를 구비하는 것을 특징으로 하며, 그 p형 소스 및 드인 지역은 n형 표면 영역에 제공되고, 그 사이에 삽입된 채널 영역에 의해 상호 분리되고, n형 표면 영역은 그 채널 영역의 아래에, 표면과 접하는 채널 영역과 매립형 Si1-xGex층보다 높게 As 또는 Sb로 도핑된, 고 도핑농도의 매립형 n형 지역을 구비한다. 특히, 이와같은 본 발명의 양상은, n형 채널 트랜지스터의 경우와 유사하기 때문에, 강하게 도핑된 N형 층을 표면으로부터 몇십나노미터의 깊이에 형성시키므로써 P형 채널영역이 유리한다는 인식에 근거를 둔 것이다. 따라서, 채널 영역은 P가 이용되는 경우 매립형 층에 의해 강하게 도핑될수 있으며, 그 채널 영역은 B의 확산 상수와 비교할만한 확산 상수를 갖는다.
Sb 또는 Sb와 같은 n형 도펀트를 이용하는 경우, 단순한 방법으로 공정 조건을 선택할수 있기 때문에, SiGe층과 그 SiGe층의 위에 배치된 진성 채널 영역간의 경계 부분에서 As원자 또는 Sb 원자의 확산을 방지할수 있어, 그 채널 영역은 여전히 표면에서 부분적으로 진성 상태를 유지한다.
위에서 설명된 바와같은 본 발명의 양상 및 그 외 다른 양상들은 실시예를 참조하여 보다 상세히 설명하기로 한다.
도면은 실척인 아닌 개략적으로 도시된 것으로, 특히 그 수직 방향에서 크기는 다른 방향에서 크기와 비교되는, 확대된 스케일(scale)로 도시되었음을 주지하라.
도 1의 반도체 디바이스는 불연속한 트랜지스터이며, 어떤 다른 활성 회로 요소도 그 반도체 디바이스에 제공된 것이 없다. 그러나, 본 발명은 매우 작은 크기를 갖는 트랜지스터, 특히 깊이가 서브 미아크론인 영역의 트랜지스터에 대해 매우 유리하므로, 도 1에 도시된 바와같은 디바이스는 통상 복수개의 회로 요소들과 함께 집적회로의 부분을 형성할수 있다. 도 1에 도시된 디바이스는 실리콘으로 이루어진 반도체 몸체(1)를 구비하며, 그 반도체 몸체(1)에는 p형 표면 영역(3)이 표면(2)과 접해있다. 그 반도체 몸체(1)는 두께방향에서 표면 영역(3)의 도핑 농도로서 일정하게 도핑되었다. p형 표면 영역(3)은 강하게 도핑된 p형 기판(4)상에 에피택셜 방식으로 제공된, 비교적 약하게 도핑층에 의해 형성된다. 반도체 몸체(1)는 절연 게이트의 n채널 전계 효과 트랜지스터 또는 MOST를 구비한다. n채널 전계 효과 트랜지스터는 그 트랜지스터의 소스와 드레인 지역을 형성하는 n형 표면 지역의 형태인 2개의 주 전극 영역(5와6)으로 이루어진다. 그 지역(5와6)은 표면(2)을 접하고, 그 길이가 깊이가 서브 마이크론인 영역, 예컨대 0.18㎛의 영역에 설치된 채널 영역(7)을 그 사이에 삽입하므로써 상호 분리된다. 채널 영역(7)이 표면은 예컨대 두께가 4㎚인 옥사이드 층인 게이트 유전층에 의해 덮여 있고, 그 게이트 유전층은 채널 영역(7)을 게이트 전극층(9)과 구분한다. 채널 영역(7)의 도핑 농도는 다른 영역 또는 지역의 도핑 농도와 비교하면 매우 낮다. 따라서, 채널 영역(7)은 이후 진성 실리콘 지역으로 간주한다. 게다가, 표면 영역(3)은 매립된 p형 지역(10)을 구비하고, 그 지역은 매우 작은 거리, 즉 표면(2)로부터 몇 십 나노미터의 거리에서 채널 영역의 아래에 설치된다. 매립 지역(10)의 도핑 레벨은 적어도 채널 영역(7)의 도필 레벨보다 약간 높기 때문에, 동작간에 존(10)은 등전위 레벨 또는 접지 레벨로서 간주될수 있다.
본 발명에 따르면, 또한 표면 영역(3)은 매립된 층(11)을 포함하며, 그 층(11)에는 Si원자 부분이 Ge 원자로 대체된다. 이 층(11)은 이후 Si1-xGex(x는 Ge의 물 분수를 표현한다)로서, 또는 간략하게 SiGe로 언급하기로 하나, 결정 격자에서 다른 물질이 Ge외 예컨대 C등이 채택될수 있음을 주지하라. 강하게 도핑된 층(10)에서 진성 영역(7)으로의 붕소의 확산은 SiGe층(11)에 의해 억제된다. 그 결과, 그 영역(7)에 As 주입을 추가로 실행할 필요없으므로, 표면(2)에서 전자의 이동성은 계속 높게된다. SiGe층(11)의 두께는 대략 0.3정도의 Ge 함유량에 대해 거의 20㎚로 선택된다. 이 두께값은, 층(11)이 확산 장벽층으로서 계속해서 기능하고 있기 때문에, SiGe층(11)에서 격자 상수가 표면(2)과 나란한 Si의 격자 상수와 같거나, 또는 적어도 거의 같을 정도로 적다. 이것은 진성 영역(7)이 단순하게 에피택셜 방식으로 제공될수 있다는 것을 의마한다.
소스와 드레인 지역(5와6)은 표면(2)에서 강하게 도핑된 영역(10)을 넘어 보다 약하게 도핑된 표면 영역(3)으로 확장하기 때문에, 이들 지역의 기생 접합 용량은 여전히 낮다. 한쪽의 게이트 전극층(9)와 다른 한쪽의 소스 및 드레인 지역간의 오버랩을 제어하기 위해, 지역(5와6)은 각각 확장부분(12, 13)을 구비하며, 그 확장부분의 두께는 지역(5와6)의 두께보다 작다.
도 1에 도시된 실시예에서 반도체 몸체내 활성 영역의 횡 경계는 반도체 몸체에서의 소스와 드레인 지역의 깊이 보다 더 깊게 혹장하는 홈(14)으로 이루어지고, 그 내부는 옥사이드나 어떤 다른 적당한 재료 또는 재료 혼합물로 채워진다. 홈(14)은 층 구조(10, 11, 7)가 이 층 구조의 형성을 저해하는 고온과정없이 형성된 후에 형성될수 있다.
도 2 내지 도 4는 도 1의 트랜지스터의 제조 공정에서 몇가지 공정을 도시한다. 도 2 내지 도 4에 도시된 공정은 예컨대 1017원자/㎤의 도핑 농도로 약하게 도핑된 p형 에피택셜 층의 형태인, 두께가 1㎛과 3㎛의 사이의 표면 영역(3)이 강하게 도핑된 p형 기판의 (100)배형 표면상에 제공되는 공정부터 시작된다. Si1-xGex층(11)(x는 거의 0.3이다)은 그 두께가 거의 20㎚로서, 에피택셜 방식으로 제공된다.
층(11)은 더욱이 진성이기 때문에, p형 또는 n형 도펀트의 농도를 가능한 낮게 유지한다. 이 제조 공정의 디바이스는 도 2에 도시된다. 다음 공정에서, 활성 영역은, 에칭 마스크(15)가 표면에 제공되어 있기 때문에(도 3 참조), 홈(14)이 비등방성 에칭으로 형성된후에, 설정된다. 홈(14)의 특정한 폭은 예컨대 그 값이 0.25㎛이다. 홈(14)은 se 마다 옥사이드로 주지된 방법에 따라 채어지므로, 거의 평탄한 표면이 얻어진다. 마스크(15)의 제거이후, 매립된 층(10)은 붕소 이온 주입을 통해 예컨대 1013원자/㎤와 25keV의 에너지의 도핑으로 형성되고, 따라서 강하게 도핑된 박막의 P형 층은 최대 1018붕소원자/㎤ 에 근사한 도핑에 의해 얻어진다. 결정 격자에서 손상은 RTA(신속한 열처리 어닐)처리, 예컨대 25s에 대해 950℃의 가열공정를 통해 제거된다. 게이트 옥사이드층(8)은 예컨대 850℃의 온도에서 열적 산화에 의해 거의 4㎚의 두께로 제공된다. 이러한 공정은 도 4에 도시된다.
위에서 언급한 RTA처리와 산화 공정간에, 매립된 층(10)에서 붕소는 표면쪽으로 확산하는 경향이 있다. 그러나, 이와같은 붕소의 확산은 SiGe층에 의해 효과적으로 그 확산 속도가 저하될수 있음을 발견하였기 때문에, 채널 영역에서 B농도는 여전히 SiGe층이 없을때와의 농도보다 훨신 적을정도로 낮고, 채널 영역은 As주입없이도 충분히 진성 영역으로 간주될수 있다. SiGe층은 그 자체로서 붕소의 확산을 통해 p형으로 약하게 도핑된다. 다음 공정에서, 다결정의 또는 비결정의 실리콘 층이 거의 0.2㎛의 두께로 증착되며, 일반적인 경우에는 게이트 전극층(9)을 얻기위해 패터닝될수 있다(도 5 참조). 게이트 전극층층의 길이는 예컨대 0.18㎛이다. 다음, 화살표(16)로 단순하게 표시된 이온 주입은 소스/드레인 확장부분(12와13)이 가열 공정이후 생성되는 As도핑 영역(17)을 형성하기 위해 실행된다. 이온 주입은 예컨대 1014원자/㎠의 밀도와 10keV에 근사한 주입 에너지에서 실행된다. 그 지역의 깊이는, 게이트 전극층(9)의 길이와 채널 길이가 거의 상응하도록 얻어지므로, 게이트(9)와 오버랩되는 부분도 이 에너지에서는 매우 적어진다. 게이트 전극층(9)은 또한 이와같은 이온 주입에 의해 동시에 도핑될수 있다. 계속해서, 스페이서(18)(도 6 참조)는 일반적인 방법으로 게이트 전극층(9)으 플랭크(flank)상에, 예컨대 실리콘 옥사이드 또는 실리콘 질화물의 증차과 비등방성 에칭 제거를 통해 형성된다. 다음, As이온은 이온 주입 마스크로서 기능하는 스페이서(18)과 함께 깊이가 깊은 소스와 드레인 지역(5)을 얻기 위해 다시 주입된다. 이와같은 이온 주입은 예컨대 70keV 의 에너지와 4×1015/㎠의 소량으로 행해진다. 게이트 전극층(9)은 이 공정에서 동시에 도핑될수 있다. 다음, 가열 공정은 격자에서 이온 주입으로 야기된 손상을 제거하고, 주입된 As이온을 활성화하기 위해 실행된다. As의 확산을 가능한 많이 제한하기 위해서는 RTA를 다시 이용하는 것이 좋다.
예컨대, 살리사이드 접촉(19)의 형태로 30㎚의 두께의 ㅆ층을 증착하기 위해 반도체 디바이스가 질소 분위기에서 가열된후, 그 다음 공정에서는 접촉층이 설치된다. 다음, 그 두께가 대략 50㎚인 실리사이드 층이, Ti가 Si와 접촉하는 위치에 형성되는 동안, 다른 위치에서는, 선택적으로 쉽게 제거될수 있는 질화 티타늄이 형성되어, 도 1에 예시된 디바이스가 얻어진다.
도 11은 본 발명에 따른 CMOST디바이스를 도시하는 단면도이다. 이 디바이스는 n채널 트랜지스터 T1외에, 이 트랜지스터 T1에 상보형인 트랜지스터 T2, 즉 P채널트랜지스터를 구비한다. 트랜지스터 T1는 선행 실시예의 트랜지스터의 구조에 일치하는 구조를 갖고, 참조하기에 용이하게 동일한 도면 부호를 부기하였다. 트랜지스터 T1는, 선행의 예와 유사하게, 강하게 도핑된 p형 접지판층(10)과 SiGe층(11)에 의해 분리된다. p형 채널 전계 효과 트랜지스터 T2는 p형 소스와 드레인 지역(25,26)이 놓이는 n형 웰(23)을 포함한다. 소스와 드레인 지역간에는 채널 영역(7)과 유사한, 매우 낮은 도핑 농도를 갖는 채널 영역(27)이 놓이기 때문에, 따라서 이후 진성 반도체 영역으로 간주한다. 게이트 전극층(29)은 채널 영역(27)의 위에 설치된다. 접지판 영역은 표면에서 매우 깝게, 강하게 도핑된 얇은 n형 지역(30)의 형태를 취하면서 설치되며, SiGe층(31)을 통해 진성 영역(27)과 결합된다. 일반적으로, SiGe는, 붕소의 경우에서와 같이, n형 불순물의 확산을 감속하지 않고 가속하는 성질을 갖고 있기 때문에, 게이트 옥사이드의 형성 공정과 같은 각종 공정 과정간에 감속 속도에서 SiGe층(31)으로 확산될 수 있으므로, 이 층(31)은 비교적 강하게 도핑된 n형이 될 것이다. 그러나, Si는 확산 속도를 매우 저하시키기 때문에, 확산은 SiGe층(31)과 (진성) 채널 영역(27)간의 경계에서 정지된다.
도 11의 디바이스의 제조에 관해, 몇가지 제조 공정을 도시하는 도 7 내지 도 10를 참조하여 기술한다. 제조 공정은, p형 실리콘 기판보다 약하게 도핑된 p형 에피택셜 층(41)이 1014와 1015(atoms/㎤)의 도핑 농도로 형성되는, 강하게 도핑된 p형 실리콘 기판(40)에서 다시 시작된다. 낮은 저항성 기판(40)은 도 7에 도시되어 있고, 도 8 내지 도 10에는 도시되어 있지 않다. n채널 트랜지스터의 p형 웰(3)과, p형 트랜지스터의 n형 웰(42)은 통상 위에서와 같이 얻은 반도체 기판의 몸체(1)에 형성된다(도 7를 참조). p형 웰(3)과 n형 웰의 두께는 1㎛ 내지 3㎛의 사이의 값을 취한다. 평균 도핑 농도는 예컨대 1017(atoms/㎤)이다. 다음, 거의 20㎚의 두께를 갖는 SiGe층(11)과 그 두께가 30㎚인 Si층(7)은 선행의 실시예를 참조하여 기술된 동일 방식으로 설치된다(도 8 참조). SiGe층(11)에 대해 선행의 실시예에서와 같이 동일 구성이 선택된다. 홈(14)은 영역(3)과 영역(42)간에 설치되며, 진성 Si층(7)과 SiGe층을 복수의 각 영역으로 세분할한다.
도 10에 도시된 다음 공정에서, 강하게 도핑된 p형 층(10)과 강하게 도핑된 n형 층(30)이 연속 차단된 이온 주입 공정을 통해 SiGe층(11)의 아래에 형성된다. 이 층(10)은, 예컨대 30㎚의 두께를 갖고, 대략 25keV의 주입 에너지와 대략 1013(atoms/㎤)의 소량의 붕소를 주입하므로써 형성된다. n형 접지판(30)은 대략 150keV의 에너지와 대략 1013(atoms/㎤)의 소량의 As의 주입을 통해 형성된다. 주입 공정이후, RTA 처리는 결정에서 손상을 복원하고 B와 As원자를 활성화하기 위해 대략 25초동안 약 950℃의 온도에서 실행된다. 게이트 옥사이드층(8)은 선행의 실시예를 참조하여 기술된 동일 방법으로 후속 산화 공정에서 형성된다. 강하게 도핑된 층(10)에서 붕소 우너자의 확산은 SiGe층(11)에 의해 가열 공정동안 감속되기 때문에, 채널 영역(7)에서 도핑 레벨은 여전히 낮다. p채널 MOST의 강하게 도핑된 층(3)에서 As원자는 SiGe층으로 퍼지므로, 비교적 강하게 도핑된 n형 SiGe층(31)은 트랜지스터 T2에서 형성된다. 그러나, Si에서 As의 확산 속도는 매우 느리기 때문에, As의 확산은 SiGe층(31)과 Si층(7)간의 경계에서 정지된다. 그 결과, p형 채널 트랜지스터의 채널 영역에서 도핑 농도는 매우 낮아지므로, n채널 트랜지스터에서 접지판의 구성의 이점은 p형 채널 트랜지스터 T2에서도 얻어진다.
옥사이드층(8)이 형성된 이후, 도핑되지 않은 폴리층은 T1의 게이트(9)와 T2의 게이트(29)가 형성되는 것으로부터 증착된다. n채널 트랜지스터 T1의 n형 소스와 드레인 지역(25,26)은 연속적인 제조 공정과 도핑 공정을 통해 형성된다. 선행의 실시예에서와 같은 동일 값이 n채널 트랜지스터 T1의 소스와 드레인 지역을 이루는 소량의 n형 도펀트의 주입 에너지에 대해 이용된다. p채널 트랜지스터 T2의 소스와 드레인 지역(25,26)의 확장은 약 5×1014(ion/㎠)의 소량의 약 5keV의 에너지를 갖는 BF2의 주입을 통해 형성될수 있다. 깊이가 큰 지역은 2.5×1015(ion/㎠)의 소량의 약 20keV의 에너지를 갖는 BF2의 주입을 통해 형성될수 있다. 게이트층(29)은 위에서 설명한 2가지의 주입 또는 그중 1가지에 의해 p형으로 동시에 도핑될수 있다. 가능한 불순물의 확산을 많이 방지하기 위해 짧게 행해지는 RTA처리에 후에는, 실리사이드 접촉이 위에서 설명한 방식에서 소스와 드레인 지역과 게이트 전극상에 다시 제공될수 있고, 그 후에는 절연층의 제공과 배선처리(wiring)와 같은 또다른 통상의 공정이 실행될수 있다.
위에서 설명된 예에서 활성 영역의 경계로 이용되었던 홈은, 판 표면을 얻기위한 적당한 물질로 채워진다. 도 12 내지 도 14는 활성 영역이 종래 전계 옥사이드에 의해 한정되는 일실시예의 단면도를 도시하며, Se에 대해 주지된 LOCOS처리를 통해 얻어질수 있다. 도 12는 반도체 몸체가 그 두께가 0.3㎛인, 마스크된 산화를 통해 그 표면에서 전계 옥사이드로 형성하는 실리콘 옥사이드의 패턴(33)이 형성되어 있는 상태를 도시한다. 다음, p형 웰(3)과 n형 웰(23)은 이온 주입을 통해 형성될수 있다. 계속해서, SiGe층(11)과 진성 Si층(7)은 선택적인 에피택시에 의해 옥사이드층(33)간의 활성 영역에 증착된다(도 13 참조). 실시예1에서, SiGe층(11)의 두께와 구성 및 진성층(7)의 두께는 SiGe(11)과 Si층(7)의 두께와 구성에 상응한다. 다음 일련의 공정에서, 다음에는 강하게 도핑된 n형 접지판(30)과 p형 접지판(10)이 표면에서 가까운 거리에 SiGe층(11)의 아래에 형성된다. 도 14에는 이 공정이 도시되어 있다. 그 공정은, 위에서 설명한 바와같이, 게이트 전극과 소스 및 드레인 지역의 형성에 이어서 게이트 옥사이드의 성장에 의해 선행의 실시예에서와 같이 계속될 수 있다.
본 발명은 명세서에 기술된 실시예에 한정되지 않으나, 많은 각종 변형이 본 발명의 사상에 이탈됨이 없이 당업자라면 실시할수 있음은 명백하다. 그러므로, 각종 일련의 공정은, 예컨대 접지판의 주입을 먼저 실행하고 SiGe층과 진성층이 그후에 에피택셜 방식으로 형성된다는 설명된 예와 다르게 변경될수 있다. SiGe층과 진성층이 선택적인 에피택시를 통해 형성되는 경우, 상기 층들이 필요치 않은 에피택시에 대해, 예컨대 바이폴라 트랜지스터가 형성되는 위치에서 반도체 몸체를 부분적으로 마스크할수 있다.

Claims (9)

  1. 절연 게이트와 n형 소스 및 그 소스 영역에 제공된 드레인 지역을 갖고, 그 소스와 드레인 지역을 그 사이에 표면과 접하는 채널 영역을 삽입하므로써 상호 분리한 n형 채널 전계 효과 트랜지스터를, 표면과 접하는 p형 표면 영역과 함께 구비한 실리콘 반도체 몸체로 이루어진 반도체 디바이스로서, 상기 표면 영역은 상기 채널 영역의 아래로, 그 채널 영역의 도핑 농도보다 높은 도핑 농도를 갖는 상기 표면으로부터 짧은 거리만큼 확장하는 매립형 p형 도핑 지역을 구비하는 반도체 디바이스에 있어서,
    상기 표면 영역은, 상기 채널 영역의 아래로 확장하고, 비교적 엷게 도핑되어 표면과 접하는 채널 영역과 비교적 강하게 도핑된 p형 매립 지역간에 확산 장벽을 형성하는 매립형 Si1-xGex층-이하 SiGe층이라고 함-을 더 구비하며, x는 Ge의 몰 분자를 나타내는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    SiGe층과 표면과 접하는 채널 영역은 에피택셜 방식으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 소스와 상기 표면으로부터 상기 반도체로 확장된 드레인 지역의 깊이는 매립형 p형 지역과 상기 SiGe층의 깊이보다 깊은 것을 특징으로 하는 반도체 디바이스.
  4. 선행하는 항중 어느 한항에서 청구된 바와같은 반도체 디바이스에 있어서,
    상기 트랜지스터는, 상기 표면에서 상기 반도체 몸체로 상기 소스와 드레인 지역의 깊이보다 깊은 깊이까지 확장하여, 채움 재료로 채워지거나 또는 채워지지 않은 홈에 의해 반도체 몸체에서 횡으로 규정되는 것을 특징으로 하는 반도체 디바이스.
  5. 선행하는 항중 어느 한항에서 청구된 바와같은 반도체 디바이스에 있어서,
    표면과 접하는 상기 n형 표면 부분의 영역에서, 상기 반도체 몸체는 절연 게이트와 P형 소스 및 그 n형 표면 영역에 제공된 드레인 지역을, 그 사이에 채널 영역을 삽입하여 상호 분리한 채로 갖고 있는 p형 채널 전계 효과 트랜지스터를 구비한 것을 특징으로 하며, 상기 n형 표면 영역은 상기 채널 영역 아래에 n형 매립형 지역을 구비하고, 그 매립형 지역은 As 또는 Sb에 의해 도핑되어, 매립형 Si1-xGex층과 상기 표면과 접하는 채널 영역의 도핑 농도보다 높은 도핑 농도를 갖는 것을 특징으로 하는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 표면으로부터 상기 n형 매립형 지역까지의 거리는 그 표면과 상기 매립형 SiGe층간의 거리와 동일한 것을 특징으로 하는 반도체 디바이스.
  7. 선행하는 항중 어느 한항에서 청구된 바와같은 반도체 디바이스에 있어서,
    상기 매립형 SiGe층은 최대 50㎚의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 매립형 SiGe층의 두께는 상한치 30㎚에서, 하한치 20㎚까지의 범위에 한정된 값인 것을 특징으로 하는 반도체 디바이스.
  9. 제 7 항 또는 제 8 항에서 청구된 바와같은 반도체 디바이스에 있어서,
    상기 매립형 Si1-xGex에서 몰 분수(x)는 약 0.3의 값을 갖는 것을 특징으로 하는 반도체 디바이스.
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