JPS59219008A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS59219008A JPS59219008A JP9226983A JP9226983A JPS59219008A JP S59219008 A JPS59219008 A JP S59219008A JP 9226983 A JP9226983 A JP 9226983A JP 9226983 A JP9226983 A JP 9226983A JP S59219008 A JPS59219008 A JP S59219008A
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- JP
- Japan
- Prior art keywords
- circuit
- decoder circuit
- switch
- bits
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
Landscapes
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、デコーダ回路に関するもので、例えば、一
対の可変利得増幅回路における利得設定回路に有効な技
術に関するものである。
対の可変利得増幅回路における利得設定回路に有効な技
術に関するものである。
アナログ音声信号をディジタル信号に変換して伝送する
伝送方式が考えられている。このような信号伝送方式に
おいては、送受信装置においてＡ／Ｄ変換回路と、Ｄ／
Ａ変換回路とが一対として設けられる。このような送受
信装置を半導体集積回路装置で構成した場合、その回路
素子のバラツキを受けてＡ／Ｄ及びＤ／Ａ変換動作が所
定の精度をもって行われなくなる。
伝送方式が考えられている。このような信号伝送方式に
おいては、送受信装置においてＡ／Ｄ変換回路と、Ｄ／
Ａ変換回路とが一対として設けられる。このような送受
信装置を半導体集積回路装置で構成した場合、その回路
素子のバラツキを受けてＡ／Ｄ及びＤ／Ａ変換動作が所
定の精度をもって行われなくなる。
このため、例えば可変利得回路を用いて上記Ａ／Ｄ、Ｄ
／Ａ変換動作に用いられる基準電圧を可変とすることに
より、その調整を行うことが考えられる。すなわち、ポ
リシリコン等で構成されたｎｆｌｌａのヒユーズ手段を
選択的に溶断させて、ｎビ ゛ソトの調整信号を形成し
て、それをトリー状のスイッチ手段により２″個からな
る直列抵抗回路の実質的な抵抗数を選択することにより
、負帰還増幅回路の利得を設定することによって所望の
基準電圧Ｖ ｒｅｆ″を形成するものである。
／Ａ変換動作に用いられる基準電圧を可変とすることに
より、その調整を行うことが考えられる。すなわち、ポ
リシリコン等で構成されたｎｆｌｌａのヒユーズ手段を
選択的に溶断させて、ｎビ ゛ソトの調整信号を形成し
て、それをトリー状のスイッチ手段により２″個からな
る直列抵抗回路の実質的な抵抗数を選択することにより
、負帰還増幅回路の利得を設定することによって所望の
基準電圧Ｖ ｒｅｆ″を形成するものである。
この場合には、上記Ａ／Ｄ、Ｄ／Ａ変換回路の双方にそ
れぞれヒユーズ手段が必要となり、それぞれに溶断制御
のためのパッドが必要になるため、集積密度が低下する
という欠点が生じる。
れぞれヒユーズ手段が必要となり、それぞれに溶断制御
のためのパッドが必要になるため、集積密度が低下する
という欠点が生じる。
本願発明者は、上記Ａ／Ｄ、Ｄ／Ａ変換回路における補
償用の基準電圧は、相互に関連していることに着目して
、その回路素子、パッド数の削減を図ることを考えた。
償用の基準電圧は、相互に関連していることに着目して
、その回路素子、パッド数の削減を図ることを考えた。
この発明の目的は、回路の簡素化を図ったデコーダ回路
を提供することにある。
を提供することにある。
この発明の他の目的は、回路素子及びパッドを削減でき
るデコーダ回路を提供することにある。
るデコーダ回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、互いに関連した入力信号を受け、トリー状の
デコーダ回路の上位ビットの入力信号の共通化を行い、
上記共通化されたピントのうち最下位とされた中間ビッ
トのスイッチの出力側と次段の分岐との間に付加信号を
受けるスイッチを設けるとともに、上記両スイッチの接
続点において隣接する異なる分岐相互を短絡した分岐を
設けることによって、素子数の削減等を達成するもので
ある。
デコーダ回路の上位ビットの入力信号の共通化を行い、
上記共通化されたピントのうち最下位とされた中間ビッ
トのスイッチの出力側と次段の分岐との間に付加信号を
受けるスイッチを設けるとともに、上記両スイッチの接
続点において隣接する異なる分岐相互を短絡した分岐を
設けることによって、素子数の削減等を達成するもので
ある。
第１図は、この発明の一実施例の概略回路図である。同
図の各回路は、公知の半導体集積回路の製造技術によっ
て一個のシリコンのような半導体基板上において形成さ
れる。
図の各回路は、公知の半導体集積回路の製造技術によっ
て一個のシリコンのような半導体基板上において形成さ
れる。
演算増幅回路ＯＰＩ、ＰＯ２の非反転入力（＋）に基準
電圧Ｖ ｒｅｆがそれぞれ共通に入力される。
電圧Ｖ ｒｅｆがそれぞれ共通に入力される。
そして、それぞれの演算増幅回路ＯＰＩ、ＯＰ２の出力
と、反転入力（−）との間にその利得設定のための帰還
抵抗回路が設けられる。この帰還抵抗回路は、固定抵抗
と可変抵抗との組み合わせにより構成される。可変抵抗
の抵抗値を調整することによって、その利得を制御して
前記補償された基準電圧Ｖｒｅｆ ’ 、 Ｖｒｅｆ
’を得るものである。
と、反転入力（−）との間にその利得設定のための帰還
抵抗回路が設けられる。この帰還抵抗回路は、固定抵抗
と可変抵抗との組み合わせにより構成される。可変抵抗
の抵抗値を調整することによって、その利得を制御して
前記補償された基準電圧Ｖｒｅｆ ’ 、 Ｖｒｅｆ
’を得るものである。
上記可変抵抗回路を半導体集積回路により構成するため
、第２図の実施例に示す可変抵抗回路が用いられる。こ
の第２図において、０印で示したのは、伝送ゲートＭＯ
３ＦＥＴ （絶縁ゲート形電界効果トランジスタ）であ
り、特に制限されないが、ｐチャンネルＭＯ３ＦＥＴに
よって形成される。すなわち、直列形態（一部の抵抗の
みが例示的に示されている。）の抵抗の各接続点と、上
記演算増幅回路の反転入力（−）との間でトリー回路が
構成される。
、第２図の実施例に示す可変抵抗回路が用いられる。こ
の第２図において、０印で示したのは、伝送ゲートＭＯ
３ＦＥＴ （絶縁ゲート形電界効果トランジスタ）であ
り、特に制限されないが、ｐチャンネルＭＯ３ＦＥＴに
よって形成される。すなわち、直列形態（一部の抵抗の
みが例示的に示されている。）の抵抗の各接続点と、上
記演算増幅回路の反転入力（−）との間でトリー回路が
構成される。
上記Ｏ印で示した伝送ゲートＭＯ３ＦＥＴのゲート電極
には、次のプログラム回路によって形成された入力信号
が供給される。すなわち、一方の演算増幅回路ＯＰＩに
対して設けられたトリー回路にあっては、ヒユーズ手段
Ｆ１〜Ｆ６の溶断の有無に従った信号と、インバータＩ
ＶＩ〜ＩＶ６で形成された反転信号とにより、上記トリ
ー回路の分岐点が左右のいずれかに接続されることによ
って、上記直列抵抗回路の一点が選択される。上記ヒユ
ーズ手段は、特に制限されないが、ポリシリコン層によ
り形成される。
には、次のプログラム回路によって形成された入力信号
が供給される。すなわち、一方の演算増幅回路ＯＰＩに
対して設けられたトリー回路にあっては、ヒユーズ手段
Ｆ１〜Ｆ６の溶断の有無に従った信号と、インバータＩ
ＶＩ〜ＩＶ６で形成された反転信号とにより、上記トリ
ー回路の分岐点が左右のいずれかに接続されることによ
って、上記直列抵抗回路の一点が選択される。上記ヒユ
ーズ手段は、特に制限されないが、ポリシリコン層によ
り形成される。
この実施例では、回路の簡素化等のため、上記演算増幅
回路ＯＰ２に対して設けられるトリー回路の上位３ビツ
トが上記ヒユーズ手段Ｆ１〜Ｆ３で形成された信号がそ
のまま共通に用いられる。
回路ＯＰ２に対して設けられるトリー回路の上位３ビツ
トが上記ヒユーズ手段Ｆ１〜Ｆ３で形成された信号がそ
のまま共通に用いられる。
このようにすると、下位３ビツトによってのみ演算増幅
回路ＯＰ２の調整範囲が決定され、その調整範囲が限定
されてしまう。したがって、この実施例では、上記異通
化した最下位ビットの次の分岐において、異なる分岐で
あって互いに隣合う分岐間を短絡するバスを設けるもの
である。そして、このパスを選択するため、ヒユーズ手
段Ｆ８によって形成される信号を用意するものである。
回路ＯＰ２の調整範囲が決定され、その調整範囲が限定
されてしまう。したがって、この実施例では、上記異通
化した最下位ビットの次の分岐において、異なる分岐で
あって互いに隣合う分岐間を短絡するバスを設けるもの
である。そして、このパスを選択するため、ヒユーズ手
段Ｆ８によって形成される信号を用意するものである。
すなわち、このヒユーズ手段Ｆ８で形成された信号と、
インバータＩＶＩＩで形成された反転信号とにより、上
記バスによって短絡された分岐のいずれかを選択するよ
うにするものである。
インバータＩＶＩＩで形成された反転信号とにより、上
記バスによって短絡された分岐のいずれかを選択するよ
うにするものである。
なお、ヒユーズ手段Ｆ７とヒユーズ手段Ｆ９゜ＦＩＯで
形成した信号と、インバータＩＶＩＯとインバータＩＶ
１２．ＩＶ１３とで形成した反転信号とは、上記演算増
幅回路○Ｐ１のトリーと同様である。
形成した信号と、インバータＩＶＩＯとインバータＩＶ
１２．ＩＶ１３とで形成した反転信号とは、上記演算増
幅回路○Ｐ１のトリーと同様である。
また、上記ヒユーズ手段Ｆ１〜ＦＩＯは、特に制限され
ないが、ヒユーズ手段Ｆ１〜Ｆ５とＦ６〜ＦＩＯのより
に２分割され、溶断電流を流す共通電極とし°このバン
ドＰＬ、Ｐ７と、各ヒユーズ手段Ｆ−ｔ−選択するバッ
ドＰ２〜Ｐ６．Ｐ８〜Ｐ１２がそれぞれ抵抗Ｒ２〜Ｒ６
，Ｒ８〜Ｒ１２を介して接続されている。上記共通電極
としてのバッドＰｉ、Ｐ７は、抵抗Ｒ１，Ｒ７を介して
負側の電源端子Ｖｓｓに接続される。また、上記各ヒユ
ーズ手段Ｆ１〜ＦＩＯには、負荷手段としてのｐチャン
ネルＭＯ３ＦＥＴＱＩ〜ＱＩＯがそれぞれ正の電源端子
Ｖｄｄとの間に設けられ、上記信号が形成される。
ないが、ヒユーズ手段Ｆ１〜Ｆ５とＦ６〜ＦＩＯのより
に２分割され、溶断電流を流す共通電極とし°このバン
ドＰＬ、Ｐ７と、各ヒユーズ手段Ｆ−ｔ−選択するバッ
ドＰ２〜Ｐ６．Ｐ８〜Ｐ１２がそれぞれ抵抗Ｒ２〜Ｒ６
，Ｒ８〜Ｒ１２を介して接続されている。上記共通電極
としてのバッドＰｉ、Ｐ７は、抵抗Ｒ１，Ｒ７を介して
負側の電源端子Ｖｓｓに接続される。また、上記各ヒユ
ーズ手段Ｆ１〜ＦＩＯには、負荷手段としてのｐチャン
ネルＭＯ３ＦＥＴＱＩ〜ＱＩＯがそれぞれ正の電源端子
Ｖｄｄとの間に設けられ、上記信号が形成される。
上記第１図における可変抵抗は、上記直列形態の抵抗回
路と、固定抵抗Ｒｘｂ、 Ｒｒｂとにより構成されてい
る。そして、上記帰還固定抵抗は、抵抗Ｒｘｔ、 Ｒ
ｒｔにより構成されている。
路と、固定抵抗Ｒｘｂ、 Ｒｒｂとにより構成されてい
る。そして、上記帰還固定抵抗は、抵抗Ｒｘｔ、 Ｒ
ｒｔにより構成されている。
この実施例では、演算増幅回路ＯＰＺ側のトリーにおい
て、その上位ビットを共通化したにもかかわらず、その
上位３ビツトにより選択された分岐において、上記バス
が設けられていることによって隣の分岐、言い換えれば
、上記上位２ビツトで選択される範囲（但し、上記パス
により結線される分岐となる。）まで拡張させた選択を
行うことができる。すなわち、ヒユーズ手段Ｆ８によっ
て形成される付加ビットとにより、上記ヒユーズ手段Ｆ
３によって選択されなかった１つ隣の分岐まで飛び越す
ことができるからである。
て、その上位ビットを共通化したにもかかわらず、その
上位３ビツトにより選択された分岐において、上記バス
が設けられていることによって隣の分岐、言い換えれば
、上記上位２ビツトで選択される範囲（但し、上記パス
により結線される分岐となる。）まで拡張させた選択を
行うことができる。すなわち、ヒユーズ手段Ｆ８によっ
て形成される付加ビットとにより、上記ヒユーズ手段Ｆ
３によって選択されなかった１つ隣の分岐まで飛び越す
ことができるからである。
これによって、上記上位３ビツトを共通化することによ
って生じる選択範囲の不足を補うことができる。したが
って、上述のように素子特性のバラツキ等によって生じ
る誤差を補償するために基準電圧Ｖｒｅｆの調整を行う
デコーダ回路ように、互いに関連性をもった入力信号を
受け、それが複数組のトリー状のスイッチによって構成
されるデコーダ回路においては、上記２組の入力信号が
関連性を持つので上記上位ビットの共通化と付加ビット
を設けることによって、十分な補償動作を実現すること
ができるものである。
って生じる選択範囲の不足を補うことができる。したが
って、上述のように素子特性のバラツキ等によって生じ
る誤差を補償するために基準電圧Ｖｒｅｆの調整を行う
デコーダ回路ように、互いに関連性をもった入力信号を
受け、それが複数組のトリー状のスイッチによって構成
されるデコーダ回路においては、上記２組の入力信号が
関連性を持つので上記上位ビットの共通化と付加ビット
を設けることによって、十分な補償動作を実現すること
ができるものである。
＋１１上位３ビットの共通化により３ビツト分のヒユー
ズ手段Ｆとバッドが削減でき、その調整範囲を拡大する
ために１ビツトの付加信号を新に設けるので、合計２ビ
ット分の回路の削減を達成することができるという効果
が得られる。
ズ手段Ｆとバッドが削減でき、その調整範囲を拡大する
ために１ビツトの付加信号を新に設けるので、合計２ビ
ット分の回路の削減を達成することができるという効果
が得られる。
（２）上記（１１により、比較的大きな占有面積を必要
とするバッドの削減が図られることによって、築積密度
の向上を達成することができるという効果が得られる。
とするバッドの削減が図られることによって、築積密度
の向上を達成することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ヒユーズ
手段の具体的構成は何であってもよい。また、上記共通
化する上位ピント数は、２ビツト以上であれば良い。な
ぜなら、上記１ビツトの付加ビットを新に設ける必要が
あるからである。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ヒユーズ
手段の具体的構成は何であってもよい。また、上記共通
化する上位ピント数は、２ビツト以上であれば良い。な
ぜなら、上記１ビツトの付加ビットを新に設ける必要が
あるからである。
さらに上記共通化したビットの反転信号を形成するイン
バータも共通化することによって、インバータの数を削
減するものであってもよい。また、トリー回路を構成す
るスイッチ手段は、上記ｐチャンネルＭＯ３ＦＥＴの化
ｎチャンネルＭＯ３ＦＥＴを用いるもの、或いは他の適
当なスイッチ手段を用いるものであってもよい。
バータも共通化することによって、インバータの数を削
減するものであってもよい。また、トリー回路を構成す
るスイッチ手段は、上記ｐチャンネルＭＯ３ＦＥＴの化
ｎチャンネルＭＯ３ＦＥＴを用いるもの、或いは他の適
当なスイッチ手段を用いるものであってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野である一対のＡ／Ｄ変換
回路又はＤ／Ａ変換回路における基４Ｐ−電圧を形成す
る回路に適用した場合について説明したが、これに限定
されるものではなく、上記のように互いに関連性をもっ
た入力信号を受けて、トリー状のスイッチ手段を選択す
るデコーダ回路に広く利用できるものである。
明をその背景となった技術分野である一対のＡ／Ｄ変換
回路又はＤ／Ａ変換回路における基４Ｐ−電圧を形成す
る回路に適用した場合について説明したが、これに限定
されるものではなく、上記のように互いに関連性をもっ
た入力信号を受けて、トリー状のスイッチ手段を選択す
るデコーダ回路に広く利用できるものである。
！！８１図は、この発明の一実施例を示す概略回路図、
第２図は、その具体的一実施例を示す回路図である。
ＯＰＩ、ＯＦ２・・演算増幅回路
第 １ 図
Claims (1)
- 【特許請求の範囲】 ■、相互に関連性をもった入力信号を受け、複数組のト
リー状のスイッチからなるデコーダ回路において、他の
デコーダ回路に対して共通化された上位ビットの信号を
受け、上記共通化されたビットのうち最下位とされた中
間ビットのスイッチの出力側と次段の分岐との間に付加
信号を受けるスイッチを設けるとともに、上記両スイッ
チの接続点においてｌ！Ｊ接する異なる分岐相互を短絡
する分岐を含むことを特徴とするデコーダ回路。 ２、上記スイッチは、ＭＯＳＦＥＴにより構成されるも
のであることを特徴とする特許請求の範囲第１項記載の
デコーダ回路。 ３、上記デコーダ回路は、ｎビットの入力信号を受けて
直列形態に接続された２ｎ個の抵抗回路における直列抵
抗数を選択するものであることを特徴とする特許請求の
範囲第１又は第２項記載のデコーダ回路。 ４、上記直列形態の抵抗回路は、負帰還型増幅回路の帰
還抵抗を構成するものであることを特徴とする特許請求
の範囲第３項記載のデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226983A JPS59219008A (ja) | 1983-05-27 | 1983-05-27 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226983A JPS59219008A (ja) | 1983-05-27 | 1983-05-27 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59219008A true JPS59219008A (ja) | 1984-12-10 |
Family
ID=14049668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9226983A Pending JPS59219008A (ja) | 1983-05-27 | 1983-05-27 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59219008A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6264128A (ja) * | 1985-07-15 | 1987-03-23 | ブルツクトリ− コ−ポレ−シヨン | デジタル値とアナログ値との間の変換装置 |
| JPS6374322A (ja) * | 1986-09-18 | 1988-04-04 | Nippon Denso Co Ltd | アナログ・デイジタル変換回路 |
| JPS63312656A (ja) * | 1987-06-16 | 1988-12-21 | Mitsubishi Electric Corp | 機能ブロックのアドレスデコ−ド装置 |
| WO2018194115A1 (ja) * | 2017-04-19 | 2018-10-25 | 日本電信電話株式会社 | 信号処理回路、それを用いた分散メモリ、ｒｏｍおよびｄａｃ |
-
1983
- 1983-05-27 JP JP9226983A patent/JPS59219008A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6264128A (ja) * | 1985-07-15 | 1987-03-23 | ブルツクトリ− コ−ポレ−シヨン | デジタル値とアナログ値との間の変換装置 |
| JPS6374322A (ja) * | 1986-09-18 | 1988-04-04 | Nippon Denso Co Ltd | アナログ・デイジタル変換回路 |
| JPS63312656A (ja) * | 1987-06-16 | 1988-12-21 | Mitsubishi Electric Corp | 機能ブロックのアドレスデコ−ド装置 |
| WO2018194115A1 (ja) * | 2017-04-19 | 2018-10-25 | 日本電信電話株式会社 | 信号処理回路、それを用いた分散メモリ、ｒｏｍおよびｄａｃ |
| US10950293B2 (en) | 2017-04-19 | 2021-03-16 | Nippon Telegraph And Telephone Corporation | Signal processing circuit, distributed memory, ROM, and DAC which signal processing circuit is embedded |
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