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WO2018194115A1 - 信号処理回路、それを用いた分散メモリ、ｒｏｍおよびｄａｃ - Google Patents

信号処理回路、それを用いた分散メモリ、ｒｏｍおよびｄａｃ Download PDF

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WO2018194115A1
WO2018194115A1 PCT/JP2018/016078 JP2018016078W WO2018194115A1 WO 2018194115 A1 WO2018194115 A1 WO 2018194115A1 JP 2018016078 W JP2018016078 W JP 2018016078W WO 2018194115 A1 WO2018194115 A1 WO 2018194115A1
Authority
WO
WIPO (PCT)
Prior art keywords
bit
signal
output
input
circuit
Prior art date
Application number
PCT/JP2018/016078
Other languages
English (en)
French (fr)
Inventor
モハメド サラーハエルディン アハメド エゼエルディン イブラヒム
陽平 坂巻
慎介 中野
光太 鹿間
祐子 河尻
Original Assignee
日本電信電話株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電信電話株式会社 filed Critical 日本電信電話株式会社
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Priority to CN201880014661.6A priority patent/CN110402542B/zh
Priority to US16/483,662 priority patent/US10950293B2/en
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    • G11C2207/107—Serial-parallel conversion of data or prefetch

Definitions

  • the present invention relates to a signal processing circuit for recognizing a word of a plurality of bits, a distributed memory using the same, a ROM, and a DAC.
  • Such high-speed data signals can be electrically transmitted only over short distances, but if an optical carrier is used, long distances can be transmitted as long as the bandwidth and low loss of the optical link can be maintained.
  • These high-speed data signals transmitted as optical signals are converted at the receiving side into electrical signals suitable for signal processing.
  • conventional data processing per bit is the only reliable method for high-speed electrical processing of data signals, it is a factor that makes it difficult to solve the problem of speeding up data transmission.
  • FIG. 1 shows by way of example a serial to parallel converter 2 with N conversion channels. All bit signals input from the transmission path 1 to the serial-to-parallel converter 2 as optical signals are a series of groups composed of N continuous bit signals.
  • the conversion channels of the serial-to-parallel converter 2 individually convert the N bit signals included in one group into electrical signals, and subsequently individually convert the N bit signals of the subsequent group as well. Convert to electrical signals.
  • each conversion channel operates once per group, and the bit signal output from each conversion channel is stretched by N times. That is, the speed of the bit signal after conversion depends on the number of bits N, and the larger N is, the slower it is.
  • each channel of the serial-to-parallel converter 2 has a slight time difference compared to the previous channel, which is the delay in arrival time for the first processed channel.
  • This time difference can be corrected by giving an incremental delay to each channel sequentially from the channel finally processed by the delay circuit. This makes it possible to simultaneously generate N converted bits, and all bits can be input to the logic circuit 4 simultaneously with a single latch signal.
  • Such a high data rate bit signal can be connected to a slow electrical circuit by using a serial-to-parallel conversion method, and the processing speed depends on the speed of the electrical circuit.
  • the processing speed of this electrical circuit is mainly limited by the transistors that make up the circuit.
  • Silicon CMOS transistors are used in digital processing circuits as very reliable and energy efficient transistors. In order to increase the speed of the CMOS transistor, it is effective to reduce the size of the transistor, particularly the width of the gate channel.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to realize high-speed data transmission by improving the signal processing method without depending only on the speed of the transistor. .
  • a signal processing circuit that generates output signals output from spatially different output ports based on bit combinations of input words consisting of a plurality of bit signals, and distributed memories, ROMs, and DACs using the same are provided. To achieve this.
  • one aspect of the present invention is a signal processing circuit, which uniquely corresponds to one serial port to which an N-bit input word is input and 2 N bit combinations, A recognition circuit having 2 N first output ports separated in a separated manner and a determination step corresponding to each bit of the input word input from the serial port, the determination step receiving an electrical pulse
  • the decision unit for outputting an electrical pulse to one of the two second output ports according to the state of the corresponding bit of the input word when activated, the two second output ports of the decision unit , Said second output port of said decision unit, each connected to a different said decision unit corresponding to an adjacent lower bit, and corresponding to the least significant bit of said input word.
  • the recognition circuit connected to the first output port.
  • the recognition circuit further includes a serial-to-parallel converter, and the serial-to-parallel converter generates a control signal indicating the state of the bit for each bit of the input word.
  • the determination unit which is output to the determination unit corresponding to the bit and activated, determines the state of the bit based on the control signal.
  • the determination unit further corresponding to the least significant bit has, for each output port of the determination unit, a duration of an output electrical pulse having a predetermined temporal overlap with a predetermined observation period. It is characterized in that it is set.
  • control signal is a light pulse
  • determination unit is a light output from the determination unit corresponding to a higher bit and modulated by the electrical pulse to deflect the light pulse.
  • a logic circuit for determining the second output port is a logic circuit for determining the second output port.
  • the optical resonator circuit is a vertical junction microdisk structure.
  • the light receiver circuit is a discharge based circuit using a metal-semiconductor-metal (MSM) photodetector.
  • MSM metal-semiconductor-metal
  • Another aspect of this invention dispersed a memory, a signal processing circuit according to one embodiment of the present invention, the 2 N pieces of first output port and a unique corresponding the the 2 N RAM chips of the signal processing circuit And 2 N RAM chips that become active only when an electrical pulse is output from the first output port, and an input address signal with a first portion of N bits and a second portion of M bits.
  • a signal separation circuit configured to recognize the first part by the signal processing circuit and to recognize the second part by the 2N RAM chips.
  • the first portion and the second portion of the input address signal are further separated, the first portion is input to the signal processing circuit, and the second portion is input to the 2 N It is characterized in that it is input to each RAM chip.
  • the input address signal is further input to both the signal processing circuit and the 2 N RAM chips, and the signal processing circuit is configured to generate a first portion of the input address signal.
  • the 2 N RAM chips recognize only the second portion of the input address signal using a gate pulse signal synchronized with the second portion of the input address signal.
  • a ROM comprising: first and second decoders configured by the signal processing circuit according to the aspect of the present invention for decoding a memory address from an input address signal; A memory cell array connected to a second decoder, the memory cell array including a plurality of memory cells arranged in a two-dimensional array corresponding to the decoded memory address; and each memory cell of the memory cell array; And an output sensor for outputting data from a memory cell designated by the decoder of
  • Another aspect of the present invention is a DAC, a signal processing circuit according to one embodiment of the present invention, the 2 N pieces of first output ports and 2 N input ports that uniquely corresponding of said signal processing circuit
  • An analog output voltage generator wherein the 2 N input ports control the generation of 2 N output voltage level voltages, and are predetermined only when an electrical pulse is output from the first output port
  • an analog output voltage generator for generating a voltage of an output voltage level of the analog output voltage generator in the analog output voltage generator.
  • the present invention can generate output signals output from spatially different output ports based on bit combinations of input words consisting of a plurality of very high speed bit signals. While conventional bit-by-bit processing schemes using CMOS logic gates can only process the input word in stages, the present invention allows for batch recognition of bit combinations without slowing down the individual bit signals. Only one possible signal can be generated at a speed corresponding to the processing speed of CMOS. This makes it possible to speed up final output processing without improving the speed of the transistor. Also, this large scale distributed memory, ultra high speed ROM and high performance DAC can be realized.
  • FIG. 8 schematically shows processing of a serial-to-parallel converter having N conversion channels. It is a figure which shows typically the process with respect to the continuous N bit length input word of the recognition circuit which concerns on one Embodiment of this invention. It is a figure which shows the input word corresponding to burst mode. It is a figure which shows typically the structure of the recognition circuit which can process the word of 4 bits based on one Embodiment of this invention. It is a figure explaining the method to match the input word represented by 4 bits with the output represented by decimal number. 4 schematically shows the ith decision unit U n, i belonging to the generalized decision stage Sn, which the recognition circuit according to an embodiment of the invention comprises. FIG. FIG.
  • FIG. 7 is a diagram schematically showing a configuration of a recognition circuit according to an embodiment of the present invention, which processes a 4-bit input word having a time-series alignment of “1101”.
  • a simplified time series for explaining a signal generation sequence in the recognition circuit when processing a 4-bit input word having a time series arrangement of “1101” in the recognition circuit according to an embodiment of the present invention FIG.
  • FIG. It is a figure which shows one structure of the opto-electric hybrid circuit used as a determination unit in the recognition circuit which concerns on one Embodiment of this invention.
  • FIG. 5 is a time-series diagram of a memory address signal and an output signal from a recognition circuit and a RAM chip.
  • FIG. 7 is a diagram showing the configuration of an ultra-high-speed read only memory (ROM) chip having ultra-high-speed access according to Embodiment 3 of the present invention. It is a figure which shows the structure of the high performance digital analog converter (DAC) which concerns on Embodiment 4 of this invention.
  • ROM read only memory
  • DAC digital analog converter
  • FIG. 2A schematically shows processing on continuous N-bit long input words of the recognition circuit 100 according to the first embodiment of the present invention.
  • the recognition circuit 100 includes one serial port to which a high-speed bit signal is input, and recognizes 2 N input words and 2 N output ports that uniquely correspond to 2 N bit combinations. ing.
  • the output port of the recognition circuit 100 is connected to 2 N input ports of the electric circuit 200.
  • the recognition circuit 100 corresponds to two operation modes, and when designing the circuit, either one of the modes can be selected according to the application.
  • the first mode is "single short operation" which separates input words across long pauses.
  • FIG. 2B shows an input word corresponding to the burst mode.
  • each input word consists of a label in the form of a header followed by a payload, passing at time T word .
  • the interval between input words is set to a time T next which is longer than the passing time T word of each input word, and each input word is separated in time by a guard time T guard .
  • the recognition circuit 100 operates to recognize the label of the input word, and after that processing does not operate until the payload transit time T payload and the guard time T guard have elapsed and the label of the next input word comes. For this reason, the electrical signal output in the final stage of the recognition circuit 100 can have a wide tolerance for the reaction time.
  • the second mode is a "repeat operation" which identifies a plurality of words input successively.
  • a digital-to-analog converter circuit DAC
  • a signal is input to the recognition circuit 100 such that there is no continuous bit string, that is, no label and no guard time T guard and only the payload is continuous.
  • the recognition circuit 100 repeats an operation of generating and outputting a single signal for every N consecutive bits.
  • the output signal corresponding to each "N bits" is constrained to fall within the duration of the N bits. For this reason, the final stage of the recognition circuit 100 needs to be designed to generate an electrical signal with a sharp fall.
  • the serial-to-parallel converter of the recognition circuit 100 uses the conventional deserializer when the input bit is an electrical signal. It can be configured. When a conventional deserializer is used, it is necessary to convert the parallelized bit signal into an optical pulse C stage .
  • the maximum duration of the output is equal to the duration for one input word, i.e. N times the duration of one input bit signal.
  • N 8
  • the recognition circuit 100 processes N continuous high-speed bit signals.
  • all bit signals are input to the electric circuit 300 at a reduced speed.
  • the electric circuit processes the input N bit signals, but conventionally, the logic operation for these bit signals has been performed in a plurality of slow clock cycles.
  • the speed of these individual bit signals is spatially separated corresponding to the bit combination based on the bit combination of the input word without reducing the speed of the individual bit signal to the processing speed of the electric circuit.
  • the 2 N output ports of the recognition circuit 100 are connected to an electric circuit 200 that constitutes a logic circuit that performs an operation.
  • the outputs corresponding to each of the M words are continuously input to the electric circuit.
  • the first input is the first processing result, but the next input is processed using the previous result and updated until all operations are completed. This establishes a word-by-word processing scheme that can reduce ultra-high-speed bit processing time with low-speed electrical circuits.
  • FIG. 3 schematically shows the configuration of the recognition circuit 100 capable of processing 4-bit words.
  • the recognition circuit 100 according to an embodiment of the present invention is composed of two main functional blocks: a serial-to-parallel converter 110 and a decision circuit 120.
  • the output of each conversion channel of the serial to parallel converter 110 controls a predetermined decision step S of the decision circuit 120.
  • the most significant bit determines whether the final output is less than 8 or more than 8 depending on whether the state is high level or low level. Therefore, if the value of the most significant bit is known, it is possible to halve the possible value of the final output. The remaining value candidates can be halved if the state of the next higher bit is known, that is, the value candidates for the final output can be narrowed to 1/4. Repeating this procedure to the least significant bit continuously eliminates the possibility of inappropriate output and converts the word to the correct output, that is, only the output from the output port corresponding to the bit combination of the word is high. It becomes possible to make it a state. From this, the determination circuit 120 is configured as follows.
  • the decision stage S1 corresponding to the most significant bit comprises one decision unit U1,1 and the decision stage S2 corresponding to the least significant bit from the most significant bit comprises two decision units U2,1 , U2,2 , And corresponding to one more significant bit, the decision step S3 includes four decision units U 3,1 to U 3,4 .
  • the decision step S4 corresponding to the least significant bit comprises eight decision units U4,1 to U4,8 .
  • the two output ports of the decision unit U 1,1 in the decision stage S1 corresponding to the most significant bit are connected to the decision unit U 2,1 of the decision stage S2, one corresponding to the second most significant bit, Are connected to the decision unit U2,2 .
  • the four output ports of the decision unit U 2,1 and U 2,2 of the decision stage S2 correspond to the four decision units U 3,1 to U 3,3 of the decision stage S3 corresponding to the third most significant bit .
  • 4 and the eight output ports of the four decision units U 3,1 to U 3,4 of the decision stage S3 correspond to the least significant bits of the eight decision units U 4,1 to U of the decision stage S4. Connected to 4,8 .
  • the decision unit U 1,1 of the first decision stage S1 selects one of the two output ports based on the control signal C1 generated on the conversion channel which converts the most significant bit signal of the serial to parallel converter 110. Set one to High level.
  • the two determination unit U 2,1 in the second stage of the decision step S2 to activate only one of the U 2, 2.
  • the activated decision unit U 2,1 or U 2,2 is two on the basis of the control signal C2 generated on the conversion channel which converts the second most significant bit signal of the serial to parallel converter 110. Bring one of the output ports high.
  • the high level signal from the second determination step S2 activates one of the four determination units U 3,1 to U 3,4 of the third determination step S3. And one of the determining units U 3,1 ⁇ U 3,4, which is the activation, serial - control signal generated by the conversion channel for converting the bit signals of the upper third of the parallel converter 110 C3 , One of the two output ports is set to high level.
  • one of the eight determination units U4,1 to U4,8 in the fourth determination step is also activated by the high level signal from the third determination step S3.
  • the high level signal from the third determination step S3.
  • the two least significant bit signals and the control signal C4 generated by the conversion channel one of the two output ports is set to the high level.
  • the output of one of the 16 output ports corresponding to the bit combination of the 4-bit word can be made High.
  • different binary combinations can be made to correspond to "14" which is an integer from 0 to 15 in decimal numbers. .
  • the recognition circuit 100 is not limited to the processing of the 4-bit word, and the above procedure is repeated similarly for N-bit words having arbitrary bit combinations, thereby obtaining bit combinations for each word. Only the output of the corresponding output port can be in the high level state.
  • the serial-to-parallel converter 110 has N conversion channels corresponding to each bit forming a word
  • the determination circuit 120 has N stages corresponding to the N conversion channels of the serial-to-parallel converter 110. It is arranged to have a determination stage S 1 to S N.
  • the (N ⁇ i) -th decision stage S (Ns) corresponding to the bit of order comprises 2 N ⁇ 1 ⁇ s decision units U, and the N th decision stage S N is 2 N ⁇ 1 .
  • the decision unit U Ns, 1 to U N s , t (t 2 N-1 ).
  • Each decision unit U has two output ports, and each output port is connected to a different decision unit U in a subordinate decision stage S one to one, one of which decision unit U Activate only. In each decision stage S, only one decision unit U is activated at a time by the output of the high level from the next higher decision stage S.
  • the decision units U belonging to the same decision stage S are connected in parallel to the same conversion channel of the serial-to-parallel converter 110 and the output of the activated decision unit U is the decision stage S to which the decision unit U belongs. Is controlled by the control signal C generated by the conversion channel of the serial-to-parallel converter corresponding to. When the state of the control signal C is high, only one port of the activated determination unit U is high, and when the converted bit signal is low, only the other port is high. Become.
  • the final output of the recognition circuit 100 is the determination unit of the Nth determination step SN .
  • FIG. 5 shows the ith decision unit U n, i belonging to the generalized decision stage Sn.
  • the decision unit U n, i is provided with two inputs.
  • the second input is the control signal Cn generated by the nth conversion channel from the conversion channel corresponding to the most significant bit of the serial-to-parallel converter 110, which is all in the nth determination stage Sn Control the decision unit U of
  • the control signal Cn generated is also at the low level.
  • the control signal Cn also becomes high.
  • the decision unit U n, i outputs two spatially different signals L n, 2 i-1 or L n, 2 i .
  • the output of the determination unit U n, i is determined by the signal L n ⁇ 1, j and the control signal Cn input from the preceding determination unit.
  • the signal L n ⁇ 1, j starts slightly earlier than the control signal C n, and the output signal L n, 2 i temporarily becomes high level.
  • the control signal Cn is generated, and when it is at the low level, the output signal Ln, 2i remains at the high level until the designated duration time is over.
  • the control signal Cn is at the high level, the output signals Ln and 2i immediately return to the low level, and Ln and 2i-1 become the high level until the designated duration time is over.
  • FIG. 6 shows an example of a recognition circuit that processes a 4-bit input word whose sequence in the time series is “1101”.
  • FIG. 7 shows a simplified time-series diagram for explaining a signal generation sequence in the recognition circuit 100 for processing a 4-bit input word in which the time-series arrangement is “1101”. To illustrate, a series of clock pulses are displayed to indicate the time instance when the new control signal becomes valid after the new bit signal is converted by the different serial-to-parallel converter 110 conversion channels. .
  • the control signal C1 determines only the output of the unit U1,1 .
  • the signal L1,1 since the most significant bit is at the high level, the signal L1,1 is converted to the high level.
  • the signal L 1, 2 remains at the Low level steady state.
  • the circuit duration 4T signal L 1, 1 Considering that repeatedly calculating: is set to (T clock cycle time), when a new word arrives later than the time 4T, the unit U 1, 1 The output of can be determined again freely.
  • An important function for the output of each unit is a sufficiently fast rise time, which is essential for performing the operation of the entire circuit.
  • the signal L2,2 When the signal L1,1 goes to high level, the signal L2,2 also goes to high level accordingly. However, when the control signal C2 is generated at High level, the signal L2,2 is reset, and instead, the signal L2,1 becomes High level. Here, if it Low order bits are the third control signal C3 goes to Low level, the signal L 3,2 after being initialized by signal L 2,1 will remain at the High level. The signals L4, 3 become high level after the control signal C4 is generated, and generate the final output of the circuit.
  • the output start time of this stage will vary.
  • the signal L3,2 starts before the control signal C3 is generated, but if the third most significant bit signal is high (in this example the converted bit signal is low), Signal L3,1 goes high and starts slightly after the start of signal C3.
  • variations in the onset of output at each stage affect the duration of the signal at the final output of the circuit.
  • FIG. 8 is a simplified time-series diagram for explaining a signal generation sequence in the recognition circuit 100 that processes a 6-bit input word having a time-series arrangement of “100000”. This is an example of processing six bits whose sequence in the time series is "100000". It is important here that in the case of the mode of repetitive operation, it is most appropriate to observe the final output after the last clock pulse K 6 and in the period of 6T. In this example, since the final output is L 6 , 32 and all control signals input to the determination unit lower than unit U 2, 1 are at the low level, in each unit lower than unit U 2, 1 , The output signals L n and 2 i become high level prior to the clock pulse in each step and continue without being reset as they are.
  • FIG. 8 shows the output signals L 6 and 31 when the control signal C 6 is high in dotted lines. Comparing the output signal L 6,32 and L 6, 31, a small portion towards the L 6,32 overlaps with appropriate observation period than in the case of L 6, 31.
  • This problem can be solved by noting that the route from the first stage to the final decision unit is uniquely determined by the input word. For each route, it can be known in advance that there is a difference in the start time of the final signal and that the overlap with the appropriate observation period is small. Therefore, for each route, the design is performed by adjusting the duration of the output signal from the determination unit at the final stage of the route to overlap the above appropriate observation period.
  • the adjusted output signal in the above designed decision stage is shown as mod (L 6,32 ) in FIG.
  • each decision step S is used to control only one decision unit U of the decision units U in the next decision step. That is, the signal needs to move a very small number (perhaps one or two) of transistors without the occurrence of an electrical load which impedes fast operation. Also, in order to be able to process high speed electrical signals in such an arrangement, the lumped circuit must be designed to be sized to accommodate the signal speed being processed. On the other hand, each control signal emitted by the serial to parallel converter 110 to a particular decision stage S must be applicable to all decision units belonging to that decision stage. From an electrical point of view, the control signal needs to be connected to a large number of transistors with large capacitive loads, which prevents quick operation.
  • control signal is short means the rise time and the fall time speed. Also, if the capacitive load is large, the rise time will be longer than necessary, and the duration of the signal will be extended. Therefore, to solve this problem, we propose a new opto-electric hybrid circuit in which the optical signal and the electrical signal described below are integrated.
  • FIGS. 9A and 9B show the configuration of an opto-electric hybrid circuit used as a determination unit in a recognition circuit according to an embodiment of the present invention.
  • the output of each conversion channel 111 of the serial-to-parallel converter 110 is connected to the optical waveguide 121, which is arranged close to the row of determining units included in the determining step S. Which indicates that.
  • the determination unit U is an optical resonator 122, 122 for drawing light pulses from the optical waveguide 121 into the determination unit U according to the signal L n-1, j for activating the determination unit U from the preceding determination step S.
  • an optical / electrical hybrid logic circuit 123 which determines whether to output an electric pulse from one of the two output ports according to the two input signals of the electric pulse and the light pulse.
  • a control signal C n which is an optical pulse, is generated from the conversion channel 111 of the serial-to-parallel converter 110 towards the determination unit U of the determination stage S, while converting When the bit signal is low, no light pulse is generated.
  • the signal L n-1, j is still used to activate the decision unit U n, i .
  • the decision that the control signal C n is activated in the new configuration is a light pulse
  • the signal L n -1, i is used to deflect to the unit U n, i .
  • the signal L n-1, i is branched and the optical resonator circuit 122, 122 'of the determination unit U n, i is modulated with the signal L n-1, i to determine the control signal C n which is an optical pulse Unbias to Un , i .
  • optical resonator circuits 122 and 122 examples include high-speed modulation optical resonators such as optical disk resonators and optical ring resonators which are small in device size and can be operated with low energy (see Non-Patent Document 1).
  • the optical / electrical hybrid logic circuit 123 requires an optical receiver circuit that generates an electrical signal with controlled persistence from the optical pulse deflected to the determination unit Un, i .
  • There are various methods for generating such electrical signals which can be realized, for example, by using a discharge-based circuit using an MSM photodetector (see Patent Document 1).
  • a circuit that generates an electric pulse can also be realized using an input transistor similar to a transistor provided with an optical gate (see Non-Patent Document 2).
  • the opto-electric hybrid logic circuit 123 can be realized.
  • Second Embodiment 10A and 10B show the configuration of a large scale distributed memory according to Embodiment 2 of the present invention.
  • the large-scale distributed memory 200 includes the same recognition circuit 210 as the recognition circuit 100 according to the first embodiment, and the conventional random access memory (RAM) chips 220-1 to 220- associated with each output port of the recognition circuit 210. 2 N is provided.
  • RAM random access memory
  • the memory address signal input to the large scale distributed memory 200 includes two parts A and B as shown in FIGS. 10A and 10B, the first part A is recognized by the recognition circuit 210, and the second part B is Recognized by each RAM chip.
  • a predetermined output port corresponding to the first portion A of the memory address signal is in the high level state.
  • the RAM chips 220-1 to 220-2 N become active only when the output port of the corresponding recognition circuit 210 becomes high level, and can read the second part B of the memory address signal.
  • a specific memory location in the RAM chip is specified by the second portion B of the memory address signal, and the data stored in the memory location is read or stored in the memory location. It will be possible to write data.
  • FIG. 11 shows a time-series diagram of the memory address signal and the output signal from the recognition circuit and the RAM chip.
  • the recognition circuit 210 in the recognition circuit 210, the time required to select a specific RAM chip is compared to the case where the number of chips is one. Is also increased by Low.DELTA.T, and does not increase in proportion to the number N of chips. For this reason, even when the memory is a multi-dimensional array, a specific RAM chip can be selected at high speed from a large number of RAM chips 220-1 to 220-2 N , so high extensibility can be achieved without increasing the access time. A memory pool can be realized. This is useful for a wide range of data processing applications.
  • the access time of the entire large scale distributed memory 200 is approximately equal to the access time of each RAM chip. If the recognition circuit 210 has N bits, it is possible to select 2N RAM chips. Assuming that the bit capacity Q of each RAM and the access time T, the large scale distributed memory 200 can realize a memory pool having a bit capacity of 2 N ⁇ Q at maximum and an access time T.
  • the first delivered the second part B to all the RAM chips 220-1 to 220-2 N and activated them all simultaneously, and specified the memory locations of all the RAM chips 220-1 to 220-2 N.
  • the recognition circuit 210 is used to select a desired RAM chip 220-i. In this method, unnecessary chips are also activated, resulting in high power consumption.
  • the second method contrary to the first method, after selecting one desired RAM chip 220-i using the recognition circuit 210 based on the first part A, the selected RAM chip 220- is selected. Supply the second part B only to i to specify the memory location. This method is advantageous for reducing power consumption because it does not activate unnecessary chips.
  • FIG. 10A shows an example of separating a memory address signal using a switch
  • FIG. 10B shows an example of distributing an entire memory address signal using a splitter.
  • the first portion A and second portion B which are separated by the switch 230 is respectively allocated to the recognition circuit 210 and the RAM chips 220-1 ⁇ 220-2 N.
  • the entire memory address signal is distributed to both the recognition circuit 210 and the RAM chips 220-1 ⁇ 220-2 N through splitter.
  • the recognition circuit 210 is designed to react only to the first N bits corresponding to the first part A and to ignore the remaining bits.
  • An electric gate pulse signal synchronized with the second portion B is input to the RAM chips 220-1 to 220-2 N , and using this, for example, a process of masking the first portion A is performed. , The second part B can be recognized.
  • FIG. 12 shows the configuration of an ultra-high-speed read only memory (ROM) chip having ultra-high-speed access according to the third embodiment of the present invention.
  • the ultra high speed ROM chip 300 includes a line decoder 311 and a word decoder 312 using the recognition circuit 100 used in the first embodiment, a two-dimensional memory cell array 320, and an output sensor 330.
  • the input address signal is input to line decoder 311 and word decoder 312, the input address signal is decoded to specify the position of the memory cell to be activated in memory cell array 320, and the data stored in the specified memory cell Are output from the output sensor 330.
  • the access speed of the conventional ROM chip decreases as the memory cell array becomes larger and the storage capacity increases.
  • the decoder made of a superconducting material has been proposed as an ultra-high-speed ROM chip that improves the decrease in access speed due to the increase in storage capacity and enables operation with sub-nanosecond access time Patent Document 3).
  • Patent Document 3 In order to operate this ultra-fast ROM chip with subnanosecond access time, it is necessary to cool the decoder to an extremely low temperature.
  • the ultra-high-speed ROM 300 uses the recognition circuit 100 used in the first embodiment for the line decoder 311 and the word decoder 312, whereby the memory cell array 320 becomes large and the memory cell becomes large. It is possible to operate with sub-nanosecond access time at room temperature even though the number of
  • FIG. 13 shows the configuration of a high-performance digital-to-analog converter (DAC) according to Embodiment 4 of the present invention.
  • the DAC 400 includes the same recognition circuit 410 as the recognition circuit 100 used in the first embodiment, and an analog output voltage generator 420.
  • the DAC 400 operates in real time, separating the continuous input signal into multiple words and converting each word into a corresponding analog output voltage.
  • Each word consists of M bits, and 2 M level output voltage is supported by the DAC chip.
  • the analog output voltage generator 420 has an input port for controlling the generation of a voltage for each output voltage level, and each output port of the recognition circuit 410 corresponds to each input port of the analog output voltage generator 420. It is done. When a specific output port of the recognition circuit 410 becomes high level, a specific input port of the analog output voltage generator 420 associated with that output port becomes active, and a voltage of a predetermined output voltage level becomes an analog output generator. It is generated and output at 420.
  • each bit can also be configured to have 6 or more bits.
  • the process of recognizing the input word pattern in the DAC 400 of the fourth embodiment is performed by the recognition circuit 410 used in the first embodiment, and is separated from the process of generating the corresponding analog output voltage. Therefore, in the present embodiment, since the input word pattern can be recognized faster than in the past, it is possible to convert a word having a higher number of bits than in the past into real time.

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Abstract

複数のビット信号からなる入力ワードのビット組み合わせに基づいて空間的に異なる出力ポートから出力される出力信号を生成する信号処理回路、それを用いた分散メモリ、ＲＯＭおよびＤＡＣを提供すること。認識回路（１００）は、ビット信号が入力されるシリアルポートを備え、Ｎビットの入力ワードを認識し、２N通りのビット組み合わせに一意対応する２N個の出力ポートを備えている。認識回路（１００）の出力ポートは、電気回路（２００）の２N個の入力ポートに接続されている。信号が入力されていない状態では全ての出力は常にＬｏｗレベルの状態にあり、ビット信号が認識回路（１００）のシリアルポートに入力されると、ビット組み合わせに対応する１つの出力ポートだけがＨｉｇｈレベルの状態になる。認識回路（１００）はリアルタイムで作動し、Ｎビットのワードが入力され終えた直後に対応する出力ポートがＨｉｇｈレベルになり、十分な持続時間の間、Ｈｉｇｈレベルの状態を保つ。

Description

信号処理回路、それを用いた分散メモリ、ＲＯＭおよびＤＡＣ
　本発明は、複数ビットのワードを認識するための信号処理回路、それを用いた分散メモリ、ＲＯＭおよびＤＡＣに関する。
　通信トラフィック需要の大幅な増加に対応するため、伝送システムのデータ速度は著しく増加している。現在では、毎秒数十～数百ギガビットのデータを処理する伝送システムを求めるのが普通となっており、データ伝送速度への要求は、過去１０年と比較しても飛躍的な変化を遂げている。
　このような高速のデータ信号は、電気的には短い距離しか伝送できないが、光搬送波を用いれば、光リンクの帯域と低損失性が保たれる限り、長い距離を伝送することができる。これら光信号として伝送された高速のデータ信号は、受信側で信号処理に適した電気信号に変換される。高速なデータ信号の電気処理としては従来のビット毎のデータ処理が唯一の確実な方法であるが、そのことがデータ伝送高速化という課題の解決を難しくする要因となっている。
　高速なデータ速度のビットを低速の電気回路で処理する一般的な手段として、これらのビットをシリアル－パラレル変換する方法がある。図１に、例として、Ｎ個の変換チャネルを持つシリアル－パラレル変換器２を示す。伝送路１から光信号としてシリアル－パラレル変換器２に入力される全てのビット信号は、Ｎ個の連続したビット信号で構成されたグループの連なりとなっている。シリアル－パラレル変換器２の変換チャネルは、１つのグループに含まれるＮ個のビット信号をそれぞれ個別に電気信号に変換し、続いて、後続のグループのＮ個のビット信号を同様にそれぞれ個別に電気信号に変換する。このように、各変換チャネルは、１つのグループにつき１回動作し、各変換チャネルから出力されるビット信号はそれぞれＮ倍に延伸される。すなわち、変換後のビット信号の速度はビット数Ｎに依存し、Ｎが大きいほど遅くなる。
　シリアル－パラレル変換器２の各チャネルの出力はその前のチャネルと較べてわずかな時間差を持ち、これが最初に処理されるチャネルに対する到着時間の遅れとなる。この時間差は、遅延回路により最後に処理されるチャネルから順に、漸増する遅延を各チャネルに与えることにより補正することができる。これにより、変換されたＮ個のビットを同時に生成することが可能となり、全てのビットを単一のラッチ信号と同時に論理回路４に入力することができる。
　このように高速なデータ速度のビット信号は、シリアル－パラレル変換法を用いることで低速な電気回路と接続することができ、その処理速度は、電気回路の速度に依存する。この電気回路の処理速度は、主に回路を構成するトランジスタによって制限される。シリコンＣＭＯＳトランジスタは、非常に信頼性が高く、エネルギー効率がよいトランジスタとして、デジタル処理回路に用いられている。ＣＭＯＳトランジスタの速度を高めるには、トランジスタのサイズ、特にゲートチャネルの幅を小さくすることが有効である。
特許第５９２２２７７号公報 特許第５９３７７１９号公報
Michael R. Watts, William A. Zortman, Douglas C. Trotter, Ralph W. Young, and Anthony L. Lentine, "Vertical junction silicon microdisk modulators and switches," Opt. Express 19, 21989-22003, (2011). R. W. Going, J. Loo, T. J. K. Liu and M. C. Wu, "Germanium Gate PhotoMOSFET Integrated to Silicon Photonics," in IEEE Journal of Selected Topics in Quantum Electronics, vol. 20, no. 4, pp. 1-7, July-Aug. 2014. Hiroshi Ishikawa, Tatsushi Nakahara, Hiroki Sugiyama and Ryo Takahashi, "A parallel-to-serial converter based on a differentially-operated optically clocked transistor array, " IEICE Electronics Express, Vol. 10, No. 20, pp. 1-6, (2013).
　しかしながら、サイズの縮小が物理的な限界に近づくにつれて、トランジスタの高速化は困難になりつつある。幾何学的な取組みは数年前に限界に達しており、現在は、数ナノメートルの有効ゲート幅を持つトランジスタの製造技術を向上させる取り組みが進んでいるが、これ以上の微細化による高速化は容易ではない。
　本発明は、このような事情に鑑みてなされたもので、その目的とするところは、トランジスタの速度のみに依存せず、信号処理方法の改善によって、データ伝送の高速化を実現することにある。具体的には、複数のビット信号からなる入力ワードのビット組み合わせに基づいて空間的に異なる出力ポートから出力される出力信号を生成する信号処理回路、それを用いた分散メモリ、ＲＯＭおよびＤＡＣを提供することにより、これを実現する。
　上記の課題を解決するために、本発明の一態様は、信号処理回路であって、Ｎビットの入力ワードが入力される１つのシリアルポートと、２N通りのビット組み合わせに一意対応し、空間的に分離された２N個の第１出力ポートと、前記シリアルポートから入力された前記入力ワードのビット毎に対応する決定段階を有する認識回路であって、前記決定段階は電気パルスが入力されてアクティブ化されたときに前記入力ワードの対応するビットの状態に応じて２つの第２出力ポートの一方に電気パルスを出力する決定ユニットを含み、前記決定ユニットの２つの前記第２出力ポートは、隣接する下位のビットに対応する異なる前記決定ユニットにそれぞれ接続され、前記入力ワードの最下位ビットに対応する前記決定ユニットの前記第２出力ポートが前記第１出力ポートに接続された、前記認識回路と、を備えたことを特徴とする。
　本発明の別の態様では、さらに前記認識回路は、シリアル－パラレル変換器を備え、前記シリアル－パラレル変換器は、前記入力ワードのビット毎に前記ビットの状態を示す制御信号を生成して各ビットに対応する前記決定ユニットに出力し、アクティブ化された前記決定ユニットは、前記制御信号に基づき前記ビットの状態を判定することを特徴とする。
　本発明の別の態様では、さらに前記最下位ビットに対応する前記決定ユニットは、前記決定ユニットの出力ポート毎に、出力する電気パルスの持続時間が所定の観察期間と所定の時間的重なりを有するように設定されていることを特徴とする。
　本発明の別の態様では、さらに前記制御信号は、光パルスであり、前記決定ユニットは、上位のビットに対応する前記決定ユニットから出力され前記電気パルスによって変調されて前記光パルスを偏向する光共振器回路と、前記光共振器回路が偏向した前記光パルスから第２電気パルスを生成する光受信器回路と、前記光受信器回路から出力された第２電気パルスに基づき前記電気パルスを出力する前記第２出力ポートを決定する論理回路とを備えたことを特徴とする。
　本発明の別の態様では、さらに前記光共振器回路は、垂直接合型のマイクロディスク構造であることを特徴とする。
　本発明の別の態様では、さらに前記光受信器回路は、ＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）フォトディテクタを用いた放電ベースの回路であることを特徴とする。
　本発明の別の一態様は、分散メモリであって、本発明の一態様の信号処理回路と、前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個のＲＡＭチップであって、前記第１出力ポートから電気パルスが出力されたときにのみアクティブになる２N個のＲＡＭチップと、入力アドレス信号をＮビットの第１の部分とＭビットの第２の部分で構成し、前記第１の部分を前記信号処理回路で認識し、前記第２の部分を前記２N個のＲＡＭチップで認識する信号分離回路と、を備えたことを特徴とする。
　本発明の別の態様では、さらに前記入力アドレス信号の第１の部分と第２の部分を分離し、前記第１の部分を前記信号処理回路に入力し、前記第２の部分を前記２N個のＲＡＭチップに入力することを特徴とする。
　本発明の別の態様では、さらに前記入力アドレス信号を、前記信号処理回路と前記２N個のＲＡＭチップとの両方に入力し、前記信号処理回路が、前記入力アドレス信号のうち第１の部分のみを認識し、前記２N個のＲＡＭチップが、前記入力アドレス信号の第２の部分と同期するゲートパルス信号を用いて、前記入力アドレス信号の第２の部分のみを認識することを特徴とする。
　本発明の別の一態様は、ＲＯＭであって、入力アドレス信号からメモリアドレスを復号する、本発明の一態様の信号処理回路により構成された第１および第２のデコーダと、前記第１および第２のデコーダと接続され、復号された前記メモリアドレスに対応する２次元に配列された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの各メモリセルと接続され、前記第１および第２のデコーダにより指定されたメモリセルからデータを出力する出力センサと、を備えたことを特徴とする。
　本発明の別の一態様は、ＤＡＣであって、本発明の一態様の信号処理回路と、前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個の入力ポートを含むアナログ出力電圧発生器であって、前記２N個の入力ポートは、２N個の出力電圧レベルの電圧の発生を制御し、前記第１出力ポートから電気パルスが出力されたときにのみ所定の出力電圧レベルの電圧をアナログ出力電圧発生器において発生させる、アナログ出力電圧発生器と、を備えたことを特徴とする。
　本発明は、複数の超高速ビット信号からなる入力ワードのビット組み合わせに基づいて空間的に異なる出力ポートから出力される出力信号を生成することができる。ＣＭＯＳ論理ゲートを用いた従来のビット毎の処理方式では入力ワードを段階的に処理することしかできないが、本発明では、個々のビット信号の速度を落とすことなく、ビット組み合わせを一括認識することのできる信号を１つだけＣＭＯＳの処理速度に対応する速度で生成することができる。これにより、トランジスタの速度を向上させることなく、最終出力処理を高速化することができる。また、この大規模分散メモリ、超高速ＲＯＭおよび高性能ＤＡＣが実現できる。
Ｎ個の変換チャネルを持つシリアル－パラレル変換器の処理を模式的に示す図である。 本発明の一実施形態に係る認識回路の連続するＮビット長の入力ワードに対する処理を模式的に示す図である。 バーストモードに対応した入力ワードを示す図である。 本発明の一実施形態に係る４ビットのワードを処理可能な認識回路の構成を模式的に示す図である。 ４ビットで表される入力ワードを１０進数で表される出力に対応付ける方法を説明する図である。 本発明の一実施形態に係る認識回路が備える、一般化した決定段階Ｓｎに属するｉ個番目の決定ユニットＵn,iを模式的に示す図である。 本発明の一実施形態に係る認識回路であって、時系列上の並びが「１１０１」である４ビットの入力ワードを処理する認識回路の構成を模式的に示す図である。 本発明の一実施形態に係る認識回路において時系列上の並びが「１１０１」である４ビットの入力ワードを処理する際の、認識回路内の信号生成シーケンスを説明するために簡略化した時系列図である。 本発明の一実施形態に係る認識回路において時系列上の並びが「１０００００」である６ビットの入力ワードを処理する際の、認識回路内の信号生成シーケンスを説明するために簡略化した時系列図である。 本発明の一実施形態に係る認識回路において決定ユニットとして用いる光電気混載回路の一構成を示す図である。 本発明の一実施形態に係る認識回路において決定ユニットとして用いる光電気混載回路の一構成を示す図である。 本発明の実施形態２に係る大規模分散メモリのスイッチを用いてメモリアドレス信号を分離する構成例を示す図である。 本発明の実施形態２に係る大規模分散メモリのスプリッタを用いてメモリアドレス信号全体を分配する構成例を示す図である。 メモリアドレス信号、および認識回路およびＲＡＭチップからの出力信号の時系列図である。 本発明の実施形態３に係る超高速アクセスを持つ超高速リードオンリーメモリ（ＲＯＭ）チップの構成を示す図である。 本発明の実施形態４に係る高性能デジタルアナログコンバータ（ＤＡＣ）の構成を示す図である。
　以下、本発明の実施の形態について、詳細に説明する。
　（実施形態１）
　図２Ａに、本発明の実施形態１に係る認識回路１００の連続するＮビット長の入力ワードに対する処理を模式的に示す。この認識回路１００は、高速のビット信号が入力される１つのシリアルポートを備え、かつ、Ｎビットの入力ワードを認識し、２N通りのビット組み合わせに一意対応する２N個の出力ポートを備えている。認識回路１００の出力ポートは、電気回路２００の２N個の入力ポートに接続されている。
　シリアルポートに信号が入力されていない状態では全ての出力は常にＬｏｗレベルの状態にあり、ワードを構成するビット信号が認識回路１００のシリアルポートに入力されると、そのワードのビット組み合わせに対応する１つの出力ポートだけがＨｉｇｈレベルの状態になる。認識回路１００はリアルタイムで作動し、Ｎビットのワードが入力されると直ちに対応する出力ポートがＨｉｇｈレベルになり、出力を低速な電気回路に接続するのに十分な持続時間の間、Ｈｉｇｈレベルの状態を保つ。
　また、この認識回路１００は２種類の動作モードに対応し、回路を設計する際に、アプリケーションに合わせてどちらか一方のモードを選択することができる。
　１つめのモードは、入力ワードを長い休止を挟んで分離する「単一・短時間動作」である。その一形態として、バーストモードパケットのラベル認識処理の例を説明する。図２Ｂに、バーストモードに対応した入力ワードを示す。図２Ｂに示す通り、各入力ワードは、ヘッダ形式のラベルとそれに続くペイロードで構成され、時間Ｔｗｏｒｄで通過する。入力ワード間の間隔は、各入力ワードの通過時間Ｔｗｏｒｄよりも長い時間Ｔｎｅｘｔに設定され、各入力ワードがガード時間Ｔｇｕａｒｄで時間的に分離されている。認識回路１００は、入力ワードのラベルを認識するときに動作し、その処理の後は、ペイロードの通過時間Ｔｐａｙｌｏａｄとガード時間Ｔｇｕａｒｄが経過して次の入力ワードのラベルが来るまで動作しない。このため、認識回路１００の最終段階において出力される電気信号は、反応時間についての許容値を広く取ることができる。
　具体的には、上記のようなバーストモードパケットのラベル認識処理を高速に実施する場合、出力電気信号の急峻な立ち上がりは必要であるものの、立ち下がりについては緩やかにすることができる。これにより、信号処理回路の設計の自由度を大きくすることができる。一方で、１つめのモードにおいては、ワードが任意のタイミングで入力されるため、認識回路１００のシリアル－パラレル変換部（図３の１１０）をバーストモード動作に対応するように設計する必要がある。
　２つめのモードは、連続して入力される複数のワードを識別する「繰り返し動作」である。その一形態として、デジタル－アナログ変換回路（ＤＡＣ）の例を説明する。ＤＡＣでは、認識回路１００に連続したビット列、すなわちラベル、ガード時間Ｔｇｕａｒｄが無く、ペイロードのみが連続するような信号が入力される。認識回路１００は、連続したＮ個のビット毎に、単一の信号を生成して出力する動作を繰り返す。それぞれの「Ｎ個のビット」に対応する出力信号は、Ｎ個のビットの持続時間内に収まるよう制約される。このため、認識回路１００の最終段階は、急峻な立ち下がりをもつ電気信号を生成するよう設計する必要がある。一方で、２つめのモードでは、認識回路１００をバーストモードに対応させる必要がないため、認識回路１００のシリアル－パラレル変換部は、入力ビットが電気信号である場合、従来型のデシリアライザを用いて構成することができる。なお、従来型のデシリアライザを用いた場合は、並列化されたビット信号を光パルスＣｓｔａｇｅに変換する必要がある。
　２つめのモードにおいて、出力の最大持続時間は１つの入力ワードに対する持続時間、すなわち１つの入力ビット信号の持続時間をＮ倍したものと等しい。図２Ａに示す認識回路でビット数Ｎ＝８の場合、回路の出力ポート数は２8＝２５６個になる。ビット組み合わせが異なる２つのワードが連続して回路に入力した場合、それぞれのワードのビット組合せに対応する２つの出力ポートがＨｉｇｈレベルの状態になる。
　ここで、認識回路１００がＮ個の連続した高速のビット信号を処理する場合を考える。シリアル－パラレル変換を実施すると、全てのビット信号は速度を落として電気回路３００に入力される。電気回路は入力されたＮ個のビット信号を処理するが、従来はこれらのビット信号に対する論理演算を低速な複数のクロック周期で実施していた。これに対し本発明では、これらの個々のビット信号の速度を電気回路の処理速度に合わせて低下させることなく、入力されたワードのビット組み合わせに基づいて、ビット組み合わせに対応する空間的に分離された出力ポートに出力信号を生成する。この出力ポートから出力される信号の持続時間は、１つのワード分の持続時間、すなわち全てのビット信号分の持続時間に対応しているため、低速な電気回路の速度に合わせることが十分可能な長さである。この場合、生成した信号が出力される出力ポートには全てのビット信号の集合情報、すなわちビット組み合わせの情報が含まれるため、従来と較べてクロック周期を消費せずに済み、電気回路での処理を簡素化することができる。
　この手法は、複数の連続したＮビットのワードを処理する時に、さらに力を発揮する。いくつかの論理演算を行う必要のあるＭ個のワードについて、各ワードをビット組み合わせに応じて空間的に異なる出力ポートに出力される信号に変換し、このＭ個の連続した低速な信号を処理することのできる論理回路が演算を実行する場合を考える。
　図２Ａに示すように、認識回路１００の２N個の出力ポートは、演算を行う論理回路を構成する電気回路２００に接続している。Ｍ個の各ワードに対応する出力は、連続的に電気回路に入力される。最初の入力が最初の処理結果となるが、次の入力はその１つ前の結果を用いて処理され、全ての演算が終了するまで更新される。これにより、低速な電気回路で超高速なビットの処理時間を削減することが可能な、ワード毎の処理方式を確立する。
　以下、本発明の実施の形態について図を参照して説明する。図３に、４ビットのワードを処理可能な認識回路１００の構成を模式的に示す。本発明の一実施形態に係る認識回路１００は、シリアル－パラレル変換器１１０および決定回路１２０の２つの主要な機能ブロックで構成される。シリアル－パラレル変換器１１０の各変換チャネルの出力は、決定回路１２０の所定の決定段階Ｓを制御する。
　最も重要な最上位ビットは、その状態がＨｉｇｈレベルかＬｏｗレベルかにより、最終的な出力が８未満か、８以上かを決定する。従って、最上位のビットの値が分かれば、最終出力が取り得る値の候補を半分にすることができる。残った値の候補についても、次に上位のビットの状態が分かればそれを半分にすることができ、つまり最終出力の値の候補を１／４に絞り込むことができる。この手順を最下位ビットまで繰り返すことにより、適切でない出力の可能性を連続的に排斥し、ワードを正しい出力に変換する、すなわちワードのビット組み合わせに対応した出力ポートからの出力のみをＨｉｇｈレベルの状態にすることが可能となる。このことから、決定回路１２０は下記のように構成する。
　最上位ビットに対応する決定段階Ｓ１は決定ユニットＵ1,1を１つ含み、最上位ビットから１つ下位のビットに対応する決定段階Ｓ２は２つの決定ユニットＵ2,1、Ｕ2,2を含み、さらに１つ下位のビットに対応する決定段階Ｓ３は４つの決定ユニットＵ3,1～Ｕ3,4を含む。最下位ビットに対応する決定段階Ｓ４は、８つの決定ユニットＵ4,1～Ｕ4,8を含む。
　最上位のビットに対応する決定段階Ｓ１における決定ユニットＵ1,1の２つの出力ポートは、一方が２番目に上位のビットに対応する決定段階Ｓ２の決定ユニットＵ2,1に接続され、他方が決定ユニットＵ2,2に接続されている。同様に、決定段階Ｓ２の決定ユニットＵ2,1、Ｕ2,2の４つの出力ポートは、３番目に上位のビットに対応する決定段階Ｓ３の４つの決定ユニットＵ3,1～Ｕ3,4に接続され、決定段階Ｓ３の４つの決定ユニットＵ3,1～Ｕ3,4の８つの出力ポートは、最下位のビットに対応する決定段階Ｓ４の８つの決定ユニットＵ4,1～Ｕ4,8に接続されている。
　最初の決定段階Ｓ１の決定ユニットＵ1,1は、シリアル－パラレル変換器１１０の最上位のビット信号を変換する変換チャネルで生成された制御信号Ｃ１に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。決定ユニットＵ1,1の出力の一方がＨｉｇｈレベルにされると、２段目の決定段階Ｓ２の２つの決定ユニットＵ2,1、Ｕ2,2のうちの一方だけをアクティブ化する。そのアクティブ化された決定ユニットＵ2,1又はＵ2,2は、シリアル－パラレル変換器１１０の２番目に上位のビット信号を変換する変換チャネルで生成された制御信号Ｃ２に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。これら処理により、２段目の決定段階Ｓ２が選び得る４つの出力ポートのうちの１つだけがＨｉｇｈレベルになり、さらに空間的に分離された出力ポートに信号が生成されて、最終出力が取り得る可能性を１／４に絞り込む。同様に、２段目の決定段階Ｓ２からのＨｉｇｈレベルの信号によって、３段目の決定段階Ｓ３の４つの決定ユニットＵ3,1～Ｕ3,4のうちの１つがアクティブ化される。そしてそのアクティブ化された決定ユニットＵ3,1～Ｕ3,4のうちの１つは、シリアル－パラレル変換器１１０の３番目に上位のビット信号を変換する変換チャネルで生成された制御信号Ｃ３に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。４段目の決定段階Ｓ４の８つの決定ユニットＵ4,1～Ｕ4,8もいずれか１つが３段目の決定段階Ｓ３からのＨｉｇｈレベルの信号によってアクティブ化され、シリアル－パラレル変換器１１０の最下位のビット信号を変換する変換チャネルで生成された制御信号Ｃ４に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。
　このようにして、４ビットのワードのビット組み合わせに対応する１６個の出力ポートのうちの１つの出力をＨｉｇｈレベルにすることができる。例えば、図４に示す４ビットのワード「１１１０」を認識回路１００に入力した場合、異なるバイナリの組み合わせを、十進数の０から１５の整数の１つである「１４」に対応させることができる。
　本発明の認識回路１００は、上記４ビットのワードの処理に限定されず、任意のビット組み合わせを有するＮビットのワードについても、上記手順を同様に繰り返し実行することで、ワード毎のビット組み合わせに対応する出力ポートの出力のみをＨｉｇｈレベルの状態することができる。このとき、シリアル－パラレル変換器１１０はワードを構成する各ビットに対応するＮ個の変換チャネルを有し、決定回路１２０はシリアル－パラレル変換器１１０のＮ個の変換チャネルに対応するＮ段の決定段階Ｓ1～ＳNを有する構成とする。
　Ｎ段の決定段階Ｓ1～ＳNは、最上位のビットに対応する決定段階Ｓ1を１段目とすると、２s（ｓ＝０、１、２、・・・、Ｎ-１）の位のビットに対応する（Ｎ-ｉ）段目の決定段階Ｓ(N-s)は、２N-1-s個の決定ユニットＵを含み、Ｎ番目の決定段階ＳNは２N-1個の決定ユニットＵN-s,1～ＵN-s,t（ｔ＝２N-1）で構成される。
　各決定ユニットＵは、２つの出力ポートを有しており、各出力ポートは、１つ下位の決定段階Ｓにある異なる決定ユニットＵに１対１でそれぞれ接続し、そのうちの一方の決定ユニットＵだけをアクティブ化する。各決定段階Ｓでは、１つ上位の決定段階ＳからのＨｉｇｈレベルの出力によって一度に１つの決定ユニットＵだけがアクティブ化される。
　同じ決定段階Ｓに属する決定ユニットＵは、シリアル－パラレル変換器１１０の同一の変換チャネルに並列に接続されており、アクティブ化された決定ユニットＵの出力は、その決定ユニットＵが属する決定段階Ｓに対応するシリアル－パラレル変換器の変換チャネルで生成された制御信号Ｃで制御される。制御信号Ｃの状態がＨｉｇｈレベルのとき、アクティブ化された決定ユニットＵの一方のポートだけがＨｉｇｈレベルになり、変換されたビット信号がｌｏｗレベルのとき、今度は他方のポートだけがＨｉｇｈレベルになる。
　このようにして各決定段階Ｓに属する決定ユニットＵのうちの１つの決定ユニットＵの一方の出力のみがＨｉｇｈレベルになり、認識回路１００の最終出力として、Ｎ番目の決定段階ＳNの決定ユニットＵN-s,1～ＵN-s,t（ｔ＝２N-1）の２N個の出力ポートのうち、Ｎビットのワードのビット組み合わせに対応する１つをＨｉｇｈレベルにすることができる。
　次に、回路操作を時系列で説明するため、図５に、一般化した決定段階Ｓｎに属するｉ個番目の決定ユニットＵn,iを示す。この決定ユニットＵn,iには２つの入力が与えられる。最初の入力は決定段階Ｓ（ｎ―１）に属する決定ユニットＵから入力されるＬn―1,j（ｉが奇数の場合ｊ＝（ｉ＋１）／２、ｉが偶数の場合ｊ＝ｉ／２）であり、２番目の入力はシリアル－パラレル変換器１１０の最上位ビットに対応する変換チャネルからｎ番目の変換チャネルが生成する制御信号Ｃｎで、これはｎ番目の決定段階Ｓｎにある全ての決定ユニットＵを制御する。シリアル－パラレル変換器１１０のｎ番目の変換チャネルが変換するビット信号がＬｏｗレベルのとき、生成される制御信号ＣｎもＬｏｗレベルになる。同様に、ビット信号がＨｉｇｈレベルのときは制御信号ＣｎもＨｉｇｈレベルになる。
　決定ユニットＵn,iは、空間的に異なる２つの信号、Ｌn,2i-1またはＬn,2iを出力する。決定ユニットＵn,iの出力は、１つ前の決定ユニットから入力する信号Ｌn―1,jおよび制御信号Ｃｎで決まる。通常、信号Ｌn―1,jは制御信号Ｃｎよりわずかに早く始まり、出力信号Ｌn,2iが一時的にＨｉｇｈレベルになる。続いて制御信号Ｃｎが生成され、これがＬｏｗレベルである場合、出力信号Ｌn,2iはその指定された持続時間が終わるまでＨｉｇｈレベルのままとなる。一方、制御信号ＣｎがＨｉｇｈレベルである場合、出力信号Ｌn,2iは直ちにＬｏｗレベルに戻り、Ｌn,2i-1はその指定された持続時間が終わるまでＨｉｇｈレベルになる。
　図６に、時系列上の並びが「１１０１」である４ビットの入力ワードを処理する認識回路の例を示す。また、図７に、時系列上の並びが「１１０１」である４ビットの入力ワードを処理する認識回路１００内の信号生成シーケンスを説明するために簡略化した時系列図を示す。説明のため、一連のクロックパルスを表示して、新しいビット信号が異なるシリアル－パラレル変換器１１０の変換チャネルにより変換された後、新しい制御信号が有効になった時の時間インスタンスを表示している。
　制御信号Ｃ１はユニットＵ1,1の出力だけを決定し、本例では最上位ビットがＨｉｇｈレベルであることから、信号Ｌ1,1をＨｉｇｈレベルに変換する。一方で、信号Ｌ1,2は定常状態のＬｏｗレベルのままである。本回路は、繰返し演算することを考慮して信号Ｌ1,1の持続時間を４Ｔ（Ｔ：クロックサイクル時間）に設定しており、新しいワードが時間４Ｔより後に到着すると、ユニットＵ1,1の出力を再び自由に決定することができる。各ユニットの出力にとって重要な機能は、十分に早い立ち上がり時間であり、これは回路全体の演算を行うのに不可欠なものである。
　信号Ｌ1,1がＨｉｇｈレベルになると、それに応じて信号Ｌ2,2もＨｉｇｈレベルになる。しかし、制御信号Ｃ２がＨｉｇｈレベルで生成されると、信号Ｌ2,2はリセットされ、代わりに信号Ｌ2,1がＨｉｇｈレベルになる。ここで、３番目に上位のビットがＬｏｗだと、制御信号Ｃ３はＬｏｗレベルになり、信号Ｌ3,2は信号Ｌ2,1で初期化された後はＨｉｇｈレベルのままになる。信号Ｌ4,3は制御信号Ｃ４が生成された後はＨｉｇｈレベルになり、回路の最終出力を生成する。
　所定の段階ＳｎにおいてクロックパルスＫｎの時間を基準とすると、この段階の出力開始時間にばらつきが生じる。例では、制御信号Ｃ３が発生する前に信号Ｌ3,2が始まるが、しかし、３番目に上位のビット信号がｈｉｇｈレベルとなる場合（本例では変換されたビット信号はｌｏｗレベル）、制御信号Ｌ3,1はｈｉｇｈレベルとなり信号Ｃ３の開始よりもわずか後に始まる。このように、各段階において出力開始のばらつきがあると、回路の最終出力において信号の持続時間に影響を及ぼす。
　図８に、時系列上の並びが「１０００００」である６ビットの入力ワードを処理する認識回路１００内の信号生成シーケンスを説明するために簡略化した時系列図を示す。これは、時系列上の並びが「１０００００」である６つのビットを処理する例である。ここで重要なことは、繰り返し動作のモードの場合、最後のクロックパルスＫ6の後、かつ、６Ｔの期間において最終出力を観察することが、最も適切であるということである。この例の場合、最終出力はＬ6,32であり、ユニットＵ2,1より下位の決定ユニットに入力する制御信号は全てＬｏｗレベルであるため、ユニットＵ2,1より下位の各ユニットでは、それぞれの段階におけるクロックパルスよりも先に出力信号Ｌn,2iがＨｉｇｈレベルとなり、そのままリセットされずに持続する。このため、最終出力信号Ｌ6,32は、最後のクロックパルスＫ6の開始よりもかなり早く開始する。従って、適切な観察期間からはみ出る部分が大きい。図８に、点線で制御信号Ｃ6がＨｉｇｈであった場合の出力信号Ｌ6,31を示す。出力信号Ｌ6,32とＬ6,31を比較してみると、Ｌ6,31の場合よりもＬ6,32の方が適切な観察期間と重なる部分が小さい。この課題については、最初の段階から最終の決定ユニットまでのルートが入力ワードによって一意に決定されるということに着目すると解消可能である。それぞれのルートについて、最終信号の開始時間に差があること、および適切な観察期間との重なりが小さいことは事前に把握できる。そこで、それぞれのルートに対し、ルートの最終段階にある決定ユニットからの出力信号の持続時間が上記の適切な観察期間に重なるように調整して設計を行う。上記の設計を施した決定段階における調整後の出力信号を、図８にｍｏｄ（Ｌ6,32）として示す。
　ここまでの説明の通り、各決定段階Ｓにおいて発生した信号は、次の決定段階にある決定ユニットＵのうち、１つの決定ユニットＵのみを制御するために使用される。すなわち、信号はごく僅かな数（おそらく１つまたは２つ）のトランジスタを、速い動作を妨げる電気負荷の発生を伴わずに動かす必要がある。また、このような構成において高速電気信号の処理を可能とするために、処理中の信号速度に対応できるような寸法で集中回路（lumped circuit）を設計しなければならない。一方、特定の決定段階Ｓへシリアル－パラレル変換器１１０が発する各制御信号は、その決定段階に属する全ての決定ユニットに適用可能でなければならない。電気的な観点で言えば、制御信号を大規模な容量性負荷を伴う数多くのトランジスタへ繋げる必要があり、素早い動作を妨げている。制御信号が短いということは、すなわち立ち上がり時間と立ち下がり時間の速さを意味する。また、容量性負荷が大きい場合は、必要以上に立ち上がり時間が長くなり、信号の持続時間を伸ばしてしまう。そこで、我々はこの課題を解決するために以下で説明する光信号と電気信号を統合させた新たな光電気混載回路を提案する。
　各決定段階Ｓにおいてシリアル－パラレル変換器１１０からの電気信号を用いる代わりに、光パルスを用いて決定ユニットＵを制御する。図９Ａ、図９Ｂに、本発明の一実施形態に係る認識回路において決定ユニットとして用いる光電気混載回路の構成を示す。図９Ａ、図９Ｂでは、シリアル－パラレル変換器１１０の各変換チャネル１１１の出力を光導波路１２１に接続し、この光導波路１２１は決定段階Ｓに含まれる決定ユニット群の列に近接して配置されることを示している。決定ユニットＵは、１つ前の決定段階Ｓから決定ユニットＵをアクティブ化するための信号Ｌn-1,jに従って光パルスを光導波路１２１から決定ユニットＵに引き込むための光共振器１２２、１２２′と、電気パルスおよび光パルスの２つの入力信号に従って２つの出力ポートのどちらか一方から電気パルスを出力するかを決定する光電気混載論理回路１２３とから構成される。
　変換されたビット信号がｈｉｇｈである場合は、シリアル－パラレル変換器１１０の変換チャネル１１１から決定段階Ｓの決定ユニットＵに向けて光パルスである制御信号Ｃnが発生され、一方、変換されたビット信号がｌｏｗである場合光パルスは発生しない。
　前述の通り、信号Ｌn-1,jは依然として決定ユニットＵn,iをアクティブ化するために使用されている。しかし、決定ユニットＵn,iを含む決定段階Ｓｎの全決定ユニットＵに個別に対応する制御信号Ｃnを用いる代わりとして、新たな構成では光パルスである制御信号Ｃnをアクティブ化された決定ユニットＵn,iへ偏向させるために信号Ｌn-1,iを用いる。信号Ｌn-1,iを分岐して、信号Ｌn-1,iで決定ユニットＵn,iの光共振器回路１２２、１２２′を変調し、光パルスである制御信号Ｃnを決定ユニットＵn,iへ偏向させる。この光共振器回路１２２、１２２′としては、例えば、光ディスク共振器や光リング共振器など、デバイスサイズが小さく低エネルギーで動作が可能な高速変調光共振器がある（非特許文献１参照）。
　光電気混載論理回路１２３では、決定ユニットＵn,iに偏向された光パルスから、制御された持続性を持つ電気信号を発生させる光受信器回路が必要である。こうした電気信号を発生させるための方法はさまざまあるが、例えばＭＳＭフォトディテクタを用いた放電ベースの回路を使用することで実現できる（特許文献１参照）。さらに、光学ゲートを備えたトランジスタと類似した入力トランジスタを用いて電気パルスを発生する回路を実現することもできる（非特許文献２参照）。これら光パルスを電気パルスに変換する光受信器回路に、２つの電気パルスの２つの入力信号に従って２つの出力ポートのどちらか一方から電気パルスを出力するかを決定する論理回路を組み合わせることで、光電気混載論理回路１２３を実現することができる。
　（実施形態２）
　図１０Ａ、１０Ｂに、本発明の実施形態２に係る大規模分散メモリの構成を示す。大規模分散メモリ２００は、実施形態１に係る認識回路１００と同じ認識回路２１０、および認識回路２１０の各出力ポートに対応付けられた従来型のランダムアクセスメモリ（ＲＡＭ）チップ２２０－１～２２０－２Ｎを備える。
　大規模分散メモリ２００に入力されるメモリアドレス信号は、図１０Ａ、１０Ｂに示すように２つの部分Ａ、Ｂを含み、第１の部分Ａが認識回路２１０によって認識され、第２の部分Ｂが各ＲＡＭチップによって認識される。認識回路２１０にメモリアドレス信号の第１の部分Ａが入力されると、メモリアドレス信号の第１の部分Ａに対応した所定の出力ポートがＨｉｇｈレベルの状態になる。ＲＡＭチップ２２０－１～２２０－２Ｎは、対応する認識回路２１０の出力ポートがＨｉｇｈレベルになった場合のみアクティブになり、メモリアドレス信号の第２の部分Ｂを読み込める状態となる。このようにアクティブになったＲＡＭチップは、メモリアドレス信号の第２の部分ＢによりＲＡＭチップ内の特定のメモリ位置が特定されて、そのメモリ位置に格納されたデータを読み出したり、そのメモリ位置にデータを書き込んだりすることができるようになる。
　図１１に、メモリアドレス信号、および認識回路およびＲＡＭチップからの出力信号の時系列図を示す。本実施形態２に係る大規模分散メモリ２００では、図１１に示すように、認識回路２１０において、特定のＲＡＭチップを選択するのに必要な時間は、チップ数が１個の場合と比較してもＬｏｗΔＴだけ長くなる程度であり、チップ数Ｎに比例して増加することにはならない。このため、メモリが多次元配列の場合でも、多数のＲＡＭチップ２２０－１～２２０－２Ｎの中から特定のＲＡＭチップを高速に選択できるので、アクセス時間を増加させずに、高い拡張性を有するメモリプールを実現できる。これは、広範囲のデータ処理アプリケーションに関して有益である。
　認識回路２１０のリアルタイムモードにおける出力の遅延は極めて小さいので、大規模分散メモリ２００全体のアクセス時間は、各ＲＡＭチップのアクセス時間とほぼ等しい。また認識回路２１０がビット数Ｎとすると２Ｎ個のＲＡＭチップを選択可能である。各ＲＡＭのビット容量Ｑ、アクセス時間Ｔとすると、大規模分散メモリ２００は、ビット容量が最大で２Ｎ×Ｑ、アクセス時間Ｔのメモリプールを実現できる。
　上述のようにメモリアドレス信号の第１の部分Ａおよび第２の部分Ｂを用いて特定のメモリ位置を指定する方法は、一般に次の２通りある。１つめは、全てのＲＡＭチップ２２０－１～２２０－２Ｎに第２の部分Ｂを配信してそれらすべてを同時にアクティブ化し、全ＲＡＭチップ２２０－１～２２０－２Ｎのメモリ位置を指定したのち、第１の部分Ａに基づき認識回路２１０を用いて所望のＲＡＭチップ２２０－ｉを選択する。この方法では、不要なチップもアクティブ化するため、消費電力が高くなる。２つめの方法では、１つめの方法とは逆に、始めに第１の部分Ａに基づき認識回路２１０を用いて所望のＲＡＭチップ２２０－ｉを１つ選択したのち、選択したＲＡＭチップ２２０－ｉにのみ第２の部分Ｂを供給してメモリ位置を指定する。この方法は、不要なチップをアクティブ化しないため、低消費電力化に有利である。
　本発明においてはどちらを適用してもよく、また、これらの方法に限定する必要はない。
　なお、メモリアドレス信号の第１の部分Ａおよび第２の部分Ｂは、必ずしも物理的に分離されなくてもよい。図１０Ａに、スイッチを用いてメモリアドレス信号を分離する例を、図１０Ｂにスプリッタを用いてメモリアドレス信号全体を分配する例をそれぞれ示す。図１０Ａにおいて、スイッチ２３０で分離された第１の部分Ａおよび第２の部分Ｂは、それぞれ認識回路２１０およびＲＡＭチップ２２０－１～２２０－２Ｎに振り分けられる。図１０Ｂにおいては、メモリアドレス信号全体が、スプリッタを通して認識回路２１０およびＲＡＭチップ２２０－１～２２０－２Ｎの両方に分配される。この場合、認識回路２１０は、第１の部分Ａに該当する最初のＮビットのみに反応し、残りのビットは無視するように設計される。ＲＡＭチップ２２０－１～２２０－２Ｎには、第２の部分Ｂと同期する電気的なゲートパルス信号が入力され、これを用いて例えば第１の部分Ａをマスクする処理を実施することにより、第２の部分Ｂのみを認識させることができる。
　（実施形態３）
　図１２に、本発明の実施形態３に係る超高速アクセスを持つ超高速リードオンリーメモリ（ＲＯＭ）チップの構成を示す。超高速ＲＯＭチップ３００は、本実施形態１で用いた認識回路１００を用いたラインデコーダ３１１およびワードデコーダ３１２、２次元のメモリセルアレイ３２０、ならびに出力センサ３３０を備える。
　入力アドレス信号がラインデコーダ３１１およびワードデコーダ３１２に入力されると、入力アドレス信号を復号してメモリセルアレイ３２０内でアクティブにするメモリセルの位置を指定し、指定されたメモリセルに格納されたデータを出力センサ３３０から出力する。
　従来の電子デコーダはメモリセルアレイが大きくなってセル数が増大すると速度が低下するため、従来のＲＯＭチップのアクセス速度は、メモリセルアレイが大きくなって記憶容量が増えるにつれて低下する。このような記憶容量の増大に伴うアクセス速度の低下を改善し、サブナノ秒のアクセス時間で動作を可能にする超高速ＲＯＭチップとしては、デコーダを超電導材料で作製したものが提案されている（非特許文献３参照）。しかし、この超高速ＲＯＭチップをサブナノ秒のクセス時間で動作させるためには、デコーダを極低温度まで冷やす必要がある。
　これに対し、本発明の本実施形態３に係る超高速ＲＯＭ３００は、本実施形態１で用いた認識回路１００をラインデコーダ３１１およびワードデコーダ３１２に用いることにより、メモリセルアレイ３２０が大きくなってメモリセルの数が増えても室温においてサブナノ秒のアクセス時間での動作が可能である。
　（実施形態４）
　図１３に、本発明の実施形態４に係る高性能デジタルアナログコンバータ（ＤＡＣ）の構成を示す。ＤＡＣ４００は、本実施形態１で用いた認識回路１００と同じ認識回路４１０、およびアナログ出力電圧発生器４２０を備える。ＤＡＣ４００は、リアルタイムで動作し、連続的な入力信号が複数のワードに分離され、各ワードが対応するアナログ出力電圧に変換される。各ワードがＭビットで構成され、２Ｍレベルの出力電圧がＤＡＣチップでサポートされる。
　アナログ出力電圧発生器４２０は、出力電圧レベル毎に電圧の発生を制御する入力ポートを有しており、認識回路４１０の各出力ポートは、アナログ出力電圧発生器４２０の各入力ポートにそれぞれ対応付けられている。認識回路４１０の特定の出力ポートがＨｉｇｈレベルになると、その出力ポートに対応付けられたアナログ出力電圧発生器４２０の特定の入力ポートがアクティブになり、所定の出力電圧レベルの電圧がアナログ出力生成器４２０において生成されて出力される。
　従来の電子回路のみで構成されたＤＡＣでは、各ワードが６ビットを超える構成は困難であるが、本実施形態４では、各ビットが６ビット以上の構成も可能である。本実施形態４のＤＡＣ４００における入力ワードパターンを認識する処理は、実施形態１で用いた認識回路４１０によって行われ、対応するアナログ出力電圧の生成の処理と分離されている。そのため、本実施形態においては、入力ワードパターンを従来よりも高速に認識することができるため、従来よりも高いビット数を有するワードをリアルタイムに変換することが可能である。
　また、認識回路４１０の出力とアナログ出力電圧発生器４２０との間のインターフェースを光クロック信号によって制御すると、電子クロック信号で高速動作させた場合に生じるジッターを除去することができ、立ち上がり波形および立ち下がり波形がより急峻で高精度な出力波形を得ることも可能である（特許文献２および非特許文献３参照）。
　１　入力光導波路
　２、１１０　シリアル－パラレル変換器
　３　遅延回路
　４、２００　論理回路
　１００　認識回路
　１１１　変換チャネル
　１２０　決定回路
　１２１　光導波路
　１２２　光共振器回路
　１２３　光電気混載論理回路
　２１０、４１０　認識回路
　２２０　ＲＡＭチップ
　３１１　ラインデコーダ
　３１２　ワードデコーダ
　３２０　メモリセルアレイ
　３３０　出力センサ
　４２０　アナログ出力電圧発生器

Claims (11)

  1. 　Ｎビットの入力ワードが入力される１つのシリアルポートと、
    　２N通りのビット組み合わせに一意対応し、空間的に分離された２N個の第１出力ポートと、
    　前記シリアルポートから入力された前記入力ワードのビット毎に対応する決定段階を有する認識回路であって、前記決定段階は電気パルスが入力されてアクティブ化されたときに前記入力ワードの対応するビットの状態に応じて２つの第２出力ポートの一方に電気パルスを出力する決定ユニットを含み、前記決定ユニットの２つの前記第２出力ポートは、隣接する下位のビットに対応する異なる前記決定ユニットにそれぞれ接続され、前記入力ワードの最下位ビットに対応する前記決定ユニットの前記第２出力ポートが前記第１出力ポートに接続された、前記認識回路と、
    　を備えたことを特徴とする信号処理回路。
  2. 　前記認識回路は、シリアル－パラレル変換器を備え、前記シリアル－パラレル変換器は、前記入力ワードのビット毎に前記ビットの状態を示す制御信号を生成して各ビットに対応する前記決定ユニットに出力し、アクティブ化された前記決定ユニットは、前記制御信号に基づき前記ビットの状態を判定することを特徴とする請求項１に記載の信号処理回路。
  3. 　前記最下位ビットに対応する前記決定ユニットは、前記決定ユニットの出力ポート毎に、出力する電気パルスの持続時間が所定の観察期間と所定の時間的重なりを有するように設定されていることを特徴とする請求項１又は２に記載の信号処理回路。
  4. 　前記制御信号は、光パルスであり、
    　前記決定ユニットは、上位のビットに対応する前記決定ユニットから出力され前記電気パルスによって変調されて前記光パルスを偏向する光共振器回路と、前記光共振器回路が偏向した前記光パルスから第２電気パルスを生成する光受信器回路と、前記光受信器回路から出力された第２電気パルスに基づき前記電気パルスを出力する前記第２出力ポートを決定する論理回路とを備えたことを特徴とする請求項２に記載の信号処理回路。
  5. 　前記光共振器回路は、垂直接合型のマイクロディスク構造であることを特徴とする請求項４に記載の信号処理回路。
  6. 　前記光受信器回路は、ＭＳＭフォトディテクタを用いた放電ベースの回路であることを特徴とする請求項４又は５に記載の信号処理回路。
  7. 　請求項１に記載の信号処理回路と、
    　前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個のＲＡＭチップであって、前記第１出力ポートから電気パルスが出力されたときにのみアクティブになる２N個のＲＡＭチップと、
    　入力アドレス信号をＮビットの第１の部分とＭビットの第２の部分で構成し、前記第１の部分を前記信号処理回路で認識し、前記第２の部分を前記２N個のＲＡＭチップで認識する信号分離回路と、
    　を備えたことを特徴とする分散メモリ。
  8. 　前記入力アドレス信号の第１の部分と第２の部分を分離し、前記第１の部分を前記信号処理回路に入力し、前記第２の部分を前記２N個のＲＡＭチップに入力することを特徴とする請求項７に記載の分散メモリ。
  9. 　前記入力アドレス信号を、前記信号処理回路と前記２N個のＲＡＭチップとの両方に入力し、
    　前記信号処理回路が、前記入力アドレス信号のうち第１の部分のみを認識し、
    　前記２N個のＲＡＭチップが、前記入力アドレス信号の第２の部分と同期するゲートパルス信号を用いて、前記入力アドレス信号の第２の部分のみを認識することを特徴とする請求項７に記載の分散メモリ。
  10. 　入力アドレス信号からメモリアドレスを復号する、請求項１に記載の信号処理回路により構成された第１および第２のデコーダと、
    　前記第１および第２のデコーダと接続され、復号された前記メモリアドレスに対応する２次元に配列された複数のメモリセルを含むメモリセルアレイと、
    　前記メモリセルアレイの各メモリセルと接続され、前記第１および第２のデコーダにより指定されたメモリセルからデータを出力する出力センサと、
    　を備えたことを特徴とするＲＯＭ。
  11. 　請求項１に記載の信号処理回路と、
    　前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個の入力ポートを含むアナログ出力電圧発生器であって、前記２N個の入力ポートは、２N個の出力電圧レベルの電圧の発生を制御し、前記第１出力ポートから電気パルスが出力されたときにのみ所定の出力電圧レベルの電圧をアナログ出力電圧発生器において発生させる、アナログ出力電圧発生器と、
    　を備えたことを特徴とするＤＡＣ。
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