JPWO2006137110A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

Abstract

高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法において、抵抗記憶素子に並列に接続された可変抵抗素子を設け、抵抗記憶素子に電圧を印加して高抵抗状態と低抵抗状態とを切り換える際に、抵抗記憶素子に電圧を印加する書き込み回路と抵抗記憶素子及び可変抵抗素子の合成抵抗とがインピーダンス整合するように、抵抗記憶素子の抵抗状態に応じて可変抵抗素子の抵抗値を設定する。

Description

本発明は、不揮発性半導体記憶装置に係り、特に、抵抗値が異なる複数の抵抗状態を有する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方法に関する。

近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。

抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。

抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献１〜４、非特許文献１〜３等に記載されている。
米国特許第６４７３３３２号明細書 特開２００５−０２５９１４号公報 特開２００４−２７２９７５号公報 特開２００４−１１０８６７号公報 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2001) W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193 I. G. Baek et al., Tech. Digest IEDM 2004, p.587

しかしながら、上記抵抗記憶材料を用いた抵抗記憶素子では、高抵抗状態における抵抗値と低抵抗状態における抵抗値との間でセルのインピーダンスが大きく異なるため、外部回路とのインピーダンス整合をとることが困難であった。

例えば、典型的な遷移金属酸化物であるＴｉＯ_ｘは、高抵抗状態と低抵抗状態とで０．５Ｖにおける抵抗値が３桁程度異なっている。このため、例えば、高抵抗状態に対して外部回路とのインピーダンスを整合させた場合には、低抵抗状態においては外部回路とのインピーダンス整合が大きく崩れてしまい、その逆に低抵抗状態に対して外部回路とのインピーダンスを整合させた場合には、高抵抗状態においては外部回路とのインピーダンス整合が大きく崩れてしまっていた。これにより、高速で動作させる際に外部回路との接合部で電圧パルスが反射され、低抵抗状態と高抵抗状態の両方の状態に対して抵抗記憶素子に実効的に十分な電圧を印加することができなかった。

インピーダンスの不整合により抵抗記憶素子に実効的に十分な電圧を印加できないと抵抗状態のスイッチが生じないため、書き込み・消去が行えず、エラーとなる。これを避けるにはパルス幅を長くして電圧印加時間を長くする必要があるが、動作速度が低下してしまう。

本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える場合と低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合しうる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。

本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子に並列に接続された可変抵抗素子を設け、前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定することを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。

また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子に並列に接続された可変抵抗素子を設け、前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子と前記可変抵抗素子との合成抵抗値が、前記低抵抗状態における低抵抗値以下になるように、前記可変抵抗素子の抵抗値を設定することを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。

また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子に並列に接続された可変抵抗素子と、前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定する抵抗制御回路とを有することを特徴とする不揮発性半導体記憶装置が提供される。

また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が直列に接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と、第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と、
前記第１の方向又は前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向又は前記第２の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第３の信号線と、前記抵抗記憶素子に並列に接続された可変抵抗素子と、前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定する抵抗制御回路とを有することを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。これにより、書き込みの際の電圧パルスの幅を狭くすることができ、動作速度を向上することができる。

双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 本発明の第５実施形態による不揮発性半導体記憶装置及びその書き込み方法を示す回路図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す平面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 本発明の実施形態の変形例による不揮発性半導体記憶装置の構造を示す回路図である。

符号の説明

１０…メモリセル
１２…抵抗記憶素子
１４…セル選択トランジスタ
１６…インピーダンス制御用トランジスタ
２０…シリコン基板
２２…素子分離膜
２４，３０…ゲート電極
２６，２８，３２…ソース／ドレイン領域
３４，５２…層間絶縁膜
３６，３８，４０，５４，５６…コンタクトプラグ
４２…ソース線
４４…下部電極
４６…抵抗記憶材料層
４８…上部電極
５０…抵抗記憶素子
５８…ビット線

［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその制御方法について図１乃至図９を用いて説明する。

図１は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２及び図３は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図４は単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図５及び図６は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図７及び図８は本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート、図９は本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。

はじめに、抵抗記憶素子の基本動作について図１及び図２を用いて説明する。

抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく２つに分類することができる。

１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ_３やＳｒＺｒＯ_３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ_１−ｘＣａ_ｘＭｎＯ_３やＬａ_１−ｘＣａ_ｘＭｎＯ_３等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。

他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばＮｉＯ_ｘやＴｉＯ_ｘのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。

図１は、双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗記憶材料であるＣｒドープのＳｒＺｒＯ_３を用いた場合である。

初期状態において、抵抗記憶素子は高抵抗状態であると考える。

印加電圧が０Ｖの状態から徐々に負電圧を増加していくと、その時に流れる電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり約−０．５Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。

点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。

印加電圧が０Ｖの状態から徐々に正電圧を増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約０．５Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。

点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。

それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ａ，ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ｂ，ｃに沿って線形的に変化し、低抵抗状態が維持される。

このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するものである。

図２は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるＴｉＯ_ｘを用いた場合である。

初期状態において、抵抗記憶素子は高抵抗状態であると考える。

印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約１．３Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、図２において点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。

点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。

印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約１．２Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。

点Ｄの状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。

それぞれの抵抗状態は、約１．０Ｖ以下で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧よりも低ければ、電流−電圧特性は曲線ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流−電圧特性は曲線ｃに沿って変化し、低抵抗状態が維持される。

このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。

図３は、図２の電流−電圧特性の電流軸を対数表示したものである。図示するように、典型的な単極性抵抗記憶材料であるＴｉＯ_ｘでは、高抵抗状態と低抵抗状態とで０．５Ｖにおける抵抗値が３桁程度異なっている。このため、例えば、高抵抗状態に対して外部回路とのインピーダンスを整合させた場合には、低抵抗状態においては外部回路とのインピーダンス整合が大きく崩れてしまい、その逆に低抵抗状態に対して外部回路とのインピーダンスを整合させた場合には、高抵抗状態においては外部回路とのインピーダンス整合が大きく崩れてしまう。

なお、上記材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図１及び図２に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要である。

図４は、図２及び図３の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性である。

素子形成直後の初期状態では、図４に示すように、高抵抗であり且つ絶縁耐圧は８Ｖ程度と非常に高くなっている。この絶縁耐圧は、セットやリセットに必要な電圧と比較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の変化は生じない。

初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図４に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は図２に示すような電流−電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ることはない。

フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。

なお、以上の説明では単極性抵抗記憶材料の場合について述べたが、双極性抵抗記憶材料の場合も同様である。

次に、本実施形態による不揮発性半導体記憶装置の構造について図５及び図６を用いて説明する。

図５及び図６は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。

図５に示すように、本実施形態による不揮発性半導体記憶装置のメモリセル１０は、抵抗記憶素子１２と、セル選択トランジスタ１４とを有している。抵抗記憶素子１２は、その一端がソース線ＳＬに接続され、他端がセル選択トランジスタ１４のソース端子に接続されている。セル選択トランジスタ１４のドレイン端子はビット線ＢＬに接続され、ゲート端子はワード線ＷＬに接続されている。

抵抗記憶素子１２は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばＴｉＯ_ｘよりなる単極性抵抗記憶材料であるものとする。

ビット線ＢＬとソース線ＳＬとの間には、インピーダンス制御用トランジスタ１６がメモリセル１０に並列に接続されている。

図６は、図５に示すメモリセル１０をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。

列方向には、複数のワード線ＷＬ１，ＷＬ２…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。

行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。

また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。なお、ソース線ＳＬは、ビット線ＢＬ２本に１本づつ設けられている。

ソース線ＳＬとこれに対応する２本のビット線ＢＬとの間には、それぞれインピーダンス制御用トランジスタ１６が設けられている。これにより、インピーダンス制御用トランジスタ１６を行方向に並ぶ複数のメモリセル１０により共用するようになっている。

次に、図６に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図７及び図８を用いて説明する。

はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図７を用いて説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、インピーダンス制御用トランジスタ１６のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする（図７参照）。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図７参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌに比べて無視できる程度に小さな値になるように制御する。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図７参照）。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｈに対して無視できるほど小さいため、
Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）≒Ｒ_ＩＣ
となる。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図７参照）。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｈ及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じてそれぞれに分配される。

このとき、抵抗記憶素子１２の抵抗値Ｒ_Ｈはセル選択トランジスタのチャネル抵抗Ｒ_ＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する（図７参照）。

次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図８を用いて説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、インピーダンス制御用トランジスタ１６のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする（図８参照）。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図８参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌに比べて無視できる程度に小さな値になるように制御する。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図８参照）。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｌに対して無視できるほど小さいため、
Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）≒Ｒ_ＩＣ
となる。すなわち、このインピーダンスの値は、セット時におけるビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスにほぼ等しい。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図８参照）。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｌ及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じてそれぞれに分配される。

このとき、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳは、抵抗記憶素子１２の抵抗値Ｒ_Ｌよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。

このようにリセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。

つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｌよりも十分に小さくなるように調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する（図８参照）。

本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。

次に、図６に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図９を用いて説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図９参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さくなるように、制御する。

なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ１６は使用しない。すなわち、インピーダンス制御用トランジスタ１６はオフ状態にする（図９参照）。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図９参照）。

次いで、ビット線選択トランジスタ１６のドレイン端子に、セット及びリセットが生じない所定のバイアス電圧を印加する（図９参照）。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶装置１２に印加されるように、バイアス電圧を設定する。

ビット線ＢＬにこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。

このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。

［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について説明する。なお、図１乃至図９に示す第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１２が双極性抵抗記憶材料により構成されている点を除き、図５及び図６に示す第１実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばＣｒドープのＳｒＺｒＯ_３等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図１に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。

次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。

はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、インピーダンス制御用トランジスタ１６のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌに比べて無視できる程度に小さな値になるように制御する。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｈに対して無視できるほど小さいため、
Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）≒Ｒ_ＩＣ
となる。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｈ及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じてそれぞれに分配される。

このとき、抵抗記憶素子１２の抵抗値Ｒ_Ｈはセル選択トランジスタのチャネル抵抗Ｒ_ＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。

次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、インピーダンス制御用トランジスタ１６のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌに比べて無視できる程度に小さな値になるように制御する。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｌに対して無視できるほど小さいため、
Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）≒Ｒ_ＩＣ
となる。すなわち、このインピーダンスの値は、セット時におけるビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスにほぼ等しい。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｌ及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じてそれぞれに分配される。

このとき、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳは、抵抗記憶素子１２の抵抗値Ｒ_Ｌよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。

なお、双極性抵抗記憶材料を用いた場合にはセットに要する電圧の極性とリセットに要する電圧の極性とが異なるため、リセット過程で印加する電圧の設定値は、セット過程で印加する電圧の設定値から独立して設定することができる。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する。

本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。

次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さくなるように、制御する。

なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ１６は使用しない。すなわち、インピーダンス制御用トランジスタ１６はオフ状態にする。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。

次いで、ビット線選択トランジスタ１６のドレイン端子に、セット及びリセットが生じない所定のバイアス電圧を印加する。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶装置１２に印加されるように、バイアス電圧を設定する。

ビット線ＢＬにこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。

このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。

［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について図１０及び図１１を用いて説明する。なお、図１乃至図９に示す第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図１０及び図１１は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。

はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１０及び図１１を用いて説明する。

本実施形態による不揮発性半導体記憶装置のメモリセル１０は、図１０に示すように、抵抗記憶素子１２と、セル選択トランジスタ１４と、インピーダンス制御用トランジスタ１６とを有している。抵抗記憶素子１２とインピーダンス制御用トランジスタ１６とは並列に接続されており、この並列接続体の一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１４のドレイン端子に接続されている。セル選択トランジスタ１４のソース端子はソース線ＳＬに接続され、ゲート端子はワード線ＷＬに接続されている。インピーダンス制御用トランジスタ１６のゲート端子はコントロール線ＣＬに接続されている。

抵抗記憶素子１２は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばＴｉＯ_ｘよりなる単極性抵抗記憶材料であるものとする。

図１１は、図１０に示すメモリセル１０をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。

列方向には、複数のワード線ＷＬ１，／ＷＬ１，ＷＬ２，／ＷＬ２…と、コントロール線ＣＬ１，／ＣＬ１，ＣＬ２，／ＣＬ２…と、ソース線ＳＬ１，ＳＬ２…とが配されており、列方向に並ぶメモリセル１０に共通の信号線をそれぞれ構成している。なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。

行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。

次に、図１１に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図７及び図８を参照して説明する。

はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図７を用いて説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、コントロール線ＣＬ１に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする（図７参照）。このとき、コントロール線ＣＬ１に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図７参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できる程度に小さな値になるように制御する。

このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下にほぼ設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図７参照）。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｈに比べて無視できるほど小さく、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できるほど小さくなるため、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、
［Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）］＋Ｒ_ＣＳ≒Ｒ_ＩＣ
となる。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図７参照）。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じて、抵抗記憶素子１２とセル選択トランジスタ１４とに、それぞれ分配される。

このとき、抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）はセル選択トランジスタのチャネル抵抗Ｒ_ＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する（図７参照）。

次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図８を用いて説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、コントロール線ＣＬ１に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする（図８参照）。このとき、コントロール線ＣＬ１に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図８参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できる程度に小さな値になるように制御する。

このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下にほぼ設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図８参照）。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｌに比べて無視できるほど小さく、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できるほど小さくなるため、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、
［Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）］＋Ｒ_ＣＳ≒Ｒ_ＩＣ
となる。すなわち、このインピーダンスの値は、セット時におけるビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスにほぼ等しい。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図８参照）。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じて、抵抗記憶素子１２とセル選択トランジスタ１４とに、それぞれ分配される。

このとき、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳは、抵抗記憶素子１２の抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）よりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。

このようにリセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。

つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）よりも十分に小さくなるように調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する（図８参照）。

本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。

次に、図１１に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図９を用いて説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図９参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さくなるように、制御する。

なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ１６は使用しない。すなわち、インピーダンス制御用トランジスタ１６はオフ状態にする（図９参照）。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図９参照）。

次いで、ビット線選択トランジスタ１６のドレイン端子に、セット及びリセットが生じない所定のバイアス電圧を印加する（図９参照）。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶装置１２に印加されるように、バイアス電圧を設定する。

ビット線ＢＬにこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。

このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。

［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について説明する。なお、図１０及び図１１に示す第３実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１２が双極性抵抗記憶材料により構成されている点を除き、図１０及び図１１に示す第３実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばＣｒドープのＳｒＺｒＯ_３等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図１に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。

次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。

はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、コントロール線ＣＬ１に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする。このとき、コントロール線ＣＬ１に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できる程度に小さな値になるように制御する。

このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下にほぼ設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｈに比べて無視できるほど小さく、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できるほど小さくなるため、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、
［Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）］＋Ｒ_ＣＳ≒Ｒ_ＩＣ
となる。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じて、抵抗記憶素子１２とセル選択トランジスタ１４とに、それぞれ分配される。

このとき、抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）はセル選択トランジスタのチャネル抵抗Ｒ_ＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。

次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、コントロール線ＣＬ１に所定の電圧を印加し、インピーダンス制御用トランジスタ１６をオン状態にする。このとき、コントロール線ＣＬ１に印加する電圧によってインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線ＢＬとソース線ＳＬとの間のインピーダンスが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下になるようにする。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できる程度に小さな値になるように制御する。

このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下に設定することにより、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌ以下にほぼ設定することができる。

なお、抵抗記憶素子１２が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子１２が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さく、好ましくは１／２以下、より好ましくは１／５以下、更に好ましくは１／１０以下になるように制御することが望ましい。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｌに比べて無視できるほど小さく、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）に比べて無視できるほど小さくなるため、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、
［Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）］＋Ｒ_ＣＳ≒Ｒ_ＩＣ
となる。すなわち、このインピーダンスの値は、セット時におけるビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスにほぼ等しい。

次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値Ｒ_Ｌとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ_Ｌ×Ｒ_ＩＣ／（Ｒ_Ｌ＋Ｒ_ＩＣ）及びセル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳに応じて、抵抗記憶素子１２とセル選択トランジスタ１４とに、それぞれ分配される。

このとき、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳは、抵抗記憶素子１２の抵抗値Ｒ_Ｌよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。

なお、双極性抵抗記憶材料を用いた場合にはセットに要する電圧の極性とリセットに要する電圧の極性とが異なるため、リセット過程で印加する電圧の設定値は、セット過程で印加する電圧の設定値から独立して設定することができる。

次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する。

本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。

次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。

まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値Ｒ_Ｌよりも十分に小さくなるように、制御する。

なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ１６は使用しない。すなわち、インピーダンス制御用トランジスタ１６はオフ状態にする。

ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。

次いで、ビット線選択トランジスタ１６のドレイン端子に、セット及びリセットが生じない所定のバイアス電圧を印加する。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶装置１２に印加されるように、バイアス電圧を設定する。

ビット線ＢＬにこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。

このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。

［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について図１２を用いて説明する。なお、図１乃至図１１に示す第１乃至第４実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図１２は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。

第１及び第２実施形態では、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＢＳを制御することによりビット線ＢＬに流れる電流を制御したが、ビット線ＢＬに流れる電流を制御する方法は、これに限定されるものではない。例えば、図１２に示す回路を、図６のインピーダンス制御用トランジスタ１６の代わりに設けることができる。

図１２に示す回路は、抵抗素子ｒと選択トランジスタＴｒとの直列接続体が、複数並列に接続されたものである。抵抗素子ｒ_１，ｒ_２，…，ｒ_ｎの抵抗値は、不揮発性半導体記憶装置の書き込み／読み出し特性に応じて適宜設定される。

図１２に示す回路を用い、選択トランジスタＴｒ_１，Ｔｒ_２，…，Ｔｒ_ｎのうちの少なくとも１つをオン状態とすることにより、ビット線ＢＬには抵抗素子ｒ_１，ｒ_２，…，ｒ_ｎが直列に接続されることとなる。したがって、抵抗素子ｒ_１，ｒ_２，…，ｒ_ｎの抵抗値により、メモリセルのインピーダンスを適宜設定することができる。また、メモリセルのインピーダンスは、オンにする選択トランジスタＴｒ_１，Ｔｒ_２，…，Ｔｒ_ｎを切り換えるだけで変更できるので、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣを制御する場合と比較して制御が容易である。

なお、選択トランジスタＴｒは、同時に２つ以上をオン状態としてもよい。例えば、抵抗素子ｒ_１と抵抗素子ｒ_２とを有する回路の場合、選択トランジスタＴｒ_１をオン状態にしたときの抵抗値はｒ_１であり、選択トランジスタＴｒ_２をオン状態にしたときの抵抗値はｒ_２である。また、選択トランジスタＴｒ_１，Ｔｒ_２を同時にオン状態にしたときの抵抗値はｒ_１ｒ_２／（ｒ_１＋ｒ_２）である。したがって、オンにする選択トランジスタＴｒを適宜組み合わせることにより、より多くの抵抗状態を実現することができ、回路構成を簡略化することができる。

このように、本実施形態によれば、メモリセルのインピーダンスを容易に制御することができる。これにより、セット及びリセットの際におけるインピーダンス不整合を緩和することができる。

［第６実施形態］
本発明の第６実施形態による不揮発性半導体記憶装置及びその製造方法について図１３乃至図１６を用いて説明する。

図１３は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図１４は本実施形態による不揮発性半導体装置の構造を示す概略断面図、図１５及び図１６は本実施形態による不揮発性半導体装置の製造方法を示す工程断面図である。

本実施形態では、上記第３実施形態による不揮発性半導体記憶装置の具体的な構造及びその製造方法について説明する。

はじめに、本実施形態による不揮発性半導体装置の構造について図１３及び図１４を用いて説明する。

シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタと、ゲート電極３０及びソース／ドレイン領域２８，３２を有する電流制御用トランジスタとが形成されている。

ゲート電極２４は、図１３に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能し、ゲート電極３０は、列方向に隣接するインピーダンス制御用トランジスタのゲート電極３０を共通接続するコントロール線ＣＬとしても機能する。

セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３６と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３８と、ソース／ドレイン領域３２に電気的に接続されたコンタクトプラグ４０とが埋め込まれた層間絶縁膜３４が形成されている。

コンタクトプラグ３６，３８，４０が埋め込まれた層間絶縁膜３４上には、コンタクトプラグ３６を介してソース／ドレイン領域２６に電気的に接続されたソース線４２と、コンタクトプラグ３８を介してソース／ドレイン領域２８に電気的に接続された抵抗記憶素子５０とが形成されている。

ソース線４２及び抵抗記憶素子５０が形成された層間絶縁膜３４上には、抵抗記憶素子５４に電気的に接続されたコンタクトプラグ５４と、コンタクトプラグ４０に電気的に接続されたコンタクトプラグ５６とが埋め込まれた層間絶縁膜５２が形成されている。

コンタクトプラグ５４，５６が埋め込まれ層間絶縁膜５２上には、コンタクトプラグ５６，４０を介してソース／ドレイン領域３２に電気的に接続されたビット線５８が形成されている。

こうして、図１１に示す第３実施形態による不揮発性半導体記憶装置が構成されている。

次に、本実施形態による不揮発性半導体装置の製造方法について図１５及び図１６を用いて説明する。

まず、シリコン基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜２２を形成する。

次いで、シリコン基板２０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタと、ゲート電極３０及びソース／ドレイン領域２８，３２を有するインピーダンス制御用トランジスタとを形成する（図１５（ａ））。ソース／ドレイン領域２８は、セル選択トランジスタとインピーダンス制御用トランジスタとで共用されている。

次いで、セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３４を形成する。

次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜３４に、ソース／ドレイン領域２６，２８，３２に達するコンタクトホールを形成する。

次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜３４内に、ソース／ドレイン領域２６，２８，３２に電気的に接続されたコンタクトプラグ３６，３８，４０を形成する（図１５（ｂ））。

次いで、コンタクトプラグ３６，３８，４０が埋め込まれた層間絶縁膜３４上に、コンタクトプラグ３６を介してソース／ドレイン領域２６に電気的に接続されたソース線４２と、コンタクトプラグ３８を介してソース／ドレイン領域２８に電気的に接続された抵抗記憶素子５０とを形成する（図１５（ｃ））。

抵抗記憶素子５０は、コンタクトプラグ３８に接続された下部電極４４と、下部電極４４上に形成された抵抗記憶材料層４６と、抵抗記憶材料層４６上に形成された上部電極４８とを有している。

抵抗記憶材料層４６を双極性の抵抗記憶材料により構成する場合には、例えば、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ｘ≦１）、Ｌａ_１−ｘＣａ_ｘＭｎＯ_３（ｘ≦１）、Ｃｒ又はＮｂ等をドープしたＳｒＴｉＯ_３やＳｒＺｒＯ_３等を、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等により成膜する。また、抵抗記憶材料４６を単極性の抵抗記憶材料により構成する場合には、例えば、ＮｉＯ_ｙ（ｙ≦１）、ＴｉＯ_ｚ（ｚ≦２）、ＨｆＯ_ｚ（ｚ≦２）等をゾルゲル、スパッタ、ＭＯＣＶＤ等により成膜する。

次いで、ソース線４２及び抵抗記憶素子５０が形成された層間絶縁膜３４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５２を形成する。

次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜５２に、抵抗記憶素子５０の上部電極４８に達するコンタクトホール及びコンタクトプラグ４０に達するコンタクトホールを形成する。

次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜５２内に、抵抗記憶素子５０の上部電極４８に電気的に接続されたコンタクトプラグ５４と、コンタクトプラグ４０に電気的に接続されたコンタクトプラグ５６とを形成する（図１６（ａ））。

次いで、コンタクトプラグ５４，５６が埋め込まれた層間絶縁膜５２上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５６，４０を介してソース／ドレイン領域３２に電気的に接続されたビット線５８を形成する（図１６（ｂ））。

この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、単極性抵抗記憶材料としてＴｉＯ_ｘを用いた場合を示し、双極性抵抗記憶材料としてＣｒドープのＳｒＺｒＯ_３を用いた場合を示したが、抵抗記憶素子を構成する材料はこれらに限定されるものではない。例えば、単極性抵抗記憶材料としては、ＮｉＯ_ｘ等を適用することができ、双極性抵抗記憶材料としてはＣｒドープのＳｒＴｉＯ_３、超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ_１−ｘＣａ_ｘＭｎＯ_３やＬａ_１−ｘＣａ_ｘＭｎＯ_３等を適用することができる。セット及びリセットの際の印加電圧や電流制限値については、抵抗記憶材料の種類、抵抗記憶素子の構造等に応じて適宜設定することが望ましい。

また、上記実施形態では、セット動作の際に外部から見たメモリセルのインピーダンスとリセット動作の際に外部から見たメモリセルのインピーダンスとがほぼ等しくなるように、セット動作の際におけるインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとリセット動作の際におけるインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとを低抵抗状態における低抵抗値Ｒ_Ｌ以下の値に設定したが、セット動作の際に外部から見たメモリセルのインピーダンスとリセット動作の際に外部から見たメモリセルのインピーダンスとは必ずしも等しくする必要はない。インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣは、セット動作の際に外部から見たメモリセルのインピーダンスが書き込み回路に対してインピーダンス整合するように、リセット動作の際に外部から見たメモリセルのインピーダンスが書き込み回路に対してインピーダンス整合するように、それぞれの場合において適宜設定すればよい。

書き込み回路に対するインピーダンス整合の観点から、理想的には、セット動作の際に外部から見たメモリセルのインピーダンスと、リセット動作の際に外部から見たメモリセルのインピーダンスとは等しくすることが望ましい。しかしながら、現実的には両動作の際におけるメモリセルのインピーダンスを同じにすることは困難であるため、書き込み電圧パルスの反射等、書き込み特性上の問題が生じない範囲で、セット動作の際に外部から見たメモリセルのインピーダンスと、リセット動作の際に外部から見たメモリセルのインピーダンスとを、書き込み回路のインピーダンスに近似させれば十分である。書き込み回路のインピーダンスとの間に許容される乖離幅は、書き込み電圧パルスのパルス幅その他の書き込み条件等に応じて適宜設定することが望ましい。

また、上記実施形態では、セット動作の際及びリセット動作の際にインピーダンス制御用トランジスタ１６を駆動しているが、セット動作のときにのみインピーダンス制御用トランジスタ１６を駆動してもよい。この場合、例えば、高抵抗状態における外部から見たメモリセルのインピーダンスが低抵抗状態における抵抗値Ｒ_Ｌに等しく或いは近似するように、インピーダンス制御用トランジスタ１６のチャネル抵抗を制御すればよい。リセット動作の際にもインピーダンス制御用トランジスタ１６を駆動して、その抵抗値を高抵抗状態における抵抗値Ｒ_Ｈ以上の値に設定するようにしてもよい。

また、上記実施形態では、ソース線ＳＬをワード線ＷＬに対して並行に配置したが、ビット線ＢＬに対して並行になるように配置してもよい。例えば第３及び第４実施形態による不揮発性半導体記憶装置の場合、図１７に示すように、列方向に隣接するメモリセル間に、行方向に延在するソース線ＳＬ１，ＳＬ２，…を配置することができる。図１７の例ではインピーダンス制御用トランジスタ１６をビット線ＢＬとソース線ＳＬとの間に設けているが、図１０の場合のように、インピーダンス制御用トランジスタ１６を抵抗記憶素子１２に並列接続するようにしてもよい。

また、上記実施形態では、１つのセル選択トランジスタと１つの抵抗記憶素子とにより、１つのメモリセルを構成したが、メモリセル構成はこれに限定されるものではない。例えば、１つのセル選択トランジスタと２つの抵抗記憶素子とにより１つのメモリセルを構成してもよいし、２つのセル選択トランジスタと２つの抵抗記憶素子とにより１つのメモリセルを構成してもよい。これら構成によれば、読み出しマージン向上その他の効果が期待できる。

本発明による不揮発性半導体記憶装置及びその書き込み方法は、抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える場合と低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合しうるものである。したがって、本発明による不揮発性半導体記憶装置及びその書き込み方法は、不揮発性半導体記憶装置の信頼性や動作速度を向上するうえで極めて有用である。

抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献１〜４、非特許文献１〜３等に記載されている。
米国特許第６４７３３３２号明細書 特開２００５−０２５９１４号公報 特開２００４−２７２９７５号公報 特開２００４−１１０８６７号公報 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2000) W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193 I. G. Baek et al., Tech. Digest IEDM 2004, p.587

双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 本発明の第５実施形態による不揮発性半導体記憶装置及びその書き込み方法を示す回路図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す平面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 本発明の実施形態の変形例による不揮発性半導体記憶装置の構造を示す回路図である。

次いで、ビット線ＢＬ１に、セット及びリセットが生じない所定のバイアス電圧を印加する（図９参照）。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶素子１２に印加されるように、バイアス電圧を設定する。

次いで、ビット線ＢＬ１に、セット及びリセットが生じない所定のバイアス電圧を印加する。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶素子１２に印加されるように、バイアス電圧を設定する。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図７参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が高抵抗状態のときの抵抗値Ｒ _Ｈ とインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ _Ｈ ×Ｒ_ＩＣ／（Ｒ _Ｈ ＋Ｒ_ＩＣ）に比べて無視できる程度に小さな値になるように制御する。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｈに比べて無視できるほど小さく、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ _Ｈ ×Ｒ_ＩＣ／（Ｒ _Ｈ ＋Ｒ_ＩＣ）に比べて無視できるほど小さくなるため、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、
［Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）］＋Ｒ_ＣＳ≒Ｒ_ＩＣ
となる。

次いで、ビット線ＢＬ１に、セット及びリセットが生じない所定のバイアス電圧を印加する（図９参照）。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶素子１２に印加されるように、バイアス電圧を設定する。

また、インピーダンス制御用トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが、抵抗記憶素子１２が高抵抗状態のときの抵抗値Ｒ _Ｈ とインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ _Ｈ ×Ｒ_ＩＣ／（Ｒ _Ｈ ＋Ｒ_ＩＣ）に比べて無視できる程度に小さな値になるように制御する。

インピーダンス制御用トランジスタ１６及びセル選択トランジスタ１４への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣが抵抗記憶素子１２の抵抗値Ｒ_Ｈに比べて無視できるほど小さく、セル選択トランジスタ１４のチャネル抵抗Ｒ_ＣＳが抵抗記憶素子１２の抵抗値Ｒ_Ｈとインピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ_ＩＣとの合成抵抗Ｒ _Ｈ ×Ｒ_ＩＣ／（Ｒ _Ｈ ＋Ｒ_ＩＣ）に比べて無視できるほど小さくなるため、ビット線ＢＬ１とソース線ＳＬ１との間のインピーダンスは、
［Ｒ_Ｈ×Ｒ_ＩＣ／（Ｒ_Ｈ＋Ｒ_ＩＣ）］＋Ｒ_ＣＳ≒Ｒ_ＩＣ
となる。

次いで、ビット線ＢＬ１に、セット及びリセットが生じない所定のバイアス電圧を印加する。抵抗記憶素子１２が例えば図２に示す電流−電圧特性を有する場合、約１．０Ｖ以下の電圧が抵抗記憶素子１２に印加されるように、バイアス電圧を設定する。

第１及び第２実施形態では、インピーダンス制御用トランジスタ１６のチャネル抵抗Ｒ _ＩＣ を制御することによりビット線ＢＬに流れる電流を制御したが、ビット線ＢＬに流れる電流を制御する方法は、これに限定されるものではない。例えば、図１２に示す回路を、図６のインピーダンス制御用トランジスタ１６の代わりに設けることができる。

ソース線４２及び抵抗記憶素子５０が形成された層間絶縁膜３４上には、抵抗記憶素子５０に電気的に接続されたコンタクトプラグ５４と、コンタクトプラグ４０に電気的に接続されたコンタクトプラグ５６とが埋め込まれた層間絶縁膜５２が形成されている。

コンタクトプラグ５４，５６が埋め込まれた層間絶縁膜５２上には、コンタクトプラグ５６，４０を介してソース／ドレイン領域３２に電気的に接続されたビット線５８が形成されている。

次いで、セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３４を形成する。

抵抗記憶材料層４６を双極性の抵抗記憶材料により構成する場合には、例えば、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ｘ≦１）、Ｌａ_１−ｘＣａ_ｘＭｎＯ_３（ｘ≦１）、Ｃｒ又はＮｂ等をドープしたＳｒＴｉＯ_３やＳｒＺｒＯ_３等を、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等により成膜する。また、抵抗記憶材料層４６を単極性の抵抗記憶材料により構成する場合には、例えば、ＮｉＯ_ｙ（ｙ≦１）、ＴｉＯ_ｚ（ｚ≦２）、ＨｆＯ_ｚ（ｚ≦２）等をゾルゲル、スパッタ、ＭＯＣＶＤ等により成膜する。

Claims (14)

1. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、
   前記抵抗記憶素子に並列に接続された可変抵抗素子を設け、前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
2. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、
   前記抵抗記憶素子に並列に接続された可変抵抗素子を設け、前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子と前記可変抵抗素子との合成抵抗値が、前記低抵抗状態における低抵抗値以下になるように、前記可変抵抗素子の抵抗値を設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
3. 請求項２記載の不揮発性半導体記憶装置の書き込み方法において、
   前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際における前記抵抗記憶素子と前記抵抗素子との第１の合成抵抗値と、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際における前記抵抗記憶素子と前記抵抗素子との第２の合成抵抗値とが等しくなるように、前記可変抵抗素子の前記抵抗値を設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
4. 請求項３記載の不揮発性半導体記憶装置の書き込み方法において、
   前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際、及び前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前記可変抵抗素子の前記抵抗値を前記低抵抗状態における前記低抵抗値以下に設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
5. 請求項３記載の不揮発性半導体記憶装置の書き込み方法において、
   前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際に、前記可変抵抗素子の前記抵抗値を前記低抵抗状態における前記低抵抗値に等しくし、
   前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前記可変抵抗素子の前記抵抗値を前記高抵抗状態における高抵抗値以上に設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
6. 請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
   前記可変抵抗素子は、ＭＩＳトランジスタである
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
7. 請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
   前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
   前記抵抗記憶素子に接続する前記抵抗素子を選択することにより、前記抵抗素子の抵抗値を規定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
8. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
   前記抵抗記憶素子に並列に接続された可変抵抗素子と、
   前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定する抵抗制御回路と
   を有することを特徴とする不揮発性半導体記憶装置。
9. 請求項８記載の不揮発性半導体記憶装置において、
   前記抵抗制御回路は、前記抵抗記憶素子と前記可変抵抗素子との合成抵抗値が前記低抵抗状態における低抵抗値以下になるように前記可変抵抗素子の抵抗値を設定する
   ことを特徴とする不揮発性半導体記憶装置。
10. 請求項８又は９記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子は、ＭＩＳトランジスタである
    ことを特徴とする不揮発性半導体記憶装置。
11. 請求項８又は９記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
    前記抵抗制御回路によって前記抵抗記憶素子に接続する前記抵抗素子を選択することにより、前記可変抵抗素子の抵抗値を規定する
    ことを特徴とする不揮発性半導体記憶装置。
12. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が直列に接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
    第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と、
    第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と、
    前記第１の方向又は前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向又は前記第２の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第３の信号線と、
    前記抵抗記憶素子に並列に接続された可変抵抗素子と、
    前記抵抗記憶素子に電圧を印加して前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定する抵抗制御回路と
    を有することを特徴とする不揮発性半導体記憶装置。
13. 請求項１２記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子は、前記第２の方向に並ぶ前記メモリセルに対応する前記第２の信号線と前記第３の信号線との間に設けられている。
    ことを特徴とする不揮発性半導体記憶装置。
14. 請求項１２記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子は、複数の前記メモリセルのそれぞれに設けられており、
    前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記可変抵抗素子のゲート電極に接続された複数の第４の信号線を更に有する
    ことを特徴とする不揮発性半導体記憶。
    

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