KR0177407B1 - Redundancy re repair circuit - Google Patents
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Abstract
본 발명은 리던던시 재 리페어 회로에 관한 것으로서, 메모리소자의 고장난 노말 셀 어레이의 어드레스신호와 대응하는 퓨즈가 절단되어 상기 어드레스신호가 입력될 때 퓨즈 셋 신호를 리페어하기 위한 리던던시 셀 어레이를 구동시키는 리던던시 워드라인 구동 수단으로 전송되도록 출력하는 워드라인 퓨즈 블록 수단과, 상기 리페어하기 위한 리던던시 셀 어레이가 고장이면 상기 워드라인 퓨즈 블록 수단에서 출력되는 상기 퓨즈 셋 신호가 리던던시 워드라인 구동수단으로 전송되는 것을 차단하는 워드라인 퓨즈 블록 디스에이블 수단을 포함한다. 따라서, 고장난 노말 셀 어레이를 고장난 리던던시 셀 어레이로 대체하여 리페어했을 때, 이 고장난 리던던시 셀 어레이를 다른 리던던시 셀 어레이로 다시 리페어하므로 생산 수율을 향상시킬 수 있다.The present invention relates to a redundant redundancy circuit, wherein a redundancy word for driving a redundancy cell array for repairing a fuse set signal when a fuse corresponding to an address signal of a failed normal cell array of a memory device is disconnected and the address signal is inputted A word line fuse block means for outputting to be transmitted to a line driving means and a block of the fuse set signal output from the word line fuse block means to be transmitted to a redundancy word line driving means when the redundancy cell array for repair is broken Word line fuse block disable means. Therefore, when a failed normal cell array is replaced with a failed redundancy cell array, the failed redundancy cell array is repaired again with another redundant cell array, thereby improving production yield.
Description
제1도는 본 발명에 따른 워드라인 리페어 회로도.1 is a word line repair circuit diagram in accordance with the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 워드라인 퓨즈 블록 수단 12,22 : 노드10 word line fuse block means 12,22 node
20 : 워드라인 퓨즈 블록 디스에이블 수단20 word means fuse block disable means
30 : 리던던시 재 리페어 회로30: Redundancy re repair circuit
F11~F1n,F2 : 퓨즈 N1,N2 : N모스트랜지스터F1 1 to F1 n , F2: Fuse N1, N2: N MOS transistor
P11∼P1n,P2 : P모스트랜지스터 I1∼I5 : 인버터P1 1 to P1 n , P2: P MOS transistors I1 to I5: Inverter
AN : 앤드게이트 T : 전송게이트AN: AND gate T: Transmission gate
ADD : 어드레스신호 IT : 초기화신호ADD: Address signal IT: Initialization signal
RW/D : 리던던시 워드라인 구동수단RW / D: Redundancy word line driving means
본 발명은 리던던시 재 리페어(redundancy repair) 회로에 관한 것으로서, 특히, 고장 노말 셀 어레이(normal cell array)를 리페어(repair)한 리던던시 셀 어레이가 고장일 때 다른 리던던시 셀 어레이와 대체하여 재 리페어 할 수 있는 리던던시 재 리페어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundancy repair circuit, and in particular, when a redundant cell array which repairs a defective normal cell array fails, it can be replaced by another redundant cell array. Redundancy re repair circuit.
반도체소자, 특히, DRAM 등의 메모리소자를 제조할 때 완벽한 공정을 수행하기란 매우 어려워 단위 메모리 요소인 노말 셀(normal cell)들이 고장나 메모리소자를 못쓰게 되는 문제가 있었다.When manufacturing a semiconductor device, in particular, a memory device such as DRAM, it is very difficult to perform a perfect process, and there is a problem that normal cells, which are unit memory elements, fail and fail to use the memory device.
이러한 문제들을 해결하기 위해 제조 공정시 노말 셀 어레이들과 동일한 크기 및 구조를 갖는 적절한 개수의 여분의 셀 어레이들, 즉, 리던던시 셀 어레이들을 만들어 메모리 소자를 웨이퍼 상태에서 노말 셀 어레이의 고장 유무를 테스트하여 노말 셀 어레이들 중 고장난 셀 어레이를 리던던시 셀 어레이로 대체하여 리페어한다. 상기와 같이 리페어된 메모리소자는 고장난 노말 셀 어레이를 엑세스하는 어드레스가 인가되면 리던던시 회로가 동작하여 대체된 리던던시 셀 어레이가 엑세스되므로 메모리소자는 이상없이 정상 동작하게 된다.In order to solve these problems, an adequate number of redundant cell arrays, that is, redundant cell arrays having the same size and structure as those of normal cell arrays in a manufacturing process, are made to test the failure of the normal cell array in a wafer state. Therefore, the failed cell array among the normal cell arrays is replaced with a redundant cell array to be repaired. As described above, when a repaired memory device receives an address for accessing a failed normal cell array, a redundant circuit operates to access the replaced redundancy cell array, thereby allowing the memory device to operate normally.
그러나, 고장난 노말 셀 어레이를 대체한 리던던시 셀 어레이도 고장이 발생될 수 있다. 이러한 경우, 상기 메모리소자는 고장난 리던던시 셀 어레이에 의해 리페어 되지 않으므로 메모리소자는 고장 상태를 유지하게 되므로 정상 동작을 할 수 없다. 그러므로, 수율을 향상시키기 위해서는 고장난 리던던시 셀 어레이를 다른 리던던시 셀 어레이로 리페어 하여야 한다.However, redundancy cell arrays that replace failed normal cell arrays may also fail. In this case, since the memory device is not repaired by the failed redundancy cell array, the memory device maintains a failure state and thus cannot operate normally. Therefore, to improve the yield, the failed redundancy cell array must be repaired with another redundancy cell array.
그러나, 종래에는 고장난 노말 셀 어레이를 리페어한 리던던시 셀 어레이가 고장난 상태라도 다른 리던던시 셀 어레이로 다시 리페어 할 수 없으므로 생산 수율이 낮아지는 문제점이 있었다.However, in the related art, even when the failed normal cell array is repaired, the redundancy cell array cannot be repaired again with another redundant cell array, thereby lowering the production yield.
따라서, 본 발명의 목적은 고장난 리던던시 셀 어레이를 다른 리던던시 셀 어레이로 다시 리페어 할 수 있어 생산 수율을 향상시킬 수 있는 리던던시 재 리페어 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a redundant redundancy circuit that can repair a failed redundancy cell array back to another redundancy cell array, thereby improving production yield.
상기 목적을 달성하기 위한 본 발명에 따른 리던던시 재 리페어 회로는 메모리소자의 고장난 노말 셀 어레이의 어드레스신호와 대응하는 퓨즈가 절단되어 상기 어드레스신호가 입력될 때 퓨즈 셋 신호를 리페어하기 위한 리던던시 셀 어레이를 구동시키는 리던던시 워드라인 구동 수단으로 전송되도록 출력하는 워드라인 퓨즈 블록 수단과, 상기 리페어하기 위한 리던던시 셀 어레이가 고장이면 상기 워드라인 퓨즈 블록 수단에서 출력되는 상기 퓨즈 셋 신호가 리던던시 워드라인 구동 수단으로 전송되는 것을 차단하는 워드라인 퓨즈 블록 디스에이블 수단을 포함한다.The redundancy repair circuit according to the present invention for achieving the above object comprises a redundant cell array for repairing the fuse set signal when the fuse corresponding to the address signal of the defective normal cell array of the memory element is cut off and the address signal is input. Word line fuse block means for outputting to be transmitted to the redundancy word line driving means for driving, and the fuse set signal output from the word line fuse block means is transmitted to the redundancy word line driving means if the redundancy cell array for repair failure. Word line fuse block disabling means for preventing it from becoming.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 리던던시 재 리페어 회로도이다.1 is a redundant redundancy circuit diagram according to the present invention.
본 발명에 따른 리던던시 재 리페어회로(30)는 워드라인 퓨즈 블록 수단(10)과 워드라인 퓨즈 블록 디스에이블 수단(20)으로 구성된다.The redundancy re repair circuit 30 according to the present invention includes a word line fuse block means 10 and a word line fuse block disable means 20.
상기 워드라인 퓨즈 블록 수단(10)은 전원전압단(VDD)에 일측이 연결된 다수 개의 퓨즈(F11,F12…F1n)(n은 자연수)와, 게이트가 외부로부터 입력되는 어드레스신호(ADD)가 입력되게 연결되고 소오스는 퓨즈(F11,F12…F1n)에 각각 연결되며 드레인이 공통 연결된 P모스트랜지스터(P11,P12…P1n)와, 게이트가 /RAS 신호 인가시 칩을 초기화시키는 초기화신호(IT)가 입력되게 연결되고 드레인 및 소오스가 상기 P모스트랜지스터(P11,P12…P1n)의 공통 드레인과 접지 사이에 연결된 N모스트랜지스터(N1)와, 상기 공통 드레인의 상태를 반전시켜 퓨즈(F11,F12…F1n)들의 상태에 따라 해당 어드레스 입력시 리던던시 워드라인을 구동시키는 퓨즈 셋 신호(fuse set signal)를 출력하는 인버터(I1), 상기 인버터(I1)의 출력을 반전시켜 인버터(I1)의 입력을 변환되기 전까지 계속 유지시키는 인버터(I2)로 구성된다.The word line fuse block means 10 includes a plurality of fuses F1 1 , F1 2 ... F1 n (n is a natural number) having one side connected to a power supply voltage terminal V DD , and an address signal from which a gate is input from outside. ADD) is connected to the input and the source is connected to the fuse (F1 1 , F1 2 ... F1 n ), respectively, and the drain is commonly connected to the P MOS transistor (P1 1 , P1 2 ... P1 n ) and the gate is applied / RAS signal and the initialization signal (IT) is connected to be input and the drain and source is the P-MOS transistor N MOS transistor (N1) connected between (P1 1, P1 2 ... P1 n) common drain and the ground to reset the chip, the common An inverter I1 and an inverter that inverts the drain state and outputs a fuse set signal for driving a redundancy word line when a corresponding address is input according to the states of the fuses F1 1 , F1 2 ... F1 n . Invert the output of I1) until the input of inverter I1 is converted It consists of the inverter I2 which keeps continuing.
워드라인 퓨즈 블록 디스에이블 수단(20)은 어드레스신호(ADD)를 반전시키는 인버터(I3)와, 어드레스신호(ADD)와 반전된 어드레스신호(/ADD)를 논리곱하는 앤드게이드(AN)와, 앤드게이드(AN)의 출력단과 게이트가 연결되고 소오스가 퓨즈(F2)를 통해 전원전압단(VDD)과 연결된 P모스트랜지스터(P2)와, 게이트가 상기 초기화신호(IT)가 입력되게 연결되고 소오스가 접지되며 드레인이 P모스트랜지스터(P2)의 드레인과 공통인 N모스트랜지스터(N2)와, 상기 공통 드레인의 상태를 반전시키는 인버터(I4)와 공통 드레인의 상태를 다음 상태까지 유지시키는 인버터(I5)와, 상기 인버터(I4)(I5)의 출력단과 게이트가 연결되며 소오스 및 드레인이 공통으로 접속된 N 및 P모스트랜지스터로 형성된 전송게이트(T)로 구성된다. 상기 전송게이트(T)의 공통으로 접속된 드레인과 소오스는 상기 워드라인 퓨즈 블록 수단(10)의 인버터(I1)와 리던던시 워드라인 구동수단(RW/D)에 연결되어 N 및 P모스트랜지스터의 게이트에 각각 인가되는 인버터(I4)(I5)의 출력에 따라 퓨즈 셋 신호를 리던던시 워드라인 구동수단(RW/D)으로 전송 또는 차단한다.The word line fuse block disable means 20 includes an inverter I3 for inverting the address signal ADD, an AND gate AN for ANDing the address signal ADD and the inverted address signal / ADD, and The output terminal of the gate (AN) is connected to the gate and the source is connected to the P-mode transistor (P2) connected to the power supply voltage terminal (V DD ) through the fuse (F2), the gate is connected to the initialization signal (IT) input source Is grounded and its drain is common with the drain of the P MOS transistor P2, the inverter I4 for inverting the state of the common drain, and the inverter I5 for maintaining the state of the common drain to the next state. ) And a transfer gate T formed of N and P morph transistors having a gate connected to an output terminal of the inverters I4 and I5 and commonly connected to a source and a drain. The drain and the source which are commonly connected to the transfer gate T are connected to the inverter I1 of the word line fuse block means 10 and the redundancy word line driving means RW / D, so that the gates of the N and P MOS transistors are connected. The fuse set signal is transmitted or interrupted to the redundancy word line driving means RW / D according to the outputs of the inverters I4 and I5 respectively applied to the redundancy word line driving means.
상기 워드라인 퓨즈 블록 수단은 입력되는 어드레스신호의 개수 만큼 필요한데, 워드라인 퓨즈 블록마다 워드라인 퓨즈 블록 디스에이블 수단이 1개씩 연결된다. 그러므로, 상술한 리던던시 재 리페어회로는 어드레스 신호(ADD)의 갯수 만큼 형성된다.The word line fuse block means is required as many as the number of address signals to be input, and one word line fuse block disable means is connected to each word line fuse block. Therefore, the above-described redundancy repair circuit is formed by the number of address signals ADD.
상술한 구성을 갖는 리던던시 재 리페어회로(30)의 동작을 설명한다.The operation of the redundancy re repair circuit 30 having the above-described configuration will be described.
먼저, 메모리소자를 구동시키면 초기화신호(IT)는 /RAS(Row Address Strobe) 신호가 '하이'레벨 구간 동안 '하이'레벨이 되어 N모스트랜지스터(N1)(N2)를 '온'시킨다. 그러므로, 워드라인 퓨즈 블록 디스에이블 수단(20)의 노드(22)는 '로우'레벨이 되며, 이에, 전송게이트(T)는 '오프'된다.First, when the memory device is driven, the initialization signal IT becomes a 'high' level during a 'high' level address of the / RAS signal so that the N MOS transistors N1 and N2 are turned on. Therefore, the node 22 of the word line fuse block disable means 20 is at the 'low' level, whereby the transfer gate T is 'off'.
상기 초기화신호(IT)가 '로우'레벨로 변환되면 N모스트랜지스터(N1)(N2)는 '로우'가 된다. 그리고, 워드라인 퓨즈 블록 디스에이블 수단(20)의 낸드게이트(NA)는 인버터(I3)에 의해 어드레스신호(ADD)의 레벨과 무관하게 '로우'레벨의 신호를 출력하며, 이에 의해, P모스트랜지스터(P2)는 '온'되어 노드(22)가 '하이'레벨이 되므로 전송게이트(T)를 '온'시킨다. 이때, 어드레스(ADD) 신호가 P모스트랜지스터(P11,P12…P1n) 각각의 게이트에 입력되면 모두 '온'되어 노드(12)은 '하이'레벨이 되어 리던던시 워드라인 구동수단(RW/D)을 구동시키지 않는다.When the initialization signal IT is converted to the low level, the N MOS transistors N1 and N2 become low. The NAND gate NA of the word line fuse block disable means 20 outputs a signal having a 'low' level regardless of the level of the address signal ADD by the inverter I3, whereby the PMOS The transistor P2 is 'on' so that the node 22 is 'high' level, thereby turning on the transfer gate T. At this time, when the address ADD signal is input to the gates of each of the P MOS transistors P1 1 , P1 2 ... P1 n , all of them are 'on', and the node 12 becomes a 'high' level. / D) is not driven.
그러나, 임의의 노말 셀 어레이가 고장나면 P모스트랜지스터(P11,P12…P1n)중 고장난 노말 셀 어레이를 선택하는 어드레스신호(ADD)와 대응하는 P모스트랜지스터의 소오스과 연결된 퓨즈를 절단한다. 그러므로, 절단된 퓨즈와 연결된 P모스트랜지스터의 게이트에 대응하는 어드레스신호(ADD)가 입력되면 노드(12)는 '로우'레벨이 되며, 이에 의해, 인버터(I1)는 '하이'레벨의 퓨즈 셋 신호를 출력한다. 이때, 상기 전송게이트(T)가 '온'상태이므로 퓨즈 셋 신호를 리던던시 워드라인 구동수단(RW/D)에 전송되며, 이에 상기 고장난 노말 셀 어레이 대신에 리던던시 셀 어레이가 구동되어 리페어된다.However, cutting the soohseugwa associated fuse of any normal cell array when the address signal (ADD) and the corresponding P MOS transistor for selecting a normal cell array failed during failure after P MOS transistor (P1 1, P1 2 ... P1 n). Therefore, when the address signal ADD corresponding to the gate of the P-MOS transistor connected to the blown fuse is input, the node 12 becomes 'low' level, whereby the inverter I1 sets a fuse set of 'high' level. Output the signal. In this case, since the transmission gate T is in an 'on' state, the fuse set signal is transmitted to the redundancy word line driving means (RW / D), and the redundancy cell array is driven and repaired instead of the failed normal cell array.
상기에서 리페어하기 위해 고장난 노말 셀 어레이를 대체한 리던던시 셀 어레이가 고장난 경우에는 워드라인 퓨즈 블록 디스에이블 수단(20)의 퓨즈(F2)를 절단한다. 그리고, 초기화신호(IT)를 '하이'레벨로 변환시키면 N모스트랜지스터(N2)가 '온'되어 노드(22)가 '로우'레벨이 되어 전송게이트(T)를 '오프'시킨다. 상기에서, 인버터(I4)(I5)는 래치를 이루어 노드(22)가 '로우'레벨을 유지하도록 한다. 그러므로, 상기 워드라인 퓨즈 블록 수단(10)에서 출력되는 퓨즈 셋 신호가 리던던시 워드라인 구동수단(RW/D)으로 전송되는 것을 방지한다. 그러므로, 고장 노말 셀 어레이를 다른 리던던시 재 리페어 회로의 워드라인 퓨즈 블록 수단을 이용하여 리페어가 가능하도록 한다.When the redundancy cell array replacing the failed normal cell array for repair is broken, the fuse F2 of the word line fuse block disable means 20 is cut. When the initialization signal IT is converted to the 'high' level, the N MOS transistor N2 is 'on' so that the node 22 is 'low' level and 'transmits' the transmission gate T. In the above, inverters I4 and I5 latch to keep node 22 at the 'low' level. Therefore, the fuse set signal output from the word line fuse block means 10 is prevented from being transmitted to the redundancy word line driving means RW / D. Therefore, repair of the defective normal cell array is possible by using wordline fuse block means of another redundant re repair circuit.
상술한 바와 같이 본 발명에 따른 리던던시 재 리페어회로는 고장난 노말 셀 어레이를 고장난 리던던시 셀 어레이로 대체하여 리페어했을 때 워드라인 퓨즈 블록 디스에이블 수단의 퓨즈를 절단하여 전송게이트를 '오프'시키므로 워드라인 퓨즈 블록 수단에서 출력되는 퓨즈 셋 신호가 리던던시 워드라인 구동수단으로 전송되는 것을 방지하고 다른 리던던시 재 리페어 회로의 워드라인 퓨즈 블록 수단을 이용하여 리페어한다.As described above, the redundant re-repair circuit according to the present invention replaces a failed normal cell array with a failed redundancy cell array and cuts the fuse of the word line fuse block disable means to 'off' the transmission gate when the repair is performed. The fuse set signal output from the block means is prevented from being transmitted to the redundant word line driving means and repaired by using the word line fuse block means of another redundancy repair circuit.
따라서, 본 발명은 고장난 리던던시 셀 어레이를 다른 리던던시 셀 어레이로 다시 리페어하므로 생산 수율을 향상시킬 수 있는 잇점이 있다.Accordingly, the present invention has the advantage of improving production yield since the failed redundancy cell array is repaired again to another redundancy cell array.
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| KR100716667B1 (en) * | 2005-04-29 | 2007-05-09 | 주식회사 하이닉스반도체 | Redundancy Circuit of Semiconductor Memory Devices |
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