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KR100668360B1 - 위상 주파수 검출기 - Google Patents

위상 주파수 검출기 Download PDF

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KR100668360B1
KR100668360B1 KR1020040090672A KR20040090672A KR100668360B1 KR 100668360 B1 KR100668360 B1 KR 100668360B1 KR 1020040090672 A KR1020040090672 A KR 1020040090672A KR 20040090672 A KR20040090672 A KR 20040090672A KR 100668360 B1 KR100668360 B1 KR 100668360B1
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Abstract

본 발명은 PLL(Phase locked-loop)이나 DLL(Delay locked-loop)에 사용되는 위상 주파수 검출기에 관한 것으로, 소정 시간 지연된 기준클럭과 리셋신호에 따라 동작되는 제 1 스테이지, 상기 기준클럭과 상기 제 1 스테이지의 출력에 따라 동작되는 제 2 스테이지 및 상기 제 2 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 업 신호 출력부와, 소정 시간 지연된 외부클럭과 상기 리셋신호에 따라 동작되는 제 3 스테이지, 상기 외부클럭과 상기 제 3 스테이지의 출력에 따라 동작되는 제 4 스테이지 및 상기 제 4 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 다운 신호 출력부와, 상기 업 신호 출력부의 제 2 스테이지 출력과 상기 다운 신호 출력부의 제 4 스테이지 출력을 논리 조합하여 상기 리셋신호를 생성하는 논리 게이트를 포함한다. 유효한 제어신호를 얻을 수 있는 입력신호의 위상 범위가 넓으므로 위상고정이 빨라지고, 다이나믹 로직의 적은 전력소모와 빠른 신호전달 특성으로 인해 저전력 및 저잡음 특성을 가진다.
위상 주파수 검출기, 위상고정, 동작 주파수, 지연수단

Description

위상 주파수 검출기 {Phase frequency detector}
도 1 은 종래의 위상 주파수 검출기를 설명하기 위한 회로도.
도 2는 도 1의 동작을 설명하기 위한 타이밍도.
도 3은 도 1의 동작 특성을 설명하기 위한 파형도.
도 4는 종래 위상 주파수 검출기의 다른 예를 도시한 회로도.
도 5는 도 4의 동작 특성을 설명하기 위한 파형도.
도 6은 본 발명의 제 1 실시예에 따른 위상 주파수 검출기를 설명하기 위한 회로도.
도 7은 도 6의 동작을 설명하기 위한 타이밍도.
도 8은 본 발명의 제 2 실시예에 따른 위상 주파수 검출기를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2: 플립플롭
3: 낸드 게이트
10: 업 신호 발생부
20: 다운 신호 발생부
30: 논리 게이트
본 발명은 PLL(Phase locked-loop)이나 DLL(Delay locked-loop)에 사용되는 위상 주파수 검출기에 관한 것으로, 보다 상세하게는 높은 주파수에서 동작이 가능하고, 위상고정(phase lock)이 빠르며, 저전력 및 저잡음 특성을 가지는 위상 주파수 검출기에 관한 것이다.
위상 고정 루프(Phase locked-loop; 이하 PLL이라 함)는 소정의 클럭신호에 따라 임의의 주파수를 발생시키는 주파수 궤환형 회로로서, 주파수 합성기, 데이터 프로세서 등에 사용된다.
일반적으로 PLL은 기준 주파수 발생기, 전압제어발진기(Voltage Controlled Oscillator; VCO), VCO로부터 출력되는 주파수를 분주하는 분주기, 기준 주파수와 분주된 주파수를 입력받아 위상을 검출하는 위상 주파수 검출기(Phase Frequency Detector; 이하 PFD라 함), PFD로부터 출력되는 위상차 신호를 입력받는 챠지펌프(charge pump), 그리고 챠지펌프로부터 출력되는 신호의 고주파 성분을 제거하는 루프필터로 구성되며, 루프필터를 통해 출력되는 전압에 따라 VCO의 출력 주파수가 제어된다.
상기 PFD는 기준 주파수와 분주된 주파수를 입력받아서 업(UP) 및 다운(DOWN) 신호를 출력한다. 이 때 두 주파수의 위상차(phase difference)가 업(UP) 및 다운(DOWN) 신호의 펄스폭의 차이로 나타난다. 만일 서로 다른 주파수가 입력되면 업(UP) 및 다운(DOWN) 신호의 평균적인 펄스폭의 차이에 해당하는 주파수 차이가 나타난다.
일반적인 PFD는 도 1에 도시된 바와 같이 기준 주파수 클럭(CKref)과 분주된 주파수 클럭(CKour)을 각각 입력받아 업(UP) 및 다운(DOWN) 신호를 출력하는 플립플롭(1 및 2)과 상기 업(UP) 및 다운(DOWN) 신호를 논리 조합하여 상기 플립플롭(1 및 2)을 리셋시키기 위한 리셋신호(Reset)를 생성하는 낸드(NAND) 게이트(3)로 구성된다.
도 2를 참조하면, 기준 주파수 클럭(CKref)의 상승 엣지(rising edge)에서 업(UP) 신호가 "1"이 되고, 분주된 주파수 클럭(CKour)의 상승 엣지에서 다운(DOWN) 신호가 "1"이 된다. 업(UP) 및 다운(DOWN) 신호가 모두 "1"이 되면 상기 낸드 게이트(3)의 출력에 의해 상기 플립플롭(1 및 2)이 리셋됨으로써 업(UP) 및 다운(DOWN) 신호가 모두 "0"이 된다. 상기 두 클럭(CKref 및 CKout)의 위상차인 업(UP) 신호가 상기 챠지펌프에 전달되어 상기 VCO의 출력 주파수를 증가 또는 감소시키게 된다.
PLL에 사용되는 PFD에서는 대개 Dead zone을 방지하기 위해 입력되는 두 클럭(CKref 및 CKout)의 위상이 일치하는 경우 업(UP) 및 다운(DOWN) 신호 출력단자를 통해 연속되는(duration) 일정한 펄스가 동시에 출력되도록 리셋 경로(reset path)에 지연수단을 삽입한다. PFD의 출력단에 연결되는 챠지펌프는 정확한 스위칭 동작을 위해서 어느 정도 이상의 연속성을 가지는 펄스를 필요로 하므로 리셋 경로의 지연수단이 너무 작으면 안된다. 대개 업(UP) 및 다운(DOWN) 신호 출력단자를 통해 출력되는 펄스의 연속시간이 300ps 이상이 되도록 지연수단의 크기를 정한다.
업(UP) 및 다운(DOWN) 신호 출력단자를 통해 동시에 출력되는 펄스의 연속시간이 길수록 도 3의 Δ가 커지게 된다. 이 경우 위상이 고정되는 방향으로 업(UP) 및 다운(DOWN) 신호가 출력되지 않고 반대의 방향으로 출력되는 경우가 늘어나므로 위상고정(phase lock)에 필요한 시간이 길어지게 된다. 그리고 입력되는 클럭(CKref 및 CKout)의 주파수가 높아질수록 비교하는 클럭의 주기에서 dead zone을 방지하기 위한 펄스의 폭이 차지하는 비율이 높아지므로 Δ가 커지게 되어 PFD의 동작속도에 한계가 발생한다. Δ가 π 이상이 되면 위상고정을 보장할 수 없게 된다 [Mansuri M. 외 2, "Fast frequency acquisition phase-frequency detectors for Gsamples/s phase-locked loops", Solid-State Circuits, IEEE Journal of Vol. 37, pp 1331-1334, 2002. 10. 참조].
Mansuri M. 외 2는 이러한 문제점을 개선하기 위해 도 4와 같이 구성된 위상 주파수 검출기를 제안하였다. 도 5는 도 4에 도시된 위상 주파수 검출기의 동작 특성을 나타내는 파형도로서, 위상고정 시간이 짧아짐을 알 수 있다.
위상 오차(phase error)가 2π에 근접할 경우 인버터에 의해 지연된 펄스(Pref 및 Pout)가 리셋신호(RST)의 하강 엣지 이후에 소정 시간동안 하이(high) 상태로 지속됨으로써 올바른 업(Up) 및 다운(Dn) 신호를 출력하게 된다. 상기 소정 시간을 t1이라고 하면, t1 시간동안 업(Up) 및 다운(Dn) 신호가 하이 상태로 출력되기 위해서는 직렬로 연결된 트랜지스터(N1, N2, N3 또는 N4, N5, N6)의 온(ON) 전류가 래치의 상태를 변화시키는 데 충분할 정도가 되어야 한다. 빠른 위상고정을 위한 동작이 이루어지기 위해서는 t1이 아주 짧아져도 래치의 상태가 변화되어야 하고, 이를 위해서는 트랜지스터(N1, N2, N3 또는 N4, N5, N6)의 채널폭이 길어져야 하므로 소모전력을 줄이는 데 어려움이 있다.
본 발명의 목적은 높은 주파수에서 동작이 가능하고, 위상고정이 빠르며, 저전력 및 저잡음 특성을 가지는 위상 주파수 검출기를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명은 소정 시간 지연된 기준클럭과 리셋신호에 따라 동작되는 제 1 스테이지, 상기 기준클럭과 상기 제 1 스테이지의 출력에 따라 동작되는 제 2 스테이지 및 상기 제 2 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 업 신호 출력부와, 소정 시간 지연된 외부클럭과 상기 리셋신호에 따라 동작되는 제 3 스테이지, 상기 외부클럭과 상기 제 3 스테이지의 출력에 따라 동작되는 제 4 스테이지 및 상기 제 4 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 다운 신호 출력부와, 상기 업 신호 출력부의 제 2 스테이지 출력과 상기 다운 신호 출력부의 제 4 스테이지 출력을 논리 조합하여 상기 리셋신호를 생성하는 논리 게이트를 포함하며, 상기 소정 시간 지연된 기준클럭과 상기 소정 시간 지연된 외부클럭은 각각 지연수단을 통해 지연되고, 상기 소정 시간은 상기 기준클럭 및 상기 외부클럭 중 나중에 입력되는 클럭의 상승 엣지에서 상기 리셋신호의 하강 엣지까지의 시간보다 작게 설정된 것을 특징으로 한다.
상기 업 신호 출력부의 제 1 스테이지는 전원전압 및 제 1 출력노드 간에 직렬 접속된 제 1 및 제 2 트랜지스터와, 상기 제 1 출력노드 및 접지 간에 접속된 제 3 트랜지스터를 포함하며, 상기 제 1 및 제 3 트랜지스터의 게이트에 상기 리셋신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 상기 지연된 기준클럭이 입력되는 것을 특징으로 한다.
상기 업 신호 출력부의 제 2 스테이지는 전원전압 및 제 2 출력노드 간에 접속된 제 4 트랜지스터와, 상기 제 2 출력노드 및 접지 간에 직렬 접속된 제 5 및 제 6 트랜지스터를 포함하며, 상기 제 5 트랜지스터의 게이트에 상기 기준클럭이 입력되고, 상기 제 4 및 제 6 트랜지스터의 게이트는 상기 출력노드에 접속된 것을 특징으로 한다.
상기 제 2 스테이지의 출력과 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터의 접속점 사이에 접속되며, 상기 지연된 기준클럭에 따라 동작되는 제 13 트랜지스터를 더 포함하는 것을 특징으로 한다.
삭제
상기 다운 신호 출력부의 제 3 스테이지는 전원전압 및 제 3 출력노드 간에 직렬 접속된 제 7 및 제 8 트랜지스터와, 상기 제 3 출력노드 및 접지 간에 접속된 제 9 트랜지스터를 포함하며, 상기 제 7 및 제 9 트랜지스터의 게이트에 상기 리셋신호가 입력되고, 상기 제 8 트랜지스터의 게이트에 상기 지연된 외부클럭이 입력되는 것을 특징으로 한다.
상기 다운 신호 출력부의 제 4 스테이지는 전원전압 및 제 4 출력노드 간에 접속된 제 10 트랜지스터와, 상기 제 4 출력노드 및 접지 간에 직렬 접속된 제 11 및 제 12 트랜지스터를 포함하며, 상기 제 11 트랜지스터의 게이트에 상기 외부클럭이 입력되고, 상기 제 10 및 제 12 트랜지스터의 게이트는 상기 출력노드에 접속된 것을 특징으로 한다.
상기 제 4 스테이지의 출력과 상기 제 11 트랜지스터 및 상기 제 12 트랜지스터의 접속점 사이에 접속되며, 상기 지연된 외부클럭에 따라 동작되는 제 14 트랜지스터를 더 포함하는 것을 특징으로 한다.
상기 소정 시간은 상기 기준클럭 입력에서 상기 리셋신호 출력까지의 지연시간이 상기 다운 신호 출력에서 상기 리셋신호 출력까지의 지연시간보다 커지도록 설정된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 6은 본 발명의 제 1 실시예에 따른 위상 주파수 검출기를 설명하기 위한 회로도이다.
본 발명의 위상 주파수 검출기(PFD)는 기준클럭(CLKref)과 소정 시간 지연된 기준클럭(D_CLKref)을 입력받는 업(UP) 신호 출력부(10), 외부클럭(CLKout)과 소정 시간 지연된 외부클럭(D_CLKout)를 입력받는 다운(DOWN) 신호 출력부(20) 및 상기 업(UP) 신호 출력부(10)와 다운(DOWN) 신호 출력부(20)의 출력을 논리 조합하여 리셋신호(RST)를 생성하는 논리 게이트(30)로 구성된다.
상기 업(UP) 신호 출력부(10)는 지연수단(D1)을 통해 소정 시간 지연된 기준클럭(D_CLKref)과 리셋신호(RST)에 따라 동작되는 제 1 스테이지, 상기 기준클럭(CLKref)과 상기 제 1 스테이지의 출력에 따라 동작되는 제 2 스테이지 및 상기 제 2 스테이지의 출력을 반전시켜 출력하는 인버터(I1)로 구성된다.
상기 제 1 스테이지는 전원전압(Vcc) 및 제 1 출력노드(K11) 간에 직렬 접속된 트랜지스터(Mp11 및 Mp12)와 상기 제 1 출력노드(K11) 및 접지 간에 접속된 트랜지스터(Mn11)로 구성되며, 상기 트랜지스터(Mp11 및 Mn11)의 게이트에는 상기 리셋신호(RST)가 입력되고, 상기 트랜지스터(Mp12)의 게이트에는 상기 지연수단(D1)을 통해 소정 시간 지연된 기준클럭(D_CLKref)이 입력된다.
상기 제 2 스테이지는 전원전압(Vcc) 및 제 2 출력노드(K12) 간에 접속된 트랜지스터(Mp13)와 상기 제 2 출력노드(K12) 및 접지 간에 직렬 접속된 트랜지스터(Mn12 및 Mn13)로 구성되며, 상기 트랜지스터(Mn12)의 게이트에는 상기 기준클럭(CLKref)이 입력되고, 상기 트랜지스터(Mp13 및 Mn13)의 게이트는 상기 제 1 출력노드(K11)에 접속된다.
상기 인버터(I1)는 상기 제 2 출력노드(K12)와 업(UP) 신호 출력단자 간에 접속된다.
상기 다운(DOWN) 신호 출력부(20)는 지연수단(D2)을 통해 소정 시간 지연된 외부클럭(D_CLKout)과 리셋신호(RST)에 따라 동작되는 제 3 스테이지, 상기 외부클럭(CLKout)과 상기 제 3 스테이지의 출력에 따라 동작되는 제 4 스테이지 및 상기 제 4 스테이지의 출력을 반전시켜 출력하는 인버터(I2)로 구성된다.
상기 제 3 스테이지는 전원전압(Vcc) 및 제 3 출력노드(K21) 간에 직렬 접속된 트랜지스터(Mp21 및 Mp22)와 상기 제 3 출력노드(K21) 및 접지 간에 접속된 트랜지스터(Mn21)로 구성되며, 상기 트랜지스터(Mp21 및 Mn21)의 게이트에는 상기 리셋신호(RST)가 입력되고, 상기 트랜지스터(Mp22)의 게이트에는 상기 지연수단(D2)을 통해 소정 시간 지연된 외부클럭(D_CLKout)이 입력된다.
상기 제 4 스테이지는 전원전압(Vcc) 및 제 4 출력노드(K22) 간에 접속된 트랜지스터(Mp23)와 상기 제 4 출력노드(K22) 및 접지 간에 직렬 접속된 트랜지스터(Mn22 및 Mn23)로 구성되며, 상기 트랜지스터(Mn22)의 게이트에는 상기 외부클럭(CLKout)이 입력되고, 상기 트랜지스터(Mp23 및 Mn23)의 게이트는 상기 제 3 출력노드(K21)에 접속된다.
상기 인버터(I2)는 상기 제 4 출력노드(K22)와 다운(DOWN) 신호 출력단자 간에 접속된다.
상기 지연수단(D1 및 D2)은 예를 들어, 짝수개의 인버터로 구성할 수 있고, 상기 논리 게이트(30)는 예를 들어, 노아(NOR) 게이트로 구성할 수 있으며, 상기 제 2 및 제 4 출력노드(K12 및 K22)를 통해 출력되는 신호를 논리 조합하여 상기 리셋신호(RST)를 생성한다.
상기와 같이 구성된 본 발명의 PFD는 상기 지연수단(D1)에 의해 상기 기준클럭(CLKref)이 td1 만큼 지연되고, td1 < td5 일 때 도 5와 같은 동작 특성을 가지게 된다. 즉, 지연 시간 td1은 상기 기준클럭(CLKref) 및 외부클럭(CLKout) 중 나중에 입력되는 클럭의 상승 엣지에서 상기 리셋신호(RST)의 하강 엣지까지의 시간(td5)보다 작게 설정된다. 여기서, td1 = td5 - (δ/2π)/fclk 이고, δ 가 작을수록 바람직하다. 단, 공정조건, 온도 등의 특성을 고려하여 δ 에 어느 정도의 여유가 있도록 td1을 정하는 것이 바람직하다.
도 7을 참조하면, td2는 상기 트랜지스터(Mn12)의 게이트에서 업(UP) 신호 출력단자까지의 지연시간이고, td3는 리셋신호(RST) 입력부터 업(UP) 신호 출력단자까지의 지연시간이다. td6은 td3와 마찬가지로 리셋신호(RST) 입력부터 업(UP) 신호 출력단자까지의 지연시간이지만 상승(rising) 및 하강(falling) 엣지가 반대이다.
td4는 Dead zone을 방지하기 위한 펄스의 폭으로서, 리셋 경로에 위치하는 상기 논리게이트(30)의 지연시간에 의해서 결정된다. 도 7에서는 대략 3 주기 동안의 위상이 비교되는데, 두 번째 클럭(CLKref)의 상승 엣지에서의 동작이 도 3의 동작과 차이를 갖게 된다. 그 부분에서 기준클럭(CLKref)과 외부클럭(CLKout)의 위상차(ΔΦ)는 2π-Δ<ΔΦ<2π-δ 인 범위에 존재하는데, 미싱 엣지(missing edge)가 발생하지 않고 업(UP) 신호가 다운(DOWN) 신호보다 먼저 하이(High) 상태로 출력되므로 도 5와 같이 동작됨을 알 수 있다. 세 번째 주기에서는 ΔΦ≥ 2π-δ 인 상태가 되므로 다운(DOWN) 신호가 먼저 하이 상태로 출력된다.
업(UP) 및 다운(DOWN) 신호 출력단자에 연결되는 부하(load)의 크기가 같고 동일한 상승 및 하강 엣지를 가진다고 가정하면, 도 4에 도시된 종래의 PFD와 비교했을 때 도 7에 도시된 본 발명의 PFD가 더 적은 전력을 소모하게 된다. 도 4에 도시된 종래 PFD의 경우 랫치(latch)의 상태를 변화시키기 위해서는 트랜지스터(P1 및 P2)의 전류 구동능력과 직렬 연결된 트랜지스터(N1, N2, N3 또는 N4, N5, N6)의 전류 구동능력이 래치의 포지티브 피드백(positive feedback)보다 커야한다. 따라서 트랜지스터의 채널폭이 도 7의 경우보다 훨씬 커야 하기 때문에 결국 동일한 동 작 주파수에서 도 4의 PFD를 구동하기 위해서는 더 많은 전력이 소모된다.
도 6과 같이 구성된 본 발명의 PFD는 다이나믹 로직(dynamic logic) 회로로 이루어지기 때문에 지연이 적고, 따라서 지터(jitter) 발생의 여지가 작다. 도 7에서 위상차는 업(UP) 신호와 다운(DOWN) 신호의 연속성의 차이로 나타나는데, 업(UP) 신호 출력부(10)와 다운(DOWN) 신호 출력부(20)의 td2 차이의 변동과 td6 차이의 변동이 위상차의 지터(jitter)로 나타나므로 본 발명의 PFD를 적용하면 PLL의 노이즈 특성이 향상된다.
기준클럭(CLKref)의 입력에서 업(UP) 신호 출력까지의 지연시간(td2)은 트랜지스터(Mn12)가 프리챠지된 인버터(I1) 입력단의 전하(charge)를 방전시키는 시간과 인버터 한 개의 지연시간을 합한 것과 같다. 그러므로 그 시간은 아주 짧고 외부클럭(CLKout)의 입력에서 다운(DOWN) 신호 출력까지의 지연시간과 차이가 날 여지가 작다. 그리고 리셋신호(RST) 입력에서 업(UP) 신호 출력까지의 지연시간(td6)은 트랜지스터(Mn11)가 프리챠지된 트랜지스터(Mp13 및 Mn13)의 게이트를 방전시키는 시간과 트랜지스터(Mp13)가 인버터(I1)의 게이트를 프리챠지시키는 시간을 합한 것과 같다. 역시 상당히 짧은 편이고 리셋신호(RST) 입력에서 다운(DOWN) 신호 출력까지의 지연시간과 차이가 날 여지가 작다.
도 4에 도시된 종래의 PFD는 이와 비교하면 입력에서 출력까지의 경로가 더 길고, 래치의 상태 변화 속도가 프리챠지된 게이트의 전하를 방전시키는 것보다는 느리기 때문에 지연이 더 길어지므로 지터(jitter) 발생의 가능성이 더 많다.
도 6과 같이 구성된 PFD의 동작 한계 주파수는 두 입력 클럭의 듀티비(duty ratio)가 50%일 경우 td5*fclk*2π<π와 같다. 이 주파수는 도 3과 같은 특성을 가지는 일반적인 PFD의 동작 한계 주파수와 같고, 도 4의 PFD보다는 작다. 그러나 도 6의 PFD는 듀티비가 커질수록 좀더 높은 동작 주파수에서 동작이 가능하다. 기준클럭(CLKref)은 보통 50%의 듀티비를 가지므로 PLL에 사용할 때는 듀티비가 높은 쪽이 상승 엣지가 되도록 외부클럭(CLKout)의 부호를 조절해야 최대 주파수에서의 동작이 보장된다. 리셋 시간이 300ps 정도인 경우 td5는 500ps 정도이고, 동작 한계 주파수(fclk)는 1GHz 정도이다. 그러나 도 6의 PFD는 도 5와 같은 특성을 가지므로 보다 빠른 위상획득(phase acquisition)이 가능하고, 저전력, 저잡음 특성을 가지므로 입력 주파수가 1GHz 미만인 경우에 적합하다.
도 8은 본 발명의 제 2 실시예에 따른 위상 주파수 검출기를 설명하기 위한 회로도로서, 도 6의 위상 주파수 검출기에 트랜지스터(Mn14 및 Mn24)가 부가된다.
상기 트랜지스터(Mn14)는 상기 제 2 출력노드(K12) 및 제 5 출력노드(K13) 간에 접속되며, 게이트를 통해 상기 지연된 기준클럭(D_CLKref)을 입력받고, 상기 트랜지스터(Mn24)는 상기 제 4 출력노드(K22) 및 제 6 출력노드(K23) 간에 접속되며, 게이트를 통해 상기 지연된 외부클럭(D_CLKout)을 입력받는다.
본 실시예에 따른 PFD는 도 5와 같은 동작 특성을 가지는데, 도 6의 PFD와는 달리 동작 가능 주파수가 td5*fclk*2π<2π가 된다. 따라서 도 6의 PFD보다 두 배 정도의 높은 동작 한계 주파수를 가진다. 이는 도 4와 같이 구성된 종래 PFD의 동작 한계 주파수와 같은 것이다.
본 실시예에 따른 PFD는 도 6의 PFD와 거의 같은 전력소모와 노이즈 특성을 가지므로 도 4의 PFD보다 성능이 우수함을 알 수 있다. 단, 도 8과 같이 구성된 PFD는 도 6과 같이 구성된 PFD보다 트랜지스터(Mn14 및 Mn24)가 두 개 더 추가되기 때문에 도 6의 PFD가 동작하기 어려운 높은 주파수에서 동작시킬 때 사용하는 것이 바람직하다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바과 같이 본 발명의 위상 주파수 검출기는 다이나믹 로직과 지연회로를 사용하여 비교하는 두 클럭 신호 사이의 위상차가 360도에 상당히 근접하더라도 유효한 제어신호를 출력할 수 있다. 따라서 유효한 제어신호를 얻을 수 있는 입력신호의 위상 범위가 넓으므로 높은 주파수에서 동작이 가능하고 위상고정이 빨라지며, 다이나믹 로직의 적은 전력소모와 빠른 신호전달 특성으로 인해 저전력 및 저잡음 특성을 가진다.

Claims (9)

  1. 소정 시간 지연된 기준클럭과 리셋신호에 따라 동작되는 제 1 스테이지, 상기 기준클럭과 상기 제 1 스테이지의 출력에 따라 동작되는 제 2 스테이지 및 상기 제 2 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 업 신호 출력부,
    소정 시간 지연된 외부클럭과 상기 리셋신호에 따라 동작되는 제 3 스테이지, 상기 외부클럭과 상기 제 3 스테이지의 출력에 따라 동작되는 제 4 스테이지 및 상기 제 4 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 다운 신호 출력부,
    상기 업 신호 출력부의 제 2 스테이지 출력과 상기 다운 신호 출력부의 제 4 스테이지 출력을 논리 조합하여 상기 리셋신호를 생성하는 논리 게이트를 포함하며,
    상기 소정 시간 지연된 기준클럭과 상기 소정 시간 지연된 외부클럭은 각각 지연수단을 통해 지연되고, 상기 소정 시간은 상기 기준클럭 및 상기 외부클럭 중 나중에 입력되는 클럭의 상승 엣지에서 상기 리셋신호의 하강 엣지까지의 시간보다 작게 설정된 것을 특징으로 하는 위상 주파수 검출기.
  2. 제 1 항에 있어서, 상기 업 신호 출력부의 제 1 스테이지는 전원전압 및 제 1 출력노드 간에 직렬 접속된 제 1 및 제 2 트랜지스터와,
    상기 제 1 출력노드 및 접지 간에 접속된 제 3 트랜지스터를 포함하며,
    상기 제 1 및 제 3 트랜지스터의 게이트에 상기 리셋신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 상기 지연된 기준클럭이 입력되는 것을 특징으로 하는 위상 주파수 검출기.
  3. 제 1 항에 있어서, 상기 업 신호 출력부의 제 2 스테이지는 전원전압 및 제 2 출력노드 간에 접속된 제 4 트랜지스터와,
    상기 제 2 출력노드 및 접지 간에 직렬 접속된 제 5 및 제 6 트랜지스터를 포함하며,
    상기 제 5 트랜지스터의 게이트에 상기 기준클럭이 입력되고, 상기 제 4 및 제 6 트랜지스터의 게이트는 상기 출력노드에 접속된 것을 특징으로 하는 위상 주파수 검출기.
  4. 제 3 항에 있어서, 상기 제 2 스테이지의 출력과 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터의 접속점 사이에 접속되며, 상기 지연된 기준클럭에 따라 동작되는 제 13 트랜지스터를 더 포함하는 것을 특징으로 하는 위상 주파수 검출기.
  5. 제 1 항에 있어서, 상기 다운 신호 출력부의 제 3 스테이지는 전원전압 및 제 3 출력노드 간에 직렬 접속된 제 7 및 제 8 트랜지스터와,
    상기 제 3 출력노드 및 접지 간에 접속된 제 9 트랜지스터를 포함하며,
    상기 제 7 및 제 9 트랜지스터의 게이트에 상기 리셋신호가 입력되고, 상기 제 8 트랜지스터의 게이트에 상기 지연된 외부클럭이 입력되는 것을 특징으로 하는 위상 주파수 검출기.
  6. 제 1 항에 있어서, 상기 다운 신호 출력부의 제 4 스테이지는 전원전압 및 제 4 출력노드 간에 접속된 제 10 트랜지스터와,
    상기 제 4 출력노드 및 접지 간에 직렬 접속된 제 11 및 제 12 트랜지스터를 포함하며,
    상기 제 11 트랜지스터의 게이트에 상기 외부클럭이 입력되고, 상기 제 10 및 제 12 트랜지스터의 게이트는 상기 출력노드에 접속된 것을 특징으로 하는 위상 주파수 검출기.
  7. 제 6 항에 있어서, 상기 제 4 스테이지의 출력과 상기 제 11 트랜지스터 및 상기 제 12 트랜지스터의 접속점 사이에 접속되며, 상기 지연된 외부클럭에 따라 동작되는 제 14 트랜지스터를 더 포함하는 것을 특징으로 하는 위상 주파수 검출기.
  8. 삭제
  9. 삭제
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