KR101046713B1

KR101046713B1 - Package Substrate and Manufacturing Method of Package Substrate

Info

Publication number: KR101046713B1
Application number: KR20090126387A
Authority: KR
Inventors: 최원
Original assignee: 삼성전기주식회사
Priority date: 2009-12-17
Filing date: 2009-12-17
Publication date: 2011-07-06
Anticipated expiration: 2029-12-17
Also published as: KR20110069591A

Abstract

패키지 기판 및 패키지 기판의 제조방법이 개시된다. 절연체; 상기 절연체의 표면에 형성되는 제1 패드; 상기 절연체의 표면에 상기 제1 패드와 이격되게 형성되는 제2 패드; 상기 절연체에 상기 제1 패드 및 상기 제2 패드가 개방되게 적층되는 제1 솔더레지스트; 상기 제1 패드의 상부에 캐비티가 형성되도록, 상기 제1 패드에 인접하게 상기 제1 솔더레지스트에 적층되는 제2 솔더레지스트; 및 상기 캐비티 내에 충전되는 탑볼패드를 포함하는 패키지 기판은, 탑볼의 위치를 높일 수 있어, 탑볼과 탑볼 사이의 이격거리가 미세화되어도 탑 패키기 기판이 탑볼과 떨어지는 것을 방지할 수 있으므로, 탑 패키지 기판과의 전기적 접속이 원활히 형성될 수 있다.A package substrate and a method of manufacturing the package substrate are disclosed. Insulators; A first pad formed on a surface of the insulator; A second pad spaced apart from the first pad on a surface of the insulator; A first solder resist stacked on the insulator such that the first pad and the second pad are open; A second solder resist stacked on the first solder resist adjacent to the first pad such that a cavity is formed on the first pad; And the package substrate including a top ball pad filled in the cavity, can increase the position of the top ball, even if the separation distance between the top ball and the top ball can prevent the top package substrate from falling off the top ball, the top package substrate Electrical connection with can be formed smoothly.

패키지 기판, 탑볼 Package Board, Topball

Description

Package board and method of manufacturing printed circuit board {Printed circuit board and Method of manufacturing printed circuit board}

본 발명은 패키지 기판 및 패키지 기판의 제조방법에 관한 것이다.The present invention relates to a package substrate and a method for manufacturing the package substrate.

전기·전자 제품이 고성능화되고 전자기기들이 경박단소화 됨에 따라 핵심 소자인 패키지의 박형화, 고밀도, 고실장화가 중요한 문제로 대두되고 있다. 현재, 컴퓨터, 노트북, 모바일폰 등의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되지만, 패키지는 소형화되는 경향으로 연구되고 있으며, 이를 실현하기 위하여 핵심 부품으로 사용되는 패키지의 크기는 자연적으로 소형화되는 경향으로 연구되고 있고, 한정된 크기의 패키지 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안·연구되고 있다.As electrical and electronic products become high performance and electronic devices become light and small, the thinning, high density, and high mounting of the core components are becoming important issues. Currently, in the case of computers, laptops, mobile phones, etc., as the memory capacity increases, the chip capacity increases, such as a large amount of random access memory (RAM) and flash memory (Flash memory), but the package is being miniaturized. In order to realize this, the size of a package used as a core component is naturally tended to be miniaturized, and various techniques for mounting a larger number of packages on a limited size package substrate have been proposed and studied.

이러한 패키지의 크기를 줄이기 위한 방법으로, 동일한 기억 용량의 칩을 사용하면서 패키지의 크기 및 두께를 최소화할 수 있는 기술이 제안된 바 있으며, 이는 통상 플립 칩 패키지(Flip Chip Package)라 통칭된다.As a method for reducing the size of such a package, a technique for minimizing the size and thickness of the package while using chips having the same storage capacity has been proposed, which is commonly referred to as a flip chip package.

플립 칩 패키지는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩 내부 회로에서 본딩 패드의 위치를 필요에 따라 결정할 수 있으므로 회로 설계를 단순화시키고, 회로선에 의한 저항을 감소시켜 소요 전력을 줄일 수 있으며, 전기적 신호의 경로가 짧아져 반도체 패키지의 동작 속도를 향상시킬 수 있어 전기적 특성이 우수하고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하며, 작은 형태의 패키지를 구현할 수 있고, 솔더 자기정렬(Self-Alignment) 특성 때문에 본딩이 용이하다.The flip chip package is a high-density packaging bonding process that allows the positioning of the bonding pads in the circuitry of a semiconductor chip as needed to simplify circuit design, reduce resistance by circuit lines, and reduce power consumption. The shorter path of the semiconductor package can improve the operation speed of the semiconductor package, so the electrical characteristics are excellent, and the backside of the semiconductor chip is exposed to the outside, so the thermal characteristics are excellent, and a small package can be realized. Self-Alignment) facilitates bonding.

이러한 패키지는, 패키지 기판으로서, 반도체 칩이 실장되는 바텀 패키지 기판과 바텀 패키지 기판의 상부에 형성된 볼에 전기적 접속이 가능하도록 탑 패키지 기판이 실장되는 형상을 가진다. Such a package has a shape in which a top package substrate is mounted as a package substrate to enable electrical connection to a bottom package substrate on which a semiconductor chip is mounted and a ball formed on an upper portion of the bottom package substrate.

근래에는 탑 패키지 기판과 전기적인 수신호를 주고 받는 볼의 개체수가 증가하는 추세여서, 볼의 개체수를 증가시키기 위해, 볼의 크기를 소형화시켜 볼과 볼 사이의 이격거리(Ball pitch)를 세밀하게 형성시키고 있다. 그러나, 반도체 칩의 두께가 낮아지는(Down size) 것은 한계가 있어, 반도체 칩의 실장된 높이가 볼의 사이즈보다 크게 형성됨으로써, 반도체 칩에 의해 볼이 탑 패키지 기판과 접속되지 않을 우려가 있다. In recent years, the number of balls that transmit and receive electrical signals to the top package substrate is increasing, so to increase the number of balls, the ball size is miniaturized to form a fine ball pitch between the balls and the balls. I'm making it. However, there is a limit that the thickness of the semiconductor chip is lowered (Down size), and since the mounted height of the semiconductor chip is formed larger than the size of the ball, there is a fear that the ball is not connected to the top package substrate by the semiconductor chip.

본 발명은 탑볼의 위치를 높일 수 있는 패키지 기판 및 패키지 기판의 제조 방법을 제공하는 것이다.The present invention provides a package substrate and a method for manufacturing the package substrate that can increase the position of the top ball.

본 발명의 일 측면에 따르면, 절연체; 상기 절연체의 표면에 형성되는 제1 패드; 상기 절연체의 표면에 상기 제1 패드와 이격되게 형성되는 제2 패드; 상기 절연체에 상기 제1 패드 및 상기 제2 패드가 개방되게 적층되는 제1 솔더레지스트; 상기 제1 패드의 상부에 캐비티가 형성되도록, 상기 제1 패드에 인접하게 상기 제1 솔더레지스트에 적층되는 제2 솔더레지스트; 및 상기 캐비티 내에 충전되는 탑볼패드를 포함하는 패키지 기판이 제공된다.According to an aspect of the invention, the insulator; A first pad formed on a surface of the insulator; A second pad spaced apart from the first pad on a surface of the insulator; A first solder resist stacked on the insulator such that the first pad and the second pad are open; A second solder resist stacked on the first solder resist adjacent to the first pad such that a cavity is formed on the first pad; And a top ball pad filled in the cavity.

여기서, 상기 탑볼패드에는 탑볼이 마련되며, 상기 제2 패드에는 범프가 마련될 수 있다.Here, a top ball may be provided on the top ball pad, and a bump may be provided on the second pad.

여기서, 상기 탑볼과 전기적 접속이 이루어지도록 상기 탑볼의 상부에 실장되는 탑 패키기 기판; 및 상기 범프와 전기적 접속이 이루어지도록 상기 범프의 상부에 실장되는 반도체 칩을 더 포함할 수 있다.Here, a top package substrate mounted on top of the top ball so as to be in electrical connection with the top ball; And a semiconductor chip mounted on the bump to make electrical connection with the bump.

또한, 본 발명의 다른 측면에 따르면, 제1 패드 및 제2 패드가 형성되는 절연체를 준비하는 단계; 상기 절연체에 상기 제1 패드 및 상기 제2 패드가 개방되도록 제1 솔더레지스트를 적층하는 단계; 상기 제1 패드의 상부에 캐비티가 형성되도록, 상기 제1 패드에 인접하게 상기 제1 솔더레지스트의 표면에 제2 솔더레지스트를 적층하는 단계; 및 상기 캐비티 내에 탑볼패드를 충전하는 단계를 포함하는 것 을 특징으로 하는 패키지 기판의 제조방법이 제공된다.Further, according to another aspect of the invention, preparing an insulator in which the first pad and the second pad is formed; Stacking a first solder resist on the insulator such that the first pad and the second pad are opened; Depositing a second solder resist on a surface of the first solder resist adjacent to the first pad such that a cavity is formed on the first pad; And a step of filling the top ball pad in the cavity.

여기서, 상기 탑볼패드를 충전하는 단계는, 상기 캐비티 내에 니켈도금하는 단계를 포함할 수 있다.The charging of the top pad may include nickel plating in the cavity.

여기서, 상기 탑볼패드를 충전하는 단계는, 상기 니켈도금하는 단계 이후에, 상기 니켈도금의 상측에 금도금하는 단계를 더 포함할 수 있다.The charging of the top pad may further include, after the nickel plating, gold plating on an upper side of the nickel plating.

여기서, 상기 탑볼패드를 충전하는 단계 이후에, 상기 제2 패드에 범프를 형성하는 단계; 및 상기 탑볼패드에 탑볼을 형성하는 단계를 더 포함할 수 있다.Here, after the charging of the top pad, forming a bump on the second pad; And forming a top ball on the top ball pad.

여기서, 상기 범프를 형성하는 단계 이후에, 상기 범프와 전기적 접속이 이루어지도록 상기 범프의 상부에 반도체 칩을 실장하는 단계를 더 포함하고, 상기 탑볼을 형성하는 단계 이후에, 상기 탑볼과 전기적 접속이 이루어지도록 상기 탑볼의 상부에 탑 패키기 기판을 실장하는 단계를 더 포함할 수 있다.Here, after the forming of the bump, further comprising mounting a semiconductor chip on the top of the bump so that the electrical connection with the bump, after the step of forming the top ball, the electrical connection with the top ball The method may further include mounting a top package substrate on top of the top ball.

본 발명의 실시예에 따르면, 탑볼의 위치를 높일 수 있어, 탑볼과 탑볼 사이의 이격거리가 미세화되어도, 탑 패키기 기판이 탑볼과 떨어지는 것을 방지할 수 있으므로, 탑 패키지 기판과의 전기적 접속이 원활히 형성될 수 있다.According to an embodiment of the present invention, the position of the top ball can be increased, and even if the separation distance between the top ball and the top ball is reduced, the top package substrate can be prevented from falling off from the top ball, so that the electrical connection with the top package substrate can be smoothly performed. Can be formed.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 본 발명에 따른 패키지 기판 및 패키지 기판의 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, an embodiment of a package substrate and a method of manufacturing a package substrate according to the present invention will be described in detail with reference to the accompanying drawings, and in describing with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals. And duplicate description thereof will be omitted.

도 1은 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 순서 도이고, 도 2 내지 도 8은 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 도면이다.1 is a flowchart illustrating a method of manufacturing a package substrate according to an embodiment of the present invention, and FIGS. 2 to 8 are views illustrating a method of manufacturing a package substrate according to an embodiment of the present invention.

먼저, 도 2에 도시된 바와 같이, 제1 패드(111) 및 제2 패드(113)가 형성되는 절연체(110)를 준비한다(S110). 절연체(110)로는 수지 내에 글래스 섬유와 같은 보강기재가 함침된 프리프레그를 이용할 수 있으며, 이 밖에도 패키지 기판에 이용될 수 있는 자재라면 어느 것이라도 이용될 수 있을 것이다. 또한, 절연체(110)의 표면에는 회로패턴(미도시)과 제1, 제2 패드(111, 113)가 형성된다. First, as shown in FIG. 2, an insulator 110 on which the first pad 111 and the second pad 113 are formed is prepared (S110). As the insulator 110, a prepreg impregnated with a reinforcing material such as glass fiber may be used in the resin, and any material that may be used for the package substrate may be used. In addition, a circuit pattern (not shown) and first and second pads 111 and 113 are formed on the surface of the insulator 110.

제1, 제2 패드(111, 113)는 절연체(110)에 형성된 회로패턴이 일부 노출되어반도체 칩 또는 탑 패키지 기판 등과 같은 외부 부품과 접속되는 단자 역할을 한다. 이러한 제1, 제2 패드(111, 113)를 형성하기 위하여, 절연체(110)의 표면에 동박(미도시)을 적층한 다음 이를 에칭하여 패터닝하는 텐팅공법(tenting process), 절연체(110)의 표면에 무전해 도금을 통해 시드층(미도시)을 형성하고, 그 위에 선택적으로 전해도금을 수행하여 패터닝하는 애디티브공법(additive process), 잉크젯 헤드(미도시)를 이용하여 절연체(110)의 표면에 도전성 잉크를 직접 인쇄하는 잉크젯 공법(inkjet process) 등 다양한 방법이 이용될 수 있다. 도 2에는 절연체(110)의 표면에 복수의 제1, 제2 패드(111, 113)가 서로 이격 되어 있는 모습이 도시되어 있다. The first and second pads 111 and 113 serve as terminals that are partially exposed by circuit patterns formed on the insulator 110 to be connected to external components such as semiconductor chips or top package substrates. In order to form the first and second pads 111 and 113, a copper foil (not shown) is laminated on the surface of the insulator 110 and then etched and patterned to form the first and second pads 111 and 113. A seed layer (not shown) is formed on the surface of the insulator 110 by using an additive process and an inkjet head (not shown) to form a seed layer (not shown) and selectively perform electroplating thereon. Various methods may be used, such as an inkjet process for directly printing conductive ink on a surface. 2 illustrates a plurality of first and second pads 111 and 113 spaced apart from each other on the surface of the insulator 110.

다음으로, 도 3에 도시된 바와 같이, 절연체(110)에 제1 패드(111) 및 제2 패드(113)가 개방되도록 제1 솔더레지스트(120)를 적층한다(S120). 절연체(110)의 상부에는 제1 패드(111) 및 제2 패드(113)의 일부 또는 전부를 노출시키고 회로패 턴의 산화를 방지하도록 회로패턴을 커버하는 제1 솔더레지스트(120)가 형성된다. 도 3에는 제1 패드(111) 및 제2 패드(113)가 일부 개방된 모습이 도시되어 있다. 이러한, 제1 솔더레지스트(120)의 적층(S120)은, 일 예로, 점도성 있는 솔더레지스트 잉크를 절연체(110)에 도포하고 솔더레지스트 잉크를 선택적으로 노광 및 현상하여 제1 솔더레지스트(120)를 형성할 수 있다. Next, as shown in FIG. 3, the first solder resist 120 is stacked on the insulator 110 such that the first pad 111 and the second pad 113 are opened (S120). A first solder resist 120 is formed on the insulator 110 to cover a part or all of the first pad 111 and the second pad 113 and to cover the circuit pattern to prevent oxidation of the circuit pattern. . 3 illustrates a partially opened first pad 111 and second pad 113. The stack S120 of the first solder resist 120 includes, for example, applying a viscous solder resist ink to the insulator 110 and selectively exposing and developing the solder resist ink to form the first solder resist 120. Can be formed.

이러한 과정은, 감광성필름에 의해 광반응을 하지 않은 솔더레지스트잉크가 화학 약품 처리를 통해 제거 될 수 있고, 자외선을 받은 부분은 남게 되어, 제1 솔더레지스트(120)가 절연체(110)의 상하면에 적층되도록 하는 것이다. In this process, the solder resist ink which is not photoreacted by the photosensitive film may be removed through chemical treatment, and the portion subjected to ultraviolet rays remains, so that the first solder resist 120 is disposed on the upper and lower surfaces of the insulator 110. To be stacked.

다음으로, 도 4에 도시된 바와 같이, 제1 패드(111)의 상부에 아래에 기술되는 탑볼패드(140)가 형성되는 위치에 대응하여 캐비티(131)가 형성되도록, 제1 패드(111)에 인접하게 제1 솔더레지스트(120)의 표면에 제2 솔더레지스트(130)를 적층한다(S130). 제2 솔더레지스트(130)의 적층은 제1 솔더레지스트(120)가 적층되는 공정과 같이, 솔더레지스트 잉크를 도포하고 노광 및 현상을 통해 이루어질 수 있다.Next, as shown in FIG. 4, the first pad 111 is formed such that the cavity 131 is formed in correspondence with the position where the top ball pad 140 described below is formed on the first pad 111. The second solder resist 130 is laminated on the surface of the first solder resist 120 adjacent to the one at step S130. The stacking of the second solder resist 130 may be performed by applying solder resist ink and exposing and developing the solder resist ink, as in the process of stacking the first solder resist 120.

다음으로, 제2 솔더레지스트(130)의 높이로 제1 패드(111)에 탑볼패드(140)를 형성한다(S140). Next, the top ball pad 140 is formed on the first pad 111 at the height of the second solder resist 130 (S140).

캐비티(131) 내에 탑볼패드(140)를 충전한다(S140). 일 예로, 제2 솔더레지스트(130)의 높이로 탑볼패드(140)를 충전 할 수 있다. 탑볼패드(140)의 형성은, 먼저, 도 5에 도시된 바와 같이, 제2 솔더레지스트(130)의 높이로 제1 패드(111)에 니켈도금을 하여 니켈도금층(141)을 형성할 수 있다(S141). 다음으로, 도 6에 도시 된 바와 같이 니켈도금층(141)의 상측에 금도금을 하여 금도금층(143)을 형성할 수 있다(S143).The top ball pad 140 is charged in the cavity 131 (S140). For example, the top ball pad 140 may be charged to the height of the second solder resist 130. In the formation of the top ball pad 140, first, as shown in FIG. 5, the nickel plating layer 141 may be formed by nickel plating the first pad 111 at the height of the second solder resist 130. (S141). Next, as shown in FIG. 6, the gold plating layer 143 may be formed by gold plating on the nickel plating layer 141 (S143).

도 6에는 니켈도금층(141)과 금도금층(143)을 포함하는 탑볼패드(140)가 형성된 모습이 도시되어 있다. 또한, 제2 패드(113)의 상부에 범프(150)가 형성된 모습이 도시되어 있다.6 illustrates a top ball pad 140 including a nickel plated layer 141 and a gold plated layer 143. In addition, the bump 150 is formed on the upper portion of the second pad 113 is shown.

범프(150)는 제2 패드(113)의 상부에 솔더페이스트를 도포하고 리플로우 공정을 통해 형성될 수 있으면(S150), 도 7에 도시된 바와 같이, 범프(150)의 평탄화 공정을 통해, 플랫범프(151)를 형성시킬 수 있다.If the bump 150 may be formed by applying a solder paste on the upper portion of the second pad 113 and through a reflow process (S150), as shown in FIG. 7, through the planarization process of the bump 150, The flat bump 151 may be formed.

그리고, 도 8에 도시된 바와 같이, 플랫범프(151)와 전기적 접속이 이루어지도록 플랫범프(151)의 상부에는 반도체 칩(153)을 실장할 수 있다(S160). 그리고 탑볼패드(140)의 상부에 탑볼(160)을 형성시킨 후 (S170)에, 탑볼(160)과 전기적 접속이 가능하도록 탑볼(160)의 상부에 탑 패키기 기판(165)을 실장할 수 있다 (S180). 일 예로, 탑볼(160)은 소형의 솔더볼을 부착하여 형성시킬 수 있다.As illustrated in FIG. 8, the semiconductor chip 153 may be mounted on the flat bump 151 so as to be electrically connected to the flat bump 151 (S160). Then, after the top ball 160 is formed on the top ball pad 140 (S170), the top package substrate 165 may be mounted on the top ball 160 to enable electrical connection with the top ball 160. There is (S180). For example, the top ball 160 may be formed by attaching a small solder ball.

도면에 도시된 바와 같이, 반도체 칩(153)은 패키지 기판(100)에 플립 칩 본딩 될 수 있으며, 반도체 칩(153)과 제1 솔더레지스트(120)의 사이에는 언더필(155)을 주입할 수 있다. 언더필(155)은 실리콘 또는 에폭시 레진(Epoxy Resin) 복합체로 이루어진 액상 물질을 반도체 칩(153)과 제1 솔더레지스트(120)의 사이에 모세관 현상을 이용하여 주입하고 경화 공정을 진행하여 형성시킬 수 있다.As shown in the figure, the semiconductor chip 153 may be flip chip bonded to the package substrate 100, and the underfill 155 may be injected between the semiconductor chip 153 and the first solder resist 120. have. The underfill 155 may be formed by injecting a liquid material made of a silicon or epoxy resin composite between the semiconductor chip 153 and the first solder resist 120 using a capillary phenomenon and performing a curing process. have.

이와 같은 공정을 통해 형성된 패키지 기판(100)은 절연체(110)와, 절연체(110)의 표면에 형성되는 제1 패드(111)와, 절연체(110)의 표면에 제1 패드(111) 와 이격되게 형성되는 제2 패드(113)와, 제1 패드(111)에 적층되는 탑볼패드(140)와, 절연체(110)에 제1 패드(111) 및 제2 패드(113)가 개방되게 적층되는 제1 솔더레지스트(120) 및 탑볼패드(140)에 인접하게 제1 솔더레지스트(120)에 적층되는 제2 솔더레지스트(130)를 포함한다. 또한, 탑볼패드(140)에는 탑볼(160)이 마련되며 제2 패드(113)에는 플랫범프(151)가 마련되고, 탑볼패드(140)는 제2 솔더레지스트(130)의 높이로 형성된다. The package substrate 100 formed through the process may be spaced apart from the insulator 110, the first pad 111 formed on the surface of the insulator 110, and the first pad 111 on the surface of the insulator 110. The second pad 113 formed to be formed, the top ball pad 140 stacked on the first pad 111, and the first pad 111 and the second pad 113 stacked on the insulator 110 are opened. The second solder resist 130 is stacked on the first solder resist 120 adjacent to the first solder resist 120 and the top ball pad 140. In addition, the top ball pad 140 is provided with a top ball 160, the second pad 113 is provided with a flat bump 151, and the top ball pad 140 is formed with the height of the second solder resist 130.

이와 같은 실시예에 따른, 패키지 기판(100)은 제2 솔더레지스트(130)를 적층하고 탑볼패드(140)의 높이를 제2 솔더레지스트(130)의 높이로 형성시킬 수 있음으로써, 탑볼(160)과 탑볼(160) 사이의 이격거리(Ball pitch: d)가 좁아져 탑볼(160)의 사이즈가 작아 지더라도 탑볼(160)이 탑 패키기 기판(165)과 떨어지는 것을 방지 할 수 있어 접속이 원활한 패키지(200)를 형성할 수 있다.According to such an embodiment, the package substrate 100 may stack the second solder resist 130 and form the height of the top ball pad 140 at the height of the second solder resist 130, so that the top ball 160 is formed. Ball pitch (d) between the top ball 160 and the top ball 160 becomes smaller, the top ball 160 can be prevented from falling off from the top package substrate 165. The seamless package 200 can be formed.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 순서도.1 is a flow chart showing a manufacturing method of a package substrate according to an embodiment of the present invention.

도 2 내지 도 8은 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 도면.2 to 8 illustrate a method of manufacturing a package substrate according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110: 절연체 111: 제1 패드110: insulator 111: first pad

113: 제2 패드 120: 제1 솔더레지스트113: second pad 120: first solder resist

130: 제2 솔더레지스트 140: 탑볼패드130: second solder resist 140: top ball pad

141: 니켈도금층 143: 금도금층141: nickel plated layer 143: gold plated layer

150: 범프 151: 플랫범프150: bump 151: flat bump

153: 반도체 칩 160: 탑볼153: semiconductor chip 160: top ball

Claims

Insulators;

A first pad formed on a surface of the insulator;

A second pad spaced apart from the first pad on a surface of the insulator;

A first solder resist stacked on the insulator such that the first pad and the second pad are open;

A second solder resist stacked on the first solder resist adjacent to the first pad such that a cavity is formed on the first pad;

A top ball pad filled in the cavity;

A top ball provided on the top ball pad;

A bump provided on the second pad;

A top package substrate mounted on an upper portion of the top ball to be electrically connected to the top ball; And

And a semiconductor chip mounted on the bump to make electrical connection with the bump.

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Preparing an insulator in which a first pad and a second pad are formed;

Stacking a first solder resist on the insulator such that the first pad and the second pad are opened;

Depositing a second solder resist on a surface of the first solder resist adjacent to the first pad such that a cavity is formed on the first pad;

Filling a top ball pad in the cavity;

Forming bumps on the second pads;

Mounting a semiconductor chip on the bump to make electrical connection with the bump;

Forming a top ball on the top ball pad; And

And mounting a top package substrate on top of the top ball so as to make electrical connection with the top ball.

5. The method of claim 4,

The filling of the top pad may include nickel plating in the cavity.

The method of claim 5,

Charging the top pad,

After the nickel plating step, further comprising the step of gold plating on the upper side of the nickel plating.

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