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KR101128063B1 - 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 - Google Patents

캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 Download PDF

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KR101128063B1
KR101128063B1 KR1020110041843A KR20110041843A KR101128063B1 KR 101128063 B1 KR101128063 B1 KR 101128063B1 KR 1020110041843 A KR1020110041843 A KR 1020110041843A KR 20110041843 A KR20110041843 A KR 20110041843A KR 101128063 B1 KR101128063 B1 KR 101128063B1
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KR
South Korea
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wire bond
wire
substrate
face
microelectronic
Prior art date
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Active
Application number
KR1020110041843A
Other languages
English (en)
Inventor
히로아키 사토
강택규
벨가셈 하바
필립 알. 오스본
웨이-？ 왕
엘리스 차우
일야스 모하메드
노리히토 마스다
카즈오 사쿠마
키요아키 하시모토
이네타로 구로사와
토모유키 기쿠치
Original Assignee
테세라, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to PCT/US2012/028738 priority patent/WO2012151002A1/en
Priority to CN201280021639.7A priority patent/CN103582946B/zh
Priority to EP12712792.6A priority patent/EP2705533A1/en
Priority to JP2014509293A priority patent/JP2014513439A/ja
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Priority to TW101115863A priority patent/TWI467732B/zh
Priority to TW103134182A priority patent/TWI608588B/zh
Priority to US13/792,521 priority patent/US9093435B2/en
Priority to US14/564,640 priority patent/US9224717B2/en
Priority to US14/979,053 priority patent/US9691731B2/en
Priority to JP2016207566A priority patent/JP6291555B2/ja
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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Abstract

마이크로전자 어셈블리는 제1 면 및 제1 면으로부터 이격된 제2 면을 갖는 기판을 포함한다. 마이크로전자 요소는 제1 면의 위에 위치하며, 제1 전기 전도성 요소는 제1 면과 제2 면 중의 하나의 면에 노출되어 있다. 제1 전도성 요소 중의 일부는 마이크로전자 요소에 전기적으로 접속되어 있다. 와이어 본드는 전도성 요소에 접속된 베이스와 기판 및 베이스로부터 이격된 단부 면을 가지며, 와이어 본드는 베이스와 단부 면 사이로 연장하는 에지 면을 구성한다. 캡슐화 층은 와이어 본드가 서로 분리되도록 와이어 본드 사이의 공간을 채우며, 제1 면으로부터 연장되어 있다. 와이어 본드의 캡슐화되지 않은 부분은 와이어 본드의 단부 면 중의, 캡슐화 층에 의해 덮여있지 않은 부분에 의해 이루어진다.

Description

캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리{PACKAGE-ON-PACKAGE ASSEMBLY WITH WIRE BONDS TO ENCAPSULATION SURFACE}
본 발명은 마이크로전자 패키지에 관한 것이다.
반도체 칩 등의 마이크로전자 소자는 다른 전자 부품에 연결하기 위한 많은 입력 및 출력 접속을 필요로 하는 것이 일반적이다. 반도체 칩 또는 이와 유사한 소자의 입력 및 출력 콘택은 일반적으로 상기 소자의 표면을 실질적으로 피복(cover)하는 그리드형 패턴(grid-like pattern)[일반적으로, "영역 어레이"(area array)라고 함]으로 배치되거나, 소자의 앞면의 각각의 에지에 평행하게 그리고 이들 소자의 앞면의 각각의 에지에 인접하게 연장될 수 있는 길에 연장된 열로 배치되거나, 앞면의 중앙에 배치된다. 전형적으로, 반도체 칩 등의 소자는 인쇄 회로 기판 등의 기판상에 물리적으로 실장되어야 하고, 소자의 콘택은 회로 기판의 전기 전도성 요소에 전기적으로 연결되어야 한다.
반도체 칩은 일반적으로 제조 과정 중에 그리고 회로 기판이나 다른 회로 패널 등의 외부 기판상에 반도체 칩을 실장하는 중에, 반도체 칩의 취급을 용이하게 하도록 패키지 형태로 제공된다. 예를 들어, 많은 반도체 칩은 면 실장(surface mounting)에 적합한 패키지 형태로 제공된다. 이러한 일반적인 타입의 많은 패키지가 다양한 용도로 제안되어 왔다. 가장 보편적으로, 이러한 패키지는 일반적으로 "칩 캐리어"(chip carrier)라 불리는 유전체 요소(dielectric element)를 포함하며, 이 유전체 요소는 유전체 상에 도금 처리한 또는 에칭 처리한 금속 구조체로서 형성된 단자(terminal)를 구비한다. 이들 단자는 전형적으로 칩 캐리어를 따라 연장하는 얇은 트레이스와 같은 요소에 의해, 그리고 칩의 콘택과 단자 또는 트레이스 사이에서 연장하는 리드 또는 와이어에 의해 자체적으로 칩의 콘택에 연결된다. 면 실장 공정에서, 패키지는 회로 기판상에 배치되어, 패키지 상의 각각의 단자가 회로 기판상의 대응하는 콘택 패드(contact pad)와 정렬되도록 배치된다. 단자와 콘택 패드 사이에는 땜납(solder) 또는 다른 본딩(bonding) 재료가 제공된다. 패키지는 땜납을 용융 또는 "리플로우"(reflow)하거나, 다른 방식으로 본딩 재료를 활성화하기 위하여, 어셈블리를 가열하여 제 위치에 영구적으로 결합될 수 있다.
많은 패키지에서는 직경이 통상적으로 대략 0.1mm 내지 대략 0.8mm[5 내지 30밀(mil)]인 땜납 볼(solder ball)의 형태를 갖는 땜납 덩어리(solder mass)가 패키지의 단자에 부착된다. 패키지의 바닥 면으로부터 돌출하는 어레이 형태의 땜납 볼을 갖는 패키지를 일반적으로 볼 그리드 어레이(ball grid arrray: 간단히 "BGA"라고 함) 패키지라고 한다. 기판에는, 랜드 그리드 어레이(land grid array: 간단히 "LGA"라고 함) 패키지라고 하는 다른 패키지가 땜납으로 형성된 얇은 층 또는 랜드에 의해 고정 부착된다. 이러한 타입의 패키지는 매우 콤팩트하게 할 수 있다. 일반적으로 "칩 스케일 패키지"(chip scale package)라고 하는 소정의 패키지가 회로 기판에서 차지하는 면적은 패키지 내에 포함되는 소자의 면적과 동일하거나 이보다 약간 더 크다. 이에 의하면, 어셈블리의 전체 크기를 감소시킬 수 있으며, 기판상에 다양한 소자 간의 접속을 짧게할 수 있다는 장점을 가지며, 소자 간의 신호 전파 시간을 제한할 수 있고, 이에 따라 어셈블리의 동작을 고속으로 행할 수 있게 된다.
패키지화한 반도체 칩은 "적층형"(stacked) 구성으로 제공되는 경우가 많은데, 이는 하나의 패키지를, 예를 들어 회로 기판상에 제공하고, 다른 패키지를 첫 번째 패키지의 위에 실장하는 것이다. 이러한 구성에 의하면, 회로 기판상의 단일의 풋프린트(footprint) 내에 여러 상이한 다수의 칩을 실장할 수 있으며, 패키지들간의 짧은 상호접속만으로 고속의 동작을 가능하게 할 수 있다. 많은 경우에, 이러한 상호접속 거리는 칩 자체의 두께보다 약간 더 크다. 칩 패키지의 적층 구조체 내에 달성해야 할 상호접속의 경우, 각 패키지의 양쪽에 기계적 접속 및 전기적 접속을 위한 구조체를 제공할 필요가 있다(패키지의 최상단은 제외함). 이러한 구성은 칩이 실장되는 기판의 양쪽에 콘택 패드 또는 랜드를 설치함으로써 이루어지며, 콘택 패드는 전도성 비아(conductive via) 등에 의해 기판을 통해 접속된다. 하부 기판의 상단에 있는 콘택 사이의 갭을 상위 기판의 바닥에 있는 콘택에 가교(bridge)하기 위해 땜납 볼 등을 사용해 왔다. 땜납 볼은 콘택을 접속하기 위해 칩의 높이보다 더 높게 되어야 한다. 적층형 칩 구성 및 상호접속 구조체의 예는, 미국특허 출원 제2010/0232129호에 개시되어 있으며, 상기 문헌의 내용을 본 명세서에 인용에 의해 포함하는 것으로 한다.
길게 연장된 포스트 또는 핀의 형태로 된 마이크로콘택 요소(microcontact element)는, 마이크로전자 패키지를 회로 기판에 접속하는 데에 사용되며, 마이크로전자 패키징에서 다른 접속에도 사용될 수 있다. 일부의 경우에, 마이크로콘택은 하나 이상의 금속성 층을 포함하는 금속 구조체를 에칭함으로써 형성해왔다. 이러한 에칭 공정은 마이크로콘택의 크기를 제한한다. 종래의 에칭 공정으로는, 본 명세서에서 "어스펙트 비"(aspect ratio)라고 하는, 최대 폭에 대한 높이의 비율을 가진 마이크로콘택을 형성할 수 없다. 이웃하는 마이크로콘택들 사이의 매우 작은 피치 또는 스페이스와 상당한 높이를 가진 마이크로콘택의 어레이를 형성하는 것이 어렵거나 불가능했다. 또한, 종래의 에칭 공정에 의해 형성되는 마이크로콘택의 구성은 제한적이다.
이러한 종래 기술의 진보에도 불구하고, 마이크로전자 패키지를 제조하고 검사하는 데에 추가로 개선할 사항이 있다.
본 발명의 실시예는 마이크로전자 패키지(microelectronic package)에 관한 것이다. 마이크로전자 패키지는, 제1 영역, 제2 영역, 제1 면, 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판(substrate)을 포함한다. 하나 이상의 마이크로전자 요소(microelectronic element)는 제1 영역 내에서 제1 면의 위에 위치한다. 전기 전도성 요소는 제2 영역 내에서 기판의 제1 면 및 제2 면 중의 하나 이상의 면에 노출되어 있으며, 전도성 요소의 적어도 일부가 하나 이상의 마이크로전자 요소에 전기적으로 접속되어 있다. 마이크로전자 패키지는, 전기 전도성 요소의 각각에 접합된 베이스(base), 기판 및 베이스로부터 이격된 단부 면(end surface), 및 베이스와 단부 면 사이에서 연장되어 있는 에지 면(edge surface)을 각각 갖는 와이어 본드(wire bond)를 더 포함한다. 유전성의 캡슐화 층(dielectric encapsulation layer)은 제1 면 및 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 와이어 본드가 서로 분리되도록 와이어 본드 사이의 공간을 채우고 있다. 캡슐화 층은 기판의 적어도 제2 영역의 위에 위치하고, 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)은, 와이어 본드의 단부 면 중에서 적어도 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어져 있다. 기판은 리드 프레임(lead frame)이 될 수 있으며, 전도성 요소는 리드 프레임 중의 리드(lead)가 될 수 있다.
와이어 본드의 캡슐화되지 않은 부분은 와이어 본드의 단부 면과 단부 면에 이웃하는 에지 면 중에서 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어질 수 있다. 마이크로전자 패키지는 와이어 본드의 캡슐화되지 않은 부분 중의 적어도 일부와 접촉하는 산화 방지 층(oxidation protection layer)을 더 포함할 수 있다. 와이어 본드 중의 하나 이상의 와이어 본드의, 와이어 본드의 단부 면에 이웃하는 부분은 캡슐화 층의 표면에 대하여 실질적으로 직교하도록 되어 있을 수 있다. 전도성 요소는 제1 전도성 요소가 될 수 있으며, 마이크로전자 패키지는, 와이어 본드의 캡슐화되지 않은 부분에 전기적으로 접속된 다수의 제2 전도성 요소를 더 포함할 수 있다. 이러한 실시예에서, 제2 전도성 요소는 제1 전도성 요소와 접촉되지 않도록 될 수 있다. 제2 전도성 요소는 제1 와이어 본드 중의 적어도 일부의 단부 면에 접합된 다수의 스터드 범프(stud bump)를 포함할 수 있다.
와이어 본드 중의 하나 이상의 와이어 본드는, 와이어 본드의 베이스와 와이어 본드의 캡슐화되지 않은 부분 사이에서 실질적으로 직선으로 연장될 수 있고, 이러한 실질적인 직선은 기판의 제1 면에 대하여 90도보다 작은 각도를 이룰 수 있다. 추가로 또는 대안으로서, 와이어 본드 중의 하나 이상의 와이어 본드의 에지 면은, 단부 면에 이웃하는 제1 부분과 제1 부분에 의해 단부 면으로부터 분리된 제2 부분을 포함할 수 있으며, 제1 부분은 제2 부분이 연장하는 방향으로부터 멀어지는 방향으로 연장되어 있을 수 있다.
본 발명의 다른 실시예는 대체가능한 마이크로전자 패키지(microelectronic package)에 관한 것이다. 이러한 마이크로전자 패키지는, 제1 영역, 제2 영역, 제1 면, 및 제1 면으로부터 이격된 제2 면을 갖는 기판(substrate)을 포함한다. 하나 이상의 마이크로전자 요소(microelectronic element)는 제1 영역 내에서 제1 면의 위에 위치한다. 전기 전도성 요소는 제2 영역 내에서 기판의 제1 면 및 제2 면 중의 하나 이상의 면에 노출되어 있으며, 전도성 요소의 적어도 일부가 하나 이상의 마이크로전자 요소에 전기적으로 접속된다. 마이크로전자 패키지는 전기 전도성 요소의 각각에 접합된 베이스(base), 기판 및 베이스로부터 이격된 단부 면(end surface), 및 베이스와 단부 면 사이에서 연장되어 있는 에지 면(edge surface)을 갖는 다수의 와이어 본드(wire bond)를 더 포함한다. 유전성의 캡슐화 층(dielectric encapsulation layer)은 제1 면 및 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 와이어 본드가 서로 분리되도록 와이어 본드 사이의 공간을 채우고 있다. 캡슐화 층은 기판의 적어도 제2 영역의 위에 위치하며, 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)은, 와이어 본드의 단부 면에 이웃하는 에지 면 중에서 적어도 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진다.
캡슐화 층은 와이어 본드를 형성한 후에 제1 기판상에 유전 재료(dielectric material)를 증착(deposit)시키고 증착된 유전 재료를 경화(cure)시킴으로써 기판상에 형성되는 일체형의 층(monolithic layer)이 될 수 있다. 일체형의 캡슐화 층의 형성은 유전 재료를 몰딩하는 공정을 포함할 수 있다.
캡슐화되지 않은 부분 중의 하나 이상의 부분은, 단부 면 중에서 적어도 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어질 수 있다. 에지 면의 캡슐화 층에 의해 덮여있지 않은 부분은, 캡슐화 층의 표면에 대하여 실질적으로 평행한 방향으로 연장하는 부분이 가장 길게 될 수 있다. 에지 면의 캡슐화 층에 의해 덮여있지 않으며 캡슐화 층의 표면에 실질적으로 평행하게 연장하는 부분의 길이는, 와이어 본드의 단면의 폭(width)보다 크게 해도 된다.
상기 언급한 실시예들 중에서, 기판의 제1 면은 제1 측방(lateral) 방향 및 제2 측방 방향으로 연장될 수 있으며, 제1 및 제2 측방 방향은 기판 중의 제1 면과 제2 면 사이의 두께의 방향을 횡단하도록 된다. 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 하나 이상의 와이어 본드가 접합된 전도성 요소로부터 제1 측방 방향 및 제2 측방 방향 중 하나 이상의 방향으로 변위(displace)되어 있을 수 있다. 와이어 본드 중의 하나 이상의 와이어 본드는 와이어 본드의 베이스와 단부 면 사이에 실질적으로 곡선 부분을 포함할 수 있다. 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은 마이크로전자 요소의 주 표면(major surface) 상에 위치할 수 있다.
상기 언급한 실시예 중에서, 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분에 땜납 볼(solder ball)을 접합해도 된다.
추가로, 상기 언급한 실시예 중에서, 캡슐화 층은 하나 이상의 표면(surface)을 포함할 수 있으며, 와이어 본드의 캡슐화되어 있지 않은 부분은 하나 이상의 표면 중의 하나의 표면에서 캡슐화 층에 의해 덮여있지 않아도 된다. 캡슐화 층의 하나 이상의 표면은 기판의 제1 면과 실질적으로 평행한 주 표면(major surface)을 포함할 수 있으며, 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 주 표면에서 캡슐화 층에 의해 덮여있지 않아도 된다. 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 주 표면과 실질적으로 동일한 높이를 이루어도 된다. 이에 대한 대안으로서, 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 주 표면의 상부로 연장되어 있을 수 있다. 캡슐화 층의 하나 이상의 표면은 기판의 제1 면으로부터 제1 거리만큼 떨어진 주 표면과, 기판의 제1 면으로부터 제1 거리보다 짧은 거리만큼 떨어진 오목한 면(recessed surface)을 포함할 수 있으며, 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 오목한 면에서 캡슐화 층에 의해 덮여있지 않아도 된다. 캡슐화 층의 하나 이상의 표면은, 기판의 제1 면으로부터 멀어지는 방향으로 제1 면으로부터 실질적인 각도(substantial angle)로 연장된 측면을 포함할 수 있으며, 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 측면에서 캡슐화 층에 의해 덮여있지 않아도 된다. 캡슐화 층은 내부에 캐비티(cavity)를 가질 수 있으며, 캐비티는 캡슐화 층의 표면으로부터 기판을 향해 연장되어 있고, 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분이 캐비티 내에 위치할 수 있다.
또한, 상기 언급한 실시예 중에서, 와이어 본드는 구리, 금, 알루미늄, 및 땜납으로 이루어진 그룹에서 선택되는 하나 이상의 재료를 필수적으로 포함할 수 있다. 와이어 본드 중의 하나 이상의 와이어 본드는 와이어 본드의 길이에 따른 길이방향 축(longitudinal axis)을 규정할 수 있으며, 와이어 본드는 길이방향 축을 따라 연장하는 제1 재료의 안쪽 층과, 길이방향 축으로부터 이격되어 있으며 와이어 본드의 긴 쪽의 방향으로 연장하는 길이를 갖는 제2 재료의 바깥쪽 층을 각각 포함할 수 있다. 이러한 실시예에서, 제1 재료는 구리, 금, 니켈, 및 알루미늄 중의 하나를 포함하여 이루어질 수 있으며, 제2 재료는 구리, 금, 니켈, 알루미늄, 및 땜납 중의 하나를 포함하여 이루어질 수 있다.
상기 언급한 실시예 중에서, 다수의 와이어 본드는 제1 와이어 본드가 될 수 있으며, 마이크로전자 패키지는 마이크로전자 요소 상의 콘택에 접합된 베이스와, 콘택으로부터 이격된 단부 면을 갖는 하나 이상의 제2 와이어 본드를 더 포함할 수 있다. 하나 이상의 제2 와이어 본드는 베이스와 단부 면 사이로 연장하는 에지 면을 포함할 수 있으며, 하나 이상의 제2 와이어 본드의 캡슐화되지 않은 부분은 제2 와이어 본드의 단부 면 또는 제2 와이어 본드의 에지 면 중의 하나 이상의 면 중의 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어질 수 있다. 하나 이상의 마이크로전자 요소는 제1 마이크로전자 요소가 될 수 있으며, 마이크로전자 패키지는 제1 마이크로전자 요소 상에 적어도 부분적으로 위치하는 하나 이상의 제2 마이크로전자 요소를 더 포함할 수 있다. 이러한 실시예에서, 와이어 본드는 제1 와이어 본드가 될 수 있으며, 마이크로전자 패키지는 마이크로전자 요소 상의 콘택에 접합된 베이스와 콘택으로부터 이격된 단부 면을 갖는 하나 이상의 제2 와이어 본드를 포함하며, 하나 이상의 제2 와이어 본드는 베이스와 단부 면 사이의 에지 면을 포함할 수 있고, 제2 와이어 본드의 캡슐화되지 않은 부분은 제2 와이어 본드의 단부 면의 일부 또는 제2 와이어 본드의 에지 면의 일부 중에서, 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어질 수 있다.
상기 실시예 중에서, 와이어 본드 중의 제1 와이어 본드는 제1 신호 전위(signal electric potential)를 전달하고, 이와 동시에 와이어 본드 중의 제2 와이어 본드는 제1 신호 전위와는 상이한 제2 신호 전위를 전달하도록 될 수 있다.
상기 실시예 중의 임의의 실시예는 캡슐화 층의 표면을 따라 연장하는 재배열 층(redistribution layer)을 더 포함할 수 있다. 재배열 층은 캡슐화 층의 주 표면에 이웃하는 제1 면을 갖는 재배열 기판(redistribution substrate), 제1 면으로부터 이격된 제2 면, 재배열 기판의 제1 면상에 노출되고 와이어 본드의 캡슐화되지 않은 부분과 정렬되고 캡슐화되지 않은 부분에 기계적으로 접속된 제1 전도성 패드, 및 기판의 제2 면상에 노출되어 제1 전도성 패드에 전기적으로 접속된 제2 전도성 패드를 포함할 수 있다.
다른 실시예에서, 마이크로전자 어셈블리는, 상기 실시예들 중 임의의 실시예에 의한 제1 마이크로전자 패키지를 포함할 수 있다. 마이크로전자 어셈블리는 또한 제1 면 및 제2 면을 갖는 기판을 갖는 제2 마이크로전자 패키지를 포함할 수 있다. 제2 마이크로전자 요소는 제1 면에 실장될 수 있으며, 콘택 패드는 제2 면에 노출되고 제2 마이크로전자 요소에 전기적으로 접속될 수 있다. 제2 마이크로전자 패키지는 제1 마이크로전자 패키지에 실장되는데, 제2 마이크로전자 패키지의 제2 면이 유전성의 캡슐화 층의 표면의 적어도 일부분 위에 위치하고, 콘택 패드 중의 적어도 일부가 와이어 본드의 캡슐화되지 않은 부분 중의 적어도 일부분에 전기 및 기계적으로 접속되도록, 제2 마이크로전자 패키지가 제1 마이크로전자 패키지에 실장될 수 있다.
본 발명의 다른 실시예는 제1 영역, 제2 영역, 제1 면, 및 제1 면으로부터 이격되어 있고 측방 방향(lateral direction)으로 연장하는 제2 면을 갖는 기판(substrate)을 포함하는 마이크로전자 패키지에 관한 것이다. 마이크로전자 요소는 제1 영역 내에서 제1 면의 위에 위치하며, 기판으로부터 이격된 주 표면을 갖는다. 전기 전도성 요소는 제2 영역 내에서 기판의 제1 면에 노출되어 있으며, 전도성 요소의 적어도 일부가 마이크로전자 요소에 전기적으로 접속된다. 마이크로전자 패키지는, 전기 전도성 요소의 각각에 접합된 베이스(base), 기판 및 베이스로부터 이격된 단부 면(end surface), 및 베이스와 단부 면 사이에서 연장되어 있는 에지 면(edge surface)을 각각 갖는 와이어 본드(wire bond)를 포함한다. 유전성의 캡슐화 층(dielectric encapsulation layer)은, 제1 면 및 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 와이어 본드가 서로 분리되도록 와이어 본드 사이의 공간을 채우고 있으며, 기판의 적어도 제2 영역의 위에 위치한다. 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)은, 와이어 본드의 단부 면 중에서 적어도 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진다. 하나 이상의 와이어 본드의 캡슐화되지 않은 부분은, 하나 이상의 와이어 본드가 접합된 전도성 요소로부터 상기 제1 면에 따른 하나 이상의 측방 방향으로, 와이어 본드의 캡슐화되지 않은 부분이 마이크로전자 요소의 주 표면상에 위치하도록 변위(displace)되어 있다.
전도성 요소는 미리 정해진 제1 구성의 제1 어레이로 배치될 수 있으며, 와이어 본드의 캡슐화되지 않은 부분은 제1 구성과 상이한 미리 정해진 제2 구성의 제2 어레이로 배치될 수 있다. 제1 구성의 어레이는 제1 피치(pitch)를 가질 수 있으며, 제2 구성의 어레이는 제1 피치보다 더 미세한(finer) 제2 피치를 가질 수 있다. 마이크로전자 패키지는 마이크로전자 요소의 적어도 표면의 상부에서 연장된 절연 층(insulating layer)을 더 포함할 수 있다. 절연 층은, 마이크로전자 요소의 표면과, 마이크로전자 요소의 주 표면상에 캡슐화되지 않은 부분을 갖는 하나 이상의 와이어 본드 사이에 배치될 수 있다. 와이어 본드의 다수의 캡슐화되지 않은 부분은 마이크로전자 요소의 주 표면상에 위치할 수 있다.
본 발명의 실시예의 의한 마이크로전자 어셈블리는 상기 실시예에 의한 제1 마이크로전자 패키지를 포함할 수 있다. 본 발명의 마이크로전자 어셈블리는, 제1 면 및 제2 면을 갖는 기판, 제1 면상에 부착된 마이크로전자 요소, 제2 면상에 노출되고 마이크로전자 요소에 전기적으로 접속된 콘택 패드를 포함하는 제2 마이크로전자 패키지를 포함할 수 있다. 제2 마이크로전자 패키지는 제1 마이크로전자 패키지 상에 부착되는데, 제2 마이크로전자 패키지의 제2 면이 유전성의 캡슐화 층의 표면의 적어도 일부 상에 위치하도록 하고, 콘택 패드의 적어도 일부가 와이어 본드의 캡슐화되지 않은 부분의 적어도 일부분에 전기적 및 기계적으로 접속되도록, 제2 마이크로전자 패키지가 제1 마이크로전자 패키지 상에 부착될 수 있다.
제1 마이크로전자 패키지의 전기 전도성 요소는 미리 정해진 제1 구성의 제1 어레이로 배치될 수 있으며, 제2 마이크로전자 패키지의 콘택 패드는 제1 구성과 상이한 미리 정해진 제2 구성의 제2 어레이로 배치될 수 있다. 제1 마이크로전자 패키지의 와이어 본드의 캡슐화되지 않은 부분 중의 적어도 일부는 제2 구성의 어레이에 대응하는 제3 어레이로 배치될 수 있다. 제1 구성의 어레이는 제1 피치를 가질 수 있으며, 제2 구성의 어레이는 제1 피치보다 더 미세한 제2 피치를 가질 수 있다.
본 발명의 다른 실시예는 마이크로전자 패키지를 제조하는 방법에 관한 것이다. 본 방법은, 인프로세스 유닛(in-process unit) 상에 유전성의 캡슐화 층을 형성하는 공정을 포함한다. 인프로세스 유닛은 제1 면 및 제1 면으로부터 이격된 제2 면을 갖는 기판, 기판의 제1 면에 실장된 마이크로전자 요소, 제1 면에 노출된 다수의 전도성 요소를 포함한다. 전도성 요소의 적어도 일부는 마이크로전자 요소에 전기적으로 접속된다. 인프로세서 유닛은 전도성 요소에 접합된 베이스, 베이스로부터 이격된 단부 면, 및 베이스와 단부 면 사이에서 연장된 에지 면을 갖는 와이어 본드를 포함한다. 캡슐화 층은, 제1 면과 와이어 본드의 일부를 적어도 부분적으로 덮도록 하고, 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)이 적어도 와이어 본드의 단부 면 또는 에지 면 중의 하나 이상의 면의, 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어지도록 형성된다. 인프로세스 유닛의 기판은 리드 프레임이 될 수 있으며, 전도성 요소는 리드 프레임 중의 리드가 될 수 있다. 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되지 않은 부분 상에는 스터드 범프가 형성될 수 있다. 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되지 않은 부분 상에는 땜납 볼이 증착될 수 있다.
캡슐화 층을 형성하는 단계는, 제1 면과 와이어 본드의 실질적으로 모두의 위에 유전성 재료 덩어리(dielectric material mass)를 형성하는 단계와, 와이어 본드의 일부분이 피복되지 않도록 해서 와이어 본드의 캡슐화되지 않은 부분을 구성하도록, 유전성 재료 덩어리의 일부를 제거하는 단계를 포함할 수 있다. 변형예로서, 와이어 본드의 하나 이상의 와이어 본드는 전도성 요소 중의 둘 이상의 전도성 요소에 각각 접합되어 루프 형태로 연장될 수 있다. 유전성 재료 덩어리는 하나 이상의 와이어 본드 루프와 제1 면을 적어도 부분적으로 피복하도록 형성될 수 있다. 유전성 재료 덩어리의 일부를 제거하는 단계는, 하나 이상의 와이어 본드 루프를, 와이어 본드의 캡슐화되지 않은 부분을 형성하기 위해 캡슐화 층에 의해 피복되지 않은 자유 단부를 각각 갖는 제1 와이어 본드 및 제2 와이어 본드로 절단하도록 하나 이상의 와이어 본드 루프의 일부를 제거하는 단계를 포함할 수 있다. 루프는, 와이어의 제1 단부를 전도성 요소에 접합하는 단계, 와이어를 제1 면으로부터 멀어지는 방향으로 인출하는 단계, 와이어를 제1 면에 따른 적어도 측방 방향으로 인출하는 단계, 및 와이어를 제2 전도성 요소까지 인출해서 제2 전도성 요소에 접합하는 단계에 의해 형성될 수 있다.
캡슐화 층은, 와이어 본드 위에서 기판으로부터 이격된 위치에서부터 기판의 제1 면과 접촉하도록 유전성 재료 덩어리를 가압하고, 와이어 본드 중의 하나 이상의 와이어 본드가 유전성 재료 덩어리를 관통하도록 하여, 인프로세스 유닛 상에 형성될 수 있다. 와이어 본드는 금, 구리, 알루미늄, 또는 땜납을 실질적으로 포함하는 와이어 본드로 이루어질 수 있다. 제1 와이어 본드는 알루미늄을 포함하여 이루어질 수 있으며, 와이어 본드는 웨지 본딩(wedge bonding)에 의해 전도성 요소에 접합될 수 있다. 캡슐화 층을 형성하는 단계는, 캡슐화 층의 주 표면으로부터 기판을 향해 연장하는 하나 이상의 캐비티(cavity)를 형성하는 단계를 추가로 또는 대안으로서 포함할 수 있다. 하나 이상의 캐비티는 기판상에 유전성의 캡슐화 재료를 증착한 후에, 습식 에칭(wet etching), 건식 에칭(dry etching), 또는 레이저 에칭 중의 하나 이상에 의해 캡슐화 재료를 에칭함으로써 형성될 수 있다. 하나 이상의 캐비티는, 유전성의 캡슐화 재료를 기판 및 하나 이상의 와이어 본드 상에 증착한 후에, 와이어 본드 중의 하나 이상의 와이어 본드의 미리 정해진 위치로부터 희생 재료의 적어도 일부를 제거함으로써 형성될 수 있다. 캡슐화 층을 형성하는 단계는, 희생 재료의 일부가 캡슐화 층의 주 표면상에 노출되도록 하며, 희생 재료의 노출된 부분이 와이어 본드의 자유 단부 부근의 와이어 본드의 일부를 둘러싸도록 하고, 캡슐화 층의 일부가 와이어 본드로부터 이격되도록 하여 수행될 수 있다. 와이어 본드 중의 하나 이상의 와이어 본드는 와이어 본드의 길이에 따른 길이방향 축을 규정할 수 있으며, 와이어 본드는 길이방향 축을 따라 연장하는 제1 재료의 안쪽 층과 길이방향으로부터 이격되고 와이어 본드의 길이를 따라 연장하는 제2 재료의 바깥쪽 층을 포함할 수 있다. 희생 재료의 제1 부분을 제거하여 캐비티를 형성하고, 희생 재료의 제2 부분은 베이스에 이웃하여 남아 있을 수 있다.
기판의 제1 면은 측방 방향으로 연장될 수 있으며, 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 하나 이상의 와이어 본드가 접합된 전도성 요소로부터 하나 이상의 측방 방향으로 변위되도록 형성될 수 있다. 이에 따라, 인프로세스 유닛은, 와이어 본드 중의 하나 이상의 와이어 본드가 전도성 요소와 하나 이상의 와이어 본드의 단부 면 사이에 위치한 실질적인 곡선형 부분을 포함하도록 와이어 본드를 형성하는 단계를 포함하여 형성될 수 있다.
다른 변형예로서, 기판은 제1 영역 및 제2 영역을 포함할 수 있으며, 마이크로전자 요소는 제1 영역의 위에 위치하고, 기판으로부터 이격된 주 표면을 가질 수 있다. 제1 전도성 요소는 제2 영역 내에 위치하며, 인프로세스 유닛은 하나 이상의 와이어 본드의 적어도 일부가 마이크로전자 요소의 주 표면 상부에서 연장하도록 와이어 본드를 형성하는 단계를 포함함으로써 형성될 수 있다.
와이어 본드는 와이어 본드의 길이에 따른 길이방향 축을 규정할 수 있으며, 와이어 본드는 길이방향 축을 따라 연장하는 제1 재료의 안쪽 층과 길이방향으로부터 이격되고 와이어 본드의 길이를 따라 연장하는 제2 재료의 바깥쪽 층을 포함할 수 있다. 이러한 변형예에서, 제1 재료는 구리로 할 수 있으며, 제2 재료는 땜납으로 할 수 있다. 제2 재료의 일부는 캡슐화 층을 형성하는 단계 이후에 제거하여, 유전성의 캡슐화 층의 표면으로부터 연장하는 캐비티를 형성함으로써, 와이어 본드의 안쪽 층의 에지 면의 일부가 피복되지 않도록 할 수 있다.
본 발명의 다른 실시예는, 제1 영역, 제2 영역, 제1 면, 및 제1 면으로부터 이격된 제2 면을 갖는 기판(substrate)을 포함하는 마이크로전자 패키지에 관한 것이다. 하나 이상의 마이크로전자 요소는 제1 영역 내에서 제1 면의 위에 위치한다. 전기 전도성 요소는 제2 영역 내에서 기판의 제1 면에 노출되어 있으며, 전도성 요소의 적어도 일부는 하나 이상의 마이크로전자 요소에 전기적으로 접속된다. 다수의 본드 요소는 제1 베이스, 제2 베이스, 및 베이스 사이에서 연장하는 에지 면을 각각 갖는다. 제1 베이스는 전도성 요소 중의 하나에 접합된다. 에지 면은 기판으로부터 이격된 에지 면의 정점까지 콘택 패드로부터 멀어지도록 연장된 제1 부분을 포함하고, 에지 면은 정점으로부터 제2 베이스까지 연장하는 제2 부분을 더 포함하며, 제2 베이스는 기판의 요소에 접합된다. 유전성의 캡슐화 층(dielectric encapsulation layer)은 제1 면 및 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 본드 요소가 서로 분리되도록 다수의 본드 요소의 제1 부분 및 제2 부분 사이와 다수의 본드 요소 사이의 공간을 채우고 있으며, 기판의 적어도 제2 영역의 위에 위치한다. 본드 요소의 캡슐화되지 않은 부분(unencapsulated portions)은, 정점을 둘러싸는 본드 요소의 단부 면 중에서 적어도 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진다.
상기 실시예의 변형예로서, 본드 요소는 와이어 본드이다. 이러한 변형예에서, 기판의 제2 베이스가 접합되는 기판의 요소는 제1 베이스가 접합되는 전도성 요소가 될 수 있다. 대안으로서, 기판의 제2 베이스가 접합되는 기판의 요소는 제1 베이스가 접합되는 전도성 요소와는 상이한 전도성 요소가 될 수 있다. 제2 베이스가 접합되는 전도성 요소는 마이크로전자 요소에 전기적으로 접속되지 않아도 된다. 대체가능한 변형예로서, 본드 요소는 본드 리본(bond ribbon)이 될 수 있다. 이러한 변형예에서, 제1 베이스의 일부는 콘택 패드의 일부를 따라 연장할 수 있으며, 제2 베이스가 접합되는 요소는 콘택 패드의 일부를 따라 연장하는 제1 베이스의 길이 부분이 될 수 있다.
본 실시예에서, 기판의 제1 면은 제1 측방(lateral) 방향 및 제2 측방 방향으로 연장될 수 있으며, 제1 및 제2 측방 방향은 제1 면 및 제2 면 사이의 기판의 두께의 방향을 가로지르는 방향이 될 수 있다. 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되지 않은 부분은, 하나 이상의 와이어 본드가 접합된 전도성 요소로부터 제1 및 제2 측방 방향 중의 하나 이상의 방향으로 변위될 수 있다. 또한, 하나 이상의 와이어 본드의 캡슐화되지 않은 부분은 마이크로전자 요소의 주 표면상에 위치할 수 있다.
본 발명의 다른 실시예는 마이크로전자 패키지를 제조하는 방법에 관한 것이다. 본 실시예는 방법은, 상기 실시예에 의해 제조된 제1 마이크로전자 패키지를 제2 마이크로전자 패키지에 접합하는 단계를 포함하며, 제2 마이크로전자 패키지는 제1 면을 갖는 기판과, 기판의 제1 면에 노출된 다수의 콘택을 포함하고, 제1 마이크로전자 패키지를 제2 마이크로전자 패키지에 접합하는 단계는, 제1 마이크로전자 패키지의 와이어 본드의 캡슐화되지 않은 부분을 제2 마이크로전자 패키지의 콘택과 전기적 및 기계적으로 접속하는 단계를 포함할 수 있다.
본 발명의 다른 실시예는 마이크로전자 패키지를 제조하는 다른 방법에 관한 것이다. 본 실시예의 방법은, 제1 면 및 제1 면으로부터 이격된 제2 면을 갖는 기판, 제1 면에 노출된 다수의 얇은 전도성 요소, 및 전도성 요소에 접합된 베이스, 베이스 및 기판으로부터 이격된 단부 면, 및 베이스와 단부 면 사이에서 연장된 에지 면을 갖는 와이어 본드를 포함하는 인프로세스 유닛(in-process unit) 상에 유전성의 재료 덩어리를 위치시키는 단계를 포함한다. 본 방법은 또한, 와이어 본드 상에서 유전성의 재료 덩어리를 기판의 제1 면과 접촉하도록 가압하고, 와이어 본드가 유전성의 재료 덩어리를 관통하도록, 인프로세스 유닛 상에 캡슐화 층을 형성하는 단계를 포함한다. 이에 따라, 캡슐화 층이 와이어 본드가 서로 분리되도록 와이어 본드 사이의 공간을 채우며, 기판의 적어도 제2 영역의 위에 위치하도록, 캡슐화 층을 형성한다. 제1 와이어 본드의 캡슐화되지 않은 부분은, 제1 와이어 본드 중의 일부가 캡슐화 층에 의해 덮여있지 않도록, 캡슐화 층의 일부를 통해 연장하는 와이어 본드에 의해 형성된다.
본 발명의 또 다른 실시예는 마이크로전자 패키지를 제조하는 다른 방법에 관한 것이다. 본 실시예의 방법은, 제1 면 및 제1 면으로부터 이격된 제2 면을 갖는 기판, 제1 면에 노출된 다수의 얇은 전도성 요소, 및 전도성 요소 중의 둘 이상의 전도성 요소가 제1 베이스 및 제2 베이스에 각각 접합된 와이어 루프(wire loop)를 포함하는 인프로세스 유닛(in-process unit) 상에 유전성의 캡슐화 층을 형성하는 단계를 포함한다. 캡슐화 층은 제1 면과 하나 이상의 와이어 루프를 적어도 부분적으로 덮도록 형성된다. 본 방법은 또한, 와이어 루프가 제1 베이스 및 제2 베이스에 각각 대응하며 기판 및 베이스로부터 이격된 단부 면을 갖는 개별의 와이어 루프로 절단되도록 와이어 루프의 일부와 캡슐화 층의 일부와 와이어 루프의 일부를 제거하는 단계를 포함한다. 이에 따라, 와이어 본드는 베이스와 단부 면 사이에서 연장하는 에지 면을 구성한다. 캡슐화 층은 와이어 본드가 서로 분리되도록 와이어 본드 사이의 공간을 채우며, 와이어 본드는 캡슐화 층에 의해 적어도 부분적으로 덮여있지 않은 와이어 본드의 자유 단부에 의해 형성된 캡슐화되지 않은 부분을 갖는다.
본 발명의 다른 실시예는 상기 언급한 실시예들 중의 하나의 실시예에 의한 마이크로전자 패키지 또는 어셈블리와 마이크로전자 패키지에 전기적으로 접속된 하나 이상의 전자 부품을 포함하는 시스템에 관한 것이다. 본 시스템은 하우징을 더 포함하며, 마이크로전자 패키지 또는 어셈블리와 다른 전자 부품이 하우징에 설치될 수 있다.
도 1은 본 발명의 실시예에 의한 마이크로전자 패키지를 나타낸다.
도 2는 도 1의 마이크로전자 패키지의 상면도이다.
도 3은 본 발명의 다른 실시예에 의한 마이크로전자 패키지를 나타낸다.
도 4는 본 발명의 다른 실시예에 의한 마이크로전자 패키지를 나타낸다.
도 5는 본 발명의 다른 실시예에 의한 마이크로전자 패키지를 나타낸다.
도 6은 본 발명의 실시예에 의한 마이크로전자 패키지를 포함하는 적층형 마이크로전자 어셈블리를 나타낸다.
도 7은 본 발명의 다른 실시예에 의한 마이크로전자 패키지를 나타낸다.
도 8a-8e는 본 발명의 다양한 실시예에 의한 마이크로전자 패키지의 일부를 상세하게 나타낸다.
도 9는 본 발명의 다른 실시예에 의한 마이크로전자 패키지의 일부를 상세하게 나타낸다.
도 10a-10d는 본 발명의 다양한 실시예에 의한 마이크로전자 패키지의 일부를 상세하게 나타낸다.
도 11-도 14는 본 발명의 실시예에 의한 마이크로전자 패키지의 다양한 제조 단계를 나타낸다.
도 15는 본 발명의 다른 실시예에 의한 마이크로전자 패키지의 제조 단계를 나타낸다.
도 16a-16c는 본 발명의 실시예에 의한 마이크로전자 패키지의 다양한 제조 단계에서 그 일부를 상세하게 나타낸다.
도 17a-17c는 본 발명의 다른 실시예에 의한 마이크로전자 패키지의 다양한 제조 단계에서 그 일부를 상세하게 나타낸다.
도 18은 본 발명의 다른 실시예에 의한 마이크로전자 패키지의 상면도를 나타낸다.
도 19는 본 발명의 다른 실시예에 의한 마이크로전자 패키지의 일부의 상면도를 나타낸다.
도 20은 본 발명의 또 다른 실시예에 의한 마이크로전자 패키지의 상면도를 나타낸다.
도 21은 도 20의 마이크로전자 패키지의 정면도를 나타낸다.
도 22는 본 발명의 다른 실시예에 의한 마이크로전자 패키지의 정면도를 나타낸다.
도 23은 본 발명의 다른 실시예에 의한 시스템을 나타낸다.
도 24는 본 발명의 또 다른 실시예에 의한 마이크로전자 패키지의 정면도를 나타낸다.
도 25는 본 발명의 또 다른 실시예에 의한 마이크로전자 패키지의 정면도를 나타낸다.
도 26은 도 25의 실시예에 대한 변형예에 의한 마이크로전자 패키지의 상면을 나타낸다.
도 27은 본 발명의 다른 실시예에 의한 마이크로전자 패키지의 정면도를 나타낸다.
도 28은 도 27의 실시예에 대한 변형예에 의한 마이크로전자 패키지의 상면도를 나타낸다.
도면을 참조하면, 유사한 도면 부호는 유사한 요소를 나타낸다. 도 1에는, 본 발명의 실시예에 의한 마이크로전자 어셈블리(microelectronic assembly)(10)를 도시하고 있다. 도 1의 실시예는 컴퓨터나 다른 전자 기기에 사용되는 반도체 칩 어셈블리와 같은 패키지형 마이크로전자 요소로 이루어진 마이크로전자 어셈블리이다.
도 1의 마이크로전자 어셈블리(10)는 제1 면(14)과 제2 면(16)을 갖는 기판(12)을 포함한다. 기판(12)은 실질적으로 평평한 유전체 요소(dielectric element)로 이루어지는 것이 일반적이다. 유전체 요소는 판형(sheet-like)이면서 얇게 할 수 있다. 일례로, 유전체 요소는 폴리이미드(polyimide), 폴리테트라플루오로에틸렌("PTFE"), 에폭시(epoxy), 에폭시-글라스(epoxy-glass), FR-4, BT 레진, 열가소성 또는 열경화성 플라스틱 재료와 같은 유전성 복합 재료(composite dielectric material) 또는 유전성 유기 재료(organic dielectric material)로 된 하나 또는 둘 이상의 층을 포함할 수 있다. 제1 면(14)과 제2 면(16)은 서로에 대해 실질적으로 평행하고, 기판(12)의 두께를 정하는 상기 면(14, 16)에 대하여 직교하는 방향으로 소정의 거리만큼 이격되어 있는 것이 바람직하다. 기판(12)의 두께는 본 발명에서 대략 허용가능한 범위 내인 것이 바람직하다. 일례로, 제1 면(14)과 제2 면(16) 사이의 거리는 대략 25㎛ 내지 500㎛이다. 이러한 구성을 위해, 제1 면(14)은 제2 면(16)의 맞은 편에 위치하거나 제2 면(16)으로부터 이격되어 있을 수 있다. 이러한 설명과, 이러한 요소의 수직 위치 또는 수평 위치를 의미하는 본 명세서에서 사용되는 요소의 상대적인 위치에 대한 설명은, 도면에서의 요소의 위치와 대응시킬 예시적인 목적으로만 사용되고 있으며, 그 범위를 제한하고자 하는 것이 아니다.
바람직한 예로서, 기판(12)은 제1 영역(18)과 제2 영역(20)으로 분할될 수 있다. 제1 영역(18)은 제2 영역(20) 내에 위치하며, 기판(12)의 중앙 부분을 포함하고, 이 중앙 부분으로부터 바깥쪽으로 연장되어 있다. 제2 영역(20)은 제1 영역(18)을 실질적으로 둘러싸며, 제1 영역으로부터 바깥쪽으로 기판(12)의 외측 에지까지 연장되어 있다. 본 예에서, 기판 자체의 물리적인 특성은 2개의 영역으로 분할되지 않지만, 이에 적용되거나 이에 포함되는 요소 또는 처리와 관련해서 본 명세서에서의 설명을 위해 구분하고 있다.
마이크로전자 요소(22)는 제1 영역(18) 내에서 기판(12)의 제1 면(14)에 실장된다. 마이크로전자 요소(22)는 반도체 칩 또는 이와 유사한 소자가 될 수 있다. 도 1의 예에서, 마이크로전자 요소(22)는 종래의 방식 또는 "페이스 업"(face-up) 방식으로 알려진 방식으로, 제1 면(14)에 실장된다. 이러한 예에서, 마이크로전자 요소(22)를 제1 면(14)에 노출된 다수의 전도성 요소(conductive element)(28) 중의 일부에 전기적으로 접속하기 위해, 와이어 리드(wire lead)(24)를 사용할 수 있다. 와이어 리드(24)는 전도성 요소(28)에 접속되는 기판(12) 내의 트레이스(미도시) 또는 다른 전도성 요소에 접합될 수 있다.
전도성 요소(28)는 기판의 제1 면(14)에 노출된 "콘택"(contact) 또는 패드(pad)(30)를 포함한다. 본 명세서에서, 전기 전도성 요소가 유전성 구조체를 갖는 다른 요소의 표면에 "노출"되어 있다는 표현은, 전기 전도성 구조체가 유전성 구조체의 가장 바깥부터 유전성 구조체의 표면을 향해 유전성 구조체의 표면에 직각인 방향으로 이동하는 이론적인 점과 접촉할 수 있게 되어 있다는 것을 의미한다. 따라서, 유전성 구조체의 표면에 노출된 단자 등의 전도성 요소는 이러한 표면으로부터 돌출되거나, 표면과 동일한 높이를 갖거나, 표면 아래로 함몰되어 있을 수 있으며, 유전체 내의 홀이나 구멍을 통해 노출되어 있을 수 있다. 전도성 요소(28)는 패드(30)가 기판(12)의 제1 면(14)에 노출된 평평하고 얇은 요소로 해도 된다. 일례로, 전도성 요소(28)는 실질적으로 곡선형으로 할 수 있으며, 트레이스(미도시)에 의해 서로 접속되거나 마이크로전자 요소(22)에 상호접속될 수 있다. 전도성 요소(28)는 적어도 기판(12)의 제2 영역(20)에 형성될 수 있다. 또한, 일례로, 전도성 요소(28)는 제1 영역(18)에 형성해도 된다. 이러한 배치는 마이크로전자 요소(122) 상의 콘택이 마이크로전자 요소(122)의 바로 아래에 위치한 땜납 범프(solder bump)(126) 등에 의해 제1 영역(118) 내의 전도성 요소(128)에 접속될 수 있는 "플립 칩"(flip-chip) 구성으로 알려진 방식으로, 마이크로전자 요소(122: 도 3 참조)를 기판(112)에 실장할 때에 특히 유용하다. 도 22에 나타낸 다른 구성으로서, 마이크로전자 요소(622)는 기판(612)상에 페이스 다운(face-down) 방식으로 실장되고, 와이어 리드(624)에 의해 칩 상의 전도성 요소에 전기적으로 접속된다. 와이어 리드(624)는 기판(612)의 면(616) 등과 같이 외측을 향하는 면(outwardly-facing surface)의 상부로 연장된다. 도시한 예에서, 와이어 리드(624)는 기판(612) 내의 개구(opening)(625)를 통과하며 오버몰드(overmold)(699)에 의해 캡슐화될 수 있다.
일례로, 전도성 요소(28)는 구리, 금, 니켈, 또는 이러한 용도에 사용할 수 있는 다른 재료 등의 고체 금속 재료로 형성되는데, 이러한 재료에는 구리, 금, 니켈 또는 이들의 조합 중의 하나 또는 둘 이상을 포함하는 다양한 합금이 있다.
전도성 요소(28) 중의 적어도 일부는, 전도성 요소(28)에 대응하는 요소로서, 기판(12)의 제2 면(16)에 노출된 전도성 패드 등의 제2 전도성 요소에 상호접속될 수 있다. 이러한 상호접속은 전도성 요소(28, 40)와 동일한 재료로 이루어질 수 있는 전도성 금속으로 피복되거나 이러한 금속으로 채워질 수 있는, 기판(12)에 형성된 비아(41)를 사용하여 구성될 수 있다. 전도성 요소(40)는 기판(12)상의 트레이스에 의해서도 상호접속될 수 있다.
마이크로전자 어셈블리(10)는 전도성 요소(28) 중의 적어도 일부에, 예를 들어 전도성 요소(28)의 패드(30) 상에 접합된 다수의 와이어 본드(32)를 더 포함한다. 와이어 본드(32)는 전도성 요소(28)의 베이스(base)(34)에 접합되고, 베이스(34)와 기판(12)으로부터 이격된 자유 단부(free end)(36)까지 연장되어 있을 수 있다. 와이어 본드(32)의 자유 단부(36)는 마이크로전자 요소(22) 또는 마이크로전자 어셈블리(10) 내에서 마이크로전자 요소(22)에 접속된 임의의 다른 전도성 요소에 전기적으로 접속되거나 다른 방식으로 연결되어 있지 않다는 점에서 자유 단부로서의 특징을 가진다. 다시 말해서, 자유 단부(36)는 마이크로전자 어셈블리(10)의 외부의 전도성 요소에, 땜납 볼이나 본 명세서에서 설명하는 다른 요소에 의해 직접 또는 간접으로, 전자적 접속에 사용될 수 있다. 자유 단부(36)는, 예를 들어 캡슐화 층(encapsulant layer)(42)에 의해 미리 정해진 위치에 유지되거나 다른 전도성 요소에 다른 방식으로 접합 또는 전기적으로 접속된다는 것은, 이러한 임의의 요소가 마이크로전자 요소(22)에 전기적으로 접속되어 있지 않은 한, 이러한 자유 단부가 본 명세서에서 설명하는 바와 같이 "자유롭게" 되어 있지 않다는 것을 의미하는 것은 아니다. 이와 달리, 베이스(34)는 본 명세서에서 설명하는 바와 같이, 마이크로전자 요소(22)에 직접 또는 간접적으로 전기 접속되기 때문에 자유롭게 되어 있지 않다. 도 1에 나타낸 바와 같이, 베이스(34)는 실질적으로 곡선형으로 될 수 있으며, 베이스(34)와 자유 단부(36) 사이에 있는 와이어 본드(32)의 에지 면(edge surface)(37)으로부터 바깥쪽으로 연장되어 있을 수 있다. 베이스(34)의 크기와 형태는 와이어 본드(32)를 형성하기 위해 사용되는 재료의 유형, 와이어 본드(32)와 전도성 요소(28) 사이의 접속력, 및 와이어 본드(32)를 형성하기 위해 사용되는 특정의 공정에 따라 달라질 수 있다. 와이어 본드(32)를 제조하는 방법의 예는, Otremba에 의한 미국특허 제7,391,121호와 미국특허출원 공개번호 제2005/0095835호[일종의 와이어 본딩이라고 볼 수 있는 웨지 본딩(wedge-bonding)을 개시하고 있음]에 개시되어 있으며, 상기 문헌의 내용을 본 명세서에 인용에 의해 포함하는 것으로 한다. 기판(12)의 제2 면(16)상에 노출된 전도성 요소(40)에, 제2 면(16)으로부터 멀어지는 방향으로 연장된 와이어 본드(32)가 추가로 또는 다른 방식으로 접합되는 대체 실시예가 가능하다.
와이어 본드(32)는 구리, 금, 니켈, 땜납, 알루미늄 등과 같은 전도성 재료로 이루어질 수 있다. 또한, 와이어 본드(32)는 구리 또는 알루미늄과 같이, 전도성 재료의 코어(core)와 같이 재료의 조합으로부터 이루어질 수 있으며, 예를 들어 코어 상부에는 코팅이 피복되어 있다. 이 코팅은 알루미늄, 니켈 등과 같은 다른 전도성 재료가 될 수 있다. 이와 달리, 코팅은 절연 외피(insulating jacket)와 같은 절연성 재료로 이루어질 수 있다. 일례로, 와이어 본드(32)를 형성하기 위해 사용되는 와이어는, 와이어의 길이에 대하여 횡단하는 치수, 즉 두께가 대략 15㎛ 내지 150㎛가 될 수 있다. 웨지 본딩이 사용된 실시예를 포함한 다른 예에서, 와이어 본드(32)는 대략 500㎛ 이하의 두께를 가질 수 있다. 일반적으로, 와이어 본드는 본 기술분야에 알려진 전용의 장비를 사용하여, 전도성 요소(28), 패드, 트레이스 등과 같은 전도성 요소 상에 형성된다. 와이어 세그먼트의 한쪽 끝 부분(leading end)을 가열하고 와이어 세그먼트를 접착시킬 수용 면(receiving surface)에 대고 가압함으로써, 전도성 요소(28)의 표면에 접합되는 볼 또는 볼 모양의 베이스(34)를 형성한다. 와이어 본드를 형성하기 위한 와이어 세그먼트의 소망하는 길이는 본딩 툴(bonding tool)로부터 인출해 낸 다음, 원하는 길이에서 절단하면 된다. 알루미늄으로 된 와이어 본드를 형성하기 위해 사용될 수 있는 웨지 본딩(wedge bonding)은 와이어의 가열된 부분을 표면에 대하여 대략 평행하게 위치한 웨지(wedge)를 형성하기 위해 상기 수용 면을 가로질러 연장시키는 공정이다. 웨지 접착 방식의 와이어 본드는, 필요에 따라 상방으로 만곡시켜도 되고, 절단하기 전에 소망하는 길이 또는 위치까지 연장시켜도 된다. 일례로, 와이어 본드를 형성하기 위해 사용되는 와이어는 단면이 원통형인 것으로 해도 된다. 이와 달리, 와이어 본드 또는 웨지 접착 방식의 와이어 본드를 형성하기 위해 본딩 툴로부터 공급되는 와이어는 단면을 사각형 또는 사다리꼴 등의 다각형으로 해도 된다.
와이어 본드(32)의 자유 단부(36)는 단부 면(end surface)(38)을 포함한다. 단부 면(38)은 다수의 와이어 본드(32)의 각각의 단부 면(38)에 의해 형성되는 어레이 형태로 된 콘택의 적어도 일부분을 형성할 수 있다. 도 2는 단부 면(38)에 의해 형성된 콘택의 어레이에 대한 패턴의 예를 나타낸다. 이러한 어레이는 면적 어레이(area array) 구성으로 형성해도 되고, 그 변형예는 본 명세서에서 설명하는 구조체를 사용하여 구현할 수 있다. 이러한 어레이는 마이크로전자 어셈블리(10)를, 인쇄 회로 기판("PCB") 또는 도 6에 나타낸 것과 같은 다른 패키지형 마이크로전자 요소 등의 다른 마이크로전자 구조체에 전기적 및 기계적으로 접속하는 데에 사용될 수 있다. 이러한 적층형 구조에서, 와이어 본드(32)와 전도성 요소(28, 40)는 다수의 전자 신호를 운반할 수 있으며, 여러 신호가 단일의 적층 구조체 내의 여러 마이크로전자 요소에 의해 처리될 수 있도록 상이한 신호 전위를 각각 갖는다. 이러한 적층 구조체의 마이크로전자 어셈블리를, 예를 들어 전기적 및 기계적 부착용 단부 면(38)에 의해 전도성 요소(40)에 상호접속하기 위해 땜납 덩어리(solder mass)(52)를 사용할 수 있다.
마이크로전자 어셈블리(10)는 유전체 재료로 이루어지는 캡슐화 층(encapsulation layer)(42)을 더 포함한다. 도 1의 실시예에서, 캡슐화 층(42)은 기판(12)의 제1 면(14) 중의, 마이크로전자 요소(22)에 의해 피복되어 있지 않거나 점유되어 있지 않은 부분의 상부 또는 전도성 요소(28)의 상부에 형성된다. 마찬가지로, 캡슐화 층(42)은 전도성 요소(28)의 패드(30)를 포함하여, 와이어 본드(32)에 의해 덮여있지 않은, 전도성 요소(28)의 일부의 상부에 형성된다. 캡슐화 층(42)은 마이크로전자 요소(22), 베이스(34)를 비롯한 와이어 본드(32), 및 에지 면(37)의 적어도 일부를 실질적으로 덮을 수 있다. 와이어 본드(32)의 일부분은 캡슐화 층(42)에 의해 피복되어 있지 않은 상태가 될 수 있으며, 이러한 부분을 비캡슐화 부분이라고도 하며, 이러한 부분에 의해 와이어 본드를 캡슐화 층(42)의 외부에 위치한 요소와 전기적으로 접속하는 데에 사용할 수 있다. 일례로, 와이어 본드(32)의 단부 면(38)은 캡슐화 층(42)의 주 표면(major surface)(44)에서는 캡슐화 층(42)에 의해 피복되어 있지 않다. 다른 예에서는, 단부 면(38)을 캡슐화 층(42)에 의해 피복되어 있지 않은 상태로 하는 것에 추가로 또는 이에 대한 대안으로서 에지 면(37)의 일부를 캡슐화 층(42)에 의해 덮여있지 않도록 해도 된다. 다시 말해서, 캡슐화 층(42)은 단부 면(38) 및 에지 면(37) 중의 적어도 하나 이상과 같은, 와이어 본드(32) 중의 일부분을 제외하고, 제1 면(14)으로부터 그 상부로 마이크로전자 어셈블리(10)를 모두 피복할 수 있다. 도면에 나타낸 예에서, 캡슐화 층(42)의 주 표면(44)과 같은 표면은 기판(12)의 제1 면(14)으로부터, 마이크로전자 요소(22)를 덮기에 충분한 거리만큼 이격되어 있어도 된다. 따라서, 와이어 본드(32)의 단부 면(38)이 주 표면(44)과 동일한 높이를 이루는, 마이크로전자 어셈블리(10)의 실시예는, 마이크로전자 요소(22)보다 높이가 높은 와이어 본드(32)와, 플립 칩 접속을 위한 하부의 땜납 범프를 포함할 것이다. 물론 캡슐화 층(42)을 위한 다른 구성도 가능하다. 예를 들어, 캡슐화 층은 다양한 높이를 갖는 다수의 면을 가질 수 있다. 이러한 구성에서, 단부 면(38)이 내부에 위치하는 주 표면(44)은 마이크로전자 요소(22)가 아래에 위치하는 상방을 향하는 면(upwardly facing surface)보다 더 높게 또는 더 낮도록 해도 된다.
캡슐화 층(42)은 마이크로전자 어셈블리(10) 내의 요소, 특히 와이어 본드(32)를 보호한다. 이에 의하면, 어셈블리를 검사하거나 어셈블리를 다른 마이크로전자 구조체로 운반하는 중에 덜 손상될 수 있는 견고한 구조체가 가능하게 된다. 캡슐화 층(42)은 미국특허출원 공개번호 제2010/0232129호에 개시된 것과 같은 절연 특성을 가진 유전체 재료로 형성될 수 있으며, 상기 문헌의 내용을 본 명세서에 인용에 의해 포함한다.
도 3은 와이어 본드(132)를 포함하는 마이크로전자 어셈블리(110)의 실시예를 나타내고 있는데, 이 와이어 본드(132)의 단부(136)는 베이스(134)의 위에 일직선으로 위치하고 있지 않다. 즉, 실질적으로 평면을 이루기 위해, 2개의 측면 방향으로 연장하고 있는 기판(112)의 제1 면(114)을 보면, 단부(136) 또는 와이어 본드(132) 중의 적어도 하나가 베이스(134)의 대응하는 측면 위치로부터 이들 측면 방향들 중 적어도 한 방향으로 이동되어 있다. 도 3에 나타낸 바와 같이, 와이어 본드(132)는 이 와이어 본드의 길이방향 축(longitudinal axis)을 따라 실질적으로 직선을 이루며, 도 1의 예에서와 같이, 이 길이방향 축은 기판(112)의 제1 면(114)에 대하여 각도(146)만큼 각을 이루고 있다. 도 3의 단면에서는 제1 면(114)에 직각인 제1 평면을 통하는 각도(146)만을 나타내고 있지만, 와이어 본드(132)는 제1 평면과 제1 면(114) 모두에 직각인 다른 평면에서 제1 면(114)에 대하여 각을 이루도록 해도 된다. 이러한 각도는 각도(146)와 실질적으로 동일하게 해도 되고 상이하게 해도 된다. 즉, 단부(136)가 2개의 측면 방향으로 베이스(134)에 대하여 변위될 수 있으며, 이들 방향에서의 거리는 동일하게 해도 되고 상이하게 해도 된다.
일례로, 와이어 본드(132)는 마이크로전자 어셈블리(110) 전체를 통해 여러 방향으로 그리고 상이한 거리만큼 변위될 수 있다. 이러한 구성에 의하면, 마이크로전자 어셈블리(110)는 기판(12)의 레벨에서와 비교해서 표면(144)의 레벨에서 다르게 구성되는 어레이를 가질 수 있다. 예를 들어, 어레이는 기판(112)의 제1 면(114)과 비교해서 제1 면(114)의 레벨에서보다 표면(144)상에서 더 작은 전체 면적을 덮거나 더 작은 피치를 가질 수 있다. 또한, 일부 와이어 본드(132)는 상이한 크기의 패키지형 마이크로전자 요소의 적층형 구성을 수용하기 위해 마이크로전자 요소(122)의 상부에 위치하는 단부(138)를 가질 수 있다. 다른 예로서, 도 19에 나타낸 바와 같이, 와이어 본드(132)는, 하나의 와이어 본드(132A)의 단부(136A)가 다른 와이어 본드(134B)의 베이스(134B)의 실질적으로 상부에 위치되고, 해당 와이어 본드(134B)의 단부(132B)는 그외의 어느 위치든 위치될 수 있도록 구성될 수 있다. 이러한 구성은, 콘택 어레이 내의 콘택 단부 면(136)의 상대적인 위치가, 제2 면(116)상의 대응하는 콘택 어레이의 위치에 비해, 변경된 것이라고 할 수 있다. 이러한 어레이 내에서, 콘택 단부 면의 상대적인 위치는, 마이크로전자 어셈블리의 용도 또는 다른 요건에 따라, 필요에 맞게, 변경하거나 다양하게 할 수 있다.
도 4는 와이어 본드(232)를 포함하는 마이크로전자 서브어셈블리(microelectronic subassembly)(210)의 실시예를 나타내는데, 이 와이어 본드(232)의 단부(236)는 베이스(234)에 대하여 측방(lateral) 위치로 변위되어 있다. 도 4의 예에서, 와이어 본드(132)는 내부에 곡선 부분(curved portion)(248)을 포함함으로써 이러한 측방 변위(lateral displacement)를 달성한다. 곡선 부분(248)은 와이어 본드 형성 공정 중에 추가의 단계로서 형성해도 되고, 이러한 곡선 부분의 형성은 와이어의 일부를 원하는 길이만큼 인출해내는 중에 이루어져도 된다. 이러한 단계는 하나의 머신을 사용하는 것을 포함하여, 시판되는 와이어 본딩 장비를 사용해서 수행할 수 있다.
곡선 부분(248)은 와이어 본드(232)의 단부(236)의 원하는 위치를 달성하기 위해, 필요에 따라, 다양한 형태로 구성할 수 있다. 예를 들어, 곡선 부분(248)은 다양한 형태 중에서, 도 4에 나타낸 것과 같은 S자형 곡선이나 더 평탄한 형태(도 5에 나타낸 것 참조)로 형성할 수 있다. 또한, 곡선 부분(248)은 단부(236)보다는 베이스(234)에 더 가깝게 위치할 수 있으며, 반대로 베이스보다 단부에 더 가깝게 위치하도록 해도 된다. 곡선 부분(248)은 나선형이나 루프 형태로 해도 되고, 다수의 방향으로 또는 상이한 형태나 특징을 갖는 곡선을 포함하는 혼합형으로 해도 된다.
도 5는 베이스(334)와 단부(336) 사이의 상대적인 측방 변위를 가능하게 하는 다양한 형태를 갖는 와이어 본드(332)의 조합을 구비하는 마이크로전자 패키지(310)의 실시예를 나타낸다. 와이어 본드 중의 와이어 본드(332A)는 베이스(334A)의 상부에 위치된 단부(336A)와 함께 실질적으로 직선형이며, 다른 와이어 본드(332B)는 단부(336B)와 베이스(334B) 사이의 약간의 상대적인 측방 변위가 있는 약간의 곡선 부분(348B)을 포함한다. 어떤 와이어 본드(332C)는 단부(336C)가 베이스(334C)로부터 단부(334B)보다 더 긴 거리만큼 측방으로 변위된 한쪽으로 휩쓸린 형태(sweeping shape)를 갖는다. 도 5는 또한 기판 레벨 어레이(substrate-level array)의 동일한 열에 위치한 베이스(334Ci, 334Cii)와 이에 대응하는 표면 레벨 어레이(surface-level array)의 상이한 열에 위치한 단부(336Ci, 336Cii)를 갖는 쌍으로 된 와이어 본드(332Ci, 332Cii)를 나타낸다.
와이어 본드(332D)의 다른 변형예는 와이어 본드가 그 측면(side surfac)(47) 상의 캡슐화 층(342)에 의해 피복되어 있지 않은 것으로 도시되어 있다. 자유 단부(336D)가 피복되어 있지 않은 것으로 도시된 예에서, 에지 면(337D)의 일부는 캡슐화 층(342)에 의해 추가로 피복되어 있지 않거나, 자유 단부 대신에 피복되어 있지 않게 되어 있을 수 있다. 이러한 구성은 마이크로전자 어셈블리(310)의 측방에 배치된 다른 요소에의 기계적 또는 전기적 접속을 위해, 또는 적절한 요소에의 전기적 접속에 의해 마이크로전자 어셈블리(10)의 평탄화(grounding)를 위해 사용될 수 있다. 또한, 도 5는 표면(344)보다 기판(312)에 더 가깝게 위치한 오목한 면(recessed surface)(345)을 형성하기 위해 캡슐화 층(342)의 에칭으로 제거하거나, 몰딩하거나, 그외 다른 방법으로 형성된 부분을 나타낸다. 와이어 본드(332A)와 같은 하나 또는 둘 이상의 와이어 본드는 오목한 면(345)에 따른 영역 내에서는 피복되어 있지 않아도 된다. 도 5에 나타낸 예에서, 에지 면(337A)의 일부와 단부 면(338A)은 캡슐화 층(342)에 의해 피복되어 있지 않다. 이러한 구성에 의하면, 예를 들어 땜납 볼 등에 의해, 땜납을 에지 면(337A)을 따라 위크처리(wick) 하고 단부 면(338)에 접합하는 것에 추가로 상기 에지 면에 접합하도록 함으로써, 다른 전도성 요소에 접속할 수 있다. 와이어 본드의 일부가 오목한 면(345)을 따라 캡슐화 층(342)에 의해 피복되지 않도록 한 다른 구성도 가능하며, 단부 면이 오목한 면(345) 또는 캡슐화 층(342)의 임의의 다른 표면에 대하여 본 명세서에 나타낸 다른 구성과 실질적으로 동일한 높이를 이루는 구성도 가능하다. 마찬가지로, 와이어 본드(332D)의 일부가 측면(347)을 따라 캡슐화 층(342)에 의해 피복되지 않은 구성도, 캡슐화 층의 주 면의 변형예와 관련해서 본 명세서의 다른 부분에서 설명하는 것들과 유사하게 될 수 있다.
도 5는 2개의 마이크로전자 요소(322, 350)를 구비하는데, 마이크로전자 요소(350)가 마이크로전자 요소(322) 상에 페이스 업 방식으로 적층된 마이크로전자 어셈블리(310)를 나타낸다. 이러한 구성에서, 마이크로전자 요소(322)를 기판(312)상의 전도성 요소에 전기적으로 접속하기 위해 리드(lead)(324)를 사용한다. 마이크로전자 요소(350)를 마이크로전자 어셈블리(310)의 다른 다양한 요소에 전자적으로 접속하기 위해 다양한 리드가 사용된다. 예를 들어, 리드(380)는 마이크로전자 요소(350)를 기판(312)의 전도성 요소에 전기적으로 접속하며, 리드(382)는 마이크로전자 요소(350)를 마이크로전자 요소(322)에 전기 접속한다. 또한, 다양한 와이어 본드(332)를 갖는 구조체에서와 유사하게 될 수 있는 와이어 본드(384)는, 캡슐화 층(342)의 표면(344)상에, 마이크로전자 요소(350)에 전기적으로 접속되는 콘택 면(contact surface)(386)을 형성하는 데에 사용된다. 이것은 다른 마이크로전자 어셈블리의 요소를 캡슐화 층(342)의 상부로부터 마이크로전자 요소(350)에 직접 전기적으로 접속하는 데에 사용될 수 있다. 마이크로전자 요소(322)에 다른 마이크로전자 요소(350)가 부착되지 않은 경우를 포함하여, 마이크로전자 요소(322)에 접속되는 리드가 포함될 수도 있다. 캡슐화 층(342)에는, 표면(344)으로부터 리드(380)에 따른 지점까지 연장하는 개구(미도시)를 형성함으로써, 표면(344)의 외부에 위치한 요소에의 전기적 접속을 위해 리드(380)에 접근할 수 있도록 해도 된다. 와이어 본드(332C)의 상부와 같이, 와이어 본드(332) 또는 임의의 다른 리드의 상부에, 단부(336C)로부터 멀리 떨어진 지점에 상기 개구와 유사한 개구를 형성해도 된다. 이러한 예에서, 단부(336C)는 표면(344) 아래에 위치하도록 해도 되고, 이 경우 개구는 전기적 접속을 위한 접근용으로만 제공된다.
도 6은 마이크로전자 어셈블리(410, 488)의 적층형 패키지를 나타낸다. 이러한 구성에서, 땜납 덩어리(452)는 마이크로전자 어셈블리(410)의 단부 면(438)을 마이크로전자 어셈블리(488)의 전도성 요소(440)에 전기적 및 기계적으로 접속한다. 이 적층형 패키지는 추가의 어셈블리를 포함할 수 있으며, 나중에는 전자 소자에 사용하기 위한, 예를 들어 PCB(490) 상의 콘택에 부착될 수 있다. 이러한 적층형 구성에서, 와이어 본드(432)와 전도성 요소(430)는 단일의 적층체에서 마이크로전자 요소(422) 또는 마이크로전자 요소(489)와 같은 여러 마이크로전자 요소에 의해 상이한 신호가 처리될 수 있도록 하기 위한 상이한 신호 전위를 각각 갖는 다수의 전자 신호를 전달할 수 있다.
도 6에 나타낸 구성에서, 와이어 본드(432)는 단부(436) 중의 적어도 일부가 마이크로전자 요소(422)의 주 표면(424)상의 영역까지 연장되는 곡선 부분(448)을 포함하는 구성이 가능하다. 이러한 영역은 마이크로전자 요소(422)의 외측 주변에 의해 이루어지며, 마이크로전자 요소로부터 상방으로 연장될 수 있다. 이러한 구성의 예는 도 18에 나타낸 기판(412)의 제1 면(414) 쪽을 본 도면으로 도시되어 있다. 이 구성에서, 와이어 본드(432)는 마이크로전자 요소(422)의 뒷면 상에 위치하며, 마이크로전자 요소의 앞면(425)에서 기판(412)에 플립 칩 접착된다. 다른 구성(도 5 참조)으로서, 마이크로전자 요소(422)는 기판(312)에 페이스 업 방식으로 실장될 수 있으며, 앞면(325)은 기판(312)으로부터 먼 쪽을 향해 있으며, 하나 이상의 와이어 본드(336)는 마이크로전자 요소(322)의 앞면 상에 위치한다. 일례로, 이러한 와이어 본드(336)는 마이크로전자 요소(322)와 전기적으로 접속되어 있지 않다. 기판(312)에 접착된 와이어 본드(336)는 마이크로전자 요소(350)의 앞면 또는 뒷면 상에 배치될 수 있다. 도 18에 나타낸 마이크로전자 어셈블리(410)의 실시예에서는, 전도성 요소(428)가 마이크로전자 요소를 둘러싸는 행과 열로 배치된 제1 어레이를 형성하는 패턴으로 구성되며, 개별의 전도성 요소(428) 사이에서는 소정의 피치(pitch)를 가질 수 있다. 와이어 본드(432)는, 와이어 본드의 각각의 베이스(434)가 전도성 요소(428)에 의해 시작되는 제1 어레이의 패턴을 따르도록 전도성 요소(428)에 접합된다. 와이어 본드(432)는 와이어 본드의 각각의 단부(436)가 제2 어레이 구성에 따라 다른 패턴으로 배치될 수 있는 구성을 갖는다. 도시한 예에서, 제2 어레이의 피치는 제1 어레이와 다르게 할 수 있으며, 어떤 경우에는 제1 어레이의 피치보다 더 미세하게 할 수 있다. 그러나, 다른 실시예에서는, 제2 어레이의 피치가 제1 어레이의 피치보다 더 크거나, 전도성 요소(428)가 미리 정해진 어레이로 위치하지 않지만, 와이어 본드(432)의 단부(436)는 미리 정해진 어레이로 위치한 구성도 가능하다. 또한, 전도성 요소(428)는 기판(412) 전체를 통해 위치한 어레이의 집합으로 구성될 수 있으며, 와이어 본드(432)는 단부(436)가 단일의 어레 또는 어레이의 여러 집합이 되도록 구성해도 된다.
도 6은 마이크로전자 요소(422)의 표면을 따라 연장된 절연층(421)을 나타낸다. 절연층(421)은 와이어 본드를 형성하기 전에, 유전체 또는 다른 전기 절연성 재료로 형성해도 된다. 절연층(421)은 마이크로전자 요소가 마이크로전자 요소의 상부로 연장된 어떠한 와이어 본드(423)와도 접촉하지 않도록 구성해도 된다. 특히, 절연층(421)은 와이어 본드 사이의 전기적 단락과 와이어 본드와 마이크로전자 요소(422) 사이의 단락을 방지할 수 있다. 이에 의하면, 절연층(421)은 와이어 본드(432)와 마이크로전자 요소(422) 사이에서의 의도하지 않은 전기적 접촉에 기인한 고장이나 손상을 피할 수 있다.
도 6 및 도 18에 나타낸 와이어 본드 구성에 의하면, 예를 들어 마이크로전자 어셈블리(488)와 마이크로전자 요소(422)의 상대적인 크기가 허용되지 않는 경우에, 마이크로전자 어셈블리(410)를 마이크로전자 어셈블리(488) 등의 다른 마이크로전자 어셈블리에 접속할 수 있다. 도 6의 예에서, 마이크로전자 어셈블리(488)는 일부의 콘택 패드(440)가 마이크로전자 요소(422)의 앞면(424) 또는 뒷면(426)의 면적보다 더 작은 면적 내에서 어레이 형태로 될 수 있는 크기를 갖는다. 와이어 본드(432) 대신에, 필러(pillar) 등과 같이 실질적으로 수직의 전도성 요소를 갖는 마이크로전자 어셈블리에서, 전도성 요소(4428)와 패드(440) 사이의 직접 접속은 허용되지 않을 것이다. 그러나, 도 6에 도시된 바와 같이, 적절하게 구성된 곡선 부분(448)을 갖는 와이어 본드(432)는 마이크로전자 어셈블리(410)와 마이크로전자 어셈블리(488) 사이의 필요한 전자 접속을 이루기 위한 적절한 위치에 단부(436)를 가질 수 있다. 이러한 구성은, 마이크로전자 어셈블리(418)가, 예를 들어 미리 정해진 패드 어레이를 갖는 DRAM 칩 등이고, 마이크로전자 요소(422)는 DRAM 칩을 제어하도록 구성된 논리 칩(logic chip)인 경우의 적층형 패키지를 구성하는 데에 사용될 수 있다. 이에 의하면, 단일 유형의 DRAM 칩으로, DRAM 칩보다 크기가 큰 것은 물론, 다양한 크기를 갖는 여러 개의 상이한 논리 칩과 함께 사용할 수 있는데, 이는 와이어 본드(432)가 DRAM 칩과 원하는 접속을 이루는 데에 필요한 위치에 배치된 단부(436)를 포함하기 때문에 가능한 것이다. 다른 예로서, 마이크로전자 패키지(410)를 인쇄 회로 기판(490) 상에 다른 구성으로 실장해도 되는데, 이 경우 와이어 본드(432)의 캡슐화하지 않은 표면(unencapsulated surface)(436)은 회로 기판(490)의 패드(492)에 전기적으로 접속된다. 또한, 이러한 예에서, 변형예의 패키지(488)와 같은 다른 마이크로전자 패키지가, 패드(440)에 접합된 땜납 볼(452)에 의해 패키지(410) 상에 실장될 수 있다.
도 7은 도 1에 나타낸 유형의 마이크로전자 어셈블리(10)로서, 캡슐화 층(42)의 표면(44)을 따라 연장하는 재배열 층(redistribution layer)을 포함하는 마이크로전자 어셈블리를 나타낸다. 도 7에 나타낸 바와 같이, 트레이스(58)가 와이어 본드(32)의 단부 면(38)에 전기적으로 접속된 내측 콘택 패드(inner contact pad)(61)에 전기적으로 접속되며, 재배열 층(54)의 기판(56)을 통해 기판(56)의 표면(62)상에 노출된 콘택 패드(60)까지 연장되어 있다. 콘택 패드(60)에는, 땜납 덩어리 등에 의해, 추가의 마이크로전자 어셈블리를 접속해도 된다. 기판(12)의 제2 면(16)을 따라, 팬 아웃 층(fan-out layer)으로 알려진, 재배열 층(54)과 유사한 층이 연장될 수 있다. 팬 아웃 층에 의하면, 마이크로전자 어셈블리(10)를 전도성 요소(40) 어레이가 허용되는 것과 다른 구성의 어레이에 접속할 수 있다.
도 8a-8e는 도 1 내지 도 7과 유사한 구조체에서, 와이어 본드(32)의 단부(36)의 구조 또는 그 부근의 구조로 구현될 수 있는 다양한 구성을 나타낸다. 도 8a는 캡슐화 층(42)의 일부분에 캐비티(cavity)(64)가 형성된 구조체를 나타낸다. 이 구성에서, 와이어 본드(32)의 단부(36)는 캐비티(64)에서 캡슐화 층의 작은 쪽의 면(minor surface)(43) 위로 돌출되어 있다. 도시한 예에서, 단부 면(38)은 캡슐화 층(42)의 큰 쪽의 면(major surface)(44)의 아래에 위치하며, 캐비티(64)는 단부 면(38)을 표면(44)에서 노출시켜, 전자 구조체가 단부 면에 접속될 수 있는 구조를 갖는다. 단부 면(38)이 표면(44)과 실질적으로 평행하게 되거나 표면(44)의 상부로 이격된 실시예도 가능하다. 또한, 캐비티(64)는 와이어 본드(32)의 단부(36) 부근의 에지 면(37)의 일부가 캐비티(64) 내에서 캡슐화 층(42)에 의해 피복되어 있지 않아도 된다. 이러한 구성에 의하면, 땜납 접속 등에 의해 어셈블리(10)의 외부로부터 와이어 본드(32)에의 접속이 가능하게 되는데, 이러한 접속은 와이어 본드의 단부(36) 부근의 에지 면(37)의 피복되지 않은 부분과 단부 면(38) 모두에 의해 가능하게 된다. 이러한 접속을 도 8b에 나타내며, 땜납 덩어리(52)를 사용하여 제2 기판(94)에 견고한 접속이 가능하게 된다. 일례로, 캐비티(64)는 표면(44) 아래의 깊이를 대략 10㎛ 내지 50㎛ 사이로 할 수 있으며, 폭을 대략 100㎛부터 300㎛ 사이로 할 수 있다. 도 8b는 도 8a의 구조체와 유사한 구조체를 갖는 캐비티를 나타내지만, 도 8b의 캐비티는 테이퍼링된(tapered) 측벽(65)을 포함하고 있다. 또한, 도 8은 기판(98)의 표면에 노출된 콘택 패드(96)에서 땜납 덩어리(52)에 의해 와이어 본드(32)에 전기적 및 기계적으로 접속된 제2 마이크로전자 어셈블리(94)를 나타낸다.
캐비티(64)는 원하는 영역에서 캡슐화 층(42)의 일부를 제거하여 형성할 수 있다. 이러한 캐비티의 형성은, 공지된 프로세스, 예를 들어 레이저 에칭, 습식 에칭(wet etching), 래핑(lapping) 등에 의해 행해질 수 있다. 이와 달리, 캡슐화 층(42)이 사출 성형(injection molding)으로 형성된 실시예에서, 캐비티(64)는 몰드 내에 대응하는 요소를 포함함으로써 형성할 수 있다. 이러한 공정에 대해서는, 미국특허출원 공개번호 제2010/0232129호에 개시되어 있으며, 그 개시 내용을 본 명세서에 원용에 의해 포함한다. 도 8b에 나타낸 캐비티(64)의 테이퍼링 형상은 캐비티를 형성할 때에 사용되는 특정의 에칭 공정의 결과로서 될 수 있다.
도 8c 및 도 8e는 와이어 본드(32) 상의 단부 부분(70)이 실질적으로 곡선형으로 된 단부 구조를 나타낸다. 곡선형의 단부 부분(70)은 와이어 본드(32)의 베이스(34)와 단부(36) 사이의 부분의 단면보다 폭이 넓은 단면을 갖도록 구성된다. 또한, 곡선형 단부 부분(70)은 에지 면(71)을 포함하는데, 이 에지 면(71)은 에지 면(37)과 에지 면(71) 사이의 전이 부분(transition)에서 와이어 본드(32)의 에지 면(37)으로부터 바깥쪽으로 연장되어 있다. 곡선형의 에지 부분(70)을 포함함으로써, 고정 요소(anchoring feature)를 제공함으로써 와이어 본드(32)를 캡슐화 층(42) 내에 고정시킬 수 있다. 이 경우, 에지 면(71)의 방향에서의 변화에 의해 3개의 측면 상의 단부 부분(70)을 둘러싸기 위한 위치에 캡슐화 층(42)을 제공할 수 있다. 이에 의하면, 와이어 본드(32)가 기판(12)상의 전도성 요소(28)로부터 분리되어 전기적 접속이 불량으로 되는 것을 방지하는 데에 도움이 될 수 있다. 추가로, 곡선형의 단부 부분(70)은 표면(44) 내에서 전자적 접속이 이루어질 수 있는, 캡슐화 층(42)에 의해 피복되지 않은 표면 면적을 증가시킬 수 있다. 도 8e에 도시된 바와 같이, 곡선형의 단부 부분(70)은 표면(44)의 상부로 연장될 수 있다. 이와 달리, 도 8c에 도시된 바와 같이, 곡선형 단부 부분(70)은 표면(44)과 실질적으로 동일한 높이가 되는 표면을 제공하기 위해 연마 또는 평탄화될 수 있으며, 와이어 본드(32)의 단면보다 큰 면적을 가질 수 있다.
곡선형의 단부 부분(70)은 와이어 본드(32)를 만들기 위해 사용되는 와이어의 끝 부분에 불꽃이나 스파크의 형태로 국부적으로 열을 가함으로써 형성할 수 있다. 이러한 공정을 수행하기 위해 공지의 와이어 본딩 머신을 변경할 수 있으며, 이 공정은 와이어를 절단한 직후에 수행해도 된다. 이러한 공정에서, 열은 와이어 본드의 끝 부분을 녹인다. 이러한 액체 금속의 국부화된 부분은 표면 장력에 의해 곡선으로 만들어지며, 금속이 냉각되면 그 형상이 유지된다.
도 8d는 와이어 본드(32)의 단부(36)가 캡슐화 층(42)의 주 표면(44)의 상부로 이격된 표면(38)을 포함하는 마이크로전자 어셈블리(10)의 구성을 나타낸다. 이러한 구성은 특히, 에지 면(37) 중에서 표면(44) 상의 캡슐화 층(42)에 의해 피복되지 않은 부분을 따라 위크처리(wick)하는 땜납 덩어리(68)에 의해 더 견고한 접속을 제공함으로써, 캐비티(64)에 대하여 앞서 설명한 것과 유사한 장점을 가질 수 있다. 일실시예에서, 단부 면(38)은 표면(42)의 상방으로 대략 10㎛ 내지 50㎛ 사이의 거리만큼 이격될 수 있다. 추가로, 도 8d의 실시예와, 에지 면(37)의 일부가 캡슐화 층(42)의 표면의 상부에서 캡슐화 층(42)에 의해 피복되지 않은 다른 실시예에서, 상기 단부는 보호층(protective layer)을 상부에 포함할 수 있다. 이러한 층은 금, 산화물 코팅, 또는 OSP로 이루어진 층을 포함하여, 산화 보호층을 포함할 수 있다.
도 9는 와이어 본드(32)의 단부 면(38)상에 스터드 범프(stud bump)(72)가 형성된 마이크로전자 어셈블리(10)의 실시예를 나타낸다. 스터드 범프(72)는 다른 변형된 와이어 본드를 단부 면(44)의 상단에 제공하고 표면(44)의 일부를 따라 선택적으로 연장함으로써, 마이크로전자 어셈블리(10)를 제조한 후에 형성해도 된다. 변형된 와이어 본드는, 와이어를 인출해내지 않아도, 베이스 부근에서 절단하거나 다른 방식으로 잘라낸다. 소정의 금속을 함유하는 스터드 범프(72)는, UBM과 같은 접착층(bonding layer)을 먼저 제공하지 않아도, 단부 면(38)에 직접 제공할 수 있어서, 땜납에 의해 직접 침윤(wettable)되지 않는, 본드 패드에의 전도성 상호접속을 형성하는 방식을 제공한다. 이러한 것은 와이어 본드(32)를 비칩윤성 금속(non-wettable metal)으로 형성한 경우에 유용할 수 있다. 일반적으로, 구리, 니켈, 은, 백금, 및 금 중의 하나 이상을 기본적으로 포함하여 이루어지는 스터드 범프는 이러한 방식으로 도포해도 된다. 도 9는 추가의 마이크로전자 어셈블리에 전자적 또는 기계적 접속을 위한 스터드 범프(72) 상부에 땜납 덩어리(68)를 형성한 것을 나타내고 있다.
도 10a-10d는 구부러진(bent) 또는 곡선(curved) 형상을 포함하는 와이어 본드(32)의 단부(36)에 대한 구성을 나타낸다. 각각의 실시예에서, 와이어 본드(32)의 단부(36)는, 단부의 일부분(74)이 캡슐화 층(42)의 표면(44)에 실질적으로 평행하게 연장되도록 구부러져 있으며, 에지 면(76)의 적어도 일부분은, 예를 들어 주 표면(44)에 의해 덮여 있지 않도록 되어 있다. 에지 면(76)의 상기 부분은 표면(44)의 외측에서 상방으로 연장되거나, 표면(44)과 실질적으로 동일한 높이로 연장되도록 연마 또는 평탄화될 수 있다. 도 10a의 실시예는 단부(36) 중의 표면(44)과 평행하며 표면(44)에 실질적으로 직교하는 단부 면(38)에서 종단하는 부분(74)에서 와이어 본드(32)가 급격하게 구부러진 구성을 포함한다. 도 10b는 도 10a에 나타낸 것보다, 단부(36) 중의 표면(44)에 평행한 부분(74) 부근에서 더 완만한 곡선부를 갖는 단부(36)를 나타낸다. 도 3, 도 4 또는 도 5에 나타낸 구성에 따른 와이어 본드의 부분이 표면(44)에 실질적으로 평행한 부분을 구비하며, 에지 면 중에서 표면(44) 내의 위치에서 캡슐화 층(42)에 의해 피복되지 않은 부분을 구비하는 단부를 포함하는 구성을 포함하여, 여러 다른 구성이 가능하다. 또한, 도 10b에 나타낸 실시예는 와이어 본드의 단부 상에 후크 형상의 부분(hooked portion)(75)을 포함하며, 단부 면(38)은 캡슐화 층(42) 내에서 표면(44) 아래에 위치하게 된다. 이에 의하면, 단부(36)가 캡슐화 층(42) 내에서 제자리를 덜 벗어나도록 하는 견고한 구조체를 제공할 수 있다. 도 10c와 도 10d는 도 10a와 도 10b에 나타낸 것과 각각 유사하지만, 캡슐화 층(42)에 형성된 캐비티(64)에 의해 표면(44)에 따른 위치에서 캡슐화 층(42)에 의해 피복되어 있지 않은 구조체를 나타낸다. 이들 캐비티는 도 8a와 도 8b와 관련해서 설명한 것과 구조적으로 유사하게 할 수 있다. 표면(44)에 평행하게 연장되어 있는 부분(74)을 갖는 단부(36)를 포함함으로써, 길게 연장되고 피복되지 않은 에지 면(75)에 의해, 표면과의 접속을 위한 면적을 증가시킬 수 있다. 이러한 부분(74)의 길이는 와이어 본드(32)를 형성하기 위해 사용되는 와이어의 단면의 폭보다 더 크게 해도 된다.
도 11 내지 도 15는 마이크로전자 어셈블리(10)를 제조하는 방법 중의 여러 단계에서의 마이크로전자 어셈블리를 나타낸다. 도 11은 마이크로전자 요소(22)가 기판(12)의 제1 면(14)상에 그리고 제1 영역(18) 내에서 상기 기판에 전기적으로 그리고 기계적으로 접속된 단계에서의 마이크로전자 어셈블리(10')를 나타낸다. 마이크로전자 요소(22)는, 도 11에서, 땜납 덩어리(26)에 의해 플립 칩 구성으로 기판(12)상에 실장된 것으로 도시되어 있다. 이러한 플립 칩 구성 대신에, 도 1에 나타낸 것과 같은 페이스 업 본딩을 사용해도 된다. 도 11에 나타낸 공정의 실시예에서, 마이크로전자 요소(22)와 기판(12)의 사이에 언더필 유전체 층(dielectric underfill layer)(66)을 제공해도 된다.
도 12는 기판(12)의 제1 면(14)상에 노출된 전도성 요소(28)의 패드(30) 상에 와이어 본드가 도포된 마이크로전자 어셈블리(10")를 나타낸다. 앞서 설명한 바와 같이, 와이어 본드(32)는 그 와이어 세그먼트의 끝 부분을 가열하여 연화(soften)시킴으로써 제공될 수 있는데, 상기 끝 부분을 전도성 요소(28)에 대하여 가압해서 전도성 요소(28)에 증착 본드(deposition bond)를 형성하고, 베이스(34)를 형성한다. 이어서, 와이어를 전도성 요소(28)로부터 밖으로 인출해내고, 필요한 경우, 와이어 본드(32)의 단부 면(38)과 단부(36)를 형성하기 위해 절단하거나 다른 방식으로 잘라내기 전에, 특정의 형상으로 조작한다. 이와 달리, 와이어 본드(32)를 웨지 본딩(wedge bonding)에 의해, 예를 들어 알루미늄 와이어로 형성해도 된다. 웨지 본딩은 와이어 본드의 단부에 인접한 와이어 부분을 가열하고, 그 부분에 압력을 가하면서 전도성 요소(28)를 따라 드래그시킴으로써 형성된다. 이러한 공정에 대해서는, 미국특허 제7,391,121호에 개시되어 있으며, 그 개시 내용을 본 명세서에 인용에 의해 원용하는 것으로 한다.
도 13에서, 마이크로전자 어셈블리(10"')에는, 기판의 제1 면(14) 상에 도포하고, 제1 면의 상방으로 그리고 와이어 본드(32)의 에지 면(37)을 따라 연장시킨 캡슐화 층(42)이 추가되어 있다. 캡슐화 층(42)은 언더필 층(66)을 덮도록 되어 있다. 캡슐화 층(42)은 도 12에 도시한 마이크로전자 어셈블리(10') 상에 수지(resin)를 증착함으로써 형성할 수 있다. 이러한 구성은, 마이크로전자 어셈블리(10')를 수용할 수 있도록 된 바람직한 형태의 캡슐화 층(42)에 캐비티를 갖는 적절한 구성의 몰드(mold) 내에 마이크로전자 어셈블리(10')를 배치함으로써 이루어진다. 이러한 몰드 및 몰드를 가진 캡슐화 층을 형성하기 위한 방법은 미국특허출원 공개번호 제2010/0232129호에 도시 및 개시되어 있으며, 그 개시 내용을 본 명세서에 원용에 의해 포함하는 것으로 한다. 이와 달리, 캡슐화 층(42)을 적어도 부분적으로 컴플라이언트 재료(compliant material)에 의해 원하는 형태로 미리 제작할 수 있다. 이러한 구성에서, 유전체 재료의 컴플라이언트 특성에 의해, 캡슐화 층(42)을 와이어 본드(32) 및 마이크로전자 요소(22) 상의 위치에 가압할 수 있다. 이러한 공정에서, 와이어 본드(32)는 컴플라이언트 재료 내부로 침투하여 컴플라이언트 재료 내에 홀(hole)을 각각 형성하는데, 이 홀을 따라 캡슐화 층(42)이 에지 면(37)과 접촉하게 된다. 또한, 마이크로전자 요소(22)는 컴플라이언트 재료를 변형하여, 마이크로전자 요소가 컴플라이언트 재료 내에 수용될 수 있도록 할 수 있다. 이 유전성의 컴플라이언트 재료를 압축해서 외측의 면(440)상에 단부 면(38)이 노출되도록 해도 된다. 이와 달리, 캡슐화 층으로부터 잉여의 유전성의 컴플라이언트 재료를 제거하여 와이어 본드(32)의 단부 면(38)이 피복되어 있지 않은 표면(44)을 형성하거나, 표면(63) 내의 위치에서 단부 면(38)을 피복하지 않는 캐비티(64)를 형성해도 된다.
도 13에 나타낸 실시예에서, 캡슐화 층은 처음에는 캡슐화 층의 표면(44)이 와이어 본드(32)의 단부 면(38)의 상부로부터 이격되도록 형성한다. 단부 면(38)을 노출시키기 위해, 캡슐화 층(42) 중에서 단부 면(38)의 상부에 있는 부분을 제거함으로써, 도 14에 나타낸 바와 같이, 단부 면(38)과 실질적으로 동일한 높이를 이루는 새로운 표면(44')이 노출된다. 이와 달리, 도 8a 및 도 8b에 나타낸 것과 같은 캐비티(64)를 형성할 수 있으며, 그 내부에서는 단부 면(38)이 캡슐화 층(42)에 의해 피복되어 있지 않다. 또 다른 예로서, 캡슐화 층(42)은, 표면(44)을 미리 단부 면(38)과 실질적으로 동일한 높이로 하거나, 표면(44)이, 도 8d에 나타낸 것처럼, 단부 면(38) 아래에 위치하도록 형성할 수 있다. 상기 캡슐화 층의 일부분을 제거할 필요가 있다면, 연마, 건식 에칭(dry etching), 레이저 에칭, 습식 에칭, 래핑 등에 의해 제거할 수 있다. 와이어 본드(32)의 단부(36)의 일부를 제거해야 한다면, 표면(44)과 실질적으로 동일한 높이를 이루는 실질적으로 평탄한 단부 면(38)을 달성하는 공정과 동시에 행해도 되고, 이에 추가로 행해도 된다. 필요하다면, 이러한 공정 이후에 캐비티(64)를 형성해도 되고, 또는 도 10에 나타낸 스터드 범프를 도포해도 된다. 이후, 이상의 공정에 의해 만들어진 마이크로전자 어셈블리(10)를 PCB에 부착하거나, 다른 어셈블리, 예를 들어 도 6에 나타낸 바와 같은 적층형 패키지 내에 포함시켜도 된다.
도 15에 나타낸 다른 실시예에서는, 와이어 본드(32)를 처음에, 와이어 루프(wire loop)(86)의 부분(32')으로서 쌍으로 형성한다. 본 실시예에서, 와이어 루프(86)는 상기 설명한 바와 같이 와이어 본드의 형태로 되어 있다. 와이어 세그먼트를 상방으로 인출한 다음, 기판(12)의 제1 면(14)의 방향에서 하나 이상의 성분을 갖는 방향으로 구부려서, 이웃하는 전도성 요소(28)의 상부를 실질적으로 덮는 위치까지 끌어당긴다. 이어서, 와이어를 이웃하는 전도성 요소(28) 부근의 위치까지 실질적으로 하방으로 끌어당긴 다음, 절단 또는 다른 방식으로 잘라낸다. 이어서, 와이어를 가열하고, 증착 본딩 등에 의해 이웃한 전도성 요소(28)에 접속해서, 와이어 루프(86)를 형성한다. 다음으로, 이 와이어 루프(86)를 실질적으로 덮도록, 캡슐화 층(42)을 형성한다. 이어서, 연마 또는 에칭 등에 의해 캡슐화 층(42)의 일부를 제거하고, 와이어 루프를 절단하여 2개의 부분(32')이 되도록 해서 캡슐화 층(42)상에 형성되는 표면(44)에 따른 위치에서 캡슐화 층(42)에 의해 피복되지 않은 단부 면(38)을 가진 와이어 본드(32)를 형성하도록 와이어 루프(86)의 일부를 제거한다. 이어서, 앞서 설명한 바와 같은 마이크로전자 어셈블리(10)에 대하여 후속하는 마감(finishing) 공정을 실시할 수 있다.
도 16a-16c는 와이어 본드(32)의 단부(36)를 둘러싸는, 상기 설명한 캐비티(64)를 제조하는 다른 실시예에서의 공정을 나타낸다. 도 16a는 도 1 내지 도 6과 관련해서 설명한 일반적인 유형의 와이어 본드(32)를 나타낸다. 와이어 본드(32)는 단부(36)에 희생 재료 덩어리(78)가 도포되어 있다. 희생 재료 덩어리(78)는 실질적으로 구형(spherical)으로 해도 되는데, 이러한 형상은 이 희생 재료 덩어리를 형성하는 중에 희생 재료의 표면 장력에 의해 생길 수 있으며, 본 기술분야의 당업자가 알 수 있는 다른 형상으로 해도 된다. 희생 재료 덩어리(78)는 와이어 본드(32)의 단부(36)를 땜납 페이스트(solder paste)에 담가서 단부를 코팅함으로써 형성할 수 있다. 단부를 담그기 전에 땜납 페이스트의 점도(viscosity)를 조절하여, 위크처리할 땜납 덩어리의 양과 단부(36)에 부착되도록 하는 표면 장력을 제어할 수 있다. 따라서, 이에 의하면, 단부(36)에 도포되는 희생 재료 덩어리(78)의 크기를 조절할 수 있다. 이에 대한 대안으로서, 희생 재료 덩어리(78)는 와이어 본드(32)의 단부(36) 상에 가용성 재료를 증착(deposit)하여 형성해도 된다. 다른 희생 재료 덩어리(78)의 예로서, 각각의 땜납 볼이나 그외 다른 재료 덩어리를 사용해도 되고, 구리 또는 금 플래싱(flashing)과 같은 다른 재료를 사용해서 다른 수단에 의해 형성해도 되며, 나중에는 제거해도 된다.
도 16b에서, 유전체 층(42)은 와이어 본드(32)의 에지 면(37)을 따라 상방으로 마이크로전자 어셈블리(10)에 추가된 것으로 도시되어 있다. 이 유전체 층은 희생 재료 덩어리(78)의 표면 일부를 따라 연장하며, 이에 의해 와이어 본드(32)의 단부(36)로부터 이격되어 있다. 이어서, 희생 재료 덩어리(78)를 제거하는데, 예를 들어 용제로 세척 또는 세정하거나, 용융하거나, 화학적으로 에칭하거나, 또는 그외 다른 기술을 사용하여 제거한다. 희생 재료 덩어리를 제거하기 전에, 유전체 층(42)에 실질적으로 희생 재료 덩어리(78)의 음각의 형상으로 캐비티(68)를 남기고, 와이어 본드(32)의 단부(36)의 부근에서 에지 면(37)의 일부를 노출시킨다.
이에 대한 대안으로서, 희생 재료 덩어리(78)를 와이어 본드(32)의 에지 면(37)을 따라 연장시킴으로써, 와이어 본드(32)의 실질적으로 전부를 코팅할 수 있다. 이러한 구성을 도 17a에 나타낸다. 이러한 코팅은, 앞서 설명한 바와 같이, 마이크로전자 어셈블리(10) 상에 형성한 후에, 와이어 본드(32)의 상부에 도포하거나, 와이어 본드(32)를 제조하는 데에 사용되는 와이어에 도포해도 된다. 이것은 필수적으로, 코팅된 와이어 또는 2개의 부분으로 이루어진 와이어, 예를 들어 구리로 된 내부 코어와 땜납 코팅을 포함하는 와이어가 될 것이다. 도 17b는 유전체 층(42)이 희생 재료 덩어리(78)의 에지 면(37)을 따라 연장되도록, 유전체 층(42)을 와이어 본드(32)와 희생 재료 덩어리(78) 상에 도포함으로써, 유전체 층(42)이 실질적으로 와이어 본드의 긴 쪽을 따라 와이어 본드로부터 이격된 것을 나타낸다.
도 17c는 희생 재료 덩어리(78)의 일부를 제거해서 단부(36) 주위에 캐비티(64)를 형성하고 단부 면(37)의 일부를 노출시킨 구조체를 나타낸다. 본 실시예에서, 희생 재료 덩어리(78)의 대부분 또는 적어도 일부분을, 유전체 층(42)과 와이어 본드(32) 사이의 위치에 남겨도 된다. 도 17c는 다른 마이크로전자 구조체(10A)의 콘택 패드(40A)에 와이어 본드(32)를 전기적 및 기계적으로 접속하는 땜납 덩어리(52)를 나타내고 있다.
도 20 및 도 21은 와이어 본드(532)가 리드 프레임(lead-frame) 구조체 상에 형성된 마이크로전자 어셈블리(510)의 실시예를 나타낸다. 리드 프레임 구조체의 예는, 미국특허 제7,176,506호 및 제6,765,287호에 도시 및 개시되어 있으며, 그 개시 내용을 본 명세서에 참조에 의해 포함한다. 일반적으로, 리드 프레임은 구리 등의 전도성의 금속 시트로 이루어진 구조체이며, 이 전도성의 금속 시트는 다수의 리드(lead)와 추가로 패들(paddle)을 포함하는 세그먼트(segment)와 프레임(frame)으로 패턴화된다. 프레임은 리드와 패들을, 마이크로전자 어셈블리를 제조하는 중에, 고정시키는 데에 사용된다. 일실시예에서, 다이(die) 또는 칩 등의 마이크로전자 요소는 패들에 페이스 업 방식으로 접합될 수 있고, 와이어 본드를 사용해서 리드에 전기적으로 접속될 수 있다. 대안으로서, 마이크로전자 요소를, 마이크로전자 요소 아래에서 연장될 수 있는 리드 상에 직접 실장해도 된다. 이러한 실시예에서, 마이크로전자 요소 상의 콘택을 땜납 볼 등에 의해 각각의 리드에 전기적으로 접속해도 된다. 이어서, 리드를, 마이크로전자 요소와 전자 신호 전위를 주고 받기 위한 다양한 다른 전도성 구조체에의 전기적 접속을 형성하는 데에 사용해도 된다. 이러한 구조체의 마이크로전자 어셈블리를 완성하게 되면, 마이크로전자 어셈블리는 상부에 캡슐화 층을 형성해도 되며, 프레임의 임시적 요소를 리드 프레임의 리드 및 패들로부터 제거해서 개별의 리드를 형성해도 된다. 이를 설명하기 위해, 각각의 리드(513)와 패들(515)은 기판과 일체형으로 형성되는 전도성 요소(528)를 포함하는 기판(512)을 형성하는 구조체의 개별의 구성 요소가 될 수 있다. 또한, 본 실시예에서, 패들(515)은 기판(512)의 제1 영역(518) 내에 있는 것으로 해도 되고, 리드(513)는 제2 영역(520) 내에 있는 것으로 해도 된다. 도 21의 측면도에 나타낸 와이어 본드(524)는 패들(515) 상에 위치하는 마이크로전자 요소(22)를 리드(515)의 전도성 요소(528)에 연결한다. 와이어 본드(532)는 베이스(534)에서 리드(515) 상의 추가의 전도성 요소(528)에 접합해도 된다. 캡슐화 층(542)은 와이어 본드(532)의 단부(538)를 표면(544) 내의 위치에서 피복되지 않은 상태로 한 마이크로전자 어셈블리(510) 상에 형성한다. 와이어 본드(532)는 본 발명의 다른 실시예에 관하여 설명한 구조체에 대응하는 구조체에서, 캡슐화 층(542)에 의해 피복되지 않는 추가의 부분 또는 대체가능한 부분을 포함할 수 있다.
도 24 내지 도 26은 폐루프 와이어 본드(closed-loop wire bond)(832)를 구비하는 마이크로전자 패키지(810)의 또 다른 실시예를 나타낸다. 본 실시예의 와이어 본드(832)는, 도 24에 나타낸 바와 같이, 이웃하는 전도성 요소(828a, 828b)에 접합될 수 있는 2개의 베이스(834a, 834b)를 포함한다. 이와 달리, 베이스(834a, 834b)가 모두, 도 25 및 도 26에 나타낸 바와 같이, 공통의 전도성 요소(828)에 접합되는 구성도 가능하다. 이러한 실시예에서, 와이어 본드(832)는 2개의 베이스(834a, 834b) 사이에서 연장하는 에지 면(837)을 루프 형태로 형성하고, 이에 의해 에지 면(837)은 베이스로부터, 기판(812) 상의 캡슐화 층(842)의 표면(844)에 있는 정점(apex)(839)까지 각각의 부분(837a, 837b)에서 상방으로 연장되어 있다. 캡슐화 층(842)은 에지 면 부분(837a, 837b)의 적어도 일부를 따라 연장되어, 각각의 에지 면 부분을 서로 그리고 패키지(810) 내의 다른 와이어 본드(832)로부터 분리시킨다. 정점(839)에서, 에지 면(837)의 적어도 일부는 캡슐화 층(842)에 의해 피복되고, 이에 의해 와이어 본드(832)는 다른 마이크로전자 부품이나, 커패시터 또는 인덕터 등의 별개의 요소 등이 될 수 있는 다른 부품과의 전기적 상호접속에 사용될 수 있다. 도 24 내지 도 26에 나타낸 바와 같이, 와이어 본드(832)는 정점(839)이 전도성 요소(828)로부터 기판(812)의 표면을 가로지르는 적어도 하나의 측방 방향으로 변위되도록 형성된다. 일례로, 정점(839)은 마이크로전자 요소(820)의 주 표면 위에 위치하거나, 마이크로전자 요소(820)가 정렬된 기판(812)의 제1 영역 위에 위치하도록 해도 된다. 와이어 본드(832)에 대한 다른 구성도 가능하다. 예를 들면, 정점(839)이, 다른 실시예에서 설명한 바와 같이, 와이어 본드의 단부 면의 임의의 위치에 배치되는 구성도 가능하다. 또한, 정점(839)은 도 8a에 나타낸 것처럼, 홀 내에 피복되어 있지 않도록 해도 된다. 또한, 정점(839)을 길게 연장된 형태로 해도 되고, 도 10a-10d의 에지 면에 대하여 나타낸 바와 같이, 표면(844) 상에서 그 길이를 따라 연장하는 부분이 피복되지 않도록 해도 된다. 정점(839)을 둘러싸는 피복되지 않은 에지 면(837)의 형태로 된 접속 요소가 2개의 베이스(834a, 834b) 사이로 연장하는 와이어 본드에 의해 지지되도록 함으로써, 접속 요소를 표면(844)에 의해 규정되는 방향으로 더 정확하게 배치할 수 있게 된다.
도 27 및 도 28은 도 24 내지 도 26에 나타낸 실시예의 변형예로서, 와이어 본드(834) 대신에 본드 리본(bond ribbon)(934)을 사용한 예를 나타낸다. 본드 리본은 와이어 본드를 형성하는 앞서 설명한 임의의 재료로 된 전도성 재료의 실질적으로 평탄한 부분이 될 수 있다. 본드 리본 구조체는 와이어 본드와 달리 두께보다 폭을 더 넓게 해서, 단면이 실질적으로 원형이 되도록 해도 된다. 도 27에 나타낸 바와 같이, 본드 리본(934)은 전도성 요소(928)에 접착되어 이 전도성 요소의 일부를 따라 연장하는 제1 베이스(934a)를 각각 포함한다. 본드 리본(932)의 제2 베이스(934b)는 제1 베이스(934a)의 일부에 접합될 수 있다. 에지 면(937)은 2개의 해당하는 부분(937a, 937b)에서 베이스(934a, 934b) 사이로 정점(939)까지 연장되어 있다. 에지 면 중에서 정점(939)의 영역에 있는 부분은 주 표면(944)의 일부를 따라 캡슐화 층(942)에 의해 피복되어 있다. 본 명세서에서 설명하는 다른 실시예에서 사용되는 와이어 본드와 관련해서 설명한 바와 같이, 추가의 변형예가 가능하다.
상기 설명한 구조체는 다양한 전자 시스템의 구성에서 사용할 수 있다. 예를 들어, 본 발명의 실시예에 의한 시스템(711)은, 다른 전자 부품(713, 715)과 함께, 앞서 설명한 바와 같은 마이크로전자 어셈블리(710)를 포함한다. 도시한 예에서, 부품(713)은 반도체 칩이며, 부품(715)은 디스플레이 스크린이지만, 임의의 다른 부품을 사용해도 된다. 물론, 도 23에는 간단히 나타내기 위해 2개의 부품만을 도시했지만, 본 시스템은 임의의 개수의 부품을 포함하는 구성이 가능하다. 앞서 설명한 마이크로전자 어셈블리(710)는, 예를 들어 도 1과 관련해서 설명한 마이크로전자 어셈블리, 또는 도 6과 관련해서 설명한 다수의 마이크로전자 어셈블리를 포함하는 구조체가 될 수 있다. 마이크로전자 어셈블리(710)는 도 2 내지 도 22에서 설명한 실시예 중의 임의의 실시예를 더 포함할 수 있다. 다른 변형예로서, 다수의 변형예를 제공할 수 있으며, 이러한 구조체를 임의의 개수만큼 사용할 수 있다.
마이크로전자 어셈블리(710)와 부품(713, 715)은 점선으로 개략적으로 나타낸 공통의 하우징(719) 내에 설치되고, 필요에 따라 서로 전기적으로 접속해서 소망하는 회로를 구성할 수 있다. 도시한 시스템은 유연성을 갖는 인쇄 회로 기판 등의 회로판(717)을 포함하는데, 이러한 회로판은 부품들을 서로 연결하는 다수의 도체(721)를 포함하며, 도 22에는 그 중 하나만을 도시하고 있다.
하우징(719)은 셀폰(celluar telephone) 또는 휴대정보단말기(PDA)에 사용할 수 있는 휴대형의 하우징인 것으로 도시되어 있으며, 스크린(715)은 하우징의 표면에 노출되어 있다. 마이크로전자 어셈블리(710)는 이미징 칩과 같은 감광성(light-sensitive) 요소를 포함하며, 광을 구조체로 향하게 하기 위한 렌즈(723) 등의 다른 광학 소자를 설치해도 된다. 도 23에 간단히 나타낸 시스템은 일례에 불과하며, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 일반적으로 고려되는 시스템도 앞서 설명한 구조체를 사용해서 만들 수 있다.
본 발명은 특정의 실시예를 참조하여 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 예시하고 있을 뿐이라는 것을 이해하여야 한다. 따라서, 청구범위에 의해 청구된 본 발명의 정신과 범위를 벗어남이 없이, 예시한 실시예에 대하여 다양한 변형예가 가능하다는 것을 이해하여야 한다.

Claims (82)

  1. 마이크로전자 패키지(microelectronic package)에 있어서,
    제1 영역, 제2 영역, 제1 면, 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판(substrate);
    상기 제1 영역 내에서 상기 제1 면의 위에 위치하는 하나 이상의 마이크로전자 요소(microelectronic element);
    상기 제2 영역 내에서 상기 기판의 제1 면 및 제2 면 중의 하나 이상의 면에 노출된 전기 전도성 요소로서, 상기 전도성 요소의 적어도 일부가 상기 하나 이상의 마이크로전자 요소에 전기적으로 접속된, 전도성 요소;
    상기 전도성 요소의 각각에 접합된 베이스(base), 및 상기 기판 및 상기 베이스로부터 이격된 단부 면(end surface)을 갖는 와이어 본드(wire bond)로서, 상기 와이어 본드에는 상기 베이스와 상기 단부 면 사이에서 연장된 에지 면(edge surface)이 각각 형성되어 있으며, 상기 와이어 본드 중의 제1 와이어 본드는 제1 신호 전위(signal electric potential)를 전달하고, 이와 동시에 상기 와이어 본드 중의 제2 와이어 본드는 상기 제1 신호 전위와는 상이한 제2 신호 전위를 전달하는, 와이어 본드; 및
    상기 제1 면 및 상기 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 상기 와이어 본드가 서로 분리되도록 상기 와이어 본드 사이의 공간을 채우고 있으며, 상기 기판의 적어도 제2 영역의 위에 위치하는 유전성의 캡슐화 층(dielectric encapsulation layer)
    을 포함하며,
    상기 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)은, 상기 와이어 본드의 단부 면 중에서 적어도 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진, 마이크로전자 패키지.
  2. 제1항에 있어서,
    상기 기판은 리드 프레임(lead frame)이며, 상기 전도성 요소는 상기 리드 프레임 중의 리드(lead)인 것인, 마이크로전자 패키지.
  3. 제1항에 있어서,
    상기 와이어 본드의 캡슐화되지 않은 부분은, 상기 와이어 본드의 단부 면과, 상기 단부 면에 이웃하는 에지 면 중에서 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진, 마이크로전자 패키지.
  4. 제3항에 있어서,
    상기 와이어 본드의 캡슐화되지 않은 부분 중의 적어도 일부와 접촉하는 산화 방지 층(oxidation protection layer)을 더 포함하는 마이크로전자 패키지.
  5. 제1항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 상기 단부 면에 이웃하는 부분은 상기 캡슐화 층의 표면에 대하여 직교(perpendicular)하도록 되어 있는, 마이크로전자 패키지.
  6. 제1항에 있어서,
    상기 전도성 요소는 제1 전도성 요소이며,
    상기 마이크로전자 패키지는, 상기 와이어 본드의 캡슐화되지 않은 부분에 전기적으로 접속된 다수의 제2 전도성 요소를 더 포함하고,
    상기 제2 전도성 요소는 상기 제1 전도성 요소와 접촉되어 있지 않은, 마이크로전자 패키지.
  7. 제6항에 있어서,
    상기 제2 전도성 요소는 상기 제1 와이어 본드 중의 적어도 일부의 단부 면에 접합된 다수의 스터드 범프(stud bump)를 포함하는, 마이크로전자 패키지.
  8. 제1항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드는, 상기 와이어 본드의 베이스와 상기 와이어 본드의 캡슐화되지 않은 부분 사이에서 직선으로 연장되어 있고, 상기 직선은 상기 기판의 제1 면에 대하여 90도보다 작은 각도를 이루고 있는, 마이크로전자 패키지.
  9. 제1항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 에지 면은, 상기 단부 면에 이웃하는 제1 부분과 상기 제1 부분에 의해 상기 단부 면으로부터 분리된 제2 부분을 포함하며,
    상기 제1 부분은 상기 제2 부분이 연장하는 방향으로부터 멀어지는 방향으로 연장되어 있는, 마이크로전자 패키지.
  10. 마이크로전자 패키지(microelectronic package)에 있어서,
    제1 영역, 제2 영역, 제1 면, 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판(substrate);
    상기 제1 영역 내에서 상기 제1 면의 위에 위치하는 하나 이상의 마이크로전자 요소(microelectronic element);
    상기 제2 영역 내에서 상기 기판의 제1 면 및 제2 면 중의 하나 이상의 면에 노출되어 있으며, 적어도 일부가 상기 하나 이상의 마이크로전자 요소에 전기적으로 접속된 전기 전도성 요소;
    상기 전기 전도성 요소의 각각에 접합된 베이스(base), 및 상기 기판 및 상기 베이스로부터 이격된 단부 면(end surface)을 갖는 다수의 와이어 본드(wire bond)로서, 상기 와이어 본드에는 상기 베이스와 상기 단부 면 사이에서 연장되어 있는 에지 면(edge surface)이 각각 형성되어 있고, 상기 와이어 본드 중의 제1 와이어 본드는 제1 신호 전위(signal electric potential)를 전달하고, 이와 동시에 상기 와이어 본드 중의 제2 와이어 본드는 상기 제1 신호 전위와 상이한 제2 신호 전위를 전달하는, 와이어 본드; 및
    상기 제1 면 및 상기 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 상기 와이어 본드가 서로 분리되도록 상기 와이어 본드 사이의 공간을 채우고 있으며, 상기 기판의 적어도 제2 영역의 위에 위치하는 유전성의 캡슐화 층(dielectric encapsulation layer)
    을 포함하며,
    상기 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)은, 상기 와이어 본드의 단부 면에 이웃하는 에지 면 중에서 적어도 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진, 마이크로전자 패키지.
  11. 제10항에 있어서,
    상기 캡슐화되지 않은 부분 중의 하나 이상의 부분은, 상기 단부 면 중에서 적어도 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진, 마이크로전자 패키지.
  12. 제10항에 있어서,
    상기 에지 면의 상기 캡슐화 층에 의해 덮여있지 않은 부분은, 상기 캡슐화 층의 표면에 대하여 평행한 방향으로 연장하는 부분이 가장 길게 되어 있는, 마이크로전자 패키지.
  13. 제12항에 있어서,
    상기 에지 면의 상기 캡슐화 층에 의해 덮여있지 않으며 상기 캡슐화 층의 표면에 평행하게 연장하는 부분의 길이가, 상기 와이어 본드의 단면의 폭(width)보다 크게 된, 마이크로전자 패키지.
  14. 제1항 또는 제10항에 있어서,
    상기 캡슐화 층은 상기 와이어 본드를 형성한 후에 상기 기판상에 유전 재료(dielectric material)를 증착(deposit)시키고 증착된 유전 재료를 경화(cure)시킴으로써 상기 기판상에 형성되는 일체형의 층(monolithic layer)인 것인, 마이크로전자 패키지.
  15. 제14항에 있어서,
    상기 일체형의 층의 형성에는, 상기 유전 재료를 몰딩하는 것을 포함하는, 마이크로전자 패키지.
  16. 제1항 또는 제10항에 있어서,
    상기 기판의 제1 면은 제1 측방(lateral) 방향 및 제2 측방 방향으로 연장되며,
    상기 제1 및 제2 측방 방향은 상기 기판 중의 상기 제1 면과 상기 제2 면 사이의 두께의 방향을 횡단하도록 되어 있으며,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 상기 하나 이상의 와이어 본드가 접합된 상기 전도성 요소로부터 상기 제1 측방 방향 및 상기 제2 측방 방향 중 하나 이상의 방향으로 변위(displace)되어 있는, 마이크로전자 패키지.
  17. 제16항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드는 상기 와이어 본드의 베이스와 단부 면 사이에 곡선 부분을 포함하는, 마이크로전자 패키지.
  18. 제16항에 있어서,
    상기 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은 상기 마이크로전자 요소의 주 표면(major surface) 상에 위치하는, 마이크로전자 패키지.
  19. 제1항 또는 제10항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분에 접합되는 땜납 볼(solder ball)을 더 포함하는 마이크로전자 패키지.
  20. 제1항 또는 제10항에 있어서,
    상기 캡슐화 층은 하나 이상의 표면(surface)을 포함하며,
    상기 와이어 본드의 캡슐화되어 있지 않은 부분은 상기 하나 이상의 표면 중의 하나의 표면에서 상기 캡슐화 층에 의해 덮여있지 않은, 마이크로전자 패키지.
  21. 제20항에 있어서,
    상기 캡슐화 층의 상기 하나 이상의 표면은 상기 기판의 제1 면과 평행한 주 표면(major surface)을 포함하며,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 상기 주 표면에서 상기 캡슐화 층에 의해 덮여있지 않은, 마이크로전자 패키지.
  22. 제21항에 있어서,
    상기 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 상기 주 표면과 동일한 높이를 이루는, 마이크로전자 패키지.
  23. 제21항에 있어서,
    상기 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 상기 주 표면의 상부로 연장된, 마이크로전자 패키지.
  24. 제20항에 있어서,
    상기 캡슐화 층의 상기 하나 이상의 표면은 상기 기판의 제1 면으로부터 제1 거리만큼 떨어진 주 표면과, 상기 기판의 제1 면으로부터 상기 제1 거리보다 짧은 거리만큼 떨어진 오목한 면(recessed surface)을 포함하며,
    상기 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 상기 오목한 면에서 상기 캡슐화 층에 의해 덮여있지 않도록 된, 마이크로전자 패키지.
  25. 제20항에 있어서,
    상기 캡슐화 층의 상기 하나 이상의 표면은, 상기 기판의 제1 면으로부터 멀어지는 방향으로 상기 제1 면으로부터 소정의 각도로 연장된 측면을 포함하며,
    상기 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분은, 상기 측면에서 상기 캡슐화 층에 의해 덮여있지 않도록 된, 마이크로전자 패키지.
  26. 제1항 또는 제10항에 있어서,
    상기 캡슐화 층은 내부에 캐비티(cavity)가 형성되어 있으며, 상기 캐비티는 상기 캡슐화 층의 표면으로부터 상기 기판을 향해 연장되어 있고,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되어 있지 않은 부분이 상기 캐비티 내에 위치된, 마이크로전자 패키지.
  27. 제1항 또는 제10항에 있어서,
    상기 와이어 본드는 구리, 금, 알루미늄, 및 땜납으로 이루어진 그룹에서 선택되는 하나 이상의 재료를 필수적으로 포함하는, 마이크로전자 패키지.
  28. 제1항 또는 제10항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드는 상기 와이어 본드의 길이에 따른 길이방향 축(longitudinal axis)을 규정하며,
    상기 와이어 본드는 상기 길이방향 축을 따라 연장하는 제1 재료의 안쪽 층과, 상기 길이방향 축으로부터 이격되어 있으며 상기 와이어 본드의 긴 쪽의 방향으로 연장하는 길이를 갖는 제2 재료의 바깥쪽 층을 각각 포함하는, 마이크로전자 패키지.
  29. 제28항에 있어서,
    상기 제1 재료는 구리, 금, 니켈, 및 알루미늄 중의 하나를 포함하여 이루어지며, 상기 제2 재료는 구리, 금, 니켈, 알루미늄, 및 땜납 중의 하나를 포함하여 이루어진, 마이크로전자 패키지.
  30. 제1항 또는 제10항에 있어서,
    상기 다수의 와이어 본드는 제1 와이어 본드이며,
    상기 마이크로전자 패키지는 상기 마이크로전자 요소 상의 콘택에 접합된 베이스 및 상기 콘택으로부터 이격된 단부 면을 갖는 하나 이상의 제2 와이어 본드를 더 포함하고,
    상기 하나 이상의 제2 와이어 본드에는 상기 베이스와 상기 단부 면 사이로 연장하는 에지 면이 형성되어 있고, 상기 하나 이상의 제2 와이어 본드의 캡슐화되지 않은 부분은 상기 제2 와이어 본드의 단부 면 또는 상기 제2 와이어 본드의 에지 면 중의 하나 이상의 면 중의 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진, 마이크로전자 패키지.
  31. 제1항 또는 제10항에 있어서,
    상기 하나 이상의 마이크로전자 요소는 제1 마이크로전자 요소이고,
    상기 마이크로전자 패키지는 상기 제1 마이크로전자 요소 상에 적어도 부분적으로 위치하는 하나 이상의 제2 마이크로전자 요소를 더 포함하며,
    상기 와이어 본드는 제1 와이어 본드이고,
    상기 마이크로전자 패키지는 상기 마이크로전자 요소 상의 콘택에 접합된 베이스와 상기 콘택으로부터 이격된 단부 면을 갖는 하나 이상의 제2 와이어 본드를 포함하며, 상기 하나 이상의 제2 와이어 본드는 상기 베이스와 상기 단부 면 사이의 에지 면을 포함하고,
    상기 제2 와이어 본드의 캡슐화되지 않은 부분은 상기 제2 와이어 본드의 단부 면의 일부 또는 상기 제2 와이어 본드의 에지 면의 일부 중에서, 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진, 마이크로전자 패키지.
  32. 제1항 또는 제10항에 있어서,
    상기 마이크로전자 패키지는 상기 캡슐화 층의 표면을 따라 연장하는 재배열 층(redistribution layer)을 더 포함하며,
    상기 재배열 층은 상기 캡슐화 층의 주 표면에 이웃하는 제1 면을 갖는 재배열 기판(redistribution substrate), 상기 제1 면으로부터 이격된 제2 면, 상기 재배열 기판의 상기 제1 면상에 노출되고 상기 와이어 본드의 캡슐화되지 않은 부분과 정렬되고 상기 캡슐화되지 않은 부분에 기계적으로 접속된 제1 전도성 패드, 및 상기 기판의 제2 면상에 노출되어 상기 제1 전도성 패드에 전기적으로 접속된 제2 전도성 패드를 포함하는, 마이크로전자 패키지.
  33. 마이크로전자 어셈블리에 있어서,
    제1항 또는 제10항에 의한 제1 마이크로전자 패키지; 및
    제1 면 및 제2 면을 갖는 기판, 상기 제1 면에 실장된 제2 마이크로전자 요소, 및 상기 제2 면에 노출되고 상기 제2 마이크로전자 요소에 전기적으로 접속된 콘택 패드(contact pad)를 포함하는 제2 마이크로전자 패키지
    를 포함하며,
    상기 제2 마이크로전자 패키지는, 상기 제2 마이크로전자 패키지의 제2 면이 유전성의 캡슐화 층의 표면의 적어도 일부분 위에 위치하고, 상기 콘택 패드 중의 적어도 일부가 와이어 본드의 캡슐화되지 않은 부분 중의 적어도 일부분에 전기 및 기계적으로 접속되도록, 상기 제1 마이크로전자 패키지에 실장되는 것을 특징으로 하는 마이크로전자 어셈블리.
  34. 마이크로전자 패키지(microelectronic package)에 있어서,
    제1 영역, 제2 영역, 제1 면, 및 상기 제1 면으로부터 이격되어 있고 측방 방향(lateral direction)으로 연장된 제2 면을 갖는 기판(substrate);
    상기 제1 영역 내에서 상기 제1 면의 위에 위치하며, 상기 기판으로부터 이격된 주 표면을 갖는 마이크로전자 요소(microelectronic element);
    상기 제2 영역 내에서 상기 기판의 제1 면에 노출되어 있으며, 적어도 일부가 상기 마이크로전자 요소에 전기적으로 접속된 전기 전도성 요소;
    상기 전기 전도성 요소의 각각에 접합된 베이스(base), 및 상기 기판 및 상기 베이스로부터 이격된 단부 면(end surface)을 갖는 와이어 본드(wire bond)로서, 상기 와이어 본드에는 상기 베이스와 상기 단부 면 사이에서 연장된 에지 면(edge surface)이 각각 형성되어 있으며, 상기 와이어 본드 중의 제1 와이어 본드는 제1 신호 전위(signal electric potential)를 전달하고, 이와 동시에 상기 와이어 본드 중의 제2 와이어 본드는 상기 제1 신호 전위와는 상이한 제2 신호 전위를 전달하는, 와이어 본드; 및
    상기 제1 면 및 상기 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 상기 와이어 본드가 서로 분리되도록 상기 와이어 본드 사이의 공간을 채우고 있으며, 상기 기판의 적어도 제2 영역의 위에 위치하는 유전성의 캡슐화 층(dielectric encapsulation layer)
    을 포함하며,
    상기 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)은, 상기 와이어 본드의 단부 면 중에서 적어도 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어지고,
    상기 하나 이상의 와이어 본드의 캡슐화되지 않은 부분은, 상기 하나 이상의 와이어 본드가 접합된 상기 전도성 요소로부터 상기 제1 면에 따른 하나 이상의 측방 방향으로, 상기 와이어 본드의 캡슐화되지 않은 부분이 상기 마이크로전자 요소의 주 표면상에 위치하도록 변위(displace)되어 있는, 마이크로전자 패키지.
  35. 제34항에 있어서,
    상기 전도성 요소는 미리 정해진 제1 구성의 제1 어레이로 배치되어 있으며,
    상기 와이어 본드의 캡슐화되지 않은 부분은 상기 제1 구성과 상이한 미리 정해진 제2 구성의 제2 어레이로 배치된, 마이크로전자 패키지.
  36. 제35항에 있어서,
    상기 제1 구성의 어레이는 제1 피치(pitch)를 가지며, 상기 제2 구성의 어레이는 상기 제1 피치보다 더 미세한(finer) 제2 피치를 갖는, 마이크로전자 패키지.
  37. 제34항에 있어서,
    상기 마이크로전자 패키지는 상기 마이크로전자 요소의 적어도 표면의 상부에서 연장된 절연 층(insulating layer)을 더 포함하며,
    상기 절연 층은, 상기 마이크로전자 요소의 표면과, 상기 마이크로전자 요소의 주 표면상에 캡슐화되지 않은 부분을 갖는 하나 이상의 와이어 본드 사이에 배치되는, 마이크로전자 패키지.
  38. 제34항에 있어서,
    상기 와이어 본드의 다수의 캡슐화되지 않은 부분은 상기 마이크로전자 요소의 주 표면상에 위치하는, 마이크로전자 패키지.
  39. 마이크로전자 어셈블리에 있어서,
    제34항에 의한 제1 마이크로전자 패키지; 및
    제1 면 및 제2 면을 갖는 기판, 상기 제1 면상에 부착된 마이크로전자 요소, 상기 제2 면상에 노출되고 상기 마이크로전자 요소에 전기적으로 접속된 콘택 패드를 포함하는 제2 마이크로전자 패키지
    를 포함하며,
    상기 제2 마이크로전자 패키지는, 상기 제2 마이크로전자 패키지의 제2 면이 유전성의 캡슐화 층의 표면의 적어도 일부 상에 위치하도록 하고, 상기 콘택 패드의 적어도 일부가 와이어 본드의 캡슐화되지 않은 부분의 적어도 일부분에 전기적 및 기계적으로 접속되도록, 상기 제1 마이크로전자 패키지 상에 부착되는 것을 특징으로 하는 마이크로전자 어셈블리.
  40. 제39항에 있어서,
    상기 제1 마이크로전자 패키지의 전기 전도성 요소는 미리 정해진 제1 구성의 제1 어레이로 배치되며,
    상기 제2 마이크로전자 패키지의 콘택 패드는 상기 제1 구성과 상이한 미리 정해진 제2 구성의 제2 어레이로 배치된, 마이크로전자 어셈블리.
  41. 제39항에 있어서,
    상기 제1 마이크로전자 패키지의 와이어 본드의 캡슐화되지 않은 부분 중의 적어도 일부는 상기 제2 구성의 어레이에 대응하는 제3 어레이로 배치된, 마이크로전자 어셈블리.
  42. 제39항에 있어서,
    상기 제1 구성의 어레이는 제1 피치를 가지며, 상기 제2 구성의 어레이는 상기 제1 피치보다 더 미세한 제2 피치를 갖는, 마이크로전자 어셈블리.
  43. 마이크로전자 어셈블리에 있어서,
    제1 마이크로전자 패키지; 및
    제2 마이크로전자 패키지
    를 포함하며,
    상기 제1 마이크로전자 패키지는,
    제1 영역, 제2 영역, 제1 면, 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판(substrate);
    상기 제1 영역 내에서 상기 제1 면의 위에 위치하는 하나 이상의 마이크로전자 요소(microelectronic element);
    상기 제2 영역 내에서 상기 기판의 제1 면 및 제2 면 중의 하나 이상의 면에 노출되어 있으며, 적어도 일부가 상기 하나 이상의 마이크로전자 요소에 전기적으로 접속된 전기 전도성 요소;
    상기 전기 전도성 요소에 각각 접합된 베이스(base), 및 상기 베이스로부터 이격된 단부 면(end surface)을 가지며, 상기 베이스와 상기 단부 면 사이에서 연장되어 있으며 상기 기판으로부터 이격된 적어도 일부분을 갖는 에지 면(edge surface)이 각각 형성된 와이어 본드(wire bond); 및
    상기 제1 면 및 상기 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 상기 와이어 본드가 서로 분리되도록 상기 와이어 본드 사이의 공간을 채우고 있으며, 상기 기판의 적어도 제2 영역의 위에 위치하는 유전성의 캡슐화 층(dielectric encapsulation layer)으로서, 상기 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)이 상기 와이어 본드의 에지 면과 단부 면 중에서 적어도 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어져 있는, 캡슐화 층
    을 포함하며,
    상기 제2 마이크로전자 패키지는 제2 마이크로전자 요소와 상기 제2 마이크로전자 요소에 전기적으로 접속되며 상기 제2 마이크로전자 패키지의 표면에 노출된 콘택 패드를 포함하고, 상기 제2 마이크로전자 패키지는 상기 와이어 본드의 캡슐화되지 않은 부분 중의 적어도 일부와 전기적 및 기계적으로 접속된 콘택 패드 중의 적어도 일부에 의해, 상기 제1 마이크로전자 패키지에 실장된 것을 특징으로 하는 마이크로전자 어셈블리.
  44. 제43항에 있어서,
    상기 제2 마이크로전자 패키지는 제1 면 및 제2 면을 갖는 기판을 포함하고,
    상기 제2 마이크로전자 요소는 상기 제1 면에 실장되며,
    상기 제2 마이크로전자 패키지의 제2 면은 상기 유전성의 캡슐화 층의 표면의 적어도 일부분을 향해 있는, 마이크로전자 어셈블리.
  45. 제43항에 있어서,
    상기 와이어 본드의 단부 면은 상기 기판으로부터 이격되어 있으며,
    상기 와이어 본드의 캡슐화되지 않은 부분은 적어도 상기 와이어 본드의 단부 면에 의해 이루어진, 마이크로전자 어셈블리.
  46. 제43항에 있어서,
    상기 와이어 본드의 단부 면은 상기 기판으로부터 이격되어 있으며,
    상기 와이어 본드의 캡슐화되지 않은 부분은 적어도 상기 와이어 본드의 단부 면에 이웃하는 에지 면에 의해 이루어진, 마이크로전자 어셈블리.
  47. 제43항에 있어서,
    상기 와이어 본드의 단부 면은 상기 기판의 요소에 접합되며,
    상기 에지 면에는 상기 베이스와 상기 단부 면 사이의 상기 기판으로부터 이격되어 있는 정점(apex)이 형성되어 있고,
    상기 와이어 본드의 캡슐화되지 않은 부분은 상기 에지 면 중의 상기 정점에 이웃하는 영역에 의해 이루어진, 마이크로전자 어셈블리.
  48. 마이크로전자 패키지(microelectronic package)에 있어서,
    제1 영역, 제2 영역, 제1 면, 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판(substrate);
    상기 제1 영역 내에서 상기 제1 면의 위에 위치하는 하나 이상의 마이크로전자 요소(microelectronic element);
    상기 제2 영역 내에서 상기 기판의 제1 면에 노출된 전기 전도성 요소로서, 상기 전도성 요소의 적어도 일부가 상기 하나 이상의 마이크로전자 요소에 전기적으로 접속된, 전도성 요소;
    제1 베이스, 제2 베이스, 및 상기 베이스 사이에서 연장하는 에지 면을 각각 갖는 다수의 본드 요소(bond element)로서, 상기 제1 베이스는 상기 전도성 요소 중의 하나에 접합되고, 상기 에지 면은 상기 기판으로부터 이격된 상기 에지 면의 정점까지 콘택 패드로부터 멀어지도록 연장된 제1 부분을 포함하고, 상기 에지 면은 상기 정점으로부터 상기 제2 베이스까지 연장하는 제2 부분을 더 포함하며, 상기 제2 베이스는 상기 기판의 요소에 접합되고, 상기 본드 요소 중의 제1 본드 요소는 제1 신호 전위(signal electric potential)를 전달하고, 이와 동시에 상기 본드 요소 중의 제2 본드 요소는 상기 제1 신호 전위와는 상이한 제2 신호 전위를 전달하는, 본드 요소; 및
    상기 제1 면 및 상기 제2 면 중의 하나 이상의 면으로부터 연장되어 있고, 상기 본드 요소가 서로 분리되도록 상기 다수의 본드 요소의 제1 부분 및 제2 부분 사이와 상기 다수의 본드 요소 사이의 공간을 채우고 있으며, 상기 기판의 적어도 제2 영역의 위에 위치하는 유전성의 캡슐화 층(dielectric encapsulation layer)
    을 포함하며,
    상기 본드 요소의 캡슐화되지 않은 부분(unencapsulated portions)은, 상기 정점을 둘러싸는 상기 본드 요소의 단부 면 중에서 적어도 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어진, 마이크로전자 패키지.
  49. 제48항에 있어서,
    상기 본드 요소는 와이어 본드인 것인, 마이크로전자 패키지.
  50. 제49항에 있어서,
    상기 기판의 제2 베이스가 접합되는 상기 기판의 요소는 상기 제1 베이스가 접합되는 전도성 요소인 것인, 마이크로전자 패키지.
  51. 제49항에 있어서,
    상기 기판의 제2 베이스가 접합되는 상기 기판의 요소는 상기 제1 베이스가 접합되는 상기 전도성 요소와는 상이한 전도성 요소인 것인, 마이크로전자 패키지.
  52. 제51항에 있어서,
    상기 제2 베이스가 접합되는 전도성 요소는 상기 마이크로전자 요소에 전기적으로 접속되어 있지 않은, 마이크로전자 패키지.
  53. 제48항에 있어서,
    상기 본드 요소는 본드 리본(bond ribbon)인 것인, 마이크로전자 패키지.
  54. 제53항에 있어서,
    상기 제1 베이스의 일부는 상기 콘택 패드의 일부를 따라 연장되어 있으며,
    상기 제2 베이스가 접합되는 요소는 상기 콘택 패드의 일부를 따라 연장된 상기 제1 베이스의 길이 부분인 것인, 마이크로전자 패키지.
  55. 제49항에 있어서,
    상기 기판의 제1 면은 제1 측방(lateral) 방향 및 제2 측방 방향으로 연장되어 있으며,
    상기 제1 및 제2 측방 방향은 상기 제1 면 및 상기 제2 면 사이의 상기 기판의 두께의 방향을 가로지르는 방향이며,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되지 않은 부분은, 상기 하나 이상의 와이어 본드가 접합된 전도성 요소로부터 상기 제1 및 제2 측방 방향 중의 하나 이상의 방향으로 변위된, 마이크로전자 패키지.
  56. 제55항에 있어서,
    상기 하나 이상의 와이어 본드의 캡슐화되지 않은 부분은 상기 마이크로전자 요소의 주 표면상에 위치하는, 마이크로전자 패키지.
  57. 마이크로전자 패키지를 제조하는 방법에 있어서,
    제1 면 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판, 상기 기판의 제1 면에 실장된 마이크로전자 요소, 상기 제1 면에 노출되어 있으며 적어도 일부가 상기 마이크로전자 요소에 전기적으로 접속된 다수의 전도성 요소, 및 상기 전도성 요소에 접합된 베이스와 상기 베이스로부터 이격된 단부 면을 가지며, 상기 베이스와 상기 단부 면 사이에서 연장된 에지 면이 형성된 와이어 본드를 포함하는 인프로세스 유닛(in-process unit) 상에 유전성의 캡슐화 층을 형성하는 단계를 포함하며,
    상기 와이어 본드 중의 제1 와이어 본드는 제1 신호 전위(signal electric potential)를 전달하고, 이와 동시에 상기 와이어 본드 중의 제2 와이어 본드는 상기 제1 신호 전위와는 상이한 제2 신호 전위를 전달하고,
    상기 캡슐화 층은, 상기 제1 면과 상기 와이어 본드의 일부를 적어도 부분적으로 덮도록 하고, 상기 와이어 본드의 캡슐화되지 않은 부분(unencapsulated portions)이 적어도 상기 와이어 본드의 단부 면 또는 에지 면 중의 하나 이상의 면의, 상기 캡슐화 층에 의해 덮여있지 않은 부분으로 이루어지도록 형성된 것을 특징으로 하는 마이크로전자 패키지의 제조 방법.
  58. 제57항에 있어서,
    상기 기판은 리드 프레임이며, 상기 전도성 요소는 상기 리드 프레임 중의 리드인 것인, 마이크로전자 패키지의 제조 방법.
  59. 제57항에 있어서,
    상기 캡슐화 층을 형성하는 단계는, 상기 제1 면과 상기 와이어 본드의 모두의 위에 유전성 재료 덩어리(dielectric material mass)를 형성하는 단계와, 상기 와이어 본드의 일부분이 피복되지 않도록 해서 상기 와이어 본드의 캡슐화되지 않는 부분을 구성하도록, 상기 유전성 재료 덩어리의 일부를 제거하는 단계를 포함하는, 마이크로전자 패키지의 제조 방법.
  60. 제59항에 있어서,
    상기 와이어 본드의 하나 이상의 와이어 본드는 상기 전도성 요소 중의 둘 이상의 전도성 요소에 각각 접합되어 루프 형태로 연장되며,
    상기 유전성 재료 덩어리는 하나 이상의 와이어 본드 루프와 상기 제1 면을 적어도 부분적으로 피복하도록 증착되며,
    상기 유전성 재료 덩어리의 일부를 제거하는 단계는, 상기 하나 이상의 와이어 본드 루프를, 상기 와이어 본드의 캡슐화되지 않은 부분을 형성하기 위해 상기 캡슐화 층에 의해 피복되지 않은 자유 단부를 각각 갖는 제1 와이어 본드 및 제2 와이어 본드로 절단하도록 상기 하나 이상의 와이어 본드 루프의 일부를 제거하는 단계를 포함하는, 마이크로전자 패키지의 제조 방법.
  61. 제60항에 있어서,
    상기 인프로세스 유닛의 루프를, 와이어의 제1 단부를 상기 전도성 요소에 접합하는 단계, 상기 와이어를 상기 제1 면으로부터 멀어지는 방향으로 인출하는 단계, 상기 와이어를 상기 제1 면에 따른 적어도 측방 방향으로 인출하는 단계, 및 상기 와이어를 제2 전도성 요소까지 인출해서 상기 제2 전도성 요소에 접합하는 단계에 의해, 형성하는 단계를 더 포함하는 마이크로전자 패키지의 제조 방법.
  62. 제57항에 있어서,
    상기 캡슐화 층은, 상기 와이어 본드 위에서 상기 기판으로부터 이격된 위치에서부터 상기 기판의 제1 면과 접촉하도록 유전성 재료 덩어리를 가압하고, 상기 와이어 본드 중의 하나 이상의 와이어 본드가 상기 유전성 재료 덩어리를 관통하도록 하여, 상기 인프로세스 유닛 상에 형성되는, 마이크로전자 패키지의 제조 방법.
  63. 제57항에 있어서,
    상기 와이어 본드는 금, 구리, 알루미늄, 또는 땜납을 포함하는 와이어 본드로 이루어진, 마이크로전자 패키지의 제조 방법.
  64. 제57항에 있어서,
    상기 제1 와이어 본드는 알루미늄을 포함하여 이루어지며, 상기 와이어 본드는 웨지 본딩(wedge bonding)에 의해 상기 전도성 요소에 접합되는, 마이크로전자 패키지의 제조 방법.
  65. 제57항에 있어서,
    상기 기판의 제1 면은 측방 방향으로 연장되고,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되지 않은 부분은, 상기 와이어 본드의 단부 면이, 상기 하나 이상의 와이어 본드가 접합되는 상기 전도성 요소로부터 하나 이상의 측방 방향으로 변위되도록 형성되는, 마이크로전자 패키지의 제조 방법.
  66. 제57항에 있어서,
    상기 인프로세스 유닛은, 상기 와이어 본드 중의 하나 이상의 와이어 본드가 상기 전도성 요소와 상기 하나 이상의 와이어 본드의 단부 면 사이에 위치한 곡선형 부분을 포함하도록 상기 와이어 본드를 형성하는 단계를 포함하여 형성되는, 마이크로전자 패키지의 제조 방법.
  67. 제57항에 있어서,
    상기 기판은 제1 영역 및 제2 영역을 포함하며,
    상기 마이크로전자 요소는 상기 제1 영역의 위에 위치하고, 상기 기판으로부터 이격된 주 표면을 가지며,
    상기 제1 전도성 요소는 상기 제2 영역 내에 위치하며,
    상기 인프로세스 유닛은 상기 하나 이상의 와이어 본드의 적어도 일부가 상기 마이크로전자 요소의 주 표면 상부에서 연장하도록 상기 와이어 본드를 형성하는 단계를 포함함으로써 형성되는, 마이크로전자 패키지의 제조 방법.
  68. 제57항에 있어서,
    상기 캡슐화 층을 형성하는 단계는, 상기 캡슐화 층의 주 표면으로부터 상기 기판을 향해 연장하는 하나 이상의 캐비티(cavity)를 형성하는 단계를 포함하며,
    상기 하나 이상의 캐비티는 상기 와이어 본드 중의 하나의 와이어 본드의 캡슐화되지 않은 부분을 둘러싸는, 마이크로전자 패키지의 제조 방법.
  69. 제68항에 있어서,
    상기 하나 이상의 캐비티는 상기 기판상에 유전성의 캡슐화 재료를 증착한 후에, 습식 에칭(wet etching), 건식 에칭(dry etching), 또는 레이저 에칭 중의 하나 이상에 의해 상기 캡슐화 재료를 에칭함으로써 형성되는, 마이크로전자 패키지의 제조 방법.
  70. 제68항에 있어서,
    상기 하나 이상의 캐비티는, 유전성의 캡슐화 재료를 상기 기판 및 상기 하나 이상의 와이어 본드 상에 증착한 후에, 상기 와이어 본드 중의 하나 이상의 와이어 본드의 미리 정해진 위치로부터 희생 재료의 적어도 일부를 제거함으로써 형성되는, 마이크로전자 패키지의 제조 방법.
  71. 제70항에 있어서,
    상기 캡슐화 층을 형성하는 단계는, 상기 희생 재료의 일부가 상기 캡슐화 층의 주 표면상에 노출되도록 하며, 상기 희생 재료의 노출된 부분이 상기 와이어 본드의 자유 단부 부근의 상기 와이어 본드의 일부를 둘러싸도록 하고, 상기 캡슐화 층의 일부가 상기 와이어 본드로부터 이격되도록 하여 수행되는, 마이크로전자 패키지의 제조 방법.
  72. 제70항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드는 상기 와이어 본드의 길이에 따른 길이방향 축을 규정하며,
    상기 희생 재료의 제2 부분은 상기 베이스에 이웃하는 위치로부터 연장하는 상기 하나 이상의 와이어 본드의 길이방향 축을 따라 연장하고, 상기 희생 재료의 적어도 일부를 제거하는 단계 이후에도 남아 있게 되는, 마이크로전자 패키지의 제조 방법.
  73. 제57항에 있어서,
    상기 와이어 본드는 상기 와이어 본드의 길이에 따른 길이방향 축을 규정하며,
    상기 와이어 본드는 상기 길이방향 축을 따라 연장하는 제1 재료의 안쪽 층과 상기 길이방향으로부터 이격되고 상기 와이어 본드의 길이를 따라 연장하는 제2 재료의 바깥쪽 층을 포함하는, 마이크로전자 패키지의 제조 방법.
  74. 제73항에 있어서,
    상기 제1 재료는 구리이며, 상기 제2 재료는 땜납인, 마이크로전자 패키지의 제조 방법.
  75. 제73항에 있어서,
    상기 제2 재료의 일부는 상기 캡슐화 층을 형성하는 단계 이후에 제거하여, 상기 유전성의 캡슐화 층의 표면으로부터 연장하는 캐비티를 형성함으로써, 상기 와이어 본드의 안쪽 층의 에지 면의 일부가 피복되지 않도록 하는, 마이크로전자 패키지의 제조 방법.
  76. 제57항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되지 않은 부분 상에 스터드 범프를 형성하는 단계를 더 포함하는 마이크로전자 패키지의 제조 방법.
  77. 제57항에 있어서,
    상기 와이어 본드 중의 하나 이상의 와이어 본드의 캡슐화되지 않은 부분 상에 땜납 볼을 증착하는 단계를 더 포함하는 마이크로전자 패키지의 제조 방법.
  78. 마이크로전자 어셈블리를 제조하는 방법에 있어서,
    제42항의 단계에 의해 제조된 제1 마이크로전자 패키지를 제2 마이크로전자 패키지에 접합하는 단계를 포함하며,
    상기 제2 마이크로전자 패키지는 제1 면을 갖는 기판과, 상기 기판의 제1 면에 노출된 다수의 콘택을 포함하고,
    상기 제1 마이크로전자 패키지를 상기 제2 마이크로전자 패키지에 접합하는 단계는, 상기 제1 마이크로전자 패키지의 와이어 본드의 캡슐화되지 않은 부분을 상기 제2 마이크로전자 패키지의 콘택과 전기적 및 기계적으로 접속하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 어셈블리의 제조 방법.
  79. 마이크로전자 패키지를 제조하는 방법에 있어서,
    제1 면 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판, 상기 제1 면에 노출된 다수의 얇은 전도성 요소, 및 상기 전도성 요소에 접합된 베이스와 상기 베이스 및 상기 기판으로부터 이격된 단부 면을 가지며, 상기 베이스와 상기 단부 면 사이에서 연장된 에지 면이 형성된 와이어 본드를 포함하는 인프로세스 유닛(in-process unit) 상에 유전성 재료 덩어리를 위치시키는 단계로서, 상기 와이어 본드 중의 제1 와이어 본드는 제1 신호 전위(signal electric potential)를 전달하고, 이와 동시에 상기 와이어 본드 중의 제2 와이어 본드는 상기 제1 신호 전위와는 상이한 제2 신호 전위를 전달하는, 유전성 재료 덩어리를 위치시키는 단계; 및
    상기 와이어 본드 상에서 상기 유전성 재료 덩어리를 상기 기판의 제1 면과 접촉하도록 가압하고, 상기 와이어 본드가 상기 유전성 재료 덩어리를 관통하도록, 상기 인프로세스 유닛 상에 캡슐화 층을 형성하는 단계로서, 상기 캡슐화 층이 상기 와이어 본드가 서로 분리되도록 상기 와이어 본드 사이의 공간을 채우고, 상기 기판의 적어도 제2 영역의 위에 위치하도록, 상기 캡슐화 층을 형성하는 단계
    를 포함하며,
    상기 제1 와이어 본드의 캡슐화되지 않은 부분은, 상기 제1 와이어 본드 중의 일부가 상기 캡슐화 층에 의해 덮여있지 않도록, 상기 캡슐화 층의 일부를 통해 연장하는 와이어 본드에 의해 형성되는 것을 특징으로 하는 마이크로전자 패키지의 제조 방법.
  80. 마이크로전자 패키지를 제조하는 방법에 있어서,
    제1 면 및 상기 제1 면으로부터 이격된 제2 면을 갖는 기판, 상기 제1 면에 노출된 다수의 얇은 전도성 요소, 및 상기 전도성 요소 중의 둘 이상의 전도성 요소가 제1 베이스 및 제2 베이스에 각각 접합된 와이어 루프(wire loop)를 포함하는 인프로세스 유닛(in-process unit) 상에 유전성의 캡슐화 층을 형성하는 단계로서, 상기 캡슐화 층이 상기 제1 면과 하나 이상의 상기 와이어 루프를 적어도 부분적으로 덮도록 형성되는, 캡슐화 층을 형성하는 단계; 및
    상기 와이어 루프가 상기 제1 베이스 및 상기 제2 베이스에 각각 대응하며 상기 기판 및 상기 베이스로부터 이격된 단부 면을 갖는 개별의 와이어 루프로 절단되도록 상기 와이어 루프의 일부와 상기 캡슐화 층의 일부와 상기 와이어 루프의 일부를 제거하는 단계로서, 상기 와이어 본드는 상기 베이스와 상기 단부 면 사이에서 연장하는 에지 면을 구성하고, 상기 캡슐화 층은 상기 와이어 본드가 서로 분리되도록 상기 와이어 본드 사이의 공간을 채우며, 상기 와이어 본드는 상기 캡슐화 층에 의해 적어도 부분적으로 덮여있지 않은 상기 와이어 본드의 자유 단부에 의해 형성된 캡슐화되지 않은 부분을 갖는, 상기 캡슐화 층의 일부와 상기 와이어 루프의 일부를 제거하는 단계
    를 포함하며,
    상기 와이어 본드 중의 제1 와이어 본드는 제1 신호 전위를 전달하고, 이와 동시에 상기 와이어 본드 중의 제2 와이어 본드는 상기 제1 신호 전위와는 상이한 제2 신호 전위를 전달하는 것을 특징으로 하는 마이크로전자 패키지의 제조 방법.
  81. 제1항 및 제9항 중의 어느 한 항에 의한 마이크로전자 패키지와, 마이크로전자 어셈블리에 전기적으로 접속된 하나 이상의 전자 부품을 포함하는 것을 특징으로 하는 시스템.
  82. 제81항에 있어서,
    상기 시스템은 하우징을 더 포함하며,
    상기 마이크로전자 어셈블리와 상기 전자 부품이 상기 하우징에 설치되는, 시스템.
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