[go: up one dir, main page]

KR101501739B1 - 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR101501739B1
KR101501739B1 KR1020080026413A KR20080026413A KR101501739B1 KR 101501739 B1 KR101501739 B1 KR 101501739B1 KR 1020080026413 A KR1020080026413 A KR 1020080026413A KR 20080026413 A KR20080026413 A KR 20080026413A KR 101501739 B1 KR101501739 B1 KR 101501739B1
Authority
KR
South Korea
Prior art keywords
rewiring
pads
semiconductor
forming
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020080026413A
Other languages
English (en)
Other versions
KR20090100895A (ko
Inventor
이택훈
김평완
김남석
장철용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080026413A priority Critical patent/KR101501739B1/ko
Priority to US12/320,916 priority patent/US7807512B2/en
Publication of KR20090100895A publication Critical patent/KR20090100895A/ko
Application granted granted Critical
Publication of KR101501739B1 publication Critical patent/KR101501739B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 패키지와 모듈 및 그 제조 방법들이 설명된다. 본 발명의 일 실시예에 의한 반도체 패키지는, 뒷면이 서로 접착되고 앞면으로 노출된 칩 패드들을 갖는 두 개의 반도체 칩들, 접착된 두 반도체 칩들의 측면들을 감싸며 형성된 봉지부, 봉지부를 관통하며 형성된 비아 플러그들, 두 반도체 칩들의 노출된 표면들 및 봉지부들의 표면들 상에 형성되며 칩 패드들 및 비아 플러그들의 표면을 노출시키는 절연층, 및 노출된 칩 패드들의 표면 및 비아 플러그들의 표면 상에 형성된 패키지 패드들을 포함한다.
반도체 패키지, 반도체 모듈, 재배선 구조

Description

반도체 패키지 제조 방법{Method of Fabricating Semiconductor Packages}
본 발명은 반도체 패키지와 그 제조 방법에 관한 것이다.
반도체 패키지 기술 분야에서, 보다 작고 높은 성능을 갖는 패키지 기술로 칩 스케일 패키지(CSP, Chip Scale Package)가 연구되어 알려졌다. 그 칩 스케일 패키지 기술을 달성, 개선하기 위한 많은 연구들이 진행되었으며, 그 중 하나가 반도체 칩을 적층 하는 기술이다. 이 기술은 웨이퍼 상태의 반도체 칩을 적층 하여 하나의 반도체 패키지를 제조함으로써, 단위 반도체 패키지의 단위 면적 당 집적도를 높이는 기술이다.
이러한 반도체 패키지 기술은, 보다 안정적인 성능을 유지하고, 보다 간단한 구조와 방법으로 제조되는 것이 바람직하다. 본 발명의 실시예들은 이에 대한 연구와 실험에 의한 것들이다.
본 발명이 해결하고자 하는 과제는, 두 개의 반도체 칩이 전기적으로 연결된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는, 다수 개의 반도체 칩이 전기적으로 연결된 반도체 모듈을 제공하는 것에 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 두 개의 반도체 칩이 전기적으로 연결된 반도체 패키지를 제조하는 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 다수 개의 반도체 칩이 전기적으로 연결된 반도체 모듈을 제조하는 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 패키지는, 뒷면이 서로 접착되고 앞면으로 노출된 칩 패드들을 갖는 두 개의 반도체 칩들, 접착된 두 반도체 칩들의 측면들을 감싸며 형성된 봉지부, 봉지부를 관통하며 형성된 비아 플러그들, 두 반도체 칩들의 노출된 표면들 및 봉지부들의 표면들 상에 형성되며 칩 패드들 및 비아 플러그들의 표면을 노출시키는 절연층, 및 노출된 칩 패드들의 표면 및 비아 플러그들의 표면 상에 형성된 패키지 패드들 을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 패키지(모듈)은, 서로 뒷면을 접한 두 개의 반도체 칩들, 반도체 칩들의 앞면들 상에 각각 형성된 칩 패드들, 반도체 칩들의 측면들을 감싸는 봉지부, 반도체 칩들의 두 앞면들 및 봉지부 상하면에 형성된 절연층들, 봉지부 및 절연층들을 수직으로 관통하며 형성된 비아 플러그들, 비아 플러그들 상에 형성된 패키지 패드들, 및 적어도 하나의 절연층 상에 형성되며 칩 패드들과 패키지 패드들을 각각 전기적으로 연결하는 라우팅 배선들을 포함하는 복수개의 반도체 패키지들, 복수개의 반도체 패키지들의 어느 한 쪽 면 상에 형성되며, 재배선용 절연층들, 재배선용 배선들 및 재배선용 패드들을 포함하는 재배선 구조, 및 재배선 구조 상에 형성된 포장층을 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 패키지 제조 방법은, 앞면으로 노출된 칩 패드들을 갖는 두 개의 반도체 칩들의 뒷면을 서로 접착하고, 접착된 두 반도체 칩들의 측면들을 감싸는 봉지부를 형성하고, 봉지부를 관통하는 비아 플러그들을 형성하고, 두 반도체 칩들의 노출된 표면들 및 봉지부들의 표면들 상에, 칩 패드들 및 비아 플러그들의 표면을 노출시키는 절연층을 형성하고, 및 노출된 칩 패드들의 표면 및 비아 플러그들의 표면 상에 패키지 패드들을 형성하는 것을 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 패키지(모듈) 제조 방법은, 앞면에 노출된 다수개의 칩 패드들을 갖는 복수개의 반도체 칩들을 두 개씩 쌍을 이루도록 뒷면을 서로 접착하고, 접착된 복수개의 반도체 칩들의 측면들을 감싸는 봉지부를 형성하고, 봉지부를 관통하는 비아 플러그들을 형성하고, 복수개의 반도체 칩들의 노출된 표면들 및 봉지부들의 표면들 상에 칩 패드들 및 비아 플러그들의 표면을 노출시키는 절연층을 형성하고, 절연층 상에 형성되며, 노출된 비아 플러그들과 전기적으로 연결되는 패키지 패드들을 형성하고, 칩 패드들 중 하나와 패키지 패드들 중 하나를 전기적으로 연결하는 라우팅 배선들을 형성하고, 절연층 및 라우팅 배선들 상에 재배선 구조를 형성하고, 재배선 구조 상에 포장층을 형성하고, 및 포장층 상에 외부 입출력 단자들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 패키지와 모듈, 및 그 제조 방법들에 의하면, 보다 안정적이고 단순하며 성능이 개선된 반도체 패키지와 모듈을 얻을 수 있고, 그 제조 방법도 얻을 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서는 다양한 반도체 용어가 사용될 것이다. 본 명세서 내에서 그 용어의 의미를 특별히 한정하여 설명하지 않았다면, 그 용어는 반도체 기술 분야에서 통상적으로 통용되는 의미인 것으로 이해될 수 있다. 예를 들어, 비아(via)라 함은 수직 방향의 전도성 연결 구조물을 의미할 수 있고, 패드(pad)라 함은 비아 등과 연결되기 쉽도록 배선 등의 수평 면적을 더 확보하기 위한 구조물을 의미할 수 있으며, 배선(interconnection)이라 함은 수평 방향으로 전기 신호를 전달하는 구조물을 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지를 개략적으로 도시한 평면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100a)는, 칩 패드들(115a)을 포함하는 반도체 칩(110a), 반도체 칩(110a)을 감싸는(wrapping) 봉지부(120, encapsulation), 봉지부(120) 상에 형성된 패키지 패드들(125a), 및 칩 패드들(115a)과 패키지 패드들(125a)을 전기적으로 연결하는 라우팅 배선들(130a, routing interconnections)을 포함한다. 본 도면에서, 각 구성 요소들의 크기와 배치는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위한 것이다. 실제 반도체 패키지에서는 각 구성 요소들의 모양, 크기 또는 위치 배열 등이 본 도면과 차이가 있을 수 있다.
반도체 칩(110a)은 다이(die)라고 불리기도 하며, 웨이퍼 상태를 의미한다. 보다 구체적으로, 패시베이션 공정 및 쏘잉 공정이 진행되어 웨이퍼로부터 개개의 칩으로 분리된 것으로 이해될 수 있다. 이하, 반도체 칩으로 호칭한다.
칩 패드들(115a)은 반도체 칩(110a) 상에 노출된 전도성 구성 요소이다. 구체적으로, 전기 신호가 칩 셋으로부터 반도체 칩(110a) 내부로 또는 그 반대 방향으로 입력 또는 출력되기 위한 구성 요소이다. 칩 패드들(115a)은 반도체 소자의 종류, 특성 등에 따라 매우 다양한 개수 및 모양으로 구성될 수 있다. 앞서 언급한 바와 같이, 도면에서 24개의 칩 패드들(115a)이 반도체 칩(110a)의 좌측과 우측에 각각 한 줄로 형성된 것으로 도시되었지만, 실제 반도체 소자에서는 다양한 수의 칩 패드들이 다양한 모습으로 배치, 형성될 수 있다. 칩 패드들(115a)은 잘 알려진 구성 요소들이므로 더 이상의 설명을 생략한다.
칩 패드들(115a)은 본 발명의 기술적 사상을 이해하기 쉽게 하기 위하여 도시된 것이다. 실제 반도체 패키지에서는 칩 패드들(115a) 상에 또 다른 전도성 패 드들(도 2a의 123a)이 형성될 수 있다. 이 경우, 칩 패드들(115a)은 평면도 상에서는 보이지 않을 것이다.
봉지부(120)는 패키지 기술에서 웨이퍼 상태의 반도체 칩(110a)을 봉지하는 물질부을 의미한다. 봉지부(120)는 에폭시 수지 등의 몰딩 재료로 형성될 수 있다. 완성된 웨이퍼 상태인 하나의 반도체 칩(110a)은 그 크기가 매우 작다. 전기 신호를 입출력하기 위한 칩 패드들(115a)은 크기뿐만 아니라 그 간격도 매우 좁다. 반도체 칩이 모듈이나 시스템 보드 등에 적용되기 위해서는 패드들이 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞게 배열 되어야 한다. 완성된 반도체 칩(110a)의 크기 및 칩 패드들(115a)의 크기와 배치 등은 제조 회사의 기술력에 의해 다양하게 제조될 수 있다. 그러나, 모듈 및 시스템 보드는 공통된 JEDEC 표준 규격이 적용되므로, 전기 신호를 입출력하기 위한 구성 요소가 JEDEC 표준 규격에 맞도록 제조되어야 한다. 이 때 다양하게 제조된 반도체 칩(110a) 및 칩 패드들(115a)을 JEDEC 표준 규격에 맞게 연결 하는 것이 패키지 패드들(125a)이다. 패키지 패드들(125a)은 JEDEC 표준 규격에 맞는 크기와 배열을 가져야 하고, 이 때 적용되는 기술이 반도체 칩 패키지 기술이다.
패키지 패드들(125a)은 라우팅 배선들(130a)에 의해 칩 패드들(115a)과 전기적으로 연결될 수 있다. 앞서 언급하였듯이, 패키지 패드들(125a)은 외부의 모듈 또는 시스템 보드와 전기적으로 연결되기 위한 구조와 배열로 형성될 수 있다. 외부와 전기적으로 연결되기 위한 구조와 배열이라는 것은 솔더 볼 등이 형성될 수 있고, 반도체 표준에 맞는 위치 배열과 모양 등으로 형성된다는 의미이다. 예를 들 어, 이러한 기술 분야로 CSP(Chip Scale Package), BGA(Ball Grid Array), 또는 플립 칩(Flip Chip) 기술 등이 있다. 따라서, 기술 분야에 따라 패키지 패드들(125a)은, UBM(Under Bumped Metal), 볼 그리드(ball grid), 또는 핀 패드(pin pad) 등 다양한 이름으로 불릴 수 있다.
라우팅 배선들(130a)은, 앞서 언급한 바와 같이, 칩 패드들(115a)과 패키지 패드들(125a)을 전기적으로 연결한다. 라우팅 배선들(125a)은 봉지부(120)가 완성된 다음, 봉지부(120) 상에 절연층(도 2a의 140a, 140b)을 형성한 이후 공정에서 형성될 수 있다. 라우팅 배선들(130a)은 금속으로 형성될 수 있으며, 와이어 본딩 기술을 이용하여 연결될 수도 있고, 전해/무전해 도금 기술을 이용하여 연결될 수도 있다. 물론, 스퍼터링 기술, 폴리싱 기술, 또는 식각 기술을 이용하여 형성될 수도 있다.
본 실시예에서, 도면에는 보이지 않는 뒷면에 또 하나의 반도체 칩(도 2a의 110b)이 도면의 반도체 칩(110a)과 뒷면을 마주한 모양으로 형성될 수 있다. 이 반도체 칩(110b)의 각 연결 부위 중 적어도 하나 이상이 봉지부(120)를 관통하여 패키지 패드들(125a) 중 어느 하나와 전기적으로 연결될 수 있다. 이러한 본 발명의 기술적 사상은 도 2a를 참조하여 보다 상세하게 설명된다.
도 2a는 본 발명의 일 실시예에 의한 반도체 패키지를 개략적으로 도시한 종단면도이다. 구체적으로 도 1의 I-I' 방향으로 수직 절단한 종단면도이다. 도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100a)는, 칩 패드들(115a, 115b)을 포함하며 뒷면이 접착된 반도체 칩들(110a, 110b), 칩 패드들(115a, 115b) 상에 형성된 칩 패드 컨택들(123a, 123b), 반도체 칩들(110a, 110b)을 감싸는 (molding) 봉지부(120, encapsulation), 봉지부(120)의 상하부에 형성된 패키지 패드들(125a, 125b), 패키지 패드들(125a, 125b) 중 어느 하나와 다른 하나를 전기적으로 연결하는 비아들(150), 칩 패드 컨택들(123a, 123b)과 패키지 패드들(125a, 125b)을 전기적으로 연결하는 라우팅 배선들(130a, 130b), 및 반도체 칩들(110a, 110b)과 봉지부(120) 상에 형성된 절연층들(140a, 140b)을 포함한다.
도 1 및 2a에서는 라우팅 배선들(130a, 130b)이 칩 패드들(115a, 115b) 중 어느 하나와 패키지 패드들(125a, 125b) 중 어느 하나가 전기적으로 연결되는 것으로 도시 및 설명되었다. 그러나 이것은 본 발명의 기술적 사상을 이해하기 쉽게 하기 위한 것이다. 즉, 실제 반도체 패키지에서는 다양한 모양으로 응용될 수 있으며, 하나의 칩 패드(115a, 115b)와 하나의 패키지 패드(125a, 125b)가 서로 연결되지 않고, 패키지 패드들(125a, 125b)끼리 서로 전기적으로 연결될 수도 있다. 이것은 복수개의 칩 패드(115a, 115b)가 같은 기능을 가질 수 있기 때문이다. 예를 들어, 전원 전압 입출력 패드들(Vdd I/O pads)이나 접지 전압 입출력 패드들(Vss I/O pads)은 일반적으로 다수 개가 형성된다. 따라서, 같은 기능을 가진 패키지 패드들(125a, 125b)은 임의의 위치에서 서로 전기적으로 연결될 수 있다.
반도체 칩들(110a, 110b)은 서로 뒷면끼리 접착될 수 있으며, 접착제를 이용하여 접착될 수 있다. 즉, 2개의 반도체 칩(110a, 110b)이 서로 전기적으로 연결되어 하나의 반도체 패키지(100a)가 형성되는 것이다. 반도체 칩들(110a, 110b)은 웨이퍼 상태이며, 웨이퍼를 접착하기 위한 접착제는 잘 알려져 있다.
칩 패드 컨택들(123a, 123b)은 본 발명의 기술적 사상을 보다 쉽게 설명하기 위하여 도 1에 도시되지 않았다. 칩 패드 컨택들(123a, 123b)은 칩 패드들(115a)이 라우팅 배선들(130a)과 전기적으로 연결될 때, 접촉 면적을 크게 하기 위하여 형성될 수 있다. 또, 패키지 패드들(125a, 125b)과 동시에 형성될 수 있다.
절연층들(140a, 140b)은 반도체 칩들(110a, 110b) 및 봉지부(120) 상/하 표면에 전면적으로 형성될 수 있다. 이 절연층들(140a, 140b)은 일종의 패시베이션 물질층으로 형성될 수 있으며, 예를 들어 BCB(Benzo Cyclo Butens), 폴리벤젠옥사졸, 폴리이미드, 에폭시 또는 실리콘 산화물이나 실리콘 질화물 등으로 형성될 수 있다. 이러한 물질들은 잘 알려져 있다. 본 실시예에서는 감광성 폴리이미드(photo sensitive polyimide)로 형성된 것으로 가정한다. 절연층들(140a, 140b)은 칩 패드들(115a, 115b) 및 비아들(150)의 표면을 노출시킬 수 있다. 이것에 대한 설명은 더 상세하게 후술된다. 절연층들(140a, 140b)은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 도 1에는 도시되지 않았다.
비아들(150)은 봉지부(120)를 수직으로 관통하는 모양으로 형성되며, 상하에 위치한 패키지 패드들(125a, 125b)을 서로 전기적으로 연결할 수 있다. 도시된 비아들(150)은 개념적인 것으로서, 실제 반도체 패키지에서는 도면과 다른 모양으로 형성될 수 있다. 비아들(150)은 전도성 물질이며, 예를 들어 구리 등으로 형성될 수 있다.
도 2b는 본 발명의 다른 실시예에 의한 하나의 반도체 패키지를 개략적으로 도시한 도면이다. 도 2b를 참조하면, 본 발명의 다른 실시예에 의한 하나의 반도체 패키지(100b)는, 도 2a에 도시 및 설명된 반도체 패키지(100a)의 상하부 표면에 더 형성된 절연층들(160a, 160b) 및 패키지 패드들(125a, 125b)상에 더 형성된 솔더 볼들(170a, 170b)을 포함한다.
솔더 볼(170a, 170b)는 잘 알려진 기술이므로 상세한 설명을 생략한다.
본 실시예에서는 솔더 볼들(170a, 170b)이 절연층들(160a, 160b)에 의해 형성된 홀(hole) 내부에 채워지도록 형성된다. 본 실시예에 의하면, 패키지 패드들(125a, 125b)과 솔더 볼들(170a, 170b)의 접착력이 좋고, 접촉 저항이 낮으며, 구조적 내구성 등이 우수하다. 즉, 솔더 볼 조인트 신뢰성(solder-ball joint reliability)이 개선될 수 있다.
도 3a 및 3b는 본 발명의 실시예들에 의한 패키지 적층 구조체들을 개략적으로 도시한 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 패키지 적층 구조체(200a)는, 도 1b에 도시되고 설명된 반도체 패키지(100a) 두 개가 적층된 모양으로 형성된다.
본 발명의 일 실시예에 의한 반도체 패키지(100a)가 적층 되되, 솔더 볼(170')을 통하여 패키지 패드들(125a', 125b')이 전기적으로 연결된다. 본 실시예에 의하면, 단위 면적당 집적도가 우수한 반도체 패키지 또는 반도체 모듈 구조를 얻을 수 있다.
도 3b를 참조하면, 본 발명의 다른 실시예에 의한 패키지 적층 구조체(200b)는, 도 2에 도시되고 설명된 반도체 패키지들(100b)이 적층된 모양으로 형성된다.
적층된 두 반도체 패키지들(100b)의 사이 공간은 몰딩재 또는 필러 등으로 채워질 수 있다. 본 실시예에 의하면, 단위 면적당 집적도가 우수한 반도체 패키지 또는 반도체 모듈을 얻을 수 있으며, 전기적 및 물리적 특성이 우수한 패키지 적층 구조체(200b)를 얻을 수 있다.
본 실시예들에서, 두 개의 반도체 패키지들(100a, 100b)가 적층 되어 하나의 패키지 적층 구조체(200a, 200b)를 형성하는 것으로 도시되었으나, 이것은 예시적인 것이다. 더 많은 수의 반도체 패키지들(100a, 100b)이 적층 되어 하나의 패키지 적층 구조체(200a, 200b)를 형성할 수 있다. 예를 들어, 하나의 반도체 메모리 모듈이라면 8개의 반도체 소자가 집적되어 형성되므로, 8개의 반도체 칩 또는 4개의 본 발명의 실시예들에 의한 반도체 패키지들이 하나의 반도체 메모리 모듈을 구성할 수 있는 것이다.
도 4a 및 4b는 본 발명의 일 실시예에 의한 반도체 모듈로서, 웨이퍼 레벨 패키지의 재배선(re-interconnection) 기술이 적용된 것을 개략적으로 도시한 도면들이다. 본 도면들은 개념적으로 도시된 도면들이므로, 실제 반도체 모듈은 본 도면과는 다른 모양으로 재배선 구조가 형성될 수 있다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(300)은, 다수개의 반도체 패키지들(310), 각 반도체 패키지들(310a)의 패키지 패드들(325a)을 전기적으로 연결하는 재배선들(385a)을 포함한다. 본 도면은 특히 반도체 메모리 모듈을 예시하는 것으로 가정한다. 통상적으로 반도체 메모리 모듈은 8개의 반도체 메모리 소자를 포함한다. 따라서, 본 도면에서는 본 발명의 실시예에 의한 반도체 패키지(310) 4개가 반도체 메모리 모듈에 포함되는 것으로 예시한다. 또, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 반도체 모듈(300)은, 내부가 일부 개방(de-capped)되고, 1개 층으로 재배선 구조가 형성되었으며, 칩 패드들(315a) 및 패키지 패드들(325a)이 한 줄로 형성된 것으로 가정하여 도시되었다.
다시 도 4a를 참조하면, 각 반도체 패키지들(310)의 패키지 패드들(325a)의 일부가 재배선용 배선들(385a)을 통해 서로 전기적으로 연결된다. 재배선용 배선들(385a)은 본 발명의 기술적 사상을 간략하게 개념적으로 설명하기 위한 모양들이다. 재배선용 배선들(385a)은 실제 반도체 모듈에서 매우 다양하게 형성될 수 있다. 재배선용 배선들(385a)은 다층으로 형성될 수 있고, 비아 또는 패드 구조를 포함할 수 있다. 또한, 3개 이상의 패키지 패드들(325a)을 수평 방향, 수직 방향, 또는 사선 방향으로 전기적으로 연결할 수 있다. 이에 대한 상세한 설명은 후술된다.
완성된 반도체 모듈(300)은, 소켓 접촉부(390)와 접촉 탭(tap, 395)을 포함한다. 소켓 접촉부(390) 상에 다수 개의 접촉 탭(395)이 형성되고, 접촉 탭(395)은 시스템 보드(board)상의 모듈 소켓에 끼워진다. 소켓 접촉부(390)와 접촉 탭(395)은 잘 알려진 기술이므로 더 이상의 설명을 생략한다.
도 4b는 도 4a의 Ⅱ-Ⅱ' 방향의 개략적인 종단면도이다. 도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(300)은, 본 발명의 실시예들에 의한 반도체 패키지들(310)과 반도체 패키지들(310)을 전기적으로 연결하는 재배선 구조들(380a, 380b)를 포함한다.
재배선 구조들(380a, 380b)은 상부 재배선 구조(380a)와 하부 재배선 구 조(380b)를 포함한다. 상부 재배선 구조(380a)와 하부 재배선 구조(380b)는 미러링 구조, 즉 상하 대칭형(symmetric)일 수 있다. 그러므로, 본 명세서에서는 어느 한 재배선 구조, 구체적으로 상부 재배선 구조(380a)만이 도시 및 설명되고 하부 재배선 구조(380b)은 도시되지 않으며 그에 대한 설명도 생략된다.
재배선 구조(380a) 상에 모듈 패드들(375a)이 형성될 수 있고, 모듈 패드들(375a) 상에 솔더 볼들(370a)이 형성될 수 있다. 반도체 패키지들(310a)은 이미 설명된 구성 요소이므로, 더 이상의 설명을 생략한다.
재배선 구조(380a)는 재배선용 절연층들(360a), 재배선용 비아들(383a), 재배선용 배선들(385a), 및 재배선용 패드들(387a)을 포함한다.
재배선용 절연층들(360a)은 재배선 구조(380a)에 따라 다층으로 형성될 수 있다. 본 도면에는 예시적으로 3개 층이 형성된 것으로 도시한다. 재배선용 절연층들(360a)은 포장용(passivation) 물질, 예를 들어 폴리이미드 등을 사용하여 형성될 수 있다. 그러나, 이것은 예시적인 것이며 BCB(Benzo Cyclo Butens), 폴리벤젠옥사졸, 폴리이미드, 에폭시 또는 실리콘 산화물이나 실리콘 질화물 등, 반도체 기술 분야에서 널리 사용되는 절연 물질 중에서 하나 이상이 선택되어 형성될 수도 있다. 하나 이상이 선택되어 형성될 수 있다는 것은 도면에 단층으로 도시된 절연층이 실제로는 두 층으로 형성될 수 있다는 의미이다. 본 실시예에서는, 재배선용 절연층들(360a)이 예시적으로 폴리이미드, 특히 감광성 폴리이미드가 단층으로 형성된 것으로 가정한다.
재배선용 비아들(383a)은 반도체 패키지들(310a)의 패키지 패드들(325a)과 솔더 볼(370a)등의 외부 단자를 전기적으로 연결할 때, 수직 방향으로 연결하는 구조물이다. 도면에서, 재배선용 비아들(383a)은 굴곡을 가진 수평 방향 배선 구조이거나, 패드의 일부분인 것처럼 보여진다. 그러나, 이것은 도면이 간략화, 통일화되었기 때문이다. 실제 반도체 모듈에서는 재배선용 비아들(383a)이 수직 방향으로 기둥처럼 형성될 수도 있고, 도시된 것보다 굴곡이 작도록 형성될 수도 있다. 또, 재배선용 배선들(385a) 또는 재배선용 패드들(387a)과 일체형으로 형성될 수도 있다. 다른 말로, 재배선용 비아들(383a)과 재배선용 배선들(385a)은 동시에 형성될 수도 있다.
재배선용 배선들(385a)은 반도체 패키지들(310a)의 패키지 패드들(325a)중 하나 이상을 외부 단자와 연결하기 위한 구조물이며, 특히 두 개 이상의 패키지 패드들(325a)을 전기적으로 연결하는 구조물일 수 있다. 도 4a 및 4b에서는, 재배선용 배선들(385a)이 평행하도록 형성된 것으로 보이지만, 실제로는 다양하고 복잡한 모양으로 형성될 수 있다. 재배선용 배선들(385a)은 다층으로 형성될 수 있고, 앞서 언급한 바 있듯이, 하나의 반도체 칩은 동일한 기능의 입출력 노드를 다수 개 포함할 수 있기 때문이다. 동일한 기능을 가진 입출력 노드들, 즉 패키지 패드들(325a)은 각각 별도의 외부 단자와 연결될 수도 있지만, 다수 개가 하나의 외부 단자와 병렬로 연결될 수도 있다.
재배선용 패드들(387a)은 도면에 지시된 부분뿐만 아니라, 더 다양한 모양으로 형성될 수 있다. 예를 들어, 재배선용 비아들(383a)일 수도 있고, 재배선용 배선들(385a)의 일부분일 수도 있다. 재배선용 패드들(387a)이 재배선용 비아 들(383a)일 수 있다는 의미는, 두 기능을 모두 가질 수 있다는 의미이다. 본 실시예에서는, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 재배선용 패드들(387a)이 각 재배선용 절연층들(360a) 상으로 연장되어 형성된 것으로 도시되고 설명된다.
재배선 구조(380a)의 상부에는 절연 포장층 및 외부 단자와 전기적으로 연결되기 위한 구조물들이 형성될 수 있다. 본 실시예에서는 포장층(369a, passivation layer), 모듈 패드들(375a) 및 솔더 볼(370a)이 형성된 것으로 예시한다.
포장층(369a)은 절연물이며 반도체 모듈(300)을 외부의 전기적 물리적 충격으로부터 보호한다. 본 실시예에서는 예시적으로 폴리이미드가 사용된 것으로 가정한다. 포장층(369a)을 폴리이미드로 형성하는 방법은 잘 알려져 있다.
모듈 패드들(375a)은 전도체이며 UBM(under bumped metal), 볼 그리드(ball grid), 또는 핀 패드(pin pad) 등일 수 있다. 알루미늄, 구리, 티타늄, 또는 그 화합물이 단층, 복층 또는 합금으로 형성될 수 있다. 즉, 도면에는 단일 물질층인 것처럼 도시되었으나, 다양한 물질들이 다층으로도 형성될 수 있다.
포장층(369a)을 수직으로 관통하며 모듈 패드들(370a)의 표면을 노출시키는 홀이 형성되고, 그 홀을 채우며 솔더 볼(370a)이 형성될 수 있다.
또한, 본 실시예들에서, 솔더 볼(370a)들은 본 발명의 기술적 사상을 구현하기 위하여 필수적으로 형성되어야 하는 구성 요소가 아니다. 즉, 본딩 와이어 등으로 연결될 수도 있고, 핀(pin)이 접촉되는 구조물로 형성될 수도 있다. 이 경우, 모듈 패드들(375a)의 노출된 부분이 포장층(369a) 상으로 연장되어 형성될 수 있 다. 이 모든 응용 실시예들은 본 발명의 기술적 사상에 포함된다.
포장층(369a) 상에 형성되는 전도성 구조물은 외부 입출력 단자로서의 기능을 갖는다. 본 실시예에서는 예시적으로 솔더 볼(370a), 특히 노출된 솔더 볼(370a)일 수 있다.
본 발명의 실시예들에 의한 반도체 패키지들 및 반도체 모듈 등은 서로 뒷면을 마주하고 접착된 두 개의 반도체 칩이 서로 전기적으로 연결될 수 있는 구조로 형성된다.
도 5a 내지 5h는 본 발명의 실시예들에 의한 반도체 패키지 또는 반도체 모듈을 제조하는 방법을 개략적으로 도시한 종단면도들이다.
도 5a를 참조하면, 먼저 캐리어 패널(C) 상에 캐리어 접착제(A1)를 바르고(distribute) 하부 반도체 칩(410b)이 접착된다.
캐리어 패널┢C)은 웨이퍼 모양 또는 장방형(rectangular) 모양이며, 금속, 유리, 또는 실리콘 등으로 제조될 수 있다. 또, 딱딱한 평판으로 형성될 수 있다. 캐리어 패널┢C)은 반도체 패키징 기술에서 잘 알려져 있으므로 더 이상의 설명을 생략한다.
캐리어 접착제(A1)는 하부 반도체 칩(410b)을 캐리어 패널(C) 상에 접착시키기 위한 것이다. 캐리어 접착제(A1)는 캐리어 패널(C) 상에 라미네이팅 방법, 코팅 방법, 페이스팅 방법, 또는 프린팅 방법 등으로 형성될 수 있다. 캐리어 접착제(A1)는 열가소성 접착제 또는 수지로 제조될 수 있다. 즉, 굳은 후에도 유리 전이 온도(glass transition temperature) 이상의 열이 가해지면 다시 점성이 회복되 며, 접착되었던 접착물이 분리될 수 있게 된다. 유리 전이 온도는 각 접착제 별로 매우 다양하고 잘 알려져 있다. 접착제(A1)를 캐리어 패널(C) 상에 형성하는 방법들은 잘 알려져 있으므로 더 이상의 설명을 생략한다.
하부 반도체 칩(410b)은 액티브 면이 캐리어 패널(C)을 향하도록 접착될 수 있다. 액티브 면이란 칩 패드들(415b)이 형성된 면을 의미한다. 하부 반도체 칩(410b) 상에 상부 반도체 칩(410a)을 접착한다. 구체적으로, 캐리어 패널(C) 상에 접착된 하부 반도체 칩(410b)의 상면, 즉 뒷면 상에 칩 접착제(A2)를 바르고 상부 반도체 칩(410a)의 뒷면을 접착한다. 칩 접착제(A2)은 열가소성 접착제가 아닌 것이 바람직하며, 역시 잘 알려져 있다. 이후 도면들에서는 칩 접착제(A2)가 생략된다.
본 실시예에서, 각 반도체 칩들(410a, 410b)은 웨이퍼에서 개별 칩(또는 다이)으로 분리된 상태일 수 있다.
도 5b를 참조하면, 각 반도체 칩들(410a, 410b)의 공간을 봉지하는 봉지부(420)가 형성된다.
봉지부(420)는 절연성 물질로서 에폭시 등의 수지 혹은 폴리이미드 등으로 형성될 수 있다. 봉지부(420)는 살포(distribute) 방법으로 형성될 수도 있고, 캐리어 패널(c) 상에 반도체 칩들(410a, 410b)을 부착한 후, 거꾸로 하여 젤 상태의 봉지재에 담그는 방법으로 형성될 수도 있다. 봉지부(420)를 형성하는 최종 단계에서, 상부 반도체 칩(410a)의 표면과 봉지부(420)의 표면 높이를 비슷하게 조절하는 것이 바람직하다. 두 표면을 비슷하게 조절하는 방법은 폴리싱 방법 등이 사용될 수 있다. 그러나, 코팅 또는 스크린 프린팅 방법으로 형성될 수도 있으며, 두 표면이 반드시 동일한 높이로 형성되어야 하는 것은 아니다.
도 5c를 참조하면, 봉지부(420)를 수직으로 관통하는 비아 홀들(450h)이 형성된다. 비아 홀들(450h)을 형성하는 방법들은 잘 알려져 있으며, 본 실시예에서는 레이저 드릴링 방법 등에 의하여 형성될 수 있다.
도 5d를 참조하면, 비아 플러그들(450p)을 형성하고 절연층들(440a, 440b)을 형성한다.
비아 플러그들(450p)은 비아 홀들(450h)의 내부에 금속 등의 전도체를 채움으로써 형성될 수 있다. 비아 플러그들(450p)은 다양한 방법으로 형성될 수 있으며, 본 실시예에서는 전해 또는 무전해 도금 방법으로 형성될 수 있다.
절연층들(440a, 440b)은 반도체 칩들(410a, 410b)의 표면, 봉지부(420)의 표면 및 비아 플러그들(450p)의 표면 상에 형성될 수 있다. 절연층들(440a, 440b)은 살포(distribute) 방법으로 형성될 수 있다. 도면에서, 절연층들(440a, 440b) 중, 상부 반도체 칩(410a)의 표면에 형성된 것을 상부 절연층(440a)이라 하고, 하부 반도체 칩(410b)의 표면에 형성된 것을 하부 절연층(440b)이라 부르기로 한다. 상하부 절연층들(440a, 440b)은 동시에 형성될 수도 있으나, 각각 순차적으로 형성되는 것이 바람직하다. 앞서 언급하였듯이, 절연층들(440a, 440b)은 다양한 물질로 형성될 수 있으며, 본 실시예에서는 예를 들어 절연층들(440a, 440b)이 감광성 폴리이미드로 형성될 수 있다.
비아 플러그들(450p) 및 절연층들(440a. 440b)을 형성한 후, 평탄화 공정이 수행될 수 있다. 평탄화 공정은 전면 식각 공정(blanket etch) 또는 폴리싱 공정일 수 있다.
도 5e를 참조하면, 상부 절연층(440a)을 패터닝하여 칩 패드들(415a) 및 비아 플러그들(450p)의 표면을 노출시키고 라우팅 배선들(430a)을 형성한다. 절연층들(440a, 440b)을 패터닝하는 방법은 물질에 따라 다양할 수 있는데, 대표적으로 기계적 또는 광학적 드릴링 방법, 폴리싱 방법 또는 사진/식각 방법 등이 있다. 본 실시예에서는 예를 들어 사진/식각 방법이 사용될 수 있다.
라우팅 배선들(430a)은 전해/무전해 도금 방법, 증착/패터닝 방법, 및 스크린 프린팅 방법 등을 사용하여 형성될 수 있으며, 본 실시예에서는 예를 들어 스크린 프린팅 방법으로 형성되는 것으로 가정한다. 이때, 라우팅 배선들(430a)이 형성된 위치 또는 기능에 따라 패키지 패드 컨택부(425a) 또는 칩 패드 컨택부(423a) 등으로 호칭될 수도 있다.
도 5f를 참조하면, 절연층(440a) 상에 라우팅 배선들(430a)을 덮도록 제1 재배선용 절연층(465a)이 형성되고, 제1 재배선용 절연층(465a) 상에 제1 재배선용 배선들(485a)이 형성된다.
제1 재배선용 절연층(465a)은 절연층들(440a, 440b)을 형성하는데 사용된 물질들이 모두 사용될 수 있다. 본 실시예에는 예를 들어 제1 재배선용 절연층(465a)이 폴리이미드로 형성된 것으로 가정한다. 제1 재배선용 절연층(465a)이 라우팅 배선들(430a)의 일부를 노출하도록 패터닝된다. 제1 재배선용 절연층(465a)을 패터닝하는 방법은 이미 언급되었다.
이어서, 라우팅 배선들(430a)의 노출된 부분들과 전기적으로 연결되는 제1 재배선용 배선들(485a)이 형성된다. 제1 재배선용 배선들(485a)도 라우팅 배선들(430a)과 동일하거나 유사한 물질 및 방법들로 형성될 수 있다. 제1 재배선용 배선들(485a)은 제1 재배선용 비아들(483a) 및/또는 제1 재배선용 패드들(487a)을 포함할 수 있다.
도 5g를 참조하면, 재배선 구조(480a)를 형성하고, 재배선 구조(480a) 상에 모듈 패드들(475a)을 형성한다. 재배선 구조(480a) 및 모듈 패드들(475a)을 형성하는 방법들은 도 5f 및 그 설명으로부터 충분히 이해될 수 있을 것이다.
도 5h를 참조하면, 재배선 구조(480a) 상에 포장층(469a) 및 솔더 볼(470a)이 형성된다.
포장층(469a)은 본 실시예에서 폴리이미드로 형성될 수 있다. 포장층(469a)은 모듈 패드들(475a)의 표면이 노출될 수 있도록 패터닝 된다.
이어서, 모듈 패드들(475a)이 외부와 전기적으로 연결될 수 있도록, 노출된 모듈 패드들(475a) 상에 솔더 볼(470a)이 형성된다.
앞서 언급한 바 있듯이, 솔더 볼(470a)은 필수적으로 형성될 필요가 없다. 또, 이 경우 모듈 패드들(475a)의 노출된 부분이 포장층(469a) 상으로 연장되어 형성될 수 있다.
도 5a 내지 5h와 그 설명에서, 재배선 구조(480a)가 하나만 형성되는 것처럼 도시, 설명되었다. 이것은 재배선 구조(480a)가 하나만 형성된다는 의미가 아니라, 또 다른 재배선 구조가 다양한 방법으로 형성될 수 있음을 의미하는 것이다. 구체 적으로, 도 4b를 참조하면, 상부 재배선 구조(480a)를 형성하는 공정과 하부 재배선 구조(480b)를 형성하는 공정이 각 단계별로 번갈아 가며 (one after the other) 진행될 수도 있고, 각 재배선 구조들(480a, 480b) 중 하나가 완전히 형성된 후, 다른 재배선 구조가 형성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지를 개략적으로 도시한 평면도이다.
도 2a 및 2b는 본 발명의 실시예들에 의한 반도체 패키지들을 개략적으로 도시한 종단면도들이다.
도 3a 및 3b는 본 발명의 실시예들에 의한 패키지 적층 구조체들을 개략적으로 도시한 종단면도들이다.
도 4a 및 4b는 본 발명의 일 실시예에 의한 반도체 모듈을 개략적으로 도시한 평면도 및 종단면도이다.
도 5a 내지 5h는 본 발명의 실시예들에 의한 반도체 패키지 또는 반도체 모듈을 제조하는 방법을 개략적으로 도시한 종단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 패키지 110: 반도체 칩
115: 칩 패드 120: 봉지부
123: 칩 패드 컨택 125: 패키지 패드
130: 라우팅 배선 140: 절연층
150: 비아 160: 포장층
170: 솔더 볼
200: 패키지 적층 구조체 300: 반도체 모듈
310: 반도체 패키지 320: 봉지부
325: 패키지 패드 350: 비아
340: 절연층 360: 재배선용 절연층
369: 포장층 370: 솔더 볼
375: 모듈 패드 380: 재배선 구조
383: 재배선용 비아 385: 재배선용 배선
387: 재배선용 패드 390: 소켓 접촉부
395: 접촉 탭 C: 캐리어 패널
A1, A2: 접착제 410: 반도체 칩
415: 칩 패드 420: 봉지부
423: 칩 패드 컨택부 425: 패키지 패드 컨택부
430: 라우팅 배선 440: 절연층
450: 비아 465: 재배선용 절연층
469: 포장층 470: 솔더 볼
475: 모듈 패드 480: 재배선 구조
485: 재배선용 배선 487: 재배선용 패드

Claims (25)

  1. 앞면으로 노출된 칩 패드들을 갖는 두 개의 반도체 칩들의 뒷면을 서로 접착하고,
    상기 접착된 두 반도체 칩들의 측면들을 감싸는 봉지부를 형성하고,
    상기 봉지부를 관통하는 비아 플러그들을 형성하고,
    상기 두 반도체 칩들의 노출된 표면들 및 상기 봉지부의 표면 상에, 상기 칩 패드들 및 상기 비아 플러그들의 표면을 노출시키는 절연층을 형성하고, 및
    상기 노출된 칩 패드들의 표면 및 상기 비아 플러그들의 표면 상에 패키지 패드들을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 절연층 상에 형성되며, 상기 칩 패드들 중 하나와 상기 패키지 패드들 중 하나를 전기적으로 연결하는 라우팅 배선을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 라우팅 배선을 형성하는 것은, 스크린 프린팅 방법인 반도체 패키지 제조 방법.
  4. 제2항에 있어서,
    상기 패키지 패드들은 상기 라우팅 배선들의 일부 상에 형성되는 반도체 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 칩들은 각각, 분리된 웨이퍼 상태인 반도체 패키지 제조 방법.
  6. 앞면에 노출된 다수개의 칩 패드들을 갖는 복수개의 반도체 칩들을 두 개씩 쌍을 이루도록 뒷면을 서로 접착하고,
    상기 접착된 복수개의 반도체 칩들의 측면들을 감싸는 봉지부를 형성하고,
    상기 봉지부를 관통하는 비아 플러그들을 형성하고,
    상기 복수개의 반도체 칩들의 노출된 표면들 및 상기 봉지부의 표면 상에 상기 칩 패드들 및 상기 비아 플러그들의 표면을 노출시키는 절연층을 형성하고,
    상기 절연층 상에 형성되며, 상기 노출된 비아 플러그들과 전기적으로 연결되는 패키지 패드들을 형성하고,
    상기 칩 패드들 중 하나와 상기 패키지 패드들 중 하나를 전기적으로 연결하는 라우팅 배선들을 형성하고,
    상기 절연층 및 상기 라우팅 배선들 상에 재배선 구조를 형성하고,
    상기 재배선 구조 상에 포장층을 형성하고, 및
    상기 포장층 상에 외부 입출력 단자들을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 봉지부는 에폭시 수지로 형성되고,
    상기 절연층 및 포장층은 BCB(Benzo Cyclo Butens), 폴리벤젠옥사졸, 폴리이미드, 에폭시 수지, 실리콘 산화물 또는 실리콘 질화물 중 어느 하나로 형성되는 반도체 패키지 제조 방법.
  8. 제6항에 있어서,
    상기 재배선 구조는,
    재배선용 절연층, 재배선용 배선, 및 재배선용 패드를 포함하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 재배선용 배선은 상기 라우팅 배선들의 일부와 전기적으로 연결되고,
    상기 재배선용 배선은 다층으로 형성되며, 및
    상기 다층의 재배선용 배선을 서로 수직으로 전기적으로 연결하는 재배선용 비아를 포함하는 반도체 패키지 제조 방법.
  10. 제8항에 있어서,
    상기 외부 입출력 단자들은 상기 재배선용 패드 상에 형성된 솔더 볼들인 반도체 패키지 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020080026413A 2008-03-21 2008-03-21 반도체 패키지 제조 방법 Active KR101501739B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080026413A KR101501739B1 (ko) 2008-03-21 2008-03-21 반도체 패키지 제조 방법
US12/320,916 US7807512B2 (en) 2008-03-21 2009-02-09 Semiconductor packages and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080026413A KR101501739B1 (ko) 2008-03-21 2008-03-21 반도체 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20090100895A KR20090100895A (ko) 2009-09-24
KR101501739B1 true KR101501739B1 (ko) 2015-03-11

Family

ID=41089305

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080026413A Active KR101501739B1 (ko) 2008-03-21 2008-03-21 반도체 패키지 제조 방법

Country Status (2)

Country Link
US (1) US7807512B2 (ko)
KR (1) KR101501739B1 (ko)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
JP5481928B2 (ja) * 2009-05-19 2014-04-23 株式会社リコー 配線層レイアウト方法及び半導体装置
US8110920B2 (en) * 2009-06-05 2012-02-07 Intel Corporation In-package microelectronic apparatus, and methods of using same
US8310835B2 (en) * 2009-07-14 2012-11-13 Apple Inc. Systems and methods for providing vias through a modular component
TWI405306B (zh) 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
KR20110054348A (ko) * 2009-11-17 2011-05-25 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8937381B1 (en) * 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
TWI408785B (zh) 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI419283B (zh) 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8047856B2 (en) * 2010-02-24 2011-11-01 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Array connector for optical transceiver module
US8951839B2 (en) * 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
US8048721B2 (en) * 2010-03-18 2011-11-01 Powertech Technology Inc. Method for filling multi-layer chip-stacked gaps
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) * 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8238113B2 (en) * 2010-07-23 2012-08-07 Imbera Electronics Oy Electronic module with vertical connector between conductor patterns
KR101207273B1 (ko) * 2010-09-03 2012-12-03 에스케이하이닉스 주식회사 임베디드 패키지 및 그 형성방법
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
US8941222B2 (en) * 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8866302B2 (en) 2011-01-25 2014-10-21 Infineon Technologies Ag Device including two semiconductor chips and manufacturing thereof
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US8288203B2 (en) * 2011-02-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package structure using conductive via and exposed bump
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US8461691B2 (en) * 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9324673B2 (en) * 2011-06-23 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with wafer level reconfiguration and method of manufacture thereof
US8754514B2 (en) 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US20130040423A1 (en) * 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US9385009B2 (en) * 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
KR101332916B1 (ko) * 2011-12-29 2013-11-26 주식회사 네패스 반도체 패키지 및 그 제조 방법
JP5973470B2 (ja) 2012-01-30 2016-08-23 パナソニック株式会社 半導体装置
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
KR101933015B1 (ko) 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
KR101947722B1 (ko) 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US9391008B2 (en) * 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9059107B2 (en) * 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP5427305B1 (ja) * 2013-02-19 2014-02-26 株式会社フジクラ 部品内蔵基板及びその製造方法並びに実装体
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
KR20140130922A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8912663B1 (en) * 2013-06-28 2014-12-16 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof
US9167710B2 (en) * 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
US9941229B2 (en) * 2013-10-31 2018-04-10 Infineon Technologies Ag Device including semiconductor chips and method for producing such device
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
TWI550791B (zh) * 2014-01-16 2016-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US20150282367A1 (en) * 2014-03-27 2015-10-01 Hans-Joachim Barth Electronic assembly that includes stacked electronic components
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
CN104064551B (zh) 2014-06-05 2018-01-16 华为技术有限公司 一种芯片堆叠封装结构和电子设备
KR20160048277A (ko) * 2014-10-23 2016-05-04 에스케이하이닉스 주식회사 칩 내장 패키지 및 그 제조방법
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
WO2016165074A1 (zh) 2015-04-14 2016-10-20 华为技术有限公司 一种芯片
US9502397B1 (en) * 2015-04-29 2016-11-22 Deca Technologies, Inc. 3D interconnect component for fully molded packages
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
JP6444269B2 (ja) * 2015-06-19 2018-12-26 新光電気工業株式会社 電子部品装置及びその製造方法
US9673183B2 (en) 2015-07-07 2017-06-06 Micron Technology, Inc. Methods of making semiconductor device packages and related semiconductor device packages
US10269767B2 (en) * 2015-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip packages with multi-fan-out scheme and methods of manufacturing the same
US10636773B2 (en) 2015-09-23 2020-04-28 Mediatek Inc. Semiconductor package structure and method for forming the same
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
KR102420125B1 (ko) * 2015-12-10 2022-07-13 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
US10186499B2 (en) * 2016-06-30 2019-01-22 Intel IP Corporation Integrated circuit package assemblies including a chip recess
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR101952864B1 (ko) * 2016-09-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN106684066B (zh) 2016-12-30 2020-03-10 华为技术有限公司 一种封装芯片及基于封装芯片的信号传输方法
US10192843B1 (en) * 2017-07-26 2019-01-29 Micron Technology, Inc. Methods of making semiconductor device modules with increased yield
KR102029535B1 (ko) * 2017-08-28 2019-10-07 삼성전기주식회사 팬-아웃 반도체 패키지
US11328969B2 (en) * 2017-11-16 2022-05-10 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
US11189545B2 (en) 2019-06-20 2021-11-30 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
CN110634838A (zh) * 2019-08-29 2019-12-31 上海先方半导体有限公司 一种超薄扇出型封装结构及其制作方法
US11856800B2 (en) * 2019-09-20 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with system on chip devices
DE102019132314B4 (de) * 2019-11-28 2022-03-03 Infineon Technologies Ag Package mit Einkapselung unter Kompressionsbelastung
CN111584449A (zh) * 2020-05-20 2020-08-25 上海先方半导体有限公司 芯片封装结构及制备方法
KR102866044B1 (ko) 2020-06-26 2025-09-26 삼성전자주식회사 반도체 패키지, 및 이를 가지는 적층 패키지 모듈
KR102822679B1 (ko) 2020-10-08 2025-06-20 삼성전자주식회사 반도체 패키지 장치
CN112908868A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 存储器三维封装方法及结构
KR20230025587A (ko) * 2021-08-13 2023-02-22 삼성전자주식회사 반도체 패키지 제조 방법
CN114400213B (zh) * 2022-01-20 2025-05-06 长鑫存储技术有限公司 一种半导体封装结构及其形成方法
US12205881B2 (en) 2022-12-23 2025-01-21 Deca Technologies Usa, Inc. Semiconductor assembly comprising a 3D block and method of making the same
CN117276115B (zh) * 2023-03-27 2024-03-19 苏州赛肯智能科技有限公司 组合式的自动封装系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020061812A (ko) * 2001-01-18 2002-07-25 삼성전자 주식회사 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지
US6777266B2 (en) * 1999-04-28 2004-08-17 Siliconware Precision Industries Co., Ltd. Dual-chip integrated circuit package and method of manufacturing the same
KR100729079B1 (ko) * 2000-12-29 2007-06-14 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7321164B2 (en) * 2005-08-15 2008-01-22 Phoenix Precision Technology Corporation Stack structure with semiconductor chip embedded in carrier

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639556B1 (ko) 2000-01-06 2006-10-31 삼성전자주식회사 칩 스케일 적층 패키지와 그 제조 방법
JP3651346B2 (ja) 2000-03-06 2005-05-25 カシオ計算機株式会社 半導体装置およびその製造方法
JP3938759B2 (ja) 2002-05-31 2007-06-27 富士通株式会社 半導体装置及び半導体装置の製造方法
TWI234253B (en) 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
JP3618330B2 (ja) 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
US7459781B2 (en) 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
JP2005191336A (ja) 2003-12-26 2005-07-14 Matsushita Electric Ind Co Ltd 半導体チップおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777266B2 (en) * 1999-04-28 2004-08-17 Siliconware Precision Industries Co., Ltd. Dual-chip integrated circuit package and method of manufacturing the same
KR100729079B1 (ko) * 2000-12-29 2007-06-14 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
KR20020061812A (ko) * 2001-01-18 2002-07-25 삼성전자 주식회사 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지
US7321164B2 (en) * 2005-08-15 2008-01-22 Phoenix Precision Technology Corporation Stack structure with semiconductor chip embedded in carrier

Also Published As

Publication number Publication date
US7807512B2 (en) 2010-10-05
US20090239336A1 (en) 2009-09-24
KR20090100895A (ko) 2009-09-24

Similar Documents

Publication Publication Date Title
KR101501739B1 (ko) 반도체 패키지 제조 방법
JP6864152B2 (ja) 成形チップの組み合わせ
US8120186B2 (en) Integrated circuit and method
CN103219325B (zh) 多维集成电路结构及其形成方法
US10083919B2 (en) Packaging for high speed chip to chip communication
KR20230015947A (ko) 모듈형 적층 실리콘 패키지 어셈블리
CN110299329A (zh) 一种封装结构及其制作方法、电子设备
KR20010060208A (ko) 적층형 반도체 디바이스
WO2009146587A1 (en) Bongding method for through-silicon-via based 3d wafer stacking
US9917073B2 (en) Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US20230133322A1 (en) Semiconductor package and method of manufacturing the same
US10373929B2 (en) Method of manufacturing a semiconductor device
KR101355274B1 (ko) 집적 회로 및 그 형성 방법
KR101037827B1 (ko) 반도체 패키지
KR20240001756A (ko) 반도체 패키지
US11329029B2 (en) Semiconductor package including embedded solder connection structure
JP2007142026A (ja) インターポーザとその製造方法及び半導体装置
CN222896685U (zh) 半导体封装
KR102872610B1 (ko) 매립된 솔더의 접합 구조를 구비하는 반도체 패키지 및 이의 제조 방법
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR20240174998A (ko) 반도체 디바이스 및 방법
KR20250066279A (ko) 반도체 패키지
CN116314155A (zh) 芯片封装器件、衬底集成结构、芯片封装结构和封装方法
KR20000072995A (ko) 적층형 반도체 칩 패키지와 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20080321

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20130307

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20080321

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20140514

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20141111

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20150114

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20150305

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20150306

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20180228

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20190228

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20200228

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20210225

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20230222

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20240227

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20250225

Start annual number: 11

End annual number: 11