[go: up one dir, main page]

KR101415561B1 - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그의 제조 방법 Download PDF

Info

Publication number
KR101415561B1
KR101415561B1 KR1020070058216A KR20070058216A KR101415561B1 KR 101415561 B1 KR101415561 B1 KR 101415561B1 KR 1020070058216 A KR1020070058216 A KR 1020070058216A KR 20070058216 A KR20070058216 A KR 20070058216A KR 101415561 B1 KR101415561 B1 KR 101415561B1
Authority
KR
South Korea
Prior art keywords
insulating film
forming
electrode
gate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020070058216A
Other languages
English (en)
Other versions
KR20080109998A (ko
Inventor
이제훈
김도현
정창오
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020070058216A priority Critical patent/KR101415561B1/ko
Priority to US11/980,871 priority patent/US7863607B2/en
Priority to CNA2007101611093A priority patent/CN101325202A/zh
Priority to CN201510179608.XA priority patent/CN104733543B/zh
Priority to JP2008058887A priority patent/JP5324111B2/ja
Publication of KR20080109998A publication Critical patent/KR20080109998A/ko
Application granted granted Critical
Publication of KR101415561B1 publication Critical patent/KR101415561B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Liquid Crystal (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 산화물을 포함하는 채널층을 가지는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로 절연 기판, 절연 기판 위에 형성되어 있으며 산화물 을 포함하는 채널층, 채널층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 게이트 전극, 게이트 전극 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되어 있으며 제1 도전층과 제2 도전층을 포함하며 소스 전극을 가지는 데이터선, 층간 절연막 위에 형성되어 있으며 제1 도전층과 제2 도전층을 포함하는 드레인 전극, 드레인 전극의 제1 도전층으로부터 연장되어 있는 화소 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되어 있는 간격재를 포함한다.
이와 같이, 소스 전극, 드레인 전극 및 화소 전극을 함께 형성하고, 보호막과 간격재를 함께 형성함으로써, 박막 트랜지스터 표시판의 제조 공정 중의 마스크 공정 수를 줄일 수 있다.
또한, 소스 및 드레인 전극의 하부막을 투명 도전체 산화물로 형성함으로써, 소스 및 드레인 전극과 채널층과의 전기적인 접촉 특성을 향상할 수 있다.
채널층, 산화물 반도체, 탑 게이트 구조

Description

박막 트랜지스터 표시판 및 그의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 Ⅱ-Ⅱ 선을 따라 자른 단면도이다.
도 3, 도 5 및 도 9는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 4는 도 3의 박막 트랜지스터 표시판의 Ⅳ-Ⅳ 선을 따라 자른 단면도이다.
도 6은 도 5의 박막 트랜지스터 표시판의 Ⅵ-Ⅵ 선을 따라 자른 단면도이다.
도 7 및 도 8은 도 6의 다음 단계의 박막 트랜지스터 표시판의 단면도이다.
도 10은 도 9의 박막 트랜지스터 표시판의 Ⅹ-Ⅹ 선을 따라 자른 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 12는 도 11의 박막 트랜지스터 표시판을 ⅩII-ⅩII 선을 따라 자른 단면도이다.
도 13, 도 15 및 도 19는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 14는 도 13의 박막 트랜지스터 표시판의 ⅩIV-ⅩIV 선을 따라 자른 단면도이다.
도 16은 도 15의 박막 트랜지스터 표시판의 ⅩⅥ-ⅩⅥ 선을 따라 자른 단면도이다.
도 17 및 도 18은 도 16의 다음 단계의 박막 트랜지스터 표시판의 단면도이다.
도 20은 도 19의 박막 트랜지스터 표시판의 ⅩⅩ-ⅩⅩ 선을 따라 자른 단면도이다.
도 21은 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 22는 도 21의 박막 트랜지스터 표시판을 XXⅡ-XXⅡ 선을 따라 자른 단면도이다.
도 23은 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선을 따라 자른 단면도이다.
도 25는 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 26은 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 27은 본 발명의 제7 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 28은 본 발명의 제8 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 29는 본 발명의 제9 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 30은 본 발명의 제10 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110: 절연 기판 121: 게이트선
124: 게이트 전극 131: 유지 전극선
133: 유지 전극 140: 게이트 절연막
151: 채널층 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 191: 화소 전극
230: 색필터 320: 간격재
본 발명은 산화물을 포함한 채널층을 사용하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극 외에도, 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선(또는 게이트선)과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 데이터선에 연결되어 있는 소스 전극과 화소 전극에 연결되어 있는 드레인 전극 및 소스 전극과 드레인 전극 사이 게이트 전극 위에 위치하는 채널층 등으로 이루어지며, 게이트선으로부터의 주사 신호에 따라 데이터선으로부터의 데이터 신호를 화소 전극에 전달한다.
이때, 박막 트랜지스터의 채널층은 다결정 규소(polycrystalline silicon, polysilicon), 비정질 규소(amorphous silicon) 또는 산화물 반도체로 이루어진다.
이 중에서 최근에는 상온에서 증착이 가능하고, 다결정 규소에 비해 균일성이 뛰어나고, 비정질 규소에 비해 높은 이동도를 나타내는 산화물 반도체에 대한 연구가 진행되고 있다.
산화물 반도체를 사용하여 바텀 게이트(bottom gate) 구조의 박막 트랜지스터를 형성할 경우에는 산화물 반도체가 장시간 대기 중에 노출되거나 산화물 반도 체 위에 형성하는 금속을 건식 식각할 때, 대기 중에 있는 수증기(H2O) 또는 건식 식각 가스 등에 의해 채널부가 손상되어 박막 트랜지스터의 특성이 심각하게 열화될 수 있다. 또한, 위에서 설명한 바와 같은 건식 식각에 의한 손상을 없애기 위하여 습식 식각 방법을 고려할 수 있으나, 산화물 반도체의 식각 속도가 상부 금속의 식각 속도보다 빠를 경우 박막 트랜지스터를 형성할 수 없다.
본 발명의 기술적인 과제는 산화물을 포함하는 채널층을 가지며 신뢰성이 있는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 기술적 과제는 산화물을 포함하는 채널층을 가지며 탑 게이트(top gate) 구조를 가지는 박막 트랜지스터의 제조 방법을 간소화하는 것이다.
이러한 목적을 달성하기 위하여 본 발명에서는 소스 및 드레인 전극과 화소 전극이 동시에 형성되는 박막 트랜지스터 표시판을 제안한다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있으며, 산화물을 포함하는 채널층, 채널층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 게이트 전극, 게이트 전극 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되어 있으며 제1도전층과 제2도전층을 포함하며 소스 전극을 가지는 데이터선, 층간 절연막 위에 형성되어 있으며 제1도전층과 제2도전층을 포함하는 드레인 전극, 드레인 전극의 제1 도전층으로부 터 연장되어 있는 화소 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되어 있는 간격재를 포함한다.
보호막은 데이터선을 따라 길게 형성되어 있고, 드레인 전극을 덮는 돌출부를 포함할 수 있다.
간격재는 보호막과 실질적으로 동일한 평면 모양을 가질 수 있다.
간격재는 데이터선 상부에서 부분적으로 제거되어 있어서 보호막을 노출하고 있고, 간격재 아래에는 간격재와 실질적으로 동일한 평면 모양을 가지는 보호막이 형성되어 있을 수 있다.
게이트 절연막은 채널층과 실질적으로 동일한 평면 모양을 가질 수 있다.
게이트선은 게이트 절연막 위에 놓여 있을 수 있다.
게이트 절연막을 벗어난 위치의 기판 위에 형성되어 있으며, 데이터선과 교차하는 유지 전극선을 더 포함할 수 있다.
화소 전극 위에 형성되어 있는 색필터를 더 포함할 수 있다.
층간 절연막과 화소 전극 사이에 형성되어 있는 색필터를 더 포함할 수 있다.
기판과 채널층 사이에 형성되어 있는 색필터를 더 포함할 수 있다.
게이트 절연막은 채널층과 실질적으로 동일한 평면 모양을 가질 수 있다.
게이트선은 게이트 절연막 위에 놓여 있을 수 있다.
게이트 절연막을 벗어난 위치의 기판 위에 형성되어 있으며, 데이터선과 교차하는 유지 전극선을 더 포함할 수 있다.
화소 전극 위에 형성되어 있는 색필터를 더 포함할 수 있다.
층간 절연막과 화소 전극 사이에 형성되어 있는 색필터를 더 포함할 수 있다.
기판과 채널층 사이에 형성되어 있는 색필터를 더 포함할 수 있다.
데이터선과 드레인 전극의 제1도전층 및 화소 전극은 인듐, 아연, 주석, 알루미늄 및 갈륨 중 어느 하나 이상의 산화물을 포함하는 투명 도전성 산화막이고,
데이터선과 드레인 전극의 제2도전층은 알루미늄, 몰리브덴, 구리, 수은, 크롬, 텅스텐, 니오브, 티타늄 및 탄탈륨 중 어느 하나 이상을 포함하는 금속막일 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있으며 산화물을 포함하는 채널층, 채널층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 게이트선, 게이트선 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되어 있으며 소스 전극을 가지는 데이터선 및 드레인 전극, 층간 절연막 위에 형성되어 있으며 드레인 전극과 연결되어 있는 화소 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되어 있는 간격재를 포함하고, 보호막은 데이터선을 따라 길게 형성되어 있고 드레인 전극을 덮는 돌출부를 포함한다.
간격재는 보호막과 실질적으로 동일한 평면 모양을 가질 수 있다.
간격재는 데이터선 상부에서 부분적으로 제거되어 있어서 보호막을 노출하고 있고, 간격재 아래에는 간격재와 실질적으로 동일한 평면 모양을 가지는 보호막이 형성되어 있을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 산화물을 포함하는 채널층을 형성하는 단계, 채널층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 층간 절연막을 형성하는 단계, 층간 절연막 및 게이트 절연막에 채널층을 노출하는 복수의 접촉구를 형성하는 단계, 층간 절연막 위에 소스 전극을 포함하는 데이터선, 드레인 전극 및 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계, 데이터선, 드레인 전극 및 화소 전극 위에 보호용 절연막을 적층하는 단계, 보호용 절연막 위에 간격재를 형성하는 단계, 간격재를 식각 마스크로 하여 보호용 절연막을 식각함으로써 화소 전극을 노출하는 보호막을 형성하는 단계를 포함한다.
층간 절연막 위에 소스 전극을 포함하는 데이터선, 드레인 전극 및 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계는 제1 도전층과 제2 도전층을 순차 적층하는 단계, 제2 도전층 위에 위치에 따라 두께가 다른 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 하여 노출되어 있는 제2 도전층 및 제1 도전층을 식각하는 단계, 제1 감광막 패턴을 애싱하여 제2 도전층을 추가로 노출하는 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 추가로 노출된 제2 도전층을 식각하는 단계를 포함할 수 있다.
절연 기판 위에 채널층을 형성하는 단계와 채널층 위에 게이트 절연막을 형성하는 단계는 절연 기판 위에 산화물 반도체층과 보호용 절연막을 순차 적층하는 단계, 보호용 절연막과 산화물 반도체층을 함께 사진 식각하는 단계를 포함할 수 있다.
보호용 절연막 위에 간격재를 형성하는 단계는 보호용 절연막 위에 감광막을 형성하는 단계, 감광막을 하프톤 마스크를 사용하여 노광하는 단계, 노광된 감광막을 현상하여 데이터선 상부에 위치하며 두께가 다른 부분에 비하여 얇은 부분을 가지는 간격재를 형성하는 단계를 포함할 수 있다.
화소 전극 위에 색필터를 형성하는 단계를 더 포함할 수 있다.
게이트선 위에 층간 절연막을 형성하는 단계와 층간 절연막 위에 소스 전극을 포함하는 데이터선, 드레인 전극 및 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계 사이에 색필터를 형성하는 단계를 더 포함할 수 있다.
절연 기판 위에 채널층을 형성하는 단계 이전에 절연 기판 위에 색필터를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법은 절연 기판 위에 산화물을 포함하는 채널층을 형성하는 단계, 채널층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 층간 절연막을 형성하는 단계, 층간 절연막 및 게이트 절연막에 상기 채널층을 노출하는 복수의 접촉구를 형성하는 단계, 층간 절연막 위에 제1 도전층과 제2 도전층을 순차 적층하는 단계, 제2 도전층 위에 위치에 따라 두께가 다른 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 하여 노출되어 있는 제2 도전층 및 제1 도전층을 식각하여 소스 전극을 포함하는 데이터선, 드레인 전극 및 드레인 전극과 연결되어 있는 예비 화소 전극을 형성하는 단계, 제1 감광막 패턴을 애싱하여 예비 화소 전극의 제2 도전층을 추가로 노출하는 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 추가로 노출된 제2 도전층을 식각하여 화소 전극을 형성하는 단계, 데이터선, 드레인 전극 및 화소 전극 위에 보호용 절연막을 적층하는 단계, 보호용 절연막 위에 간격재를 형성하는 단계를 포함한다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
<실시예 1>
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 Ⅱ-Ⅱ 선을 따라 자른 단면도이다.
투명한 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 채널층(151)이 형성되어 있다. 채널층(151)은 가로로 길게 형성되어 있는 섬 모양이며 그 양 쪽 끝부분은 다른 층과의 접속을 위하여 면적이 넓게 형성되어 있다.
도시하지는 않았으나, 채널층(151)과 기판(110) 사이에 산화규소(SiO2) 등으로 이루어진 차단막을 형성하여 기판(110)으로부터 확산될 수 있는 불순물이 채널층(151)으로 침투하는 것을 차단할 수도 있다.
채널층(151)은 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물을 사용하거나 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 또는 아연-주석 산화물(Zn-Sn-O) 등의 산화물 반도체를 사용한다.
채널층(151) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 게이트 전극(gate electrode)(124)을 포함하는 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있으며, 게이트 전극(124)은 게이트선(121)으로부터 위로 뻗어 있는 복수의 돌출부이며, 채널층(151)과 중첩한다.
각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분을 포함할 수 있다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.
유지 전극선(131)은 두 게이트선(121)의 사이에 위치하며 두 게이트선(121) 중 아래 쪽에 인접해 있다. 유지 전극선(131)은 위쪽의 게이트선(121) 부근까지 세로 방향으로 뻗은 유지 전극(133)을 포함하며, 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받는다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W) 따위로 이루어질 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이들 도전막 중 하나는 게이트선(121) 및 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄(합금) 상부막 및 알루미늄(합금) 하부막과 몰리브덴(합금) 상부막을 들 수 있다. 그러나 게이트 선(121)은 이외에도 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 층간 절연막(interlayer insulating film)(160)이 형성되어 있다. 층간 절연막(160)은 질화 규소나 산화 규소 등의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 층간 절연막(160)을 만들 수도 있으며, 층간 절연막(160)의 표면은 평탄할 수 있다.
층간 절연막(160)과 게이트 절연막(140)에는 게이트 전극(124)을 중심으로 하여 양쪽에 위치하는 채널층(151)의 두 부분을 노출하는 복수의 접촉 구멍(163, 165)이 형성되어 있다. 또한, 도시하지는 않았으나, 층간 절연막(160)에는 게이트선(121)의 끝부분을 노출하는 접촉구가 형성되어 있을 수 있다.
층간 절연막(160) 위에는 복수의 데이터선(data line)(171), 복수의 드레인 전극(drain electrode)(175) 및 화소 전극(191)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 접촉 구멍(163)을 통하여 채널층(151)과 연결되어 있는 소스 전극(173)을 포함하며, 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓은 끝 부분을 포함할 수 있다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 직접 연결될 수 있다.
드레인 전극(175)은 소스 전극(173)과 떨어져 있으며 접촉 구멍(165)을 통해 채널층(151)과 연결되어 있다.
데이터선(171)과 소스 및 드레인 전극(173, 175)은 하부막(171a, 173a, 175a)과 상부막(171b, 173b, 175b)로 이루어진 이중막으로 형성되어 있다. 소스 및 드레인 전극(173, 175)의 하부막(173a, 175a)은 접촉 구멍(163, 165)를 통하여 채널층(151)과 연결되어 있다.
소스 및 드레인 전극(173, 175)의 하부막(173a, 175a)은 인듐(In), 아연(Zn), 주석(Sn), 알루미늄(Al) 또는 갈륨(Ga) 등의 산화물인 투명한 도전성 산화물(Transparent Conducting Oxide, TCO)로 형성되어 있다. 이러한 하부막(173a, 175a)은 채널층(151)과 일함수가 비슷하여 접촉 저항을 낮다.
소스 및 드레인 전극(173, 175)의 상부막(173b, 175b)은 알루미늄(Al), 몰리브덴(Mo), 구리(Cu), 수은(Ag), 크롬(Cr), 텅스텐(W), 니오브(Nb), 티타늄(Ti) 또는 탄탈륨(Ta) 등 금속 또는 이들의 합금으로 만들어지는 것이 바람직하며, 다중막 구조를 가질 수 있다.
데이터선(171)의 끝 부분에서는 상부막(171b)이 제거되어 하부막(171a)이 노출되어 있을 수 있다. 데이터선(171)의 끝 부분은 외부 회로와의 연결을 위하여 외부로 노출되어야 할 필요가 크므로 내화학성이 우수한 하부막(173a)이 노출되도록 하기 위함이다.
게이트선(121)과 마찬가지로 데이터선(171) 및 드레인 전극(175) 또한 그 측 면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
화소 전극(191)은 소스 및 드레인 전극(173, 175)의 하부막(173a, 175a)과 동일한 재질로 이루어져 있으며, 드레인 전극(175)의 하부막(175a)에서 연장되어 형성되어 있다.
화소 전극(191)은 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 방향을 결정하거나 두 전극 사이의 발광층(도시하지 않음)에 전류를 흘려 발광하게 한다.
데이터선(171), 드레인 전극(175) 및 층간 절연막(160) 위에는 질화 규소나 산화 규소 등의 무기 절연 물질이나 유기 절연 물질 등으로 이루어진 보호막(passivation)(180)이 형성되어 있다. 또한, 무기물로 이루어진 하부막과 유기물로 이루어진 상부막을 포함할 수도 있다.
보호막(180)은 데이터선(171)을 따라 세로로 길게 형성되어 데이터선(171)을 덮고 있으며 소스 전극(173)과 드레인 전극(175)이 배치되어 있는 곳에서 가로 방향으로 돌출하여 소스 전극(173)과 드레인 전극(175)을 덮고 있다. 따라서 화소 전극(191)은 대부분 보호막(180)을 벗어나서 노출되어 있다.
보호막(180) 위에는 박막 트랜지스터 표시판과 공통 전극 표시판의 간격을 유지시켜 주기 위한 간격재(column spacer)(320)가 형성되어 있다. 간격재(320)는 평면적으로 보호막(180)과 실질적으로 동일한 모양을 가진다. 이는 후술하는 바와 같이, 보호막(180)을 간격재(320)를 식각 마스크로 하여 식각하기 때문이다.
그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 3 내지 도 10과 함께 앞서의 도 1 및 도 2를 참조하여 상세히 설명한다.
도 3, 도 5 및 도 9는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 4는 도 3의 박막 트랜지스터 표시판의 Ⅳ-Ⅳ 선을 따라 자른 단면도이다. 도 6은 도 5의 박막 트랜지스터 표시판의 Ⅵ-Ⅵ 선을 따라 자른 단면도이고, 도 7 및 도 8은 도 6의 다음 단계의 박막 트랜지스터 표시판의 단면도이고, 도 10은 도 9의 박막 트랜지스터 표시판의 Ⅹ-Ⅹ 선을 따라 자른 단면도이다.
먼저, 도 3 및 도 4에 도시한 바와 같이, 투명한 절연 기판(110) 위에 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 산화물 반도체층을 형성한다. 산화물 반도체로는 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물 또는 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 또는 아연-주석 산화물(Zn-Sn-O) 등을 사용한다.
그런 다음, 산화물 반도체층을 패터닝하여 복수의 채널층(151)를 형성한다.
한편, 차단막을 형성하는 경우에는 산화물 반도체층을 형성하기 이전에 산화 규소 또는 질화 규소를 기판(110) 위에 증착한다.
다음, 도 5 및 도 6에 도시한 바와 같이, 채널층(151) 위에 화학 기상 증착 방법 등으로 게이트 절연막(140)을 형성하고, 그 위에 금속막을 형성한다. 그리고, 금속막을 사진 식각하여 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 유지 전극(133)을 포함하는 복수의 유지 전극선(131)을 형성한다.
이어서, 도 7 및 도 8에 도시한 바와 같이, 기판(110) 전면에 층간 절연막(160)을 형성하고, 층간 절연막(160) 및 게이트 절연막(140)의 일부를 사진 식각하여 채널층(151)을 노출하는 복수의 접촉 구멍(163, 165)을 형성한다. 게이트선(121)의 끝부분을 노출하는 접촉구도 이 공정에서 형성할 수 있다.
이후, 접촉 구멍(163, 165)을 통하여 노출된 채널층(151) 부분과 층간 절연막(160)의 표면의 불순물을 플라스마를 이용하여 제거한다.
그 다음, 도 9 및 도 10에 도시한 바와 같이, 층간 절연막(160) 위에 스퍼터링 등의 방법으로 하부 금속막과 상부 금속막을 차례로 적층하고, 사진 식각하여 하부막(173a)와 상부막(173b)으로 이루어진 소스 전극(173)을 포함하는 복수의 데이터선(171)과 하부막(175a)와 상부막(175b)으로 이루어진 복수의 드레인 전극(175)을 형성한다. 그리고, 이와 동시에 드레인 전극(175)의 하부막(175a)으로부터 연장되는 화소 전극(191) 또한 형성한다.
데이터선(171), 드레인 전극(175) 및 화소 전극의 패터닝은 다음과 같은 과정을 통하여 이루어진다.
먼저 하부 금속막과 상부 금속막을 차례로 적층한 다음, 상부 금속막 위에 위치에 따라 두께가 다른 감광막 패턴을 형성한다. 이러한 감광막 패턴은 광투과 영역, 반투과 영역 및 광차단 영역을 가지는 하프톤(half-tone) 마스크를 사용하여 노광하고, 현상함으로서 형성한다. 하프톤 마스크의 반투과 영역은 반투명막 또는 슬릿 패턴을 이용하여 형성할 수 있다. 감광막 패턴은 화소 전극(191)이 형성될 부분의 두께를 데이터선(171)과 드레인 전극(175)이 형성될 부분의 두께보다 얇게 형성한다.
이 감광막 패턴을 마스크로 하여 상부 금속막을 식각하는 1차 식각을 한 다음, 하부 금속막을 식각하는 2차 식각을 실시한다. 이어서, 애싱(ashing) 공정을 실시하여 화소 전극(191)이 형성될 부분의 감광막을 제거한 다음, 데이터선(171)과 드레인 전극(175)이 형성될 부분에 남아 있는 감광막을 식각 마스크로 하여 노출되어 있는 상부 금속막을 식각하는 3차 식각을 실시한다. 3차 식각에 의하여 화소 전극(191) 위의 상부 금속막이 제거된다.
이러한 3회의 식각 공정을 통하여 소스 전극(173), 드레인 전극(175) 및 화소 전극(191)을 동시에 형성한다.
또한, 위에서 언급한 3회의 식각 공정을 2회로 줄이기 위하여 1차 식각과 2차 식각 공정을 합쳐서 진행할 수 있도 있다.
마지막으로, 도 1 및 도 2에 도시한 바와 같이, 절연막을 적층하고, 절연막 위에 간격재(320)를 형성한 다음, 간격재(320)를 식각 마스크로 하여 절연막을 식각함으로써 화소 전극(191)을 노출하며 데이터선(171)과 소스 전극(173) 및 드레인 전극(175)을 덮는 보호막(180)을 형성한다. 여기서 간격재(320)은 감광성 물질을 사용하여 형성할 수 있고, 이 경우에는 사진 공정만으로 간격재(320)를 형성할 수 있다.
<실시예 2>
도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 12는 도 11의 박막 트랜지스터 표시판을 ⅩII-ⅩII 선을 따라 자른 단면도이다.
투명한 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 채널층(151)이 형성되어 있다. 채널층(151)은 가로 방향으로 뻗어 있으며, 다른 층과의 접속을 위하여 면적이 넓은 돌출부를 가진다.
도시하지는 않았으나, 채널층(151)과 기판(110) 사이에 산화규소(SiO2) 등으로 이루어진 차단막을 형성하여 기판(110)으로부터 확산될 수 있는 불순물이 채널층(151)으로 침투하는 것을 차단할 수도 있다.
채널층(151) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 채널층(151)과 마찬가지로 가로 방향으로 뻗어 있으며, 면적이 넓은 돌출부를 가진다. 여기서 게이트 절연막(140)은 평면적으로 채널층(151)과 실질적으로 동일한 모양을 가진다. 이는 후술하는 바와 같이 게이트 절연막(140)과 채널층(151)을 동시에 사진 식각하여 패터닝하기 때문이다.
게이트 절연막(140) 위에는 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있다. 게이트선(121)은 게이트 신호를 전달하며 가로 방향으 로 뻗어 있으며, 게이트 전극(124)은 게이트선(121)으로부터 위로 돌출되어 있다. 게이트선(121)은 모든 부분이 게이트 절연막(140) 위에 놓여 있다.
두 게이트선(121)의 사이의 기판(110) 위에는 유지 전극선(131)이 형성되어 있으며, 두 게이트선(121) 중 아래 쪽에 인접해 있다. 유지 전극선(131)은 위쪽의 게이트선(121) 부근까지 세로 방향으로 뻗은 유지 전극(133)을 포함한다.
유지 전극선(131)은 채널층(151)과 게이트 절연막(140) 위에 위치할 수도 있다.
그리고, 나머지 박막 트랜지스터 표시판의 구조는 제1 실시예와 동일하므로 설명을 생략한다.
그러면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 도 13 내지 도 20을 참고하여 설명한다.
도 13, 도 15 및 도 19는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 14는 도 13의 박막 트랜지스터 표시판의 ⅩIV-ⅩIV 선을 따라 자른 단면도이다. 도 16은 도 15의 박막 트랜지스터 표시판의 ⅩⅥ-ⅩⅥ 선을 따라 자른 단면도이고, 도 17 및 도 18은 도 16의 다음 단계의 박막 트랜지스터 표시판의 단면도이고, 도 20은 도 19의 박막 트랜지스터 표시판의 ⅩⅩ-ⅩⅩ 선을 따라 자른 단면도이다.
도 13 및 도 14에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화물 반도체층과 게이트 절연층을 진공 브레이크(vacuum break) 없이 스퍼터링 방법으로 순차적으로 증착하고, 한 번의 사진 식각으로 함께 패터닝하여 게이트 절연막(140) 과 채널층(151)을 형성한다.
산화물 반도체층과 게이트 절연층을 진공 브레이크(vacuum break) 없이 증착하는 것은 채널층(151)의 채널부가 식각 가스와 주변의 산소 및 수분 등에 노출될 경우, 이들에 영향을 받아 채널층(151)의 Vth 값이 마이너스(-)로 시프트(shift) 하는 현상이 발생한다. 그리하여, 강화 모드(enhance mode)로 사용하기가 어려워 질 수 있기 때문에, 산화물 반도체층과 게이트 절연층을 하나의 챔버 안에서 진공 브레이크 없이 증착하여 외부 환경에 노출되는 것을 방지하기 위함이다.
그 다음, 도 15 및 도 16에 도시한 바와 같이, 기판(110)의 전면에 금속막을 형성한다. 그리고, 금속막을 사진 식각하여 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 유지 전극(133)을 포함하는 복수의 유지 전극선(131)을 형성한다.
그리고, 이후의 박막 트랜지스터 표시판의 제조 방법은 도 7 내지 도 10에 대하여 설명한 것과 동일하다.
즉, 도 17에 도시한 바와 같이, 기판(110) 전면에 층간 절연막(160)을 형성한다.
다음, 도 18에 도시한 바와 같이, 층간 절연막(160)과 게이트 절연막(140)을 사진 식각하여 채널층(151)을 노출하는 복수의 접촉 구멍(163, 165)을 형성하고, 접촉 구멍(163, 165)을 통하여 노출된 채널층(151) 부분과 층간 절연막(160) 표면의 불순물을 플라스마를 이용하여 제거한다.
다음, 도 19 및 도 20에 도시한 바와 같이, 층간 절연막(160) 위에 스퍼터링 등의 방법으로 상부 금속막과 하부 금속막을 차례로 적층하고 하프톤 마스크를 이용한 사진 식각을 진행하여 하부막(171a)와 상부막(171b)으로 이루어진 데이터선(171)과 하부막(175a)와 상부막(175b)으로 이루어진 드레인 전극(175) 및 드레인 전극(175)의 하부막(175a)로부터 연장되어 있는 화소 전극(191)을 형성한다.
마지막으로 도 11 및 도 12에 도시한 바와 같이, 절연막을 적층하고, 절연막 위에 간격재(320)를 형성한 다음, 간격재(320)를 식각 마스크로 하여 절연막을 식각함으로써 화소 전극(191)을 노출하는 보호막(180)을 형성한다.
<실시예 3>
도 21은 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 22는 도 21의 박막 트랜지스터 표시판을 XXⅡ-XXⅡ 선을 따라 자른 단면도이다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판은 간격재(320)가 데이터선(171)과 중첩하는 부분에서 부분적으로 제거되어 그 아래의 보호막(180)이 노출되어 있는 것이 제1 실시예와 다르다. 데이터선(171)과 중첩하는 부분의 간격재(320)가 완전히 제거되는 대신 다른 부분에 비하여 얇게 형성될 수도 있다.
이와 같이, 간격재(320)가 데이터선(171) 위에서 부분적으로 제거되어 섬형으로 형성되면, 액정의 주입시 액정의 흐름이 원활해 질 수 있다.
이러한 섬형 간격재(320)를 가지는 박막 트랜지스터 표시판을 제조하는 방법은 데이터선(171), 드레인 전극(175) 및 화소 전극(191)을 형성하는 단계까지는 본 발명의 제1 실시예에서와 동일하다.
이후, 데이터선(171), 드레인 전극(175) 및 화소 전극(191) 위에 절연막을 적층하고, 절연막 위에 감광막을 형성한 다음, 하프톤 마스크를 사용하여 감광막을 노광하고 현상한다. 이를 통하여 데이터선(171) 상부에 놓인 부분의 두께가 다른 부분에 비하여 얇은 예비 간격재를 형성하고, 예비 간격재를 식각 마스크로 하여 절연막을 식각함으로써 화소 전극(191)을 노출하는 보호막(180)을 형성한다. 보호막(180)을 식각하는 동안 예비 간격재도 일부 식각되어 두께가 감소하여 간격재(320)가 완성된다. 이 때, 식각 시간을 조절함으로써 다른 부분에 비하여 두께가 얇은 데이터선(171) 상부의 부분을 모두 제거하거나 일부 남길 수도 있다. 필요에 따라서는 애싱을 통하여 간격재(320)의 두께를 조절할 수도 있다.
<실시예 4>
도 23은 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선을 따라 자른 단면도이다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판은 간격재(320)가 데이터선(171)과 중첩하는 부분에서 부분적으로 제거되어 그 아래의 보호막(180)이 노출되어 있는 것이 제2 실시예와 다르다. 데이터선(171)과 중첩하는 부분의 간격재(320)가 완전히 제거되는 대신 다른 부분에 비하여 얇게 형성될 수도 있다.
이와 같이, 간격재(320)가 데이터선(171) 위에서 부분적으로 제거되어 섬형 으로 형성되면, 액정의 주입시 액정의 흐름이 원활해 질 수 있다.
이러한 섬형 간격재(320)를 가지는 박막 트랜지스터 표시판을 제조하는 방법은 데이터선(171), 드레인 전극(175) 및 화소 전극(191)을 형성하는 단계까지는 본 발명의 제2 실시예에서와 동일하다.
이후, 데이터선(171), 드레인 전극(175) 및 화소 전극(191) 위에 절연막을 적층하고, 절연막 위에 감광막을 형성한 다음, 하프톤 마스크를 사용하여 감광막을 노광하고 현상한다. 이를 통하여 데이터선(171) 상부에 놓인 부분의 두께가 다른 부분에 비하여 얇은 예비 간격재를 형성하고, 예비 간격재를 식각 마스크로 하여 절연막을 식각함으로써 화소 전극(191)을 노출하는 보호막(180)을 형성한다. 보호막(180)을 식각하는 동안 예비 간격재도 일부 식각되어 두께가 감소하여 간격재(320)가 완성된다. 이 때, 식각 시간을 조절함으로써 다른 부분에 비하여 두께가 얇은 데이터선(171) 상부의 부분을 모두 제거하거나 일부 남길 수도 있다. 필요에 따라서는 애싱을 통하여 간격재(320)의 두께를 조절할 수도 있다.
<실시예 5>
도 25는 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판은 화소 전극(191) 위에 색필터(230)가 형성되어 있는 것이 제1 실시예와 다르다.
이와 같이, 색필터(230)를 화소 전극(191) 위에 형성하면, 박막 트랜지스터 표시판과 대향 표시판을 결합할 때 색필터(230)와 화소 전극(191)을 정확하게 정렬하기 위한 노력을 절감할 수 있다.
본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판은 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 간격재(320)와 보호막(180)을 형성한 이후에 색필터(230)를 형성하는 공정을 추가함으로써 제조할 수 있다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판에서도 화소 전극(191) 위에 색필터(230)를 형성할 수 있다.
<실시예 6>
도 26은 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판은 화소 전극(191) 위에 색필터(230)가 형성되어 있는 것이 제2 실시예와 다르다.
이와 같이, 색필터(230)를 화소 전극(191) 위에 형성하면, 박막 트랜지스터 표시판과 대향 표시판을 결합할 때 색필터(230)와 화소 전극(191)을 정확하게 정렬하기 위한 노력을 절감할 수 있다.
본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판은 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 간격재(320)와 보호막(180)을 형성한 이후에 색필터(230)를 형성하는 공정을 추가함으로써 제조할 수 있다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판에서도 화소 전극(191) 위에 색필터(230)를 형성할 수 있다.
<실시예 7>
도 27은 본 발명의 제7 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제7 실시예에 따른 박막 트랜지스터 표시판은 화소 전극(191)과 층간 절연막(160) 사이에 색필터(230)가 형성되어 있는 것이 제1 실시예와 다르다.
이와 같이, 색필터(230)를 화소 전극(191)과 층간 절연막(160) 사이에 형성하면, 박막 트랜지스터 표시판과 대향 표시판을 결합할 때 색필터(230)와 화소 전극(191)을 정확하게 정렬하기 위한 노력을 절감할 수 있다. 더불어 색필터(230)를 화소 전극(191)이 덮도록 하여 색필터(230)와 액정이 접촉함으로써 발생할 수 있는 액정의 오염을 방지할 수 있다.
본 발명의 제7 실시예에 따른 박막 트랜지스터 표시판은 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 층간 절연막(160)을 형성한 다음에 색필터(230)를 형성하는 공정을 추가함으로써 제조할 수 있다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판에서도 화소 전극(191)과 층간 절연막(160) 사이에 색필터(230)를 형성할 수 있다.
<실시예 8>
도 28은 본 발명의 제8 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제8 실시예에 따른 박막 트랜지스터 표시판은 화소 전극(191)과 층간 절연막(160) 사이에 색필터(230)가 형성되어 있는 것이 제2 실시예와 다르다.
이와 같이, 색필터(230)를 화소 전극(191)과 층간 절연막(160) 사이에 형성하면, 박막 트랜지스터 표시판과 대향 표시판을 결합할 때 색필터(230)와 화소 전극(191)을 정확하게 정렬하기 위한 노력을 절감할 수 있다. 더불어 색필터(230)를 화소 전극(191)이 덮도록 하여 색필터(230)와 액정이 접촉함으로써 발생할 수 있는 액정의 오염을 방지할 수 있다.
본 발명의 제8 실시예에 따른 박막 트랜지스터 표시판은 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 층간 절연막(160)을 형성한 다음에 색필터(230)를 형성하는 공정을 추가함으로써 제조할 수 있다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판에서도 화소 전극(191)과 층간 절연막(160) 사이에 색필터(230)를 형성할 수 있다.
<실시예 9>
도 29는 본 발명의 제9 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제9 실시예에 따른 박막 트랜지스터 표시판은 기판(110)과 채널 층(151) 사이에 색필터(230)가 형성되어 있는 것이 제1 실시예와 다르다. 색필터(230) 위에는 산화 규소나 질화 규소 등을 증착하여 차단막(도시하지 않음)을 더 형성할 수도 있다.
이와 같이, 색필터(230)를 기판(110)과 채널층(151) 사이에 형성하면, 박막 트랜지스터 표시판과 대향 표시판을 결합할 때 색필터(230)와 화소 전극(191)을 정확하게 정렬하기 위한 노력을 절감할 수 있다. 더불어 색필터(230)가 여러 박막에 의하여 덮여 있으므로 색필터(230)와 액정이 접촉함으로써 발생할 수 있는 액정의 오염을 방지할 수 있다.
본 발명의 제9 실시예에 따른 박막 트랜지스터 표시판은 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 채널층(151)을 형성하기 이전에 색필터(230)를 형성하는 공정을 추가함으로써 제조할 수 있다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판에서도 기판(110)과 채널층(151) 사이에 색필터(230)를 형성할 수 있다.
<실시예 10>
도 30은 본 발명의 제10 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제10 실시예에 따른 박막 트랜지스터 표시판은 기판(110)과 채널층(151) 사이에 색필터(230)가 형성되어 있는 것이 제2 실시예와 다르다. 색필터(230) 위에는 산화 규소나 질화 규소 등을 증착하여 차단막(도시하지 않음)을 더 형성할 수도 있다.
이와 같이, 색필터(230)를 기판(110)과 채널층(151) 사이에 형성하면, 박막 트랜지스터 표시판과 대향 표시판을 결합할 때 색필터(230)와 화소 전극(191)을 정확하게 정렬하기 위한 노력을 절감할 수 있다. 더불어 색필터(230)가 여러 박막에 의하여 덮여 있으므로 색필터(230)와 액정이 접촉함으로써 발생할 수 있는 액정의 오염을 방지할 수 있다.
본 발명의 제10 실시예에 따른 박막 트랜지스터 표시판은 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 채널층(151)을 형성하기 이전에 색필터(230)를 형성하는 공정을 추가함으로써 제조할 수 있다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판에서도 기판(110)과 채널층(151) 사이에 색필터(230)를 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명과 같이, 소스 전극, 드레인 전극 및 화소 전극을 함께 형성하고, 보호막과 간격재를 함께 형성함으로써, 박막 트랜지스터 표시판의 제조 공정 중의 마 스크 공정 수를 줄일 수 있다.
또한, 소스 및 드레인 전극의 하부막을 투명 도전체 산화물로 형성함으로써, 소스 및 드레인 전극과 채널층과의 전기적인 접촉 특성을 향상할 수 있다.

Claims (28)

  1. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며, 산화물을 포함하는 채널층,
    상기 채널층 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극 위에 형성되어 있는 층간 절연막,
    상기 층간 절연막 위에 형성되어 있으며 제1도전층과 제2도전층을 포함하며 소스 전극을 가지는 데이터선,
    상기 층간 절연막 위에 형성되어 있으며 상기 제1도전층과 상기 제2도전층을 포함하는 드레인 전극,
    상기 드레인 전극의 제1 도전층으로부터 연장되어 있는 화소 전극,
    상기 데이터선 및 드레인 전극 위에 형성되어 있는 보호막,
    상기 보호막 위에 형성되어 있는 간격재를 포함하고,
    상기 간격재는 상기 데이터선 상부에서 부분적으로 제거되어 있어서 상기 보호막을 노출하고 있고, 상기 간격재 아래에는 상기 간격재와 동일한 평면 모양을 가지는 보호막이 형성되어 있는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 보호막은 상기 데이터선을 따라 길게 형성되어 있고, 상기 드레인 전극을 덮는 돌출부를 포함하는 박막 트랜지스터 표시판.
  3. 삭제
  4. 삭제
  5. 제2항에서,
    상기 게이트 절연막은 상기 채널층과 동일한 평면 모양을 가지는 박막 트랜지스터 표시판.
  6. 제5항에서,
    게이트선은 상기 게이트 절연막 위에 놓여 있는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 게이트 절연막을 벗어난 위치의 상기 기판 위에 형성되어 있으며, 상기 데이터선과 교차하는 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
  8. 제5항에서,
    상기 화소 전극 위에 형성되어 있는 색필터를 더 포함하는 박막 트랜지스터 표시판.
  9. 제5항에서,
    상기 층간 절연막과 상기 화소 전극 사이에 형성되어 있는 색필터를 더 포함하는 박막 트랜지스터 표시판.
  10. 제5항에서,
    상기 기판과 상기 채널층 사이에 형성되어 있는 색필터를 더 포함하는 박막 트랜지스터 표시판.
  11. 제1항에서,
    상기 게이트 절연막은 상기 채널층과 동일한 평면 모양을 가지는 박막 트랜지스터 표시판.
  12. 제11항에서,
    게이트선은 상기 게이트 절연막 위에 놓여 있는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 게이트 절연막을 벗어난 위치의 상기 기판 위에 형성되어 있으며 상기 데이터선과 교차하는 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
  14. 제11항 내지 제13항 중의 어느 한 항에서,
    상기 화소 전극 위에 형성되어 있는 색필터를 더 포함하는 박막 트랜지스터 표시판.
  15. 제11항 내지 제13항 중의 어느 한 항에서,
    상기 층간 절연막과 상기 화소 전극 사이에 형성되어 있는 색필터를 더 포함하는 박막 트랜지스터 표시판.
  16. 제11항 내지 제13항 중의 어느 한 항에서,
    상기 기판과 상기 채널층 사이에 형성되어 있는 색필터를 더 포함하는 박막 트랜지스터 표시판.
  17. 제1항에서,
    상기 데이터선과 상기 드레인 전극의 제1도전층 및 상기 화소 전극은 인듐, 아연, 주석, 알루미늄 및 갈륨 중 어느 하나 이상의 산화물을 포함하는 투명 도전 성 산화막이고,
    상기 데이터선과 상기 드레인 전극의 제2도전층은 알루미늄, 몰리브덴, 구리, 수은, 크롬, 텅스텐, 니오브, 티타늄 및 탄탈륨 중 어느 하나 이상을 포함하는 금속막인 박막 트랜지스터 표시판.
  18. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며, 산화물을 포함하는 채널층,
    상기 채널층 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 게이트선,
    상기 게이트선 위에 형성되어 있는 층간 절연막,
    상기 층간 절연막 위에 형성되어 있으며 소스 전극을 가지는 데이터선 및 드레인 전극,
    상기 층간 절연막 위에 형성되어 있으며 상기 드레인 전극과 연결되어 있는 화소 전극,
    상기 데이터선 및 드레인 전극 위에 형성되어 있는 보호막,
    상기 보호막 위에 형성되어 있는 간격재를 포함하고,
    상기 보호막은 상기 데이터선을 따라 길게 형성되어 있고 상기 드레인 전극을 덮는 돌출부를 포함하고,
    상기 간격재는 상기 데이터선 상부에서 부분적으로 제거되어 있어서 상기 보호막을 노출하고 있고, 상기 간격재 아래에는 상기 간격재와 동일한 평면 모양을 가지는 보호막이 형성되어 있는 박막 트랜지스터 표시판.
  19. 삭제
  20. 삭제
  21. 절연 기판 위에 산화물을 포함하는 채널층을 형성하는 단계,
    상기 채널층 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막 및 상기 게이트 절연막에 상기 채널층을 노출하는 복수의 접촉구를 형성하는 단계,
    상기 층간 절연막 위에 제1 도전층과 제2 도전층을 순차적으로 적층하는 단계,
    상기 제2 도전층 위에 위치에 따라 두께가 다른 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 식각 마스크로 하여 노출되어 있는 상기 제2 도전층 및 제1 도전층을 식각하여 소스 전극을 포함하는 데이터선, 드레인 전극 및 상기 드레인 전극과 연결되어 있는 예비 화소 전극을 형성하는 단계,
    상기 제1 감광막 패턴을 애싱하여 상기 예비 화소 전극의 상기 제2 도전층을 추가로 노출하는 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 추가로 노출된 상기 제2 도전층을 식각하여 화소 전극을 형성하는 단계,
    상기 데이터선, 드레인 전극 및 화소 전극 위에 보호용 절연막을 적층하는 단계,
    상기 보호용 절연막 위에 간격재를 형성하는 단계,
    상기 간격재를 식각 마스크로 하여 상기 보호용 절연막을 식각함으로써 상기 화소 전극을 노출하는 보호막을 형성하는 단계를 포함하고,
    상기 보호용 절연막 위에 간격재를 형성하는 단계는
    상기 보호용 절연막 위에 감광막을 형성하는 단계,
    상기 감광막을 하프톤 마스크를 사용하여 노광하는 단계,
    노광된 상기 감광막을 현상하여 상기 데이터선 상부에 위치하며 두께가 다른 부분에 비하여 얇은 부분을 가지는 간격재를 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  22. 삭제
  23. 제21항에서,
    상기 절연 기판 위에 채널층을 형성하는 단계와 상기 채널층 위에 게이트 절 연막을 형성하는 단계는
    상기 절연 기판 위에 산화물 반도체층과 보호용 절연막을 순차 적층하는 단계,
    상기 보호용 절연막과 상기 산화물 반도체층을 함께 사진 식각하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  24. 삭제
  25. 제21항 또는 제23항에서,
    상기 화소 전극 위에 색필터를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  26. 제21항 또는 제23항에서,
    상기 게이트선 위에 층간 절연막을 형성하는 단계와 상기 층간 절연막 위에 소스 전극을 포함하는 데이터선, 드레인 전극 및 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계 사이에 색필터를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  27. 제21항 또는 제23항에서,
    상기 절연 기판 위에 채널층을 형성하는 단계 이전에 상기 절연 기판 위에 색필터를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  28. 삭제
KR1020070058216A 2007-06-14 2007-06-14 박막 트랜지스터 표시판 및 그의 제조 방법 Active KR101415561B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070058216A KR101415561B1 (ko) 2007-06-14 2007-06-14 박막 트랜지스터 표시판 및 그의 제조 방법
US11/980,871 US7863607B2 (en) 2007-06-14 2007-10-30 Thin film transistor array panel and manufacturing method thereof
CNA2007101611093A CN101325202A (zh) 2007-06-14 2007-12-18 薄膜晶体管阵列面板及其制造方法
CN201510179608.XA CN104733543B (zh) 2007-06-14 2007-12-18 薄膜晶体管阵列面板及其制造方法
JP2008058887A JP5324111B2 (ja) 2007-06-14 2008-03-10 薄膜トランジスタ表示板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070058216A KR101415561B1 (ko) 2007-06-14 2007-06-14 박막 트랜지스터 표시판 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080109998A KR20080109998A (ko) 2008-12-18
KR101415561B1 true KR101415561B1 (ko) 2014-08-07

Family

ID=40131454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070058216A Active KR101415561B1 (ko) 2007-06-14 2007-06-14 박막 트랜지스터 표시판 및 그의 제조 방법

Country Status (4)

Country Link
US (1) US7863607B2 (ko)
JP (1) JP5324111B2 (ko)
KR (1) KR101415561B1 (ko)
CN (2) CN104733543B (ko)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123957A (ja) * 2007-11-15 2009-06-04 Sumitomo Chemical Co Ltd 酸化物半導体材料及びその製造方法、電子デバイス及び電界効果トランジスタ
WO2010050419A1 (en) * 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
TWI633371B (zh) * 2008-12-03 2018-08-21 半導體能源研究所股份有限公司 液晶顯示裝置
JP5491833B2 (ja) 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
EP2202802B1 (en) * 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US8174021B2 (en) * 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011021451A (ja) * 2009-07-15 2011-02-03 Kanazawa Seisakusho:Kk フロアパネル及びフロアパネルアセンブリ
JP5796760B2 (ja) * 2009-07-29 2015-10-21 Ｎｌｔテクノロジー株式会社 トランジスタ回路
KR102057299B1 (ko) * 2009-07-31 2019-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR102369012B1 (ko) 2009-09-16 2022-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR20170116246A (ko) * 2009-09-16 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101056229B1 (ko) 2009-10-12 2011-08-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
WO2011049005A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Analog circuit and semiconductor device
CN102598284B (zh) 2009-11-06 2015-04-15 株式会社半导体能源研究所 半导体器件
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
CN102640292B (zh) 2009-11-27 2015-11-25 株式会社半导体能源研究所 半导体装置和及其制造方法
KR102257564B1 (ko) * 2009-12-18 2021-05-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법 및 표시 장치
KR101781788B1 (ko) * 2009-12-28 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
WO2011089834A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
WO2011105200A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
WO2011105210A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101975140B1 (ko) * 2010-03-12 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9697788B2 (en) * 2010-04-28 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
WO2011162104A1 (en) * 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP5329501B2 (ja) * 2010-09-06 2013-10-30 シャープ株式会社 蛍光体
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
KR20120042029A (ko) 2010-10-22 2012-05-03 삼성모바일디스플레이주식회사 표시 장치 및 그 제조 방법
TWI593115B (zh) 2010-11-11 2017-07-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101802860B1 (ko) * 2010-12-14 2017-11-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
TWI544525B (zh) * 2011-01-21 2016-08-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
TWI567985B (zh) * 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6122275B2 (ja) * 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
CN102646632B (zh) * 2012-03-08 2014-04-02 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
CN102651343B (zh) * 2012-03-16 2014-12-24 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示装置
CN102709240B (zh) * 2012-05-04 2014-11-26 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板和显示装置
WO2014034617A1 (ja) * 2012-08-30 2014-03-06 シャープ株式会社 回路基板及び表示装置
KR102135275B1 (ko) * 2013-07-29 2020-07-20 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR102091444B1 (ko) * 2013-10-08 2020-03-23 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
DE102018116726A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive High-k-Bildung in einem Gate-Last-Prozess
US10515809B2 (en) 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Selective high-K formation in gate-last process
US11765935B2 (en) * 2019-07-04 2023-09-19 Lg Display Co., Ltd. Display apparatus
JP7342648B2 (ja) * 2019-11-25 2023-09-12 セイコーエプソン株式会社 電気光学装置および電子機器
CN113629054B (zh) * 2021-07-02 2024-10-25 芯盟科技有限公司 U型晶体管阵列及其形成方法、半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005338796A (ja) * 2004-04-28 2005-12-08 Semiconductor Energy Lab Co Ltd 表示装置
KR20070041363A (ko) * 2005-10-14 2007-04-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치 및 이를 제조하는 방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645604A (ja) * 1992-07-24 1994-02-18 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JP3305085B2 (ja) * 1993-12-03 2002-07-22 キヤノン株式会社 液晶表示装置
JP3663741B2 (ja) * 1996-05-22 2005-06-22 セイコーエプソン株式会社 アクティブマトリックス型液晶表示装置及びその製造方法
TW531684B (en) * 1997-03-31 2003-05-11 Seiko Epson Corporatoin Display device and method for manufacturing the same
TW494447B (en) * 2000-02-01 2002-07-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
WO2002016679A1 (en) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Polycrystalline semiconductor material and method of manufacture thereof
JP2003050405A (ja) 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003037268A (ja) 2001-07-24 2003-02-07 Minolta Co Ltd 半導体素子及びその製造方法
JP2003172946A (ja) * 2001-09-28 2003-06-20 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを用いた液晶表示装置
JP2004006686A (ja) 2002-03-26 2004-01-08 Sanyo Electric Co Ltd ＺｎＯ半導体層の形成方法、半導体素子の製造方法及び半導体素子
JP2004193446A (ja) 2002-12-13 2004-07-08 Sanyo Electric Co Ltd 半導体装置の製造方法および薄膜トランジスタの製造方法
TW559896B (en) * 2002-12-17 2003-11-01 Ind Tech Res Inst Method of forming TFT and forming TFT on color filter
KR20040062193A (ko) 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법
JP2004235180A (ja) 2003-01-28 2004-08-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
JP4711163B2 (ja) * 2004-02-10 2011-06-29 セイコーエプソン株式会社 薄膜デバイスの製造方法
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7250627B2 (en) * 2004-03-12 2007-07-31 Hewlett-Packard Development Company, L.P. Semiconductor device
US7642573B2 (en) * 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7692378B2 (en) * 2004-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Display device including an insulating layer with an opening
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR101061763B1 (ko) 2004-06-29 2011-09-05 엘지디스플레이 주식회사 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 제조방법
KR100615233B1 (ko) 2004-07-21 2006-08-25 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판 표시장치
KR20060020156A (ko) 2004-08-31 2006-03-06 엘지.필립스 엘시디 주식회사 저저항 화소전극을 포함한 액정표시장치 및 그 제조방법
KR100669733B1 (ko) * 2004-10-14 2007-01-16 삼성에스디아이 주식회사 유기박막 트랜지스터 및 이를 이용한 유기전계 발광표시장치
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
KR101054344B1 (ko) * 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US20060157711A1 (en) * 2005-01-19 2006-07-20 Samsung Electronics Co., Ltd. Thin film transistor array panel
JP4851103B2 (ja) 2005-03-01 2012-01-11 学校法人常翔学園 酸化亜鉛系トランジスタ
JP2006269469A (ja) 2005-03-22 2006-10-05 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR100729043B1 (ko) * 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5105811B2 (ja) * 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005338796A (ja) * 2004-04-28 2005-12-08 Semiconductor Energy Lab Co Ltd 表示装置
KR20070041363A (ko) * 2005-10-14 2007-04-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치 및 이를 제조하는 방법

Also Published As

Publication number Publication date
US7863607B2 (en) 2011-01-04
JP2008311616A (ja) 2008-12-25
CN104733543B (zh) 2020-03-31
US20080308795A1 (en) 2008-12-18
CN101325202A (zh) 2008-12-17
KR20080109998A (ko) 2008-12-18
CN104733543A (zh) 2015-06-24
JP5324111B2 (ja) 2013-10-23

Similar Documents

Publication Publication Date Title
KR101415561B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
JP4928464B2 (ja) 薄膜トランジスタ及びその製法
US7800177B2 (en) Thin film transistor plate and method of fabricating the same
US7479416B2 (en) Thin film transistor array panel and manufacturing method thereof
US20150295092A1 (en) Semiconductor device
KR101484063B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101474774B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101376973B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR20160085402A (ko) 박막 트랜지스터 기판 및 이의 제조방법
US10651209B2 (en) Semiconductor device and method for manufacturing same
JP6469959B2 (ja) 薄膜トランジスタ表示板およびその製造方法
KR20130078666A (ko) 박막 트랜지스터 및 그 제조 방법
US20070128551A1 (en) Manufacturing method of thin film transistor array panel
KR101627726B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
TWI445176B (zh) 薄膜電晶體陣列面板及其製造方法
KR101998124B1 (ko) 어레이 기판 및 그 제조방법
KR101018752B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060028520A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100997967B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100848097B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20060023696A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20050054264A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20080008666A (ko) 박막 트랜지스터 기판과 이의 제조방법
KR20050117055A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060125254A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070614

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20120614

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20070614

Comment text: Patent Application

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20120913

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20131016

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140401

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140630

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140630

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20170601

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20190529

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200527

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20210601

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20230601

Start annual number: 10

End annual number: 10