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KR20120042029A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법

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Publication number
KR20120042029A
KR20120042029A KR1020100103494A KR20100103494A KR20120042029A KR 20120042029 A KR20120042029 A KR 20120042029A KR 1020100103494 A KR1020100103494 A KR 1020100103494A KR 20100103494 A KR20100103494 A KR 20100103494A KR 20120042029 A KR20120042029 A KR 20120042029A
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor layer
transparent conductive
capacitor
layer
Prior art date
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Ceased
Application number
KR1020100103494A
Other languages
English (en)
Inventor
권민성
윤주선
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020100103494A priority Critical patent/KR20120042029A/ko
Priority to US13/094,685 priority patent/US8519395B2/en
Priority to JP2011103062A priority patent/JP5863272B2/ja
Priority to CN201110135843.9A priority patent/CN102456696B/zh
Priority to TW100119805A priority patent/TWI570493B/zh
Publication of KR20120042029A publication Critical patent/KR20120042029A/ko
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Abstract

표시 장치 및 그 제조 방법에서, 본 발명의 실시예에 따른 표시 장치는 기판, 상기 기판 상에 형성된 상기 제1 투명 도전막 및 상기 제1 투명 도전막 상에 형성된 제1 금속막을 포함하는 다중막 구조와 상기 제1 투명 도전막으로 만들어진 단일막 구조를 포함하는 게이트 배선, 상기 게이트 배선의 일부 영역 상에 형성된 반도체층, 그리고 상기 반도체층 상에 형성된 제2 투명 도전막 및 상기 제2 투명 도전막 상에 형성된 제2 금속막을 포함하는 다중막 구조와 상기 제2 투명 도전막으로 만들어진 단일막 구조를 포함하는 데이터 배선을 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 실시예는 표시 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 구조 및 제조 공정을 간소화하면서 개구율을 향상시킨 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display) 및 유기 발광 표시 장치(organic light emitting diode display) 등과 같은 대부분의 평판형 표시 장치들은 박막 트랜지스터(thin film transistor, TFT) 및 캐패시터(capacitor)를 포함한다.
박막 트랜지스터는 반도체층과 소스 전극 및 드레인 전극 간의 접촉 저항을 감소시키기 위해 형성된 저항성 접촉층(ohmic contact layer)을 포함한다. 저항성 접촉층은 통상 반도체층에 불순물을 도핑하여 형성되었다. 저항성 접촉층을 형성하는 공정은 표시 장치의 전체적인 제조 공정을 간소화시키는데 제약이 되고 있다.
또한, 캐패시터는 통상 하나 이상의 금속성 전극을 포함하므로, 표시 장치의 개구율을 높이는데 제약이 되고 있다.
본 발명의 실시예들은 구조 및 제조 공정을 간소화하면서 개구율을 향상시킨 표시 장치를 제공한다.
또한, 상기한 표시 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 표시 장치는 기판, 상기 기판 상에 형성된 상기 제1 투명 도전막 및 상기 제1 투명 도전막 상에 형성된 제1 금속막을 포함하는 다중막 구조와 상기 제1 투명 도전막으로 만들어진 단일막 구조를 포함하는 게이트 배선, 상기 게이트 배선의 일부 영역 상에 형성된 반도체층, 그리고 상기 반도체층 상에 형성된 제2 투명 도전막 및 상기 제2 투명 도전막 상에 형성된 제2 금속막을 포함하는 다중막 구조와 상기 제2 투명 도전막으로 만들어진 단일막 구조를 포함하는 데이터 배선을 포함한다.
상기 게이트 배선은 게이트 전극, 제1 캐패시터 전극, 및 캐패시터 라인을 포함하며, 상기 반도체층의 적어도 일부는 상기 게이트 전극 상에 형성될 수 있다.
상기 게이트 전극은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고, 상기 제1 캐패시터 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막으로 형성될 수 있다.
상기 게이트 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고, 상기 제1 캐패시터 전극은 상기 제1 투명 도전막으로 형성될 수 있다.
상기한 표시 장치에서, 상기 데이터 배선은 소스 전극, 드레인 전극, 및 제2 캐패시터 전극을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 반도체층과 접촉되고, 상기 제2 캐패시터 전극의 적어도 일부는 상기 제1 캐패시터 전극과 중첩될 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 제2 투명 도전막 및 상기 제2 금속막을 포함하는 다중막으로 형성되고, 상기 제2 캐패시터 전극은 상기 제2 투명 도전막으로 형성될 수 있다.
상기 제2 캐패시터 전극은 상기 드레인 전극의 제2 투명 도전막으로부터 연장될 수 있다.
상기 소스 전극 및 상기 드레인 전극의 적어도 일부는 상기 반도체층 위에 형성되고, 상기 소스 전극 및 상기 드레인 전극의 상기 제2 투명 도전막은 각각 상기 소스 전극 및 상기 드레인 전극의 상기 제2 금속막과 상기 반도체층 사이에서 저항성 접촉층이 될 수 있다.
상기 데이터 배선을 덮는 층간 절연막을 더 포함하며, 상기 층간 절연막은 상기 제2 캐패시터 전극의 일부를 드러내는 화소 접촉 구멍을 가질 수 있다.
상기 층간 절연막 상에 형성된 화소 전극을 더 포함하며, 상기 화소 전극은 상기 화소 접촉 구멍을 통해 상기 제2 캐패시터 전극과 접촉될 수 있다.
상기 화소 접촉 구멍은 상기 캐패시터 라인 상에 형성될 수 있다.
상기 층간 절연막은 유기 물질을 포함할 수 있다.
상기 반도체층은 산화물 반도체층일 수 있다.
상기 반도체층은 갈륨(Ga), 인듐(In), 아연(Zn), 하프늄(Hf), 및 주석(Sn) 중에서 하나 이상의 원소와 산소(O)를 포함할 수 있다.
상기 반도체층과 상기 데이터 배선 사이에 배치된 식각 방지막을 더 포함하고, 상기 식각 방지막은 상기 반도체층의 일부를 각각 드러내는 소스 접촉 구멍 및 드레인 접촉 구멍을 가지며, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 통해 상기 반도체층과 접촉될 수 있다.
상기 반도체층 상에서 상기 소스 전극과 상기 드레인 전극은 서로 이격되며, 상기 반도체층과 상기 소스 전극 및 상기 드레인 전극이 서로 이격된 영역과 상기 반도체층 사이에 배치된 식각 방지막을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 제1 투명 도전막 및 제1 금속막을 차례로 적층한 후 패터닝(patterning)하여 게이트 전극, 제1 캐패시터 전극, 및 캐패시터 라인을 포함하는 게이트 배선을 형성하는 단계와, 상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 상기 게이트 전극과 적어도 일부가 중첩된 반도체층을 형성하는 단계, 그리고 상기 반도체층 및 상기 게이트 절연막 상에 제2 투명 도전막 및 제2 금속막을 차례로 적층한 후 패터닝하여 상기 반도체층과 각각 접촉되는 소스 전극 및 드레인 전극과 상기 제1 캐패시터 전극과 적어도 일부가 중첩되는 제2 캐패시터 전극을 포함하는 데이터 배선을 형성하는 단계를 포함한다.
상기 게이트 전극은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고, 상기 제1 캐패시터 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막으로 형성되며, 상기 게이트 전극, 상기 제1 캐패시터 전극, 및 상기 캐패시터 라인은 하나의 마스크를 사용한 사진 식각 공정을 통해 함께 형성될 수 있다.
상기 게이트 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고, 상기 제1 캐패시터 전극은 상기 제1 투명 도전막으로 형성되며, 상기 게이트 전극, 상기 캐패시터 라인, 및 상기 제1 캐패시터 전극은 하나의 마스크를 사용한 사진 식각 공정을 통해 함께 형성될 수 있다.
상기한 표시 장치 제조 방법에서, 상기 소스 전극 및 상기 드레인 전극은 상기 제2 투명 도전막 및 상기 제2 금속막을 포함하는 다중막으로 형성되고, 상기 제2 캐패시터 전극은 상기 제2 투명 도전막으로 형성되며, 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 캐패시터 전극은 하나의 마스크를 사용한 사진 식각 공정을 통해 함께 형성될 수 있다.
상기 제2 캐패시터 전극은 상기 드레인 전극의 제2 투명 도전막으로부터 연장될 수 있다.
상기 소스 전극 및 상기 드레인 전극의 적어도 일부는 상기 반도체층 위에 형성되고, 상기 소스 전극 및 상기 드레인 전극의 상기 제2 투명 도전막은 각각 상기 소스 전극 및 상기 드레인 전극의 상기 제2 금속막과 상기 반도체층 사이에서 저항성 접촉층이 될 수 있다.
상기 데이터 배선을 덮는 층간 절연막을 형성하는 단계를 더 포함하며, 상기 층간 절연막은 상기 제2 캐패시터 전극의 일부를 드러내는 화소 접촉 구멍을 가질 수 있다.
상기 층간 절연막 상에 화소 전극을 형성하는 단계를 더 포함하며, 상기 화소 전극은 상기 화소 접촉 구멍을 통해 상기 제2 캐패시터 전극과 접촉될 수 있다.
상기 화소 접촉 구멍은 상기 캐패시터 라인 상에 형성될 수 있다
상기 층간 절연막은 유기 물질을 포함할 수 있다.
상기 반도체층은 산화물 반도체층일 수 있다.
상기 반도체층은 갈륨(Ga), 인듐(In), 아연(Zn), 하프늄(Hf), 및 주석(Sn) 중에서 하나 이상의 원소와 산소(O)를 포함할 수 있다.
상기 반도체층과 상기 데이터 배선 사이에 식각 방지막을 형성하는 단계를 더 포함하고, 상기 식각 방지막은 상기 반도체층의 일부를 각각 드러내는 소스 접촉 구멍 및 드레인 접촉 구멍을 가지며, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 통해 상기 반도체층과 접촉될 수 있다.
상기 반도체층 상에서 상기 소스 전극과 상기 드레인 전극은 서로 이격되며, 상기 반도체층과 상기 소스 전극 및 상기 드레인 전극이 서로 이격된 영역과 상기 반도체층 사이에 식각 방지막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 효과적으로 개구율을 향상시키면서 동시에 간소한 구조를 가질 수 있다.
또한, 표시 장치의 전체적인 제조 공정을 단축 시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치의 배치도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도이다.
도 3 내지 도 6은 도 1 및 도 2에 도시한 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 표시 장치의 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 표시 장치의 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 그리고 여러 실시예들에 있어서, 제1 실시예 이외의 실시예들에서는 제1 실시예와 다른 구성을 중심으로 설명한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 표시 장치(101)를 설명한다. 도 1 및 도 2에는 표시 장치(101)로 액정 표시 장치를 도시하였으나, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 따라서, 해당 기술 분야의 종사자가 용이하게 변경 실시할 수 있는 범위 내에서 표시 장치(101)로 유기 발광 표시 장치가 사용될 수도 있다.
기판(111)는 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 다양한 절연성 기판으로 형성될 수 있다. 또한, 도시하지는 않았으나, 기판(111) 상에는 버퍼층이 형성될 수 있다. 버퍼층은 화학적 기상 증착(chemical vapor deposition)법 또는 물리적 기상 증착(physical vapor deposition)법을 이용하여 산화규소막 및 질화규소막 등과 같은 절연막들을 하나 이상 포함하는 단층 또는 복층 구조로 형성될 수 있다. 버퍼층은 기판(111)에서 발생하는 수분 또는 불순물의 확산 및 침투를 방지하고, 표면을 평탄화할 수 있다.
게이트 배선(131, 132, 133, 138)은 기판(111) 위에 형성된다. 게이트 배선은 게이트 라인(131), 캐패시터 라인(132), 게이트 전극(133), 및 제1 캐패시터 전극(138)을 포함한다.
또한, 게이트 배선(131, 132, 133, 138)은 기판(111) 상에 차례로 적층된 제1 투명 도전막(1301)과 제1 금속막(1302)을 포함한다. 구체적으로 본 발명의 제1 실시예에서, 게이트 라인(131), 캐패시터 라인(132), 및 게이트 전극(133)은 제1 투명 도전막(1301)과 제1 투명 도전막(1301) 위에 형성된 제1 금속막(1032)을 포함하는 다중막으로 형성된다. 제1 캐패시터 전극(138)은 제1 투명 도전막(1301)으로 형성된다. 즉, 제1 캐패시터 전극(138)은 제1 금속막(1302)을 갖지 않는다.
제1 투명 도전막(1301)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZITO (Zinc Indium Tin Oxide), GITO(Gallium Indium Tin Oxide), In2O3(Indium Oxide), ZnO(Zinc Oxide), GZO(Gallium Zinc Oxide), FTO(Fluorine Tin Oxide), 및 AZO(Aluminum-Doped Zinc Oxide) 등과 같은 투명 도전 물질들 중 하나 이상을 포함한다.
제1 금속막(1302)은 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질 중 하나 이상을 포함하여 형성된다.
게이트 전극(133)은 게이트 라인(131)과 연결되고, 제1 캐패시터 전극(138)은 캐패시터 라인(132)과 연결된다. 게이트 라인(131)과 캐패시터 라인(132)은 서로 평행하게 배치된다.
게이트 전극(133), 게이트 라인(131), 및 캐패시터 라인(132)은 제1 금속막(1302)을 포함하므로, 상대적으로 우수한 전기적 특성을 갖는다. 특히, 캐패시터 라인(132)은 제1 도전막(1302)으로 형성된 제1 캐패시터 전극(138)에 전압을 효율적으로 공급할 수 있다.
또한, 캐패시터 라인(132)은 제1 금속막(1302)을 포함하므로, 차광부의 역할도 수행할 수 있다. 즉, 캐패시터 라인(132)은 단차로 인해 전계가 불균일하게 형성되는 영역을 가려 표시 장치(101)의 화상 품질을 향상시킬 수 있다.
게이트 절연막(140)은 게이트 배선(131, 132, 133, 138)을 덮는다. 게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화규소(SiNx), 및 산화규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함하여 형성된다.
반도체층(153)은 게이트 절연막(140) 위에 형성되며, 게이트 배선(131, 132, 133, 138)의 일부 영역 상에 배치된다. 구체적으로, 반도체층(153)은 게이트 전극(133)과 적어도 일부가 중첩되도록 배치된다.
또한, 본 발명의 제1 실시예에서, 반도체층(153)으로는 산화물 반도체층이 사용된다. 구체적으로, 반도체층(153)은 갈륨(Ga), 인듐(In), 아연(Zn), 하프늄(Hf), 및 주석(Sn) 중에서 하나 이상의 원소와 산소(O)를 포함할 수 있다. 하지만, 본 발명의 제1 실시예가 전술한 바에 한정되는 것은 아니다. 따라서, 반도체층(153)은 실리콘 소재로 만들어질 수도 있다.
산화물 반도체층은 비정질 실리콘으로 만들어진 반도체층과 비교하여 상대적으로 높은 전자 이동도와 신뢰성을 가지며, 다결정 실리콘으로 만들어진 반도체층과 비교하여 우수한 균일성을 가질 뿐만 아니라 제조 공정이 단순한 이점이 있다.
데이터 배선(171, 175, 177, 178)은 게이트 절연막(140) 및 반도체층(153) 상에 형성된다. 데이터 배선은 데이터 라인(171), 소스 전극(175), 드레인 전극(177), 및 제2 캐패시터 전극(178)을 포함한다.
데이터 배선(171, 175, 177, 178)은 게이트 절연막(140) 및 반도체층(153) 상에 차례로 적층된 제2 투명 도전막(1701)과 제2 금속막(1702)을 포함한다. 구체적으로 본 발명의 제1 실시예에서, 데이터 라인(171), 소스 전극(175), 및 드레인 전극(177)은 제2 투명 도전막(1701)과 제2 투명 도전막(1701) 위에 형성된 제2 금속막(1702)을 포함하는 다중막으로 형성된다. 제2 캐패시터 전극(178)은 제2 투명 도전막(1701)으로 형성된다. 즉, 제2 캐패시터 전극(178)은 제2 금속막(1702)을 갖지 않는다.
제2 투명 도전막(1701)은, 제1 투명 도전막(1301)과 마찬가지로, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZITO (Zinc Indium Tin Oxide), GITO(Gallium Indium Tin Oxide), In2O3(Indium Oxide), ZnO(Zinc Oxide), GZO(Gallium Zinc Oxide), FTO(Fluorine Tin Oxide), 및 AZO(Aluminum-Doped Zinc Oxide) 등과 같은 투명 도전층들 중 하나 이상을 포함한다.
제2 금속막(1702)은, 제1 금속막(1302)과 마찬가지로, 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질 중 하나 이상을 포함하여 형성된다.
소스 전극(175)은 데이터 라인(171)과 연결되며, 소스 전극(175) 및 드레인 전극(177)은 서로 이격된다. 또한, 소스 전극(175) 및 드레인 전극(177)은 각각 반도체층(153)과 접촉된다. 즉, 소스 전극(175) 및 드레인 전극(177)의 적어도 일부는 반도체층(153) 위에 형성된다. 이때, 소스 전극(175) 및 드레인 전극(177)의 제2 투명 도전막(1701)은 각각 소스 전극(175) 및 드레인 전극(177)의 제2 금속막(1702)과 반도체층(153) 사이에서 저항성 접촉층(ohmic contact layer)의 역할을 한다. 즉, 소스 전극(175) 및 드레인 전극(177)의 제2 투명 도전막(1701)은 반도체층(153)과 소스 전극(175) 및 드레인 전극(177)의 제2 금속층(1702) 사이의 접촉 저항을 감소시킨다.
이와 같이, 본 발명의 제1 실시예에 따르면, 데이터 배선(171, 175, 177, 178)을 형성하는 과정에서 저항성 접촉층의 역할을 하는 제2 투명 도전막(1701)을 함께 형성할 수 있으므로, 저항성 접촉층을 형성하기 위한 별도의 공정을 생략할 수 있다.
제2 캐패시터 전극(178)은 드레인 전극(177)의 제2 투명 도전막(1701)으로부터 연장되며, 제1 캐패시터 전극(138)과 적어도 일부 중첩되도록 형성된다. 제1 캐패시터 전극(138), 제2 캐패시터 전극(178), 및 이들 사이의 게이트 절연막(140)은 캐패시터(80)가 된다. 이때, 게이트 절연막(140)은 유전체가 된다.
이와 같이, 드레인 전극(177)으로부터 연장된 제2 캐패시터 전극(178)과 캐패시터 라인(132)과 연결된 제1 캐패시터 전극(138)이 모두 투명 도전막들(1301, 1701)으로 형성되므로, 표시 장치(101)의 개구율을 크게 향상시킬 수 있다.
데이터 라인(171)은 게이트 라인(131) 및 캐패시터 라인(132)과 교차하는 방향으로 형성된다.
층간 절연막(180)은 데이터 배선(171, 175, 177, 178)을 덮으며, 제2 캐패시터 전극(178)의 일부를 드러내는 화소 접촉 구멍(188)을 갖는다. 화소 접촉 구멍(188)은 캐패시터 라인(132) 상에 형성된다.
또한, 본 발명의 제1 실시예에서, 층간 절연막(180)은 유기 물질로 형성된다. 일례로, 층간 절연막(180)은 평탄화 특성이 우수한 감광성(photosensitivity) 유기막일 수 있다.
화소 전극(310)은 층간 절연막(180) 상에 배치된다. 화소 전극(310)은 층간 절연막(180)의 화소 접촉 구멍(188)을 통해 제2 캐패시터 전극(178)과 접촉된다.
또한, 화소 전극(310) 상에는 액정층(미도시)이 배치되나, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 즉, 화소 전극(310) 상에 유기 발광층(미도시)이 배치될 수도 있다.
한편, 화소 접촉 구멍(188)으로 인해 층간 절연막(180)에 단차가 생기고, 이 단차 영역에서 전계가 불균일하게 형성되어 화소 전극(310) 상에 배치된 액정층(미도시)의 액정 분자 배열이 의도하지 않은 방향으로 틀어질 수 있다.
하지만, 본 발명의 제1 실시예에서, 화소 접촉 구멍(188)은 캐패시터 라인(132) 상에 형성되므로, 제1 금속막(1302)을 포함하는 캐패시터 라인(132)은 전계가 불균일하게 형성되는 단차 영역을 차광하여 표시 장치(101)가 표시하는 화상의 품질이 저하되는 것을 방지할 수 있다.
이와 같은 구성에 의하여, 본 발명의 제1 실시예에 따른 표시 장치(101)는 구조를 간소화하면서 개구율을 향상시킬 수 있다.
구체적으로, 하나의 마스크를 이용한 사진 식각 공정을 통해 저항성 접촉층과 같은 역할을 하는 제2 투명 도전막(1701)을 포함하는 소스 전극(175) 및 드레인 전극(177)을 제2 캐패시터 전극(178)과 형성할 수 있다. 즉, 소스 전극(175), 드레인 전극(177), 및 제2 캐패시터 전극(178)이 간소한 구조를 갖게 된다. 이에, 저항성 접촉층을 형성하기 위해 분술물을 도핑하는 공정 등과 같은 추가 공정을 생략할 수 있다.
따라서, 본 발명의 제1 실시예에 따르면, 전체적은 구조 및 제조 공정이 단순화될 수 있으므로, 대형화된 표시 장치(101)도 효과적으로 높은 생산성을 유지할 수 있다.
또한, 제1 캐패시터 전극(138) 및 제2 캐패시터 전극(178)이 모두 투명 도전막들(1301, 1701)로 형성되므로, 표시 장치(101)의 개구율을 크게 향상시킬 수 있다.
이하, 도 3 내지 도 6을 참조하여 본 발명의 제1 실시예에 따른 표시 장치(101)의 제조 방법을 설명한다.
먼저, 도 3에 도시한 바와 같이, 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 기판(111)을 마련한 후, 기판(111) 상에 제1 투명 도전막(1301) 및 제1 금속막(1302)을 차례로 적층한다. 그리고 하나의 마스크를 이용한 사진 식각 공정을 통해 이들을 패터닝(pattering)하여 게이트 라인(131)(도 1에 도시), 캐패시터 라인(132), 게이트 전극(133), 및 제1 캐패시터 전극(138)을 포함하는 게이트 배선을 형성한다. 이때, 게이트 라인(131), 캐패시터 라인(132), 및 게이트 전극(133)은 제1 투명 도전막(1301) 및 제1 금속막(1302)을 포함하는 다중막으로 형성되며, 제1 캐패시터 전극(138)은 제1 투명 도전막(1301)으로 형성된다.
한편, 게이트 배선(131, 132, 133, 138)을 형성하기 위한 사진 식각 공정은 하프톤(halftone) 노광 공정 또는 이중 노광 공정을 포함한다. 이에, 게이트 라인(131), 캐패시터 라인(132), 게이트 전극(133), 및 제1 캐패시터 전극(138)을 함께 형성할 수 있다.
다음, 도 4에 도시한 바와 같이, 게이트 배선(131, 132, 133, 138)을 덮는 게이트 절연막(140)을 형성한다. 그리고 게이트 절연막(140) 위에 반도체층(153)을 형성한다. 반도체층(153)은 게이트 전극(133)과 적어도 일부가 중첩되도록 배치된다.
또한, 반도체층(153)은 갈륨(Ga), 인듐(In), 아연(Zn), 하프늄(Hf), 및 주석(Sn) 중에서 하나 이상의 원소와 산소(O)를 포함한다.
다음, 도 5에 도시한 바와 같이, 게이트 절연막(140)과 반도체층(153) 위에 제2 투명 도전막(1701) 및 제2 금속막(1702)을 차례로 적층한다. 그리고 하나의 마스크를 이용한 사진 식각 공정을 통해 이들을 패터닝(pattering)하여 데이터 라인(171), 소스 전극(175), 드레인 전극(177), 및 제2 캐패시터 전극(178)을 포함하는 데이터 배선을 형성한다. 이때, 데이터 라인(171), 소스 전극(175), 및 드레인 전극(177)은 제2 투명 도전막(1701) 및 제2 금속막(1702)을 포함하는 다중막으로 형성되며, 제2 캐패시터 전극(178)은 제2 투명 도전막(1701)으로 형성된다.
한편, 데이터 배선(171, 175, 177, 178)을 형성하기 위한 사진 식각 공정은 하프톤(halftone) 노광 공정 또는 이중 노광 공정을 포함한다. 이에, 데이터 라인(171), 소스 전극(175), 드레인 전극(177), 및 제2 캐패시터 전극(178)을 함께 형성할 수 있다.
소스 전극(175) 및 드레인 전극(177)은 각각 반도체층(153)과 접촉되며, 드레인 전극(177)의 제2 투명 도전막(1701)으로부터 연장된 제2 캐패시터 전극(178)은 제1 캐패시터 전극(138)과 적어도 일부 중첩된다.
또한, 소스 전극(175) 및 드레인 전극(177)의 제2 투명 도전막(1701)은 각각 소스 전극(175) 및 드레인 전극(177)의 제2 금속막(1702)과 반도체층(153) 사이에서 저항성 접촉층의 역할을 한다.
다음, 도 6에 도시한 바와 같이, 데이터 배선(171, 175, 177, 178)을 덮는 층간 절연막(180)을 형성한다. 층간 절연막(180)은 유기 물질로 만들어진다.
또한, 층간 절연막(180)은 제2 캐패시터 전극(178)의 일부를 드러내는 화소 접촉 구멍(188)을 갖는다. 화소 접촉 구멍(188)은 캐패시터 라인(132) 상에 배치된다.
다음, 층간 절연막(180) 상에 화소 전극(310)을 형성한다. 화소 전극(310)은 화소 접촉 구멍(188)을 통해 제2 캐패시터 전극(178)과 접촉된다.
그리고 도시하지는 않았으나, 화소 전극(310) 상에 액정층을 배치할 수 있다.
이상과 같은 제조 방법을 통하여, 본 발명의 제1 실시예에 따른 표시 장치(101)를 제조할 수 있다. 즉, 저항성 접촉층을 형성하기 위한 추가 공정을 생략하여 사용되는 마스크의 수를 최소화할 수 있다.
따라서, 본 발명의 제1 실시예에 따르면, 대형화된 표시 장치(101)도 효과적으로 높은 생산성을 유지할 수 있다.
또한, 제1 캐패시터 전극(138) 및 제2 캐패시터 전극(178)이 모두 투명 도전막들(1301, 1701)로 형성되므로, 표시 장치(101)의 개구율을 크게 향상시킬 수 있다.
이하, 도 7을 참조하여 본 발명의 제2 실시예에 따른 표시 장치(102)를 설명한다.
도 7에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 표시 장치(102)는 캐패시터 라인(132)이 제1 투명 도전막(1301)으로 형성된다. 즉, 제1 실시예와 달리, 캐패시터 라인(132)은 제1 금속막(1302)을 갖지 않는다.
이와 같은 구성에 의해, 본 발명의 제2 실시예에 따른 표시 장치(102)는 더욱 향상된 개구율을 가질 수 있다.
본 발명의 제2 실시예에 따른 표시 장치(102)의 제조 방법은 캐패시터 라인(132)이 제1 투명 도전막(1301)으로 형성된 점을 제외하면 제1 실시예와 동일하다.
이하, 도 8을 참조하여 본 발명의 제3 실시예에 표시 장치(103)를 설명한다.
도 8에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 표시 장치(103)는 반도체층(153)과 데이터 배선(171, 175, 177, 178) 사이에 배치된 식각 방지막(160)을 더 포함한다.
식각 방지막(160)은 소스 전극(175) 및 드레인 전극(177)을 형성하는 과정에서 소스 전극(175) 및 드레인 전극(177) 아래에 위치한 반도체층(153)이 손상되는 것을 방지한다.
또한, 본 발명의 제3 실시예에 따른 식각 방지막(160)은 반도체층(153)의 일부를 각각 드러내는 소스 접촉 구멍(165) 및 드레인 접촉 구멍(167)을 갖는다.
이와 같은 구성에 의해, 본 발명의 제3 실시예에 따른 표시 장치(103)는 더욱 안정적으로 형성될 수 있다.
본 발명의 제3 실시예에 따른 표시 장치(103)의 제조 방법은 식각 방지막(160)을 형성하는 공정을 제외하면 제1 실시예와 동일하다. 하지만, 본 발명의 제3 실시예에 따른 제조 방법은 제1 실시예와 비교하여 사진 식각 공정이 한번 더 추가된다.
이하, 도 9를 참조하여 본 발명의 제4 실시예에 표시 장치(104)를 설명한다.
도 9에 도시한 바와 같이, 본 발명의 제4 실시예에 따른 표시 장치(104)는 소스 전극(175)과 드레인 전극(177)이 서로 이격된 영역과 반도체층(153) 사이에 배치된 식각 방지막(260)을 더 포함한다.
본 발명의 제4 실시예에 따른 식각 방지막(260)은, 제3 실시예의 식각 방지막(160)과 달리, 반도체층(153) 위에 한정적으로 형성된다.
이와 같은 구성에 의해, 본 발명의 제4 실시예에 따른 표시 장치(104)도 안정적으로 형성될 수 있다.
본 발명의 제4 실시예에 따른 표시 장치(104)의 제조 방법도 식각 방지막(260)을 형성하는 공정을 제외하면 제1 실시예와 동일하다. 또한, 본 발명의 제4 실시예에 따른 제조 방법도 제1 실시예와 비교하여 사진 식각 공정이 한번 더 추가된다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10: 박막 트랜지스터 80: 캐패시터
101: 표시 장치 111: 기판
131: 게이트 라인 132: 캐패시터 라인
133: 게이트 전극 138: 제1 캐패시터 전극
140: 게이트 절연막 153: 반도체층
160: 식각 방지막 171: 데이터 라인
175: 소스 전극 177: 드레인 전극
178: 제2 캐패시터 전극 180: 층간 절연막
310: 화소 전극

Claims (30)

  1. 기판;
    상기 기판 상에 형성된 상기 제1 투명 도전막 및 상기 제1 투명 도전막 상에 형성된 제1 금속막을 포함하는 다중막 구조와 상기 제1 투명 도전막으로 만들어진 단일막 구조를 포함하는 게이트 배선;
    상기 게이트 배선의 일부 영역 상에 형성된 반도체층; 및
    상기 반도체층 상에 형성된 제2 투명 도전막 및 상기 제2 투명 도전막 상에 형성된 제2 금속막을 포함하는 다중막 구조와 상기 제2 투명 도전막으로 만들어진 단일막 구조를 포함하는 데이터 배선
    을 포함하는 표시 장치.
  2. 제1항에서,
    상기 게이트 배선은 게이트 전극, 제1 캐패시터 전극, 및 캐패시터 라인을 포함하며,
    상기 반도체층의 적어도 일부는 상기 게이트 전극 상에 형성된 표시 장치.
  3. 제2항에서,
    상기 게이트 전극은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고,
    상기 제1 캐패시터 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막으로 형성된 표시 장치.
  4. 제2항에서,
    상기 게이트 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고,
    상기 제1 캐패시터 전극은 상기 제1 투명 도전막으로 형성된 표시 장치.
  5. 제2항 내지 제3항 중 어느 한 항에서,
    상기 데이터 배선은 소스 전극, 드레인 전극, 및 제2 캐패시터 전극을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 각각 상기 반도체층과 접촉되고, 상기 제2 캐패시터 전극의 적어도 일부는 상기 제1 캐패시터 전극과 중첩된 표시 장치.
  6. 제5항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제2 투명 도전막 및 상기 제2 금속막을 포함하는 다중막으로 형성되고,
    상기 제2 캐패시터 전극은 상기 제2 투명 도전막으로 형성된 표시 장치.
  7. 제6항에서,
    상기 제2 캐패시터 전극은 상기 드레인 전극의 제2 투명 도전막으로부터 연장된 표시 장치.
  8. 제6항에서,
    상기 소스 전극 및 상기 드레인 전극의 적어도 일부는 상기 반도체층 위에 형성되고,
    상기 소스 전극 및 상기 드레인 전극의 상기 제2 투명 도전막은 각각 상기 소스 전극 및 상기 드레인 전극의 상기 제2 금속막과 상기 반도체층 사이에서 저항성 접촉층이 되는 표시 장치.
  9. 제6항에서,
    상기 데이터 배선을 덮는 층간 절연막을 더 포함하며,
    상기 층간 절연막은 상기 제2 캐패시터 전극의 일부를 드러내는 화소 접촉 구멍을 갖는 표시 장치.
  10. 제9항에서,
    상기 층간 절연막 상에 형성된 화소 전극을 더 포함하며,
    상기 화소 전극은 상기 화소 접촉 구멍을 통해 상기 제2 캐패시터 전극과 접촉된 표시 장치.
  11. 제10항에서,
    상기 화소 접촉 구멍은 상기 캐패시터 라인 상에 형성된 표시 장치.
  12. 제9항에서,
    상기 층간 절연막은 유기 물질을 포함하는 표시 장치.
  13. 제6항에서,
    상기 반도체층은 산화물 반도체층인 표시 장치.
  14. 제13항에서,
    상기 반도체층은 갈륨(Ga), 인듐(In), 아연(Zn), 하프늄(Hf), 및 주석(Sn) 중에서 하나 이상의 원소와 산소(O)를 포함하는 표시 장치.
  15. 제6항에서,
    상기 반도체층과 상기 데이터 배선 사이에 배치된 식각 방지막을 더 포함하고,
    상기 식각 방지막은 상기 반도체층의 일부를 각각 드러내는 소스 접촉 구멍 및 드레인 접촉 구멍을 가지며,
    상기 소스 전극 및 상기 드레인 전극은 각각 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 통해 상기 반도체층과 접촉된 표시 장치.
  16. 제6항에서,
    상기 반도체층 상에서 상기 소스 전극과 상기 드레인 전극은 서로 이격되며,
    상기 반도체층과 상기 소스 전극 및 상기 드레인 전극이 서로 이격된 영역과 상기 반도체층 사이에 배치된 식각 방지막을 더 포함하는 표시 장치.
  17. 기판을 마련하는 단계;
    상기 기판 상에 제1 투명 도전막 및 제1 금속막을 차례로 적층한 후 패터닝(patterning)하여 게이트 전극, 제1 캐패시터 전극, 및 캐패시터 라인을 포함하는 게이트 배선을 형성하는 단계;
    상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 상기 게이트 전극과 적어도 일부가 중첩된 반도체층을 형성하는 단계; 및
    상기 반도체층 및 상기 게이트 절연막 상에 제2 투명 도전막 및 제2 금속막을 차례로 적층한 후 패터닝하여 상기 반도체층과 각각 접촉되는 소스 전극 및 드레인 전극과, 상기 제1 캐패시터 전극과 적어도 일부가 중첩되는 제2 캐패시터 전극을 포함하는 데이터 배선을 형성하는 단계
    를 포함하는 표시 장치 제조 방법.
  18. 제17항에서,
    상기 게이트 전극은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고,
    상기 제1 캐패시터 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막으로 형성되며,
    상기 게이트 전극, 상기 제1 캐패시터 전극, 및 상기 캐패시터 라인은 하나의 마스크를 사용한 사진 식각 공정을 통해 함께 형성되는 표시 장치 제조 방법.
  19. 제17항에서,
    상기 게이트 전극 및 상기 캐패시터 라인은 상기 제1 투명 도전막 및 상기 제1 금속막을 포함하는 다중막으로 형성되고,
    상기 제1 캐패시터 전극은 상기 제1 투명 도전막으로 형성되며,
    상기 게이트 전극, 상기 캐패시터 라인, 및 상기 제1 캐패시터 전극은 하나의 마스크를 사용한 사진 식각 공정을 통해 함께 형성되는 표시 장치 제조 방법.
  20. 제17항 내지 제19항 중 어느 한 항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제2 투명 도전막 및 상기 제2 금속막을 포함하는 다중막으로 형성되고,
    상기 제2 캐패시터 전극은 상기 제2 투명 도전막으로 형성되며,
    상기 소스 전극, 상기 드레인 전극, 및 상기 제2 캐패시터 전극은 하나의 마스크를 사용한 사진 식각 공정을 통해 함께 형성되는 표시 장치 제조 방법.
  21. 제20항에서,
    상기 제2 캐패시터 전극은 상기 드레인 전극의 제2 투명 도전막으로부터 연장된 표시 장치 제조 방법.
  22. 제20항에서,
    상기 소스 전극 및 상기 드레인 전극의 적어도 일부는 상기 반도체층 위에 형성되고,
    상기 소스 전극 및 상기 드레인 전극의 상기 제2 투명 도전막은 각각 상기 소스 전극 및 상기 드레인 전극의 상기 제2 금속막과 상기 반도체층 사이에서 저항성 접촉층이 되는 표시 장치 제조 방법.
  23. 제20항에서,
    상기 데이터 배선을 덮는 층간 절연막을 형성하는 단계를 더 포함하며,
    상기 층간 절연막은 상기 제2 캐패시터 전극의 일부를 드러내는 화소 접촉 구멍을 갖는 표시 장치 제조 방법.
  24. 제23항에서,
    상기 층간 절연막 상에 화소 전극을 형성하는 단계를 더 포함하며,
    상기 화소 전극은 상기 화소 접촉 구멍을 통해 상기 제2 캐패시터 전극과 접촉되는 표시 장치 제조 방법.
  25. 제24항에서,
    상기 화소 접촉 구멍은 상기 캐패시터 라인 상에 형성되는 표시 장치 제조 방법.
  26. 제23항에서,
    상기 층간 절연막은 유기 물질을 포함하는 표시 장치 제조 방법.
  27. 제20항에서,
    상기 반도체층은 산화물 반도체층인 표시 장치 제조 방법.
  28. 제27항에서,
    상기 반도체층은 갈륨(Ga), 인듐(In), 아연(Zn), 하프늄(Hf), 및 주석(Sn) 중에서 하나 이상의 원소와 산소(O)를 포함하는 표시 장치 제조 방법.
  29. 제20항에서,
    상기 반도체층과 상기 데이터 배선 사이에 식각 방지막을 형성하는 단계를 더 포함하고,
    상기 식각 방지막은 상기 반도체층의 일부를 각각 드러내는 소스 접촉 구멍 및 드레인 접촉 구멍을 가지며,
    상기 소스 전극 및 상기 드레인 전극은 각각 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 통해 상기 반도체층과 접촉되는 표시 장치 제조 방법.
  30. 제20항에서,
    상기 반도체층 상에서 상기 소스 전극과 상기 드레인 전극은 서로 이격되며,
    상기 반도체층과 상기 소스 전극 및 상기 드레인 전극이 서로 이격된 영역과 상기 반도체층 사이에 식각 방지막을 형성하는 단계를 더 포함하는 표시 장치 제조 방법.
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