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KR102358272B1 - 액정 표시 장치 - Google Patents

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KR102358272B1
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liquid crystal
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토시카즈 콘도
준 고야마
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 액정 표시 장치가 가지는 신호선의 기생 용량을 저감하는 것을 과제로 한다.
각 화소에 설치되는 트랜지스터로서, 산화물 반도체층을 구비하는 트랜지스터를 적용한다. 또한, 이 산화물 반도체층은 전자 공여체(도너)가 되는 불순물(수소 또는 물 등)을 철저하게 제거함으로써 고순도화된 산화물 반도체층이다. 이것에 의해, 트랜지스터가 오프 상태일 때의 리크 전류(오프 전류)를 줄일 수 있다. 따라서, 각 화소에서 용량 소자를 형성하지 않고도 액정 소자에 인가되는 전압을 보유하는 것이 가능하게 된다. 또한, 이것에 부수하여, 액정 표시 장치의 화소부에 연장하는 용량 배선을 삭제하는 것이 가능하게 된다. 따라서, 신호선과 용량 배선이 입체 교차하는 영역에서의 기생 용량을 삭제하는 것이 가능하게 된다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은, 액정 표시 장치에 관한 것이다.
매트릭스 형상으로 배열된 복수의 화소를 가지는 액티브 매트릭스형의 액정 표시 장치가 보급되어 있다. 일반적으로는, 이 화소는 게이트가 주사선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 신호선에 전기적으로 접속된 트랜지스터와, 한쪽의 단자가 이 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 단자가 공통 전위를 공급하는 배선(이하, 용량 배선이라고도 함)에 전기적으로 접속된 용량 소자와, 한쪽의 단자(화소 전극)가 이 트랜지스터의 소스 및 드레인의 다른 한쪽 및 용량 소자의 한쪽의 단자에 전기적으로 접속되고, 다른 한쪽의 단자(대향 전극)가 대향 전위를 공급하는 배선에 전기적으로 접속된 액정 소자를 가진다.
상술한 화소의 구조예를 도 13에 나타낸다. 도 13(A)은 화소의 상면도이다. 또한, 도 13에는, 액정 소자의 일부(액정층, 대향 전극 등)를 생략한 도면을 나타낸다(소위, 액티브 매트릭스 기판을 나타냄). 도 13(A)에 나타낸 화소(1000)는 평행 또는 대략 평행으로 배열된 주사선(1001, 1002) 및 주사선(1001, 1002)에 직교 또는 대략 직교로 배열된 신호선(1003, 1004)으로 둘러싸인 영역에 형성되어 있다. 또한, 화소(1000)에는 트랜지스터(1005)와 용량 소자(1006)와 화소 전극층(1007)이 형성되어 있다. 또한, 용량 소자(1006)의 한쪽의 전극층이 되는 도전층(용량 배선(1008))은 주사선(1001, 1002)과 평행 또는 대략 평행으로 배열하고, 또한 복수의 화소를 횡단하도록 형성되어 있다.
도 13(B)은 도 13(A)에 나타낸 A－B선에서의 단면을 나타낸 도면이다. 트랜지스터(1005)는 기판(1010) 위에 형성된 게이트층(1011)과, 게이트층(1011) 위에 형성된 게이트 절연층(1012)과, 게이트 절연층(1012) 위에 형성된 반도체층(1013)과, 반도체층(1013)의 일단 위에 형성된 소스층 및 드레인층의 한쪽(1014a)과, 반도체층(1013)의 타단(他段) 위에 형성된 소스층 및 드레인층의 다른 한쪽(1014b)에 의해 구성된다. 용량 소자(1006)는 용량 배선(1008)의 일부와, 용량 배선(1008) 위에 형성된 절연층(게이트 절연층(1012))과, 이 절연층 위에 형성된 소스층 및 드레인층의 다른 한쪽(1014b)에 의해 구성된다. 또한, 소스층 및 드레인층의 다른 한쪽(1014b)은 트랜지스터(1005) 및 용량 소자(1006) 위에 형성된 절연층(1015)에 형성된 콘택트홀(1016)에서, 화소 전극층(1007)에 전기적으로 접속되어 있다.
도 13(C)은 도 13(A)에 나타낸 C－D선에서의 단면을 나타낸 도면이다. 신호선(1003)은 영역(1017a)에서 주사선(1001)과, 영역(1017b)에서 용량 배선(1008)과, 영역(1017c)에서 주사선(1002)과, 게이트 절연층(1012)을 통하여 입체 교차하고 있다. 따라서, 신호선(1003)은 영역(1017a, 1017b, 1017c)에 있어서 상면이 볼록면 형상을 가진다. 또한, 자명한 것은 아니지만, 신호선(1004)도 신호선(1003)과 같은 상면 형상을 가진다는 것을 부기한다.
또한, 도 13에 나타낸 화소(1000)를 가지는 액정 표시 장치는 주사선(1001, 1002) 및 용량 배선(1008)을 같은 도전막을 바탕으로 형성하고, 트랜지스터(1005)에서의 게이트 절연층(1012)을 용량 소자(1006)에서의 유전체로서도 적용하고 있다. 즉, 이 액정 표시 장치는 제조 프로세스가 저감된 액정 표시 장치라고 할 수 있다.
도 13에 나타낸 화소(1000)에 있어서, 트랜지스터(1005)는 액정 소자에 인가되는 전압(화소 전극층(1007)에 부여되는 전위)을 결정하는 데이터 신호의 입력을 제어하는 기능을 가지고, 용량 소자(1006)는 액정 소자에 인가되는 전압(화소 전극층(1007)에 부여되는 전위)을 보유하는 기능을 가진다.
예를 들면, 용량 소자(1006)의 유전체를 두께 0.1㎛의 산화 실리콘막으로 구성한 경우, 용량값 0.4 pF의 용량 소자(1006)의 면적은 약 1160㎛2가 된다. 여기서, 화소의 크기가 42㎛×126㎛(4 인치 VGA의 화소)인 경우, 화소의 면적에 대하여 용량 소자(1006)가 차지하는 비율은 약 22%가 되어, 개구율이 저하된다는 문제가 있다. 또한, 상기 화소 구성에서 용량 소자(1006)를 삭제할 수도 있다. 액정 소자 자체의 보유 용량이 있기 때문에, 작위적으로 용량 소자(1006)를 형성하지 않아도 어느 정도의 전하의 보유는 가능하다. 그러나, 액정의 비유전률은 낮은 경우 3 정도이고 또한 셀 갭이 3∼4㎛ 이므로, 두께 0.1㎛의 산화 실리콘막을 유전체로 한 용량 소자(1006)를 사용한 경우에 비해, 정전 용량이 1/50 정도 되기 때문에, 액정 소자의 면적은 58000㎛2 정도가 필요하게 된다. 즉, 이 크기는 140㎛×420㎛의 화소에 필적하기 때문에, 해상도는 60 ppi 정도가 되고, 그것 이하의 해상도의 액정 표시 장치라면 전하의 보유가 가능하다. 반대로 말하면, 60 ppi 이상의 해상도로 화소를 구성한 경우는 용량 소자(1006)를 필요로 한다.
액정 표시 장치에서는, 주사선(1001)의 전위를 제어하는 것에 의해 트랜지스터(1005)를 온 상태로 함과 동시에, 신호선(1003)의 전위를 화소(1000)에 대한 데이터 신호가 되도록 제어한다. 이것에 의해, 화소(1000)가 가지는 액정 소자에 소망의 전압을 인가할 수 있다. 또한, 이 전압을 용량 소자(1006)가 일정 기간 보유함으로써, 각 화소에서 소망의 표시를 일정 기간에 걸쳐 행할 수 있다. 이 액정 표시 장치는 이러한 조작을 각 화소에 대하여 순차 행함으로써, 화소부에서 화상(정지화면)을 형성하고 있다. 또한, 이 액정 표시 장치는 이 화상을 순차 변화시킴으로써(예를 들면, 1초간에 60회(프레임 주파수가 60 Hz)) 동영상의 표시를 행하고 있다.
상술한 바와 같이, 이 동영상은 다수의 정지화면에 의해 구성된다. 즉, 이 동영상은, 엄밀한 의미에서는 연속하지 않는다. 따라서, 움직임이 빠른 동영상을 표시하는 경우는, 표시에 잔상 등이 생길 개연성이 높아진다. 특히, 액정 표시 장치는, 각 화소에 데이터 신호가 입력되고 나서 다음의 데이터 신호가 입력될 때까지 각 화소가 표시를 유지한다. 따라서, 잔상이 표면화되기 쉽다. 특허문헌 1에서는, 잔상을 저감하는 기술(일반적으로 「배속 구동」이라고 불리는 기술)이 개시되어 있다. 구체적으로는, 특허문헌 1에서는, 계속하여 표시되는 2개의 화상을 보간(補間)하는 화상을 작성하고, 이 화상을 계속하여 표시되는 2개의 화상의 사이에 삽입함으로써 잔상을 저감하는 기술이 개시되어 있다.
일본국 특개평 4－302289호 공보
상술한 기술은, 각 화소에 대하여 단위 시간당에 입력되는 데이터 신호수를 증가시키는 기술이라고 할 수 있다. 따라서, 이 기술을 액정 표시 장치에 적용하기 위해서는, 각 화소에 대한 데이터 신호의 공급을 담당하는 신호선을 고속 구동시키는 것이 필요하게 된다. 그러나, 화소부에 연장하는 신호선에는, 화소부에 연장하는 다른 배선과의 사이에 기생 용량이 발생하고, 이 기생 용량이 신호선의 고속 구동에 대한 장애가 될 가능성이 있다.
따라서, 본 발명의 일 양태는, 액정 표시 장치가 가지는 신호선의 기생 용량을 저감하는 것을 과제의 하나로 한다.
본 발명의 일 양태의 액정 표시 장치에서는, 각 화소에 설치되는 트랜지스터로서, 산화물 반도체층을 구비하는 트랜지스터를 적용한다. 또한, 이 산화물 반도체층은 전자 공여체(도너)가 되는 불순물(수소 또는 물 등)을 철저하게 제거함으로써 고순도화된 산화물 반도체층이다. 고순도화된 산화물 반도체층 중에는 수소나 산소 결손 등에 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 밀도는 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만이다. 즉, 산화물 반도체층의 수소나 산소 결손 등에 유래하는 캐리어 밀도를 한없이 제로에 가깝게 한다. 산화물 반도체층 중에 수소나 산소 결손 등에 유래하는 캐리어가 매우 적기 때문에, 오프 상태일 때의 트랜지스터의 리크 전류(오프 전류)를 줄일 수 있다.
이것에 의해, 각 화소에 있어서 용량 소자를 형성하지 않고도 액정 소자에 인가되는 전압을 보유하는 것이 가능하게 된다. 또한, 이것에 부수하여, 액정 표시 장치의 화소부에 연장하는 용량 배선을 삭제하는 것이 가능하게 된다. 따라서, 종래의 액정 표시 장치에서는, 신호선과 주사선이 입체 교차하는 영역 및 신호선과 용량 배선이 입체 교차하는 영역에서 기생 용량이 발생했던 것에 대하여, 본 발명의 일 양태의 액정 표시 장치에서는 후자에 기인하는 기생 용량이 존재하지 않는다. 즉, 신호선의 기생 용량을 저감하는 것이 가능하게 된다.
즉, 본 발명의 일 양태의 액정 표시 장치는, 평행 또는 대략 평행으로 배열된 제 1 주사선 및 제 2 주사선과, 제 1 주사선 및 제 2 주사선에 직교 또는 대략 직교로 배열된 제 1 신호선 및 제 2 신호선과, 게이트가 제 1 주사선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 제 1 신호선에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽이 화소 전극층에 전기적으로 접속된, 산화물 반도체층을 구비하는 트랜지스터를 가지고 있다. 또한, 화소 전극층은 제 1 주사선, 제 2 주사선, 제 1 신호선, 및 제 2 신호선에 둘러싸인 영역에 형성되어 있다. 또한, 제 1 신호선 및 제 2 신호선은 제 1 주사선 및 제 2 주사선 위에 형성된 절연층을 통하여, 제 1 주사선 및 제 2 주사선과 입체 교차하고 있고, 제 1 신호선은 제 1 주사선과 입체 교차하는 제 1 영역 및 제 2 주사선과 입체 교차하는 제 2 영역에 있어서 상면이 볼록면 형상을 가지고 있다. 그리고 또한, 제 1 영역 및 제 2 영역의 사이의 영역에서 상면이 평면 형상 또는 대략 평면 형상을 가지고 있다. 즉, 제 1 신호선의 상면은 제 1 영역과 제 2 영역 사이의 모든 영역에 있어서, 동일 평면 위 또는 대략 동일 평면 위에 존재한다.
본 발명의 일 양태의 액정 표시 장치는, 각 화소에 설치되는 트랜지스터로서, 산화물 반도체층을 구비하는 트랜지스터를 적용한다. 이것에 의해, 각 화소에 형성되는 용량 소자를 삭제하는 것이 가능하게 된다. 구체적으로는, 이 액정 표시 장치가 60 ppi 이상의 해상도를 가지는 액정 표시 장치여도, 각 화소에 용량 소자를 형성하지 않고도 액정 소자에 인가되는 전압을 보유하는 것이 가능하다. 이것에 의해, 각 화소에서의 개구율을 향상시키는 것이 가능하다. 또한, 이것에 부수하여, 액정 표시 장치의 화소부에 연장하는 용량 배선을 삭제하는 것이 가능하게 된다. 즉, 이 액정 표시 장치에서는 신호선의 기생 용량이 저감된 액정 표시 장치이다. 따라서, 본 발명의 일 양태의 액정 표시 장치에서는, 종래의 액정 표시 장치보다 신호선의 구동 주파수를 향상시키는 것이 가능하게 된다. 즉, 본 발명의 일 양태의 액정 표시 장치는 배속 구동 이상의 구동을 행하는 액정 표시 장치로서 적합하다.
도 1(A)은 액정 표시 장치의 화소의 구조의 일례를 나타낸 상면도, 도 1(B), 도 1(C)은 액정 표시 장치의 화소의 구조의 일례를 나타낸 단면도.
도 2는 트랜지스터의 특성을 나타낸 도면.
도 3은 트랜지스터의 특성 평가용 회로도.
도 4는 트랜지스터의 특성 평가용 타이밍 차트.
도 5는 트랜지스터의 특성을 나타낸 도면.
도 6은 트랜지스터의 특성을 나타낸 도면.
도 7은 트랜지스터의 특성을 나타낸 도면.
도 8은 액정 표시 장치의 화소의 구조의 일례를 나타낸 단면도.
도 9는 액정 표시 장치의 화소의 구조의 일례를 나타낸 단면도.
도 10(A), 도 10(B)은 액정 표시 장치의 화소의 구조의 일례를 나타낸 단면도.
도 11(A)∼도 11(D)은 트랜지스터의 제조 공정의 일례를 나타낸 단면도.
도 12(A)∼도 12(F)는 전자기기의 일례를 나타낸 도면.
도 13(A)은 액정 표시 장치의 화소의 구조의 일례를 나타낸 상면도, 도 13(B), 도 13(C)은 액정 표시 장치의 화소의 구조의 일례를 나타낸 단면도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(화소의 구조예에 대하여)
먼저, 본 발명의 일 양태의 액정 표시 장치가 가지는 화소의 구조예에 대하여 도 1을 참조하여 설명한다. 구체적으로는, 화소 전극이 설치된 한쪽의 기판 및 대향 전극이 설치된 다른 한쪽의 기판에 의해 액정 재료를 협지하는 구성을 가지는 액정 표시 장치(액정 재료에 종전계를 가하는 액정 표시 장치)의 화소의 구조예에 대하여 도 1을 참조하여 설명한다.
도 1(A)은 화소의 상면도이다. 또한, 도 1(A)에서는 액정 소자의 일부(액정층, 대향 전극 등)를 생략한 도면을 나타낸다(소위, 액티브 매트릭스 기판을 나타냄). 도 1(A)에 나타낸 화소(100)는 평행 또는 대략 평행으로 배열된 주사선(101, 102) 및 주사선(101, 102)에 직교 또는 대략 직교로 배열된 신호선(103, 104)에 둘러싸인 영역에 형성되어 있다. 또한, 화소(100)에는, 트랜지스터(105)와 화소 전극층(107)이 형성되어 있다. 바꿔 말하면, 도 1(A)에 나타낸 화소(100)는 도 13(A)에 나타낸 화소(1000)로부터 용량 소자(1006)에 관한 구성 요소를 삭제한 구조를 가진다.
도 1(B)은 도 1(A)에 나타낸 E－F선에서의 단면을 나타낸 도면이다. 트랜지스터(105)는 기판(110) 위에 형성된 게이트층(111)과, 게이트층(111) 위에 형성된 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성된 산화물 반도체층(113)과, 산화물 반도체층(113)의 일단 위에 형성된 소스층 및 드레인층의 한쪽(114a)과, 산화물 반도체층(113) 타단 위에 형성된 소스층 및 드레인층의 다른 한쪽(114b)을 가진다. 또한, 도 1(A), 도 1(B)에 나타낸 트랜지스터(105)는 게이트로서 주사선(101)의 돌출부를 이용하여, 소스 및 드레인의 한쪽으로서 신호선(103)의 돌출부를 이용하고 있다. 따라서, 도 1(A), 도 1(B)에 나타낸 트랜지스터(105)는 게이트가 주사선(101)의 일부이며, 소스 및 드레인의 한쪽이 신호선(103)의 일부라고 표현할 수도 있다. 또한, 소스층 및 드레인층의 다른 한쪽(114b)은 트랜지스터(105) 위에 형성된 절연층(115)에 형성된 콘택트홀(116)에서, 화소 전극층(107)에 전기적으로 접속되어 있다.
도 1(C)은 도 1(A)에 나타낸 G－H선에서의 단면을 나타낸 도면이다. 신호선(103)은 영역(117a)에서 주사선(101)과, 영역(117c)에서 주사선(102)과, 절연층(게이트 절연층(112))을 통하여 입체 교차하고 있다. 따라서, 신호선(103)은 영역(117a, 117c)에서 상면이 볼록면 형상을 가진다. 또한, 신호선(103)은 영역(117a)과 영역(117c) 사이의 영역(117b)에서 상면이 평면 형상 또는 대략 평면 형상을 가진다. 즉, 신호선(103)의 상면은 영역(117a와 117c) 사이의 모든 영역(117b)에 있어서, 동일 평면 위 또는 대략 동일 평면 위에 존재한다. 이것은 화소(100)를 가지는 액정 표시 장치에 용량 배선이 설치되지 않은 것에 기인한다. 또한, 자명한 것은 아니지만, 신호선(104)도 신호선(103)과 같은 상면 형상을 가진다는 것을 부기한다.
도 1에 나타낸 트랜지스터(105)는, 상기한 바와 같이, 반도체층으로서 산화물 반도체층(113)을 구비한다. 산화물 반도체층(113)에 이용하는 산화물 반도체로서는, 4원계 금속 산화물인 In－Sn－Ga－Zn－O계, 3원계 금속 산화물인 In－Ga－Zn－O계, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계, 2원계 금속 산화물인 In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－Mg－O계, Sn－Mg－O계, In－Mg－O계, 또는 단원계 금속 산화물인 In－O계, Sn－O계, Zn－O계 등을 이용할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함해도 좋다. 여기서, 예를 들면, In－Ga－Zn－O계 산화물 반도체는 적어도 In과 Ga와 Zn을 포함하는 산화물이며, 그 조성비에 특별히 제한은 없다. 또한, In과 Ga와 Zn 이외의 원소를 포함해도 좋다.
또한, 산화물 반도체층(113)은 화학식 InMO3(ZnO)m(m＞0)로 표기되는 박막을 이용할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 선택할 수 있다.
상술한 산화물 반도체는 전기적 특성 변동을 억제하기 위해, 변동 요인이 되는 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 의도적으로 배제함으로써 고순도화하여, 전기적으로 I형(진성)화된 산화물 반도체이다.
따라서 산화물 반도체 중의 수소는 적으면 적을수록 좋다. 또한, 고순도화된 산화물 반도체층 중에는 수소나 산소 결손 등에 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 밀도는 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만이다. 즉, 산화물 반도체층의 수소나 산소 결손 등에 유래하는 캐리어 밀도를 한없이 제로에 가깝게 한다. 산화물 반도체층 중에 수소나 산소 결손 등에 유래하는 캐리어가 매우 적기 때문에, 트랜지스터가 오프 상태일 때의 리크 전류(오프 전류)를 줄일 수 있다. 오프 전류는 적으면 적을수록 바람직하다. 상기 산화물 반도체를 반도체층으로서 이용한 트랜지스터는, 채널 폭(w) 1㎛당의 전류값이 100 zA/μm(젭토암페어) 이하, 바람직하게는 10 zA/㎛ 이하, 또는 1 zA/㎛ 이하이다. 또한, pn 접합이 없고, 핫 캐리어 열화가 없기 때문에, 트랜지스터의 전기적 특성이 이것들 요인의 영향을 받지 않는다.
이와 같이 산화물 반도체층에 포함되는 수소를 철저하게 제거함으로써 고순도화된 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터는, 오프 전류를 매우 작게 할 수 있다. 즉, 트랜지스터의 비도통 상태에서, 산화물 반도체층은 절연체로 간주할 수 있어 회로 설계를 행할 수 있다. 한편, 산화물 반도체층은 트랜지스터의 도통 상태에서는, 비정질 실리콘으로 형성되는 반도체층보다 높은 전류 공급 능력을 예상할 수 있다.
기판(110)으로서는, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 이용할 수 있다.
트랜지스터(105)에 있어서, 베이스막이 되는 절연막을 기판(110)과 게이트층(111) 사이에 형성해도 좋다. 베이스막은 기판(110)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
게이트층(111)의 재료는, 알루미늄(Al), 구리(Cu), 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 성분으로 하는 질화물을 적용할 수 있다. 또한, 이들 재료의 적층 구조를 적용할 수도 있다.
게이트 절연층(112)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성된다. 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 또는 산화 하프늄층 등의 절연체를 적용할 수 있다. 또한, 이들 절연체로 이루어지는 적층 구조를 적용해도 좋다. 예를 들면, 제 1 게이트 절연층으로서 플라즈마 CVD법에 의해 막두께 50 nm 이상 200 nm 이하의 질화 실리콘층(SiNy(y＞0))을 형성하고, 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 막두께 5 nm 이상 300 nm 이하의 산화 실리콘층(SiOx(x＞0))을 적층할 수 있다.
소스층 및 드레인층의 한쪽(114a), 소스층 및 드레인층의 다른 한쪽(114b)의 재료는, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 성분으로 하는 질화물을 적용할 수 있다. 또한, 이들 재료의 적층 구조를 적용할 수도 있다. 또한, 알루미늄(Al), 구리(Cu) 등의 금속층의 하측 또는 상측의 한족 또는 쌍방에 티탄(Ti), 몰리브덴(Mo), 텅스텐(W) 등의 고융점 금속층을 적층시킨 구성으로 해도 좋다. 또한, 알루미늄(Al)막에 발생하는 힐록이나 위스커의 발생을 방지하는 원소(Si, Nd, Sc 등)가 첨가되어 있는 알루미늄 합금을 이용함으로써 내열성을 향상시키는 것이 가능하게 된다.
또한, 상술한 액정 표시 장치에서, 소스층 및 드레인층의 한쪽(114a)은 신호선(103)의 일부이다. 따라서, 신호선(103)의 고속 구동이라는 관점에서는, 소스층 및 드레인층은, 신호의 지연이 생기지 않도록 저저항 도전성 재료에 의해 구성하는 것이 바람직하다. 예를 들면, 구리(Cu) 또는 구리를 주구성 원소로 하는 합금 등의 저저항 도전성 재료에 의해 구성하는 것이 바람직하다. 또한, 구리(Cu) 또는 구리를 주구성 원소로 하는 합금으로 이루어지는 층을 포함하는 적층 구조로 하는 것도 가능하다.
또한, 상술한 액정 표시 장치에서는, 화소(100)에서 용량 소자가 형성되지 않는다. 따라서, 화소(100)에서의 데이터 신호의 보유라는 관점에서는, 산화물 반도체층에 대한 캐리어의 유입을 억제하기 위해 금속 질화물을 소스층 및 드레인층에 적용하는 것이 바람직하다. 예를 들면, 질화 티탄, 질화 텅스텐 등의 질화물을 적용하는 것이 바람직하다. 또한, 산화물 반도체층과 접하는 층을 질화 티탄 및 질화 텅스텐 등의 질화물로 하고, 그 상층에 다른 도전층을 형성하는 적층 구조로 하는 것도 가능하다. 예를 들면, 질화 텅스텐과 구리(Cu)의 적층 구조로 하는 것 등이 가능하다.
또한, 소스층 및 드레인층의 한쪽(114a), 소스층 및 드레인층의 다른 한쪽(114b)(이것들과 같은 층에서 형성되는 배선층을 포함함)이 되는 도전막으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3―SnO2, ITO라고 약기함), 산화 인듐 산화 아연 합금(In2O3―ZnO) 또는 이들의 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
절연층(115)으로서는, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 무기 절연막을 이용할 수 있다.
또한, 절연층(115) 위에, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 형성할 수 있다.
또한, 절연층(115) 위에 트랜지스터(105)에 기인한 표면 요철을 저감하기 위해 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
(트랜지스터(105)의 오프 전류에 대하여)
다음에, 고순도화된 산화물 반도체층을 구비하는 트랜지스터의 오프 전류를 구한 결과에 대하여 설명한다.
우선, 고순도화된 산화물 반도체층을 구비하는 트랜지스터의 오프 전류가 충분히 작은 것을 고려하여, 채널 폭(W)이 1 m로 충분히 큰 트랜지스터를 준비하여 오프 전류의 측정을 행하였다. 채널 폭(W)이 1 m인 트랜지스터의 오프 전류를 측정한 결과를 도 2에 나타낸다. 도 2에서, 횡축은 게이트 전압(VG), 종축은 드레인 전류(ID)이다. 드레인 전압(VD)이 ＋1 V 또는 ＋10 V인 경우, 게이트 전압(VG)이 ―5 V에서 ―20 V의 범위에서는, 트랜지스터의 오프 전류는 검출 한계인 1×10－12 A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류 밀도(여기에서는, 단위 채널 폭(1㎛)당의 값)은 1 aA/㎛(1×10－18 A/㎛) 이하가 되는 것을 알 수 있었다.
다음에, 고순도화된 산화물 반도체층을 구비하는 트랜지스터의 오프 전류를 더욱 정확하게 구한 결과에 대하여 설명한다. 상술한 바와 같이, 고순도화된 산화물 반도체층을 구비하는 트랜지스터의 오프 전류는, 측정기의 검출 한계인 1×10－12 A 이하인 것을 알 수 있었다. 따라서, 특성 평가용 소자를 제작하여, 보다 정확한 오프 전류의 값(상기 측정에서의 측정기의 검출 한계 이하의 값)을 구한 결과에 대하여 설명한다.
먼저, 전류 측정 방법에 이용한 특성 평가용 소자에 대하여, 도 3을 참조하여 설명한다.
도 3에 나타낸 특성 평가용 소자는, 측정계(800)가 3개 병렬로 접속되어 있다. 측정계(800)는 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 가진다. 트랜지스터(804), 트랜지스터(808)에는, 고순도화된 산화물 반도체층을 구비하는 트랜지스터를 적용했다.
측정계(800)에 있어서, 트랜지스터(804)의 소스 및 드레인의 한쪽과, 용량 소자(802)의 한쪽의 단자와, 트랜지스터(805)의 소스 및 드레인의 한쪽은, 전원(V2를 부여하는 전원)에 접속되어 있다. 또한, 트랜지스터(804)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(808)의 소스 및 드레인의 한쪽과, 용량 소자(802)의 다른 한쪽의 단자와, 트랜지스터(805)의 게이트는, 전기적으로 접속되어 있다. 또한, 트랜지스터(808)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(806)의 소스 및 드레인의 한쪽과, 트랜지스터(806)의 게이트는, 전원(V1을 부여하는 전원)에 전기적으로 접속되어 있다. 또한, 트랜지스터(805)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(806)의 소스 및 드레인의 다른 한쪽은, 출력 단자에 전기적으로 접속되어 있다.
또한, 트랜지스터(804)의 게이트에는 트랜지스터(804)의 온 상태와 오프 상태를 제어하는 전위(Vext＿b2)가 공급되고, 트랜지스터(808)의 게이트에는 트랜지스터(808)의 온 상태와 오프 상태를 제어하는 전위(Vext＿b1)가 공급된다. 또한, 출력 단자로부터는 전위(Vout)가 출력된다.
다음에, 상기의 특성 평가용 소자를 이용한 전류 측정 방법에 대하여 설명한다.
먼저, 오프 전류를 측정하기 위해 전위차를 부여하는 초기 기간의 대략에 대하여 설명한다. 초기 기간에는, 트랜지스터(808)의 게이트에, 트랜지스터(808)를 온 상태로 하는 전위(Vext＿b1)를 입력하고, 트랜지스터(804)의 소스 및 드레인의 다른 한쪽과 전기적으로 접속되는 노드(즉, 트랜지스터(808)의 소스 및 드레인의 한쪽, 용량 소자(802)의 다른 한쪽의 단자, 및 트랜지스터(805)의 게이트에 전기적으로 접속되는 노드)인 노드(A)에 전위(V1)를 부여한다. 여기서, 전위(V1)는 예를 들면 고전위로 한다. 또한, 트랜지스터(804)는 오프 상태로 해둔다.
그 후, 트랜지스터(808)의 게이트에, 트랜지스터(808)를 오프 상태로 하는 전위(Vext＿b1)를 입력하여, 트랜지스터(808)를 오프 상태로 한다. 트랜지스터(808)를 오프 상태로 한 후에, 전위(V1)를 저전위로 한다. 여기에서도, 트랜지스터(804)는 오프 상태로 해둔다. 또한, 전위(V2)는 전위(V1)와 같은 전위로 한다. 이상에 의해, 초기 기간이 종료된다. 초기 기간이 종료된 상태에서는, 노드(A)와 트랜지스터(804)의 소스 및 드레인의 한쪽과의 사이에 전위차가 생기고, 또한, 노드(A)와 트랜지스터(808)의 소스 및 드레인의 다른 한쪽과의 사이에 전위차가 생기게 되기 때문에, 트랜지스터(804) 및 트랜지스터(808)에는 약간의 전하가 흐른다. 즉, 오프 전류가 발생한다.
다음에, 오프 전류의 측정 기간의 대략에 대하여 설명한다. 측정 기간에는, 트랜지스터(804)의 소스 및 드레인의 한쪽의 전위(V2), 및 트랜지스터(808)의 소스 및 드레인의 다른 한쪽의 전위(V1)는 저전위로 고정해둔다. 한편, 측정 기간 중에는, 상기 노드(A)의 전위는 고정하지 않는다(플로팅 상태로 함). 이것에 의해, 트랜지스터(804), 트랜지스터(808)에 전하가 흘러, 시간의 경과와 함께 노드(A)에 보유되는 전하량이 변동한다. 그리고, 노드(A)에 보유되는 전하량의 변동에 따라, 노드(A)의 전위가 변동한다. 즉, 출력 단자의 출력 전위(Vout)도 변동한다.
상기 전위차를 부여하는 초기 기간, 및, 그 후의 측정 기간에서의 각 전위의 관계의 상세한 사항(타이밍 차트)을 도 4에 나타낸다.
초기 기간에, 먼저, 전위(Vext＿b2)를 트랜지스터(804)가 온 상태가 되는 전위(고전위)로 한다. 이것에 의해, 노드(A)의 전위는 V2 즉 저전위(VSS)가 된다. 또한, 노드(A)에 저전위(VSS)를 부여하는 것은 필수는 아니다. 그 후, 전위(Vext＿b2)를 트랜지스터(804)가 오프 상태가 되는 전위(저전위)로 하여, 트랜지스터(804)를 오프 상태로 한다. 그리고, 다음에, 전위(Vext＿b1)를 트랜지스터(808)가 온 상태가 되는 전위(고전위)로 한다. 이것에 의해, 노드(A)의 전위는 V1, 즉 고전위(VDD)가 된다. 그 후, Vext＿b1을, 트랜지스터(808)가 오프 상태가 되는 전위로 한다. 이것에 의해, 노드(A)가 플로팅 상태가 되어, 초기 기간이 종료된다.
그 후의 측정 기간에는, 전위(V1) 및 전위(V2)를 노드(A)에 전하가 흘러들어오거나, 또는 노드(A)로부터 전하가 흘러나오는 전위로 한다. 여기에서는, 전위(V1) 및 전위(V2)를 저전위(VSS)로 한다. 단, 출력 전위(Vout)를 측정하는 타이밍에서는, 출력 회로를 동작시킬 필요가 생기기 때문에, 일시적으로 V1을 고전위(VDD)로 하는 경우가 있다. 또한, V1을 고전위(VDD)로 하는 기간은 측정에 영향을 주지 않을 정도의 단기간으로 한다.
위에서 설명한 바와 같이 하여 전위차를 부여하여, 측정 기간이 개시되면, 시간의 경과와 함께 노드(A)에 보유되는 전하량이 변동하고, 이것에 따라 노드(A)의 전위가 변동한다. 이것은, 트랜지스터(805)의 게이트의 전위가 변동하는 것을 의미하기 때문에, 시간의 경과와 함께, 출력 단자의 출력 전위(Vout)의 전위도 변화하게 된다.
얻어진 출력 전위(Vout)로부터, 오프 전류를 산출하는 방법에 대하여, 이하에 설명한다.
오프 전류의 산출에 앞서, 노드(A)의 전위(VA)와 출력 전위(Vout)와의 관계를 구해둔다. 이것에 의해, 출력 전위(Vout)로부터 노드(A)의 전위(VA)를 구할 수 있다. 상기 관계로부터, 노드(A)의 전위(VA)는 출력 전위(Vout)의 함수로서 다음식과 같이 나타낼 수 있다.
[수학식 1]
Figure 112021062542736-pat00001
또한, 노드(A)의 전하(QA)는, 노드(A)의 전위(VA), 노드(A)에 접속되는 용량(CA), 정수(const)를 이용하여, 다음식과 같이 나타내어진다. 여기서, 노드(A)에 접속되는 용량(CA)은 용량 소자(802)의 용량과 다른 용량의 합이다.
[수학식 2]
Figure 112021062542736-pat00002
노드(A)의 전류(IA)는 노드(A)에 흘러들어가는 전하(또는 노드(A)로부터 흘러나오는 전하)의 시간 미분에 의해 얻어지기 때문에, 노드(A)의 전류(IA)는 다음식과 같이 나타내어진다.
[수학식 3]
Figure 112021062542736-pat00003
이와 같이, 노드(A)에 접속되는 용량(CA)과, 출력 단자의 출력 전위(Vout)로부터, 노드(A)의 전류(IA)를 구할 수 있다.
이상에 나타내는 방법에 의해, 오프 상태에서 트랜지스터의 소스와 드레인 사이를 흐르는 리크 전류(오프 전류)를 측정할 수 있다.
여기에서는, 채널 길이 L = 10㎛, 채널 폭(W) = 50㎛의, 고순도화된 산화물 반도체층을 구비하는 트랜지스터(804, 808)를 제작했다. 또한, 병렬로 배치된 각 측정계(800)에 있어서, 용량 소자(802)의 각 용량값을 100 fF, 1 pF, 3 pF로 했다.
또한, 상술한 측정에서는, VDD = 5 V, VSS = 0 V로 했다. 또한, 측정 기간에는, 전위(V1)를 원칙으로서 VSS로 하고, 10∼300 sec마다, 100 msec의 기간만 VDD로 하여 Vout를 측정했다. 또한, 소자에 흐르는 전류(I)의 산출에 이용되는 Δt는 약 30000 sec로 했다.
도 5에, 상기 전류 측정에 관한 경과 시간(Time)과 출력 전위(Vout)와의 관계를 나타낸다. 도 5로부터, 시간의 경과에 따라, 전위가 변화하고 있는 양태를 확인할 수 있다.
도 6에는, 상기 전류 측정에 의해 산출된 실온(25℃)에서의 오프 전류를 나타낸다. 또한, 도 6은 트랜지스터(804) 또는 트랜지스터(808)의 소스―드레인 전압(V)과 오프 전류(I)와의 관계를 나타낸 것이다. 도 6으로부터, 소스―드레인 전압이 4 V인 조건에서, 오프 전류는 약 40 zA/㎛인 것을 알 수 있었다. 또한, 소스―드레인 전압이 3.1 V인 조건에서, 오프 전류는 10 zA/㎛ 이하인 것을 알 수 있었다. 또한, 1 zA는 10－21 A를 나타낸다.
또한, 상기 전류 측정에 의해 산출된 85℃의 온도 환경 하에서의 오프 전류에 대하여 도 7에 나타낸다. 도 7은, 85℃의 온도 환경 하에서의 트랜지스터(804) 또는 트랜지스터(808)의 소스―드레인 전압(V)과 오프 전류(I)와의 관계를 나타내는 것이다. 도 7로부터, 소스―드레인 전압이 3.1 V인 조건에서, 오프 전류는 100 zA/㎛ 이하인 것을 알 수 있었다.
이상에 의해, 고순도화된 산화물 반도체층을 구비하는 트랜지스터에서는 오프 전류가 충분히 작아지는 것이 확인되었다.
(화소(100)를 가지는 액정 표시 장치에 대하여)
본 명세서에 개시되는 액정 표시 장치는, 산화물 반도체층을 구비하는 트랜지스터(105)를 각 화소에 설치되는 트랜지스터로서 적용한다. 이 산화물 반도체층을 구비하는 트랜지스터(105)는 오프 전류가 작기 때문에, 이 액정 표시 장치에서, 각 화소에 용량 소자를 형성하지 않고도 액정 소자에 인가되는 전압을 보유하는 것이 가능하게 된다. 따라서, 각 화소에서 개구율을 향상시키는 것이 가능하게 된다. 또한, 액정 표시 장치의 화소부에 연장하는 용량 배선을 삭제하는 것이 가능하게 된다. 따라서, 본 명세서에 개시되는 액정 표시 장치에서는, 용량 배선에 기인하는 기생 용량이 존재하지 않는다. 구체적으로는, 신호선과 용량 배선이 절연층을 통하여 입체 교차하는 영역에서의 기생 용량 등이 존재하지 않는다. 그 결과, 본 명세서에 개시되는 액정 표시 장치에서는, 신호선의 구동 주파수를 향상시키는 것이 가능하게 된다. 즉, 본 명세서에 개시되는 액정 표시 장치는 배속 구동 이상의 구동을 행하는 액정 표시 장치로서 적합하다.
또한, 배속 구동 이상의 구동을 행하는 경우, 각 화소에서의 데이터 신호의 다시쓰기 주파수가 증가하게 된다. 즉, 각 화소에서 액정 소자에 인가되는 전압을 보유하는 기간이 짧아진다. 따라서, 액정 소자에 인가되는 전압의 변동(각 화소에서의 표시의 열화(변화))을 더욱 저감하는 것이 가능하게 된다. 또한, 마찬가지 효과는 본 명세서에 개시되는 액정 표시 장치가 필드 시퀀셜 방식에 의해 구동되는 경우에도 얻어진다. 즉, 본 명세서에 개시되는 액정 표시 장치에 대하여 필드 시퀀셜 방식에 의한 구동을 행하는 것은 바람직하다.
특히, 본 명세서에 개시되는 액정 표시 장치는 대형의 액정 표시 장치(예를 들면, 40 인치 이상)로서 이용할 때의 효과가 크다. 액정 표시 장치의 대형화에 부수하여, 배선 저항 등에 의해 데이터 신호의 지연 등이 표면화될 개연성이 높아진다. 이것에 대하여, 본 명세서에 개시되는 액정 표시 장치는 신호선에 생기는 기생 용량을 저감함으로써, 데이터 신호의 지연 등을 저감하는 것이 가능하다. 또한, 소형의 액정 표시 장치와 대형의 액정 표시 장치에서 화소수가 동일한 경우, 대형의 액정 표시 장치가 가지는 각 화소의 사이즈가 커진다. 이것은, 액정 소자 자체가 가지는 용량값이 커지는 것을 의미한다. 따라서, 산화물 반도체층을 구비하는 트랜지스터(105)를 각 화소에 형성하는 것에 더하여 액정 소자 자체의 용량값이 커짐으로써, 액정 소자에 인가되는 전압의 변동을 더욱 저감하는 것이 가능하게 된다.
또한, 본 명세서에 개시되는 액정 표시 장치는 고정밀(화소수가 많음) 액정 표시 장치(예를 들면, 풀 하이비전(FHD), 2K4K 이상)로서 이용할 때의 효과가 크다. 액정 표시 장치의 고정밀화(화소수의 증가)에 부수하여, 화소부에 제공되는 배선수가 증가함으로써, 신호선에 생기는 기생 용량이 커질 개연성이 높아진다. 이것에 대하여, 본 명세서에 개시되는 액정 표시 장치에서는, 용량 배선이 설치되지 않기 때문에, 기생 용량의 증대를 저감하는 것이 가능하다. 또한, 화소수가 많은 액정 표시 장치와 화소수가 적은 액정 표시 장치에 있어서 이 액정 표시 장치의 사이즈가 동일한 경우, 전자의 화소부에서의 배선 밀도가 높아진다. 이것은, 각 화소의 개구율이 저하되는 것을 의미한다. 이것에 대하여, 본 명세서에 개시되는 액정 표시 장치에서는, 각 화소에서 용량 소자가 형성되지 않기 때문에, 개구율의 저하를 억제하는 것이 가능하다.
또한, 종래의 액정 표시 장치에서는, 각 화소에서의 데이터 신호의 보유 특성은, 주로 각 화소에 설치되는 트랜지스터의 특성(오프 전류의 값)에 따라 결정되었지만, 고순도화된 산화물 반도체층을 구비하는 트랜지스터(105)를 각 화소에 설치되는 트랜지스터로서 적용함으로써, 주로, 액정 소자의 특성(액정 소자에 흐르는 전류)에 따라 결정할 수 있다. 즉, 본 명세서에 개시되는 액정 표시 장치에서는, 트랜지스터(105)를 통한 전하의 리크 이상으로 액정 소자를 통한 전하의 리크의 영향이 커진다. 따라서, 액정 소자가 가지는 액정 재료로서 고유 저항율이 높은 물질을 적용하는 것이 바람직하다. 구체적으로는, 본 명세서에 개시되는 액정 표시 장치에서는, 액정 재료의 고유 저항율은 1×1012 Ω·cm 이상이며, 바람직하게는 1×1013 Ω·cm를 넘는 것이고, 더욱 바람직하게는 1×1014 Ω·cm를 넘는 것이 바람직한 조건이 된다. 또한, 이 액정 재료를 이용하여 액정 소자를 구성한 경우의 액정 소자의 저항율은 배향막 및 시일재로부터의 불순물이 혼입할 가능성을 고려하면, 1×1011 Ω·cm 이상이며, 보다 바람직하게는 1×1012 Ω·cm를 넘는 것이 바람직한 조건이 된다. 또한, 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
(화소의 구조의 변형예에 대하여)
상술한 구성을 가지는 액정 표시 장치는, 본 발명의 일 양태이며, 이 액정 표시 장치와 다른 점을 가지는 액정 표시 장치도 본 발명에는 포함된다.
예를 들면, 상술한 액정 표시 장치에서는, 신호선(103)과 주사선(101, 102)의 사이에 게이트 절연층(112)만이 형성되는 구성(도 1(C) 참조)에 대하여 나타냈지만, 신호선(103)과 게이트 절연층(112)의 사이에 산화물 반도체층(201)을 형성하는 구성(도 8(A) 참조)으로 하는 것도 가능하다. 즉, 트랜지스터(105)가 가지는 산화물 반도체층(113)을 형성하는 공정(포토리소그래피 공정 및 에칭 공정)에 있어서, 후에 신호선(103)이 형성되는 영역에서도 산화물 반도체층을 에칭하지 않고 잔존시키는 것이 가능하다. 이와 같이, 신호선(103)과 게이트 절연층(112)의 사이에 산화물 반도체층(201)을 형성하는 것에 의해, 신호선(103)과 주사선(101, 102)의 사이의 기생 용량을 더욱 저감할 수 있다.
또한, 신호선(103)과 게이트 절연층(112)의 사이에 선택적으로 산화물 반도체층을 형성하는 구성으로 하는 것도 가능하다. 예를 들면, 신호선(103)과 주사선(101, 102)이 입체 교차하는 영역(117a, 117c)에서 선택적으로 산화물 반도체층(202a, 202b)을 형성하는 구성(도 8(B) 참조)으로 하는 것이 가능하다. 또한, 영역(117a, 117c)에 더하여, 영역(117b)의 일부에서 선택적으로 산화물 반도체층(202a, 202b)을 형성하는 구성(도 8(C) 참조)으로 하는 것도 가능하다. 또한, 이 경우, 신호선(103)과 게이트 절연층(112)의 사이의 산화물 반도체층에 의해, 영역(117b)에서, 신호선(103)의 상면에 단차가 생기지만, 본 명세서에서, 이 상면 형상은 대략 평면 형상에 포함되는 형상인 것으로 한다. 바꿔말하면, 주사선(101, 102), 및 산화물 반도체층(202a, 202b)의 일부에 기인하는 단차에 끼워진 영역 전체에 있어서, 신호선(103)과 게이트 절연층(112)은 직접 접하고 있고, 또한, 그 영역 전체에서 신호선(103)의 상면은 모두 동일 평면 위 또는 대략 동일 평면 위에 존재한다.
또한, 상술한 액정 표시 장치에서는, 각 화소에 설치되는 트랜지스터로서, 보텀 게이트 구조의 트랜지스터의 1종인 채널 에치형의 트랜지스터(105)를 적용하는 구성(도 1(B) 참조)에 대하여 나타냈지만, 그 외의 구조를 가지는 트랜지스터를 적용하는 것도 가능하다. 예를 들면, 보텀 게이트 구조의 트랜지스터의 1종인 채널 스톱형의 트랜지스터(210)(도 9(A) 참조), 또는 보텀 게이트 구조의 트랜지스터의 1종인 보텀 콘택트형의 트랜지스터(220)(도 9(B) 참조)를 적용하는 것이 가능하다.
구체적으로는, 도 9(A)에 나타낸 채널 스톱형의 트랜지스터(210)는 기판(110) 위에 형성된 게이트층(111)과, 게이트층(111) 위에 형성된 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성된 산화물 반도체층(113)과, 산화물 반도체층(113)의 중앙부 위에 형성된 채널 보호층으로서 기능하는 절연층(211)과, 산화물 반도체층(113)의 일단 및 절연층(211)의 일단 위에 형성된 소스층 및 드레인층의 한쪽(114a)과, 산화물 반도체층(113) 타단 및 절연층(211) 타단 위에 형성된 소스층 및 드레인층의 다른 한쪽(114b)을 가진다. 또한, 절연층(211)은 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 무기 절연막을 이용하여 형성할 수 있다.
또한, 도 9(B)에 나타낸 보텀 콘택트형의 트랜지스터(220)는, 기판(110) 위에 형성된 게이트층(111)과, 게이트층(111) 위에 형성된 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성된 소스층 및 드레인층의 한쪽(114a), 및 소스층 및 드레인층의 다른 한쪽(114b)과, 소스층 및 드레인층의 한쪽(114a)의 일단 위, 소스층 및 드레인층의 다른 한쪽(114b)의 일단 위, 및 게이트 절연층(112) 위에 형성된 산화물 반도체층(113)을 가진다.
또한, 각 화소에 설치되는 트랜지스터가 채널 스톱형의 트랜지스터(210)인 경우, 신호선(103)과 게이트 절연층(112)의 사이에, 절연층(212)을 형성하는 구성(도 9(C) 참조)으로 하는 것이 가능하다. 또한, 절연층(212)은 트랜지스터(210)가 가지는 채널 보호층으로서 기능하는 절연층(211)과 같은 재료를 기초로 형성되는 절연층이다. 또한, 게이트 절연층(112)과 절연층(212)의 사이에 산화물 반도체층을 형성하는 구성(도시하지 않음)으로 하는 것도 가능하다. 또한, 이 산화물 반도체층은 트랜지스터(210)가 가지는 산화물 반도체층(113)과 같은 재료를 기초로 형성되는 산화물 반도체층이다. 또한, 주사선(101)과 주사선(102) 위에만, 이 산화물 반도체층 및 이 절연층을 선택적으로 형성하는 구성(도시하지 않음)으로 하는 것도 가능하다.
또한, 트랜지스터(105)로서 탑 게이트형의 트랜지스터(230)(도 10(A) 참조)를 적용하는 것도 가능하다. 구체적으로는, 도 10(A)에 나타낸 탑 게이트형의 트랜지스터(230)는 기판(110) 위에 형성된 베이스 절연층(231)과, 베이스 절연층(231) 위에 형성된 산화물 반도체층(113)과, 산화물 반도체층(113) 위에 형성된 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성된 게이트층(111)과, 산화물 반도체층(113) 및 게이트층(111) 위에 형성된 절연층(232)에 형성된 콘택트홀(233a)에 있어서 산화물 반도체층(113)과 접하는 소스층 및 드레인층의 한쪽(114a)과, 산화물 반도체층(113) 및 게이트층(111) 위에 형성된 절연층(232)에 형성된 콘택트홀(233b)에 있어서 산화물 반도체층(113)과 접하는 소스층 및 드레인층의 다른 한쪽(114b)을 가진다. 또한, 소스층 및 드레인층의 다른 한쪽(114b)은, 트랜지스터(230) 위에 형성된 절연층(234)에 형성된 콘택트홀(235)에 있어서, 화소 전극층(107)에 전기적으로 접속되어 있다. 이 경우, 신호선(103)은 영역(117a, 117c)에 있어서, 절연층(232)을 통하여 주사선(101, 102)과 입체 교차하게 된다(도 10(B) 참조). 또한, 베이스 절연층(231)은 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다. 또한, 절연층(232)은 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 또는 산화 하프늄막 등의 무기 절연체로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다. 또한, 절연층(234)은 절연층(232)과 같은 무기 절연체막을 이용하여 형성하는 것, 또는 폴리이미드, 아크릴 수지, 혹은 벤조시클로부텐계 수지 등의 유기 재료를 이용하여 형성할 수 있다.
또한, 상술한 액정 표시 장치에서는, 각 화소에 설치되는 트랜지스터가 하나인 구성에 대하여 나타냈지만, 각 화소에 2개 이상의 트랜지스터가 설치되는 구성으로 하는 것도 가능하다. 예를 들면, VA(Vertical Alignment) 방식의 액정 표시 장치의 시야각에 관한 문제의 대책을 위해 각 화소에 2개의 트랜지스터가 설치되는 경우에 있어서, 이 2개의 트랜지스터로서, 산화물 반도체층을 구비하는 트랜지스터를 적용하는 것이 가능하다. 여기서, 이 액정 표시 장치는 각 화소에 트랜지스터를 통한 리크 경로를 2개 가지는 액정 표시 장치라고 표현할 수 있다. 따라서, 종래의 액정 표시 장치에서는, 각 화소에서 2개의 용량 소자를 형성하는 등, 용량 소자의 면적을 크게 하여 액정 소자에 인가되는 전압의 보유를 행하였다. 즉, 개구율을 희생하여 액정 소자에 인가되는 전압의 보유를 행하였다. 이것에 대하여, 본 명세서에 개시되는 액정 표시 장치에서는, 산화물 반도체층을 구비하는 트랜지스터를 통한 전하의 리크를 크게 저감함으로써 용량 소자 자체를 삭제하는 것이 가능하다. 즉, 본 명세서에 개시되는 액정 표시 장치는, 각 화소에 복수의 트랜지스터가 설치되는 경우에도, 높은 개구율을 유지할 수 있는 액정 표시 장치라고 할 수 있다.
(트랜지스터의 제조 방법의 구체적인 예에 대하여)
이하에서는, 본 명세서에 개시되는 액정 표시 장치의 각 화소에 설치되는 트랜지스터의 일례로서 보텀 게이트 구조의 1종인 채널 에치형의 트랜지스터(410)의 제작 공정에 대하여 도 11을 참조하여 설명한다. 또한, 여기에서는 싱글 게이트 구조의 트랜지스터를 나타내지만, 필요에 따라, 채널 형성 영역을 복수 가지는 멀티 게이트 구조의 트랜지스터로 할 수 있다.
이하, 도 11(A)∼도 11(D)를 참조하여, 기판(400) 위에 트랜지스터(410)를 제작하는 공정에 대하여 설명한다.
먼저, 절연 표면을 가지는 기판(400) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트층(411)을 형성한다. 또한, 이 공정에서 이용되는 레지스트 마스크는 잉크젯법에 의해 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
절연 표면을 가지는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 이용할 수 있다. 또한, 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는 변형점이 730℃ 이상의 것을 이용하면 좋다.
베이스층이 되는 절연층을 기판(400)과 게이트층(411)의 사이에 형성해도 좋다. 베이스층은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
또한, 게이트층(411)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 또는 이것들을 주성분으로 하는 합금을 이용하여, 단층으로 또는 적층하여 형성할 수 있다.
예를 들면, 게이트층(411)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층을 적층한 2층 구조, 구리층 위에 몰리브덴층을 적층한 2층 구조, 구리층 위에 질화 티탄층 혹은 질화 탄탈층을 적층한 2층 구조, 질화 티탄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티탄의 합금층과, 질화 티탄층 또는 티탄층을 적층한 3층 구조로 하는 것이 바람직하다.
다음에, 게이트층(411) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 혹은 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다. 예를 들면, 성막 가스로서, 실란(SiH4), 산소 및 질소를 이용하여 플라즈마 CVD법에 의해 산화 질화 실리콘층을 형성하면 좋다. 또한, 게이트 절연층(402)으로서 산화 하프늄(HfOx), 산화 탄탈(TaOx) 등의 High－k 재료를 이용할 수도 있다. 게이트 절연층(402)의 막두께는 100 nm 이상 500 nm 이하로 하고, 적층의 경우는, 예를 들면, 막두께 50 nm 이상 200 nm 이하의 제 1 게이트 절연층과, 제 1 게이트 절연층 위에 막두께 5 nm 이상 300 nm 이하의 제 2 게이트 절연층을 적층하여 형성한다.
여기에서는, 게이트 절연층(402)으로서 플라즈마 CVD법에 의해 산화 질화 실리콘층을 형성한다.
또한, 게이트 절연층(402)으로서, 고밀도 플라즈마 장치를 이용하여 산화 질화 실리콘층의 형성을 행하여도 좋다. 여기서 고밀도 플라즈마 장치란, 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. 예를 들면, 3 kW∼6 kW의 마이크로파 전력을 인가하여 플라즈마를 발생시키고, 절연층의 성막을 행한다.
체임버에 재료 가스로서 실란(SiH4), 아산화질소(N2O), 및 희가스를 도입하여, 10 Pa∼30 Pa의 압력 하에서 고밀도 플라즈마를 발생시켜 유리 등의 절연 표면을 가지는 기판 위에 절연층을 형성한다. 그 후, 실란(SiH4)의 공급을 정지하여, 절연층을 대기에 노출하는 일 없이 아산화질소(N2O)와 희가스를 도입하여 절연층 표면에 플라즈마 처리를 행하여도 좋다. 상기 프로세스 순서를 거친 절연층은 막두께가 얇아도 트랜지스터의 신뢰성을 확보할 수 있는 절연층이다.
게이트 절연층(402)의 형성 시, 체임버에 도입하는 실란(SiH4)과 아산화질소(N2O)의 유량비는, 1：10에서 1：200의 범위로 한다. 또한, 체임버에 도입하는 희가스로서는, 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있지만, 그 중에서 저렴한 아르곤을 이용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치에 의해 얻어진 절연층은 일정한 두께의 막형성을 할 수 있기 때문에 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 장치에 의해 얻어지는 절연층은 얇은 막의 두께를 정밀하게 제어할 수 있다.
상기 프로세스 순서를 거친 절연층은 종래의 평행 평판형의 PCVD 장치에 의해 얻어지는 절연층과는 크게 다르고, 같은 에천트를 이용하여 에칭 속도를 비교한 경우에, 평행 평판형의 PCVD 장치로 얻어지는 절연막의 10% 이상 또는 20% 이상 늦고, 고밀도 플라즈마 장치로 얻어지는 절연층은 치밀한 막이라고 할 수 있다.
또한, 후의 공정으로 I형화 또는 실질적으로 I형화되는 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 게이트 절연층과의 계면은 중요하다. 따라서 고순도화된 산화물 반도체에 접하는 게이트 절연층은 고품질화가 요구된다. 따라서 μ파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD 장치는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연층이 밀접함으로써, 계면 준위 밀도를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다. 게이트 절연층으로서의 막질이 양호한 것은 물론, 산화물 반도체와의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있다는 것이 중요하다.
다음에, 게이트 절연층(402) 위에, 막두께 2 nm 이상 200 nm 이하의 산화물 반도체막(430)을 형성한다. 또한, 산화물 반도체막(430)을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 게이트 절연층(402)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직하다. 역스퍼터링은 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다.
산화물 반도체막(430)은, In－Ga－Zn－O계, In－Sn－O계, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계, In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, In－O계, Sn－O계, Zn－O계의 산화물 반도체막을 이용한다. 여기에서는, 산화물 반도체막(430)으로서 In－Ga－Zn－O계 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 성막한다. 이 단계에서의 단면도가 도 11(A)에 상당한다. 또한, 산화물 반도체막(430)은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소의 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하고, 산화물 반도체막(430)에 결정화를 저해하는 SiOx(X＞0)를 포함시켜, 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되는 것을 억제할 수도 있다.
여기에서는, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(In2O3：Ga2O3：ZnO = 1：1：1[mol], In：Ga：Zn = 1：1：0.5[atom])을 이용하여, 기판과 타겟 사이의 거리를 100 mm, 압력 0.2 Pa, 직류(DC) 전원 0.5 kW, 아르곤 및 산소(아르곤：산소 = 30 sccm：20 sccm, 산소 유량 비율 40%) 분위기 하에서 성막한다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분상 물질을 경감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다. In－Ga－Zn－O계 막의 막두께는 2 nm 이상 200 nm 이하로 한다. 여기에서는, 산화물 반도체막으로서 In－Ga－Zn－O계 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 막두께 20 nm의 In－Ga－Zn－O계 막을 성막한다. 또한, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟으로서 In：Ga：Zn = 1：1：1[atom], 또는 In：Ga：Zn = 1：1：2[atom]의 조성비를 가지는 금속 산화물 타겟을 이용할 수도 있다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법과 DC 스퍼터링법이 있고, 펄스적으로 바이어스를 더 부여하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 체임버에서 다른 재료막을 적층 성막할 수도, 동일 체임버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 체임버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터링 가스를 화학 반응시키고 그들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법도 있다.
다음에, 산화물 반도체막(430)을 제 2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 또한, 이 공정에서 이용되는 레지스트 마스크는 잉크젯법에 의해 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는, 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체층에 대하여 질소 분위기 하 450℃에서 1시간의 가열 처리를 행한 후, 산화물 반도체층에의 물이나 수소의 재혼입을 막기 위해, 대기에 접하게 하는 일 없이 냉각하여 산화물 반도체층(431)을 얻는다(도 11(B) 참조).
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제 1 가열 처리로서, 650℃∼700℃의 고온으로 가열한 불활성 가스 중에 기판을 이동시켜 넣어 몇 분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스 중에서 꺼내는 GRTA를 행하여도 좋다. GRTA를 이용하면 단시간에서의 고온 가열 처리가 가능하게 된다.
또한, 제 1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 산화물 반도체층의 제 1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막(430)에 대하여 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에, 가열 장치로부터 기판을 취출하여, 제 2 포토리소그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화 또는 탈수소화의 가열 처리는, 산화물 반도체층의 형성 후, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 적층시킨 후, 소스 전극층 및 드레인 전극층 위에 보호 절연막을 형성한 후, 중 언제 행하여도 좋다.
또한, 게이트 절연층(402)에 개구부를 형성하는 경우, 그 공정은 산화물 반도체막(430)에 탈수화 또는 탈수소화 처리를 행하기 전이어도 행한 후에 행하여도 좋다.
또한, 여기서의 산화물 반도체막(430)의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 이용해도 좋다.
드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO07N(칸토 화학사제(KANTO CHEMICAL CO., INC.))를 이용해도 좋다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐수를 정제하고, 포함되는 재료를 재이용해도 좋다. 이 에칭 후의 폐수로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
소망의 가공 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 게이트 절연층(402), 및 산화물 반도체층(431) 위에, 금속 도전막을 형성한다. 금속 도전막은 스퍼터링법이나 진공 증착법으로 형성하면 좋다. 금속 도전막의 재료로서는, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 합금 등을 들 수 있다. 또한, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be), 이트륨(Y)의 어느 하나 또는 복수로부터 선택된 재료를 이용해도 좋다. 또한, 금속 도전막은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 구리 또는 구리를 주성분으로 하는 막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 구리막 위에 구리막을 적층하는 2층 구조, 티탄막 위에 알루미늄막을 적층하고, 또한 알루미늄막 위에 티탄막을 적층하는 3층 구조 등을 들 수 있다. 또한, 알루미늄(Al)에, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합한 막, 합금막, 혹은 질화막을 이용해도 좋다.
금속 도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 금속 도전막에 갖게 하는 것이 바람직하다.
제 3 포토리소그래피 공정에 의해 금속 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스층(415a), 드레인층(415b)을 형성한 후, 레지스트 마스크를 제거한다(도 11(C) 참조). 또한, 이 공정에서 이용하는 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 금속 도전막의 에칭 시에, 산화물 반도체층(431)은 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다.
여기에서는, 금속 도전막으로서 티탄막을 이용하고, 산화물 반도체층(431)에는 In－Ga－Zn－O계 산화물을 이용하고, 에천트로서 암모니아과수(암모니아, 물, 과산화 수소수의 혼합액)를 이용한다.
또한, 제 3 포토리소그래피 공정에서는, 산화물 반도체층(431)은 일부가 에칭되어 홈부(오목부)를 가지는 산화물 반도체층이 될 수도 있다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막두께를 가지는 형상이 되고, 애싱을 행함으로써 형상을 더욱 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있어, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
다음에, 아산화질소(N2O), 질소(N2), 또는 아르곤(Ar) 등의 가스를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층의 표면에 부착한 흡착수 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행하여도 좋다.
플라즈마 처리를 행한 후, 산화물 반도체층을 대기에 접하게 하는 일 없이, 산화물 반도체층의 일부에 접하는 보호 절연막이 되는 산화물 절연층(416)을 형성한다.
산화물 절연층(416)은, 적어도 1 nm 이상의 막두께로 하고, 스퍼터링법 등, 산화물 절연층(416)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 산화물 절연층(416)에 수소가 포함되면, 그 수소가 산화물 반도체층에 침입하여 산화물 반도체층(431)의 백 채널이 저저항화(N형화)하게 되어, 기생 채널이 형성될 우려가 있다. 따라서, 산화물 절연층(416)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다.
여기에서는, 산화물 절연층(416)으로서 막두께 200 nm의 산화 실리콘막을 스퍼터링법을 이용하여 성막한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 여기에서는 100℃로 한다. 산화 실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소, 및 질소 분위기 하에서 스퍼터링법에 의해 산화 실리콘막을 형성할 수 있다.
다음에, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행한다. 예를 들면, 질소 분위기 하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면 산화물 반도체층의 일부(채널 형성 영역)는 산화물 절연층(416)과 접한 상태로 가열된다. 이것에 의해, 산화물 반도체층의 일부(채널 형성 영역)에 산소가 공급된다. 또한, 이 가열 처리에 의해, 산화물 반도체층으로부터 산화물 절연층(416) 중에 수소를 취할 수 있다.
이상의 공정을 거치는 것에 의해, 산화물 반도체층에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행한 후, 산화물 반도체층의 일부(채널 형성 영역)를 선택적으로 산소 과잉인 상태로 한다. 그 결과, 게이트층(411)과 중첩되는 채널 형성 영역(413)은 I형이 되고, 소스층(415a)에 중첩되는 소스 영역(414a)과, 드레인층(415b)에 중첩되는 드레인 영역(414b)이 자기 정합적으로 형성된다. 이상의 공정으로 트랜지스터(410)가 형성된다.
예를 들면, 게이트 바이어스·열 스트레스 시험(BT 시험)과 같은 고온, 고전계에 장시간 노출되는 조건 하(예를 들면, 85℃, 2×106 V/cm, 12시간)에서는, 불순물(수소 등)이 산화물 반도체에 존재하고 있으면, 불순물과 산화물 반도체의 주성분과의 결합수가 강전계(B：바이어스)와 고온(T：온도)에 의해 절단되고, 생성된 미결합수가 스레숄드 전압(Vth)의 드리프트를 유발하게 된다. 이것에 대하여, 산화물 반도체의 불순물, 특히 수소나 물 등을 극력 제거하여, 상술한 고밀도 플라즈마 CVD 장치를 이용하여 치밀하고 절연 내압이 높은 고품질의 절연막을 형성하고, 산화물 반도체와의 계면 특성을 양호하게 함으로써, 가혹한 외부 환경에 대해서도 안정적인 트랜지스터를 얻을 수 있다.
또한 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행하여도 좋다. 여기에서는 150℃에서 10시간의 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도를 보유하여 가열해도 좋고, 실온에서 100℃ 이상 200℃ 이하의 가열 온도로의 승온과, 가열 온도에서 실온까지의 강온을 복수회 반복하여 행하여도 좋다. 또한, 이 가열 처리를, 산화물 절연층(416)의 형성 전에, 감압 하에서 행하여도 좋다. 감압 하에서 가열 처리를 행하면 가열 시간을 단축할 수 있다.
또한, 드레인층(415b)과 중첩한 산화물 반도체층에서 드레인 영역(414b)을 형성함으로써, 트랜지스터의 신뢰성의 향상을 도모할 수 있다. 구체적으로는, 드레인 영역(414b)을 형성함으로써, 드레인층(415b)으로부터 드레인 영역(414b), 채널 형성 영역(413)에 걸쳐, 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다.
또한, 산화물 반도체층에서의 소스 영역 또는 드레인 영역은 산화물 반도체층의 막두께가 15 nm 이하로 얇은 경우는 막두께 방향 전체에 걸쳐서 형성되지만, 산화물 반도체층의 막두께가 30 nm 이상 50 nm 이하로 보다 두꺼운 경우는, 산화물 반도체층의 일부, 소스층 또는 드레인층과 접하는 영역 및 그 근방이 저저항화하여 소스 영역 또는 드레인 영역이 형성되고, 산화물 반도체층에서 게이트 절연층에 가까운 영역은 I형으로 할 수도 있다.
산화물 절연층(416) 위에 보호 절연층을 더 형성해도 좋다. 예를 들면, RF 스퍼터링법을 이용하여 질화 실리콘막을 형성한다. RF 스퍼터링법은 양산성이 좋기 때문에, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층은 수분이나, 수소 이온이나, OH－ 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 산화 질화 알루미늄막 등을 이용한다. 여기에서는 보호 절연층으로서 보호 절연층(403)을, 질화 실리콘막을 이용하여 형성한다(도 11(D) 참조).
(액정 표시 장치를 탑재한 각종 전자기기에 대하여)
이하에서는, 본 명세서에 개시되는 액정 표시 장치를 탑재한 전자기기의 예에 대하여 도 12를 참조하여 설명한다.
도 12(A)는 노트형의 퍼스널 컴퓨터를 나타낸 도면이며, 본체(2201), 하우징(2202), 표시부(2203), 키보드(2204) 등에 의해 구성되어 있다.
도 12(B)는 휴대 정보 단말(PDA)을 나타낸 도면이며, 본체(2211)에는 표시부(2213)와 외부 인터페이스(2215)와 조작 버튼(2214) 등이 설치되어 있다. 또한, 조작용의 부속품으로서 스타일러스(2212)가 있다.
도 12(C)는 전자 페이퍼의 일례로서, 전자 서적(2220)을 나타낸 도면이다. 전자 서적(2220)은 하우징(2221) 및 하우징(2223)의 2개의 하우징으로 구성되어 있다. 하우징(2221) 및 하우징(2223)은 축부(2237)에 의해 일체로 되어 있고, 이 축부(2237)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 전자 서적(2220)은 종이의 서적과 같이 이용하는 것이 가능하다.
하우징(2221)에는 표시부(2225)가 내장되고, 하우징(2223)에는 표시부(2227)가 조립되어 있다. 표시부(2225) 및 표시부(2227)는 연속된 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 12(C)에서는 표시부(2225))에 문장을 표시하고, 좌측의 표시부(도 12(C)에서는 표시부(2227))에 화상을 표시할 수 있다.
또한, 도 12(C)에서는 하우징(2221)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 하우징(2221)은 전원 스위치(2231), 조작 키(2233), 스피커(2235) 등을 구비하고 있다. 조작 키(2233)에 의해, 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2220)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2220)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
또한, 전자 페이퍼는 정보를 표시하는 것이면 모든 분야에 적용하는 것이 가능하다. 예를 들면, 전자 서적 이외에도, 포스터, 전철 등의 탈 것의 차내 광고, 신용카드 등의 각종 카드에서의 표시 등에 적용할 수 있다.
도 12(D)는 휴대전화기를 나타낸 도면이다. 이 휴대전화기는 하우징(2240) 및 하우징(2241)의 2개의 하우징으로 구성되어 있다. 하우징(2241)은 표시 패널(2242), 스피커(2243), 마이크로폰(2244), 포인팅 디바이스(2246), 카메라용 렌즈(2247), 외부 접속 단자(2248) 등을 구비하고 있다. 또한, 하우징(2240)은 이 휴대전화기의 충전을 행하는 태양전지 셀(2249), 외부 메모리 슬롯(2250) 등을 구비하고 있다. 또한, 안테나는 하우징(2241) 내부에 내장되어 있다.
표시 패널(2242)은 터치 패널 기능을 구비하고 있고, 도 12(D)에는 영상 표시되어 있는 복수의 조작 키(2245)를 점선으로 나타내고 있다. 또한, 이 휴대전화는 태양전지 셀(2249)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로를 실장하고 있다. 또한, 상기 구성에 더하여, 비접촉 IC칩, 소형 기록 장치 등을 내장한 구성으로 할 수도 있다.
표시 패널(2242)은 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2242)과 동일면에 카메라용 렌즈(2247)를 구비하고 있기 때문에, 영상 통화가 가능하다. 스피커(2243) 및 마이크로폰(2244)은 음성 통화에 한정하지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(2240)과 하우징(2241)은 슬라이드하여, 도 12(D)와 같이 펼쳐진 상태에서 서로 겹쳐진 상태로 할 수 있어 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(2248)는 AC 어댑터나 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전이나 데이터 통신이 가능하게 되어 있다. 또한, 외부 메모리 슬롯(2250)에 기록 매체를 삽입하여, 보다 대량의 데이터의 보존 및 이동에 대응할 수 있다. 또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 12(E)는 디지털 카메라를 나타낸 도면이다. 이 디지털 카메라는 본체(2261), 표시부(A)(2267), 접안부(2263), 조작 스위치(2264), 표시부(B)(2265), 배터리(2266) 등에 의해 구성되어 있다.
도 12(F)는 텔레비전 장치를 나타낸 도면이다. 이 텔레비전 장치(2270)에서는 하우징(2271)에 표시부(2273)가 조립되어 있다. 표시부(2273)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(2275)에 의해 하우징(2271)을 지지한 구성을 나타낸다.
텔레비전 장치(2270)의 조작은 하우징(2271)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(2280)에 의해 행할 수 있다. 리모콘 조작기(2280)가 구비하는 조작 키(2279)에 의해, 채널이나 음량의 조작을 행할 수 있고 표시부(2273)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(2280)에, 이 리모콘 조작기(2280)로부터 출력하는 정보를 표시하는 표시부(2277)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(2270)는 수신기나 모뎀 등을 구비한 구성으로 하는 것이 적합하다. 수신기에 의해, 일반 텔레비전 방송의 수신을 행할 수 있다. 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것이 가능하다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 2월 26일 일본 특허청에 출원된, 일련 번호가 2010-042584인 일본 특허 출원에 기초한다.
100：화소
101：주사선
102：주사선
103：신호선
104：신호선
105：트랜지스터
107：화소 전극층
110：기판
111：게이트층
112：게이트 절연층
113：산화물 반도체층
114a：소스층 및 드레인층의 한쪽
114b：소스층 및 드레인층의 다른 한쪽
115：절연층
116：콘택트홀
117a：영역
117b：영역
117c：영역
201：산화물 반도체층
202a：산화물 반도체층
202b：산화물 반도체층
210：트랜지스터
211：절연층
212：절연층
220：트랜지스터
230：트랜지스터
231：베이스 절연층
232：절연층
233a：콘택트홀
233b：콘택트홀
234：절연층
235：콘택트홀
400：기판
402：게이트 절연층
403：보호 절연층
410：트랜지스터
411：게이트층
413：채널 형성 영역
414a：소스 영역
414b：드레인 영역
415a：소스층
415b：드레인층
416：산화물 절연층
430：산화물 반도체막
431：산화물 반도체층
800：측정계
802：용량 소자
804：트랜지스터
805：트랜지스터
806：트랜지스터
808：트랜지스터
1000：화소
1001：주사선
1002：주사선
1003：신호선
1004：신호선
1005：트랜지스터
1006：용량 소자
1007：화소 전극층
1008：용량 배선
1010：기판
1011：게이트층
1012：게이트 절연층
1013：반도체층
1014a：소스층 및 드레인층의 한쪽
1014b：소스층 및 드레인층의 다른 한쪽
1015：절연층
1016：콘택트홀
1017a：영역
1017b：영역
1017c：영역
2201：본체
2202：하우징
2203：표시부
2204：키보드
2211：본체
2212：스타일러스
2213：표시부
2214：조작 버튼
2215：외부 인터페이스
2220：전자 서적
2221：하우징
2223：하우징
2225：표시부
2227：표시부
2231：전원
2233：조작 키
2235：스피커
2237：축부
2240：하우징
2241：하우징
2242：표시 패널
2243：스피커
2244：마이크로폰
2245：조작 키
2246：포인팅 디바이스
2247：카메라용 렌즈
2248：외부 접속 단자
2249：태양전지 셀
2250：외부 메모리 슬롯
2261：본체
2263：접안부
2264：조작 스위치
2265：표시부(B)
2266：배터리
2267：표시부(A)
2270：텔레비전 장치
2271：하우징
2273：표시부
2275：스탠드
2277：표시부
2279：조작 키
2280：리모콘 조작기

Claims (2)

  1. 표시 장치로서,
    신호선 및 제 1 주사선에 전기적으로 접속된 제 1 화소로서, 제 1 트랜지스터 및 상기 제 1 트랜지스터 위에 있고 제 1 절연층의 콘택트홀을 통하여 상기 제 1 트랜지스터와 전기적으로 접속된 화소 전극을 포함하는, 상기 제 1 화소; 및
    상기 제 1 화소에 인접하고 제 2 주사선에 전기적으로 접속된 제 2 화소를 포함하고,
    상기 제 1 주사선과 상기 제 2 주사선 사이의 영역에서 상기 신호선 아래에 도전층이 제공되지 않고,
    상기 제 1 트랜지스터는:
    구리를 포함하는 게이트층;
    상기 게이트층 위의 제 2 절연층으로서, 제 1 층 및 상기 제 1 층 위의 제 2 층을 포함하고, 상기 제 1 층은 실리콘 및 질소를 포함하고 상기 제 2 층은 실리콘 및 산소를 포함하는, 상기 제 2 절연층; 및
    상기 제 2 층 위에 있고 상기 제 2 층의 상면과 접하고, 채널 형성 영역을 포함하는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
    상기 신호선은:
    티탄, 몰리브덴 및 텅스텐 중 어느 하나를 포함하는 제 1 금속층; 및
    상기 제 1 금속층 위에 있고 구리를 포함하는 제 2 금속층을 포함하고,
    상기 신호선은, 상기 신호선과 상기 제 1 주사선이 교차하는 제 1 교차점에 제 1 볼록면을 포함하고 상기 신호선과 상기 제 2 주사선이 교차하는 제 2 교차점에 제 2 볼록면을 포함하며,
    상기 신호선은 상기 제 1 볼록면과 상기 제 2 볼록면 사이의 영역에서 평면인, 표시 장치.
  2. 표시 장치로서,
    신호선 및 제 1 주사선에 전기적으로 접속된 제 1 화소로서, 제 1 트랜지스터 및 상기 제 1 트랜지스터 위에 있고 제 1 절연층의 콘택트홀을 통하여 상기 제 1 트랜지스터와 전기적으로 접속된 화소 전극을 포함하는, 상기 제 1 화소; 및
    상기 제 1 화소에 인접하고 상기 신호선 및 제 2 주사선에 전기적으로 접속된 제 2 화소를 포함하고,
    상기 제 1 주사선과 상기 제 2 주사선 사이의 영역에서 상기 신호선 아래에 도전층이 제공되지 않고,
    상기 제 1 트랜지스터는:
    알루미늄을 포함하는 게이트층;
    상기 게이트층 위의 제 2 절연층으로서, 제 1 층 및 상기 제 1 층 위의 제 2 층을 포함하고, 상기 제 1 층은 실리콘 및 질소를 포함하고 상기 제 2 층은 실리콘 및 산소를 포함하는, 상기 제 2 절연층; 및
    상기 제 2 층 위에 있고 상기 제 2 층의 상면과 접하고, 채널 형성 영역을 포함하는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
    상기 신호선은:
    티탄, 몰리브덴 및 텅스텐 중 어느 하나를 포함하는 제 1 금속층; 및
    상기 제 1 금속층 위에 있고 알루미늄을 포함하는 제 2 금속층을 포함하고,
    상기 신호선은, 상기 신호선과 상기 제 1 주사선이 교차하는 제 1 교차점에 제 1 볼록면을 포함하고 상기 신호선과 상기 제 2 주사선이 교차하는 제 2 교차점에 제 2 볼록면을 포함하며,
    상기 신호선은 상기 제 1 볼록면과 상기 제 2 볼록면 사이의 영역에서 평면인, 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753654B2 (en) * 2001-02-21 2004-06-22 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic appliance
WO2011048945A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
WO2011105210A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101919056B1 (ko) 2011-04-28 2018-11-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 회로
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101968115B1 (ko) 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102013216824B4 (de) 2012-08-28 2024-10-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
JP6290576B2 (ja) 2012-10-12 2018-03-07 株式会社半導体エネルギー研究所 液晶表示装置及びその駆動方法
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
WO2014069260A1 (ja) * 2012-10-29 2014-05-08 シャープ株式会社 アクティブマトリクス基板および液晶表示装置
KR102044667B1 (ko) * 2013-05-28 2019-11-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법
SG11201606647PA (en) 2014-03-14 2016-09-29 Semiconductor Energy Lab Co Ltd Circuit system
TWI686899B (zh) * 2014-05-02 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、觸控感測器、顯示裝置
JP2016127190A (ja) 2015-01-06 2016-07-11 株式会社ジャパンディスプレイ 表示装置
JP2016146422A (ja) 2015-02-09 2016-08-12 株式会社ジャパンディスプレイ 表示装置
CN115542621A (zh) 2015-02-12 2022-12-30 株式会社半导体能源研究所 显示装置
CN107204362B (zh) 2016-03-18 2021-01-29 株式会社日本显示器 半导体装置
JP2018116228A (ja) * 2017-01-20 2018-07-26 株式会社ジャパンディスプレイ 表示装置
TWI859261B (zh) 2019-07-05 2024-10-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US11711922B2 (en) 2019-07-12 2023-07-25 Semiconductor Energy Laboratory Co., Ltd. Memory device with memory cells comprising multiple transistors
WO2023048244A1 (ja) 2021-09-22 2023-03-30 Ａｇｃ株式会社 テトラフルオロスルファニル基含有アリール化合物の製造方法
TWI890515B (zh) * 2024-07-05 2025-07-11 元太科技工業股份有限公司 畫素陣列基板及顯示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025679A1 (en) 2008-07-31 2010-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (223)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
DE3511059A1 (de) 1985-03-27 1986-10-02 Metallgesellschaft Ag, 6000 Frankfurt Isolier-einrichtung
EP0236629B1 (en) 1986-03-06 1994-05-18 Kabushiki Kaisha Toshiba Driving circuit of a liquid crystal display device
DE3714164A1 (de) 1986-04-30 1987-11-05 Sharp Kk Fluessigkristallanzeige
JPS635378A (ja) 1986-06-25 1988-01-11 シャープ株式会社 アクテイブ・マトリクス基板
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2708746B2 (ja) 1987-07-03 1998-02-04 三菱電機株式会社 液晶制御回路
JP2740813B2 (ja) 1988-02-26 1998-04-15 セイコープレシジョン株式会社 非晶質シリコン薄膜トランジシタアレイ基板
JP2568654B2 (ja) * 1988-11-18 1997-01-08 シャープ株式会社 アクティブマトリクス基板
JPH02240636A (ja) * 1989-03-15 1990-09-25 Hitachi Ltd アクティブマトリクス基板とこれを用いた液晶表示素子
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
US5367179A (en) 1990-04-25 1994-11-22 Casio Computer Co., Ltd. Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same
JP3245612B2 (ja) * 1991-11-15 2002-01-15 カシオ計算機株式会社 多層配線板の製造方法
US5243202A (en) 1990-04-25 1993-09-07 Casio Computer Co., Ltd. Thin-film transistor and a liquid crystal matrix display device using thin-film transistors of this type
US5284789A (en) 1990-04-25 1994-02-08 Casio Computer Co., Ltd. Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film
EP0476701B1 (en) 1990-09-21 1995-12-13 Casio Computer Company Limited A thin-film transistor and a thin film transistor panel using thin-film transistors of this type
JP3295437B2 (ja) 1991-03-29 2002-06-24 日本放送協会 表示装置
JPH0572553A (ja) * 1991-09-11 1993-03-26 Hitachi Ltd 液晶表示装置およびその製造方法
EP0542271B1 (en) 1991-11-15 1998-01-14 Casio Computer Company Limited Thin-film device with a compound conductive layer
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06235934A (ja) * 1992-12-24 1994-08-23 Matsushita Electric Ind Co Ltd 凹凸酸化膜付き透光性絶縁性基板とその製造方法およびこれを用いたｔｆｔ液晶表示装置
JPH06347827A (ja) * 1993-06-07 1994-12-22 Hitachi Ltd 液晶表示装置およびその製造方法
US5798746A (en) * 1993-12-27 1998-08-25 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US5844538A (en) 1993-12-28 1998-12-01 Sharp Kabushiki Kaisha Active matrix-type image display apparatus controlling writing of display data with respect to picture elements
JPH07218929A (ja) 1994-01-13 1995-08-18 Lg Electron Inc 薄膜トランジスターのアレイ構造
JP3609314B2 (ja) * 1994-07-30 2005-01-12 株式会社半導体エネルギー研究所 薄膜トランジスタ及びアクティブマトリクス回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
KR0181781B1 (ko) * 1995-12-30 1999-05-01 구자홍 액정표시장치의 배열기판 및 그 제조방법
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100209620B1 (ko) * 1996-08-31 1999-07-15 구자홍 액정 표시 장치 및 그 제조방법
JPH10274782A (ja) * 1997-03-31 1998-10-13 Sharp Corp 液晶表示装置
JPH11274504A (ja) 1998-03-20 1999-10-08 Advanced Display Inc Ｔｆｔおよびその製法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6246070B1 (en) 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP3552086B2 (ja) * 1998-10-15 2004-08-11 シャープ株式会社 液晶表示装置
US6493048B1 (en) 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
EP1063693B1 (en) 1998-12-14 2016-06-29 LG Display Co., Ltd. Method for manufacturing a wiring member on a thin-film transistor substate suitable for a liquid crystal display
US6111619A (en) * 1999-05-27 2000-08-29 Sharp Laboratories Of America, Inc. Method of forming polycrystalline silicon TFTs with TiN/Cu/TiN interconnections for a liquid crystal display pixel array
KR100596468B1 (ko) * 1999-07-28 2006-07-03 엘지.필립스 엘시디 주식회사 박막트랜지스터의 게이트전극 및 그 제조방법
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3701832B2 (ja) 2000-02-04 2005-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法
KR100686228B1 (ko) 2000-03-13 2007-02-22 삼성전자주식회사 사진 식각용 장치 및 방법, 그리고 이를 이용한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법
JP2002026333A (ja) 2000-07-11 2002-01-25 Nec Corp アクティブマトリクス基板の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3527193B2 (ja) * 2000-10-13 2004-05-17 Ｎｅｃエレクトロニクス株式会社 液晶表示装置及びコンピュータ
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
JP2002055326A (ja) 2001-05-28 2002-02-20 Hitachi Ltd 液晶表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4019697B2 (ja) * 2001-11-15 2007-12-12 株式会社日立製作所 液晶表示装置
JP3510876B2 (ja) 2002-01-22 2004-03-29 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
KR100863727B1 (ko) * 2002-03-20 2008-10-16 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004158243A (ja) 2002-11-05 2004-06-03 Ube Ind Ltd 多孔質酸化物半導体薄膜、光電変換素子および太陽電池
KR100505328B1 (ko) 2002-12-12 2005-07-29 엘지.필립스 엘시디 주식회사 구리 몰리브덴막에서 몰리브덴 잔사를 제거할 수 있는식각용액 및 그 식각 방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004302289A (ja) 2003-03-31 2004-10-28 Sanyo Electric Co Ltd 表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050140634A1 (en) * 2003-12-26 2005-06-30 Nec Corporation Liquid crystal display device, and method and circuit for driving liquid crystal display device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006058730A (ja) 2004-08-23 2006-03-02 Sony Corp 表示装置
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100911698B1 (ko) * 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) * 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
BRPI0517568B8 (pt) * 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
KR101282397B1 (ko) 2004-12-07 2013-07-04 삼성디스플레이 주식회사 표시 장치용 배선, 상기 배선을 포함하는 박막 트랜지스터표시판 및 그 제조 방법
KR20060064264A (ko) 2004-12-08 2006-06-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4841438B2 (ja) * 2004-12-14 2011-12-21 シャープ株式会社 液晶表示装置および液晶表示装置の欠陥修正方法
KR20060084016A (ko) * 2005-01-17 2006-07-21 삼성전자주식회사 액정 표시 장치용 박막 표시판 및 액정 표시 장치
KR101112564B1 (ko) * 2005-01-18 2012-03-13 삼성전자주식회사 액정표시장치
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) * 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR101209051B1 (ko) 2005-05-04 2012-12-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그를 포함하는 액정 표시 장치
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
TWI281569B (en) * 2005-06-13 2007-05-21 Au Optronics Corp Display panels
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007041126A (ja) * 2005-08-01 2007-02-15 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
KR101255327B1 (ko) * 2005-12-27 2013-04-16 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
KR101202530B1 (ko) * 2005-12-27 2012-11-16 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
EP1843194A1 (en) * 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US8253883B2 (en) * 2006-05-12 2012-08-28 Sharp Kabushiki Kaisha Display panel and display device
TW202449481A (zh) 2006-05-16 2024-12-16 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP2007310180A (ja) 2006-05-19 2007-11-29 Mitsubishi Electric Corp 液晶表示装置及びその欠陥画素修復方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008026435A (ja) * 2006-07-19 2008-02-07 Nec Lcd Technologies Ltd 半透過型液晶表示装置及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
TW200814325A (en) * 2006-09-05 2008-03-16 Chunghwa Picture Tubes Ltd Thim film transistor array substrate and manufacturing process therefor
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR101311337B1 (ko) * 2006-10-20 2013-09-25 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
JP5216204B2 (ja) 2006-10-31 2013-06-19 株式会社半導体エネルギー研究所 液晶表示装置及びその作製方法
CN100516998C (zh) * 2006-11-17 2009-07-22 群康科技(深圳)有限公司 液晶显示器及其驱动方法
US8031312B2 (en) 2006-11-28 2011-10-04 Lg Display Co., Ltd. Array substrate for liquid crystal display device and method of manufacturing the same
KR100920482B1 (ko) 2006-11-28 2009-10-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101389219B1 (ko) 2006-12-29 2014-04-24 엘지디스플레이 주식회사 프린지 필드형 액정표시패널 및 그 제조 방법
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8333913B2 (en) 2007-03-20 2012-12-18 Idemitsu Kosan Co., Ltd. Sputtering target, oxide semiconductor film and semiconductor device
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
US8748879B2 (en) 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
JP4989309B2 (ja) * 2007-05-18 2012-08-01 株式会社半導体エネルギー研究所 液晶表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101415561B1 (ko) 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US8921858B2 (en) 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US7897971B2 (en) 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101433109B1 (ko) * 2007-10-16 2014-08-26 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR20100060003A (ko) * 2007-10-24 2010-06-04 가부시키가이샤 고베 세이코쇼 표시 장치 및 이것에 사용하는 Ｃｕ 합금막
JP5374111B2 (ja) 2007-10-24 2013-12-25 株式会社神戸製鋼所 表示装置およびこれに用いるＣｕ合金膜
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JPWO2009075281A1 (ja) 2007-12-13 2011-04-28 出光興産株式会社 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR20090075554A (ko) * 2008-01-04 2009-07-08 삼성전자주식회사 액정 표시 장치와 그 제조 방법
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101471547B1 (ko) * 2008-02-20 2014-12-11 삼성디스플레이 주식회사 액정 표시 장치
JP4626659B2 (ja) * 2008-03-13 2011-02-09 ソニー株式会社 表示装置
JP2009231664A (ja) 2008-03-25 2009-10-08 Idemitsu Kosan Co Ltd 電界効果トランジスタ及びその製造方法
JP2009267399A (ja) * 2008-04-04 2009-11-12 Fujifilm Corp 半導体装置，半導体装置の製造方法，表示装置及び表示装置の製造方法
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
TWI569454B (zh) 2008-09-01 2017-02-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN100583459C (zh) * 2008-09-24 2010-01-20 友达光电股份有限公司 像素结构及其薄膜晶体管
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR101515468B1 (ko) 2008-12-12 2015-05-06 삼성전자주식회사 표시장치 및 그 동작방법
CN101572274A (zh) * 2009-05-26 2009-11-04 友达光电股份有限公司 一种具有刻蚀阻挡层的氧化物薄膜晶体管及其制备方法
KR101962603B1 (ko) * 2009-10-16 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
CN110061144A (zh) 2009-10-16 2019-07-26 株式会社半导体能源研究所 逻辑电路和半导体器件
MY166003A (en) 2009-10-21 2018-05-21 Semiconductor Energy Lab Display device and electronic device including display device
WO2011049005A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Analog circuit and semiconductor device
WO2011048945A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
KR101248459B1 (ko) * 2009-11-10 2013-03-28 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
WO2011068021A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011105210A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
WO2012002040A1 (en) * 2010-07-01 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025679A1 (en) 2008-07-31 2010-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR102598388B1 (ko) 2023-11-03
CN107045235A (zh) 2017-08-15
KR102838177B1 (ko) 2025-07-23
KR102078253B1 (ko) 2020-04-02
US20150234216A1 (en) 2015-08-20
US20210208434A1 (en) 2021-07-08
JP6810197B2 (ja) 2021-01-06
KR20200017554A (ko) 2020-02-18
TW202507700A (zh) 2025-02-16
TWI622843B (zh) 2018-05-01
CN102754022B (zh) 2016-11-09
TW202235976A (zh) 2022-09-16
TW202022453A (zh) 2020-06-16
KR20180120817A (ko) 2018-11-06
TWI765769B (zh) 2022-05-21
TW201435461A (zh) 2014-09-16
KR20210006529A (ko) 2021-01-18
US11927862B2 (en) 2024-03-12
KR20220150409A (ko) 2022-11-10
JP7161633B2 (ja) 2022-10-26
TWI521289B (zh) 2016-02-11
JP6235077B2 (ja) 2017-11-22
KR20230155614A (ko) 2023-11-10
US9048325B2 (en) 2015-06-02
KR102261505B1 (ko) 2021-06-04
TW201809821A (zh) 2018-03-16
TW201921048A (zh) 2019-06-01
KR102460235B1 (ko) 2022-10-27
TWI734350B (zh) 2021-07-21
KR20250114941A (ko) 2025-07-29
CN102754022A (zh) 2012-10-24
KR20220018096A (ko) 2022-02-14
TWI603137B (zh) 2017-10-21
JP2019191599A (ja) 2019-10-31
WO2011105210A1 (en) 2011-09-01
US20230258991A1 (en) 2023-08-17
US20240201550A1 (en) 2024-06-20
JP2025038199A (ja) 2025-03-18
US20130299825A1 (en) 2013-11-14
TWI576645B (zh) 2017-04-01
US10539845B2 (en) 2020-01-21
TWI647517B (zh) 2019-01-11
KR20210066948A (ko) 2021-06-07
JP2014194579A (ja) 2014-10-09
US20200081283A1 (en) 2020-03-12
JP2015072487A (ja) 2015-04-16
JP2016167103A (ja) 2016-09-15
JP2022186807A (ja) 2022-12-15
JP5564452B2 (ja) 2014-07-30
US8502226B2 (en) 2013-08-06
US20170192272A1 (en) 2017-07-06
TW201610535A (zh) 2016-03-16
JP2015129975A (ja) 2015-07-16
TWI684809B (zh) 2020-02-11
KR102500983B1 (ko) 2023-02-16
TW201716841A (zh) 2017-05-16
US10983407B2 (en) 2021-04-20
JP2023116578A (ja) 2023-08-22
JP6542326B2 (ja) 2019-07-10
US9658506B2 (en) 2017-05-23
JP2022046766A (ja) 2022-03-23
TWI844392B (zh) 2024-06-01
JP2011197657A (ja) 2011-10-06
JP2018018102A (ja) 2018-02-01
JP2021051323A (ja) 2021-04-01
KR20230025507A (ko) 2023-02-21
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