KR102650352B1

KR102650352B1 - Shift register and display device comprising the same

Info

Publication number: KR102650352B1
Application number: KR1020160182110A
Authority: KR
Inventors: 정문석; 김동현
Original assignee: 엘지디스플레이 주식회사
Priority date: 2016-12-29
Filing date: 2016-12-29
Publication date: 2024-03-21
Anticipated expiration: 2036-12-29
Also published as: KR20180077600A

Abstract

본 발명의 일 실시예에 따른 시프트 레지스터(shift register)는 복수의 스테이지를 포함하고, 복수의 스테이지 중 제N 스테이지는, 세트 신호를 공급받는 게이트 전극을 포함하고, Q1 노드를 프리차징 전압으로 충전시키는 세트 트랜지스터, Q2 노드에 연결된 게이트 전극을 포함하고, 제N 번째 클럭 신호를 스캔 출력으로 출력하는 풀업 트랜지스터, 리셋 신호를 공급받는 게이트 전극을 포함하고, Q1 노드 및 Q2 노드를 리셋시키는 리셋 트랜지스터 및 부트스트랩(bootstrap) 구간 동안 Q1 노드와 Q2 노드를 분리시키는 Q 버퍼 트랜지스터를 포함한다.A shift register according to an embodiment of the present invention includes a plurality of stages, and the Nth stage of the plurality of stages includes a gate electrode that receives a set signal, and charges the Q1 node with a precharging voltage. It includes a set transistor, a gate electrode connected to the Q2 node, a pull-up transistor for outputting the N-th clock signal as a scan output, a reset transistor including a gate electrode supplied with a reset signal, and resetting the Q1 node and the Q2 node, and It includes a Q buffer transistor that separates the Q1 node and Q2 node during the bootstrap period.

Description

Shift register and display device including same {SHIFT REGISTER AND DISPLAY DEVICE COMPRISING THE SAME}

본 발명은 시프트 레지스터 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 Q 노드 부트스트랩(bootstrap) 시에 Q 노드에 연결된 트랜지스터들이 하이 정션 스트레스(High Junction Stress; HJS)에 노출되는 것을 최소화하기 위한 시프트 레지스터 및 이를 포함하는 표시 장치에 관한 것이다.The present invention relates to a shift register and a display device including the same, and more specifically, to minimize exposure of transistors connected to the Q node to high junction stress (HJS) during Q node bootstrapping. It relates to a shift register and a display device including the same.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시 장치의 시장이 커지고 있다. 모바일폰(mobile phoNe), 태블릿(tablet), 내비게이션(NavigatioN), 노트북(Notebook), 텔레비젼(televisioN), 모니터(moNitor) 및 퍼블릭 디스플레이(public display; PD)와 같은 다양한 전자 디바이스가 일상 생활에 깊숙이 자리 잡았으며, 이러한 전자 디바이스에는 표시 장치가 기본적으로 탑재되어 있어 표시 장치의 수요 또한 나날이 증가하고 있다. 표시 장치에는 액정 표시 장치 및 유기 발광 표시 장치 등이 있다.As information technology develops, the market for display devices, which are a connecting medium between users and information, is growing. Various electronic devices such as mobile phones, tablets, navigation, notebooks, televisions, monitors, and public displays (PDs) are deeply embedded in our daily lives. As these electronic devices are basically equipped with display devices, the demand for display devices is also increasing day by day. Display devices include liquid crystal displays and organic light emitting display devices.

이와 같은 표시 장치는 영상을 표시하는 복수의 픽셀 및 복수의 픽셀 각각에서 광이 투과되거나 발광되도록 제어하는 구동부를 포함한다.Such a display device includes a plurality of pixels that display an image and a driver that controls light to be transmitted or emitted from each of the plurality of pixels.

표시 장치의 구동부는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부, 데이터 신호에 동기되는 게이트 신호(또는 스캔 신호)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인)에 순차적으로 공급하는 게이트 구동부(또는 스캔 구동부) 및 데이터 구동부와 게이트 구동부를 제어하는 타이밍 컨트롤러 등을 포함한다.The driver of the display device includes a data driver that supplies data signals to the data lines of the pixel array, and a gate that sequentially supplies a gate signal (or scan signal) synchronized with the data signal to the gate lines (or scan lines) of the pixel array. It includes a timing controller that controls a driver (or scan driver), a data driver, and a gate driver.

복수의 픽셀 각각은 게이트 라인을 통해 공급되는 게이트 신호에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 트랜지스터를 포함할 수 있다. 게이트 신호는 게이트 하이 전압(Gate High Voltage; VGH)과 게이트 로우 전압(Gate Low Voltage; VGL) 사이에서 스윙(swing)한다. 즉, 게이트 신호는 펄스 형태로 나타난다.Each of the plurality of pixels may include a transistor that supplies the voltage of the data line to the pixel electrode in response to the gate signal supplied through the gate line. The gate signal swings between Gate High Voltage (VGH) and Gate Low Voltage (VGL). In other words, the gate signal appears in the form of a pulse.

게이트 하이 전압(VGH)은 표시 패널에 형성된 트랜지스터의 문턱 전압(Vth)보다 높은 전압으로 설정되고, 게이트 로우 전압(VGL)은 트랜지스터의 문턱 전압(Vth)보다 낮은 전압으로 설정된다. 픽셀들의 트랜지스터는 게이트 하이 전압에 응답하여 턴온(turn on)된다.The gate high voltage (VGH) is set to a voltage higher than the threshold voltage (Vth) of the transistor formed in the display panel, and the gate low voltage (VGL) is set to a voltage lower than the threshold voltage (Vth) of the transistor. The transistors in the pixels are turned on in response to the gate high voltage.

게이트 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 이루어진다. 게이트 신호가 출력단을 통해 게이트 하이 전압(VGH)을 출력할 때, 표시 패널의 게이트 라인(GL)은 게이트 하이 전압(VGH)을 전달받아 픽셀을 발광시킨다. 픽셀이 발광이 된 이후에는 다음 픽셀에 전달될 데이터 신호가 유입되지 못하도록 발광된 픽셀에 연결된 스테이지 출력단의 게이트 신호는 게이트 로우 전압(VGL)을 출력한다. 그리고, 스테이지 출력단이 게이트 로우 전압(VGL)으로 유지되는 시간 동안에는 리플 신호가 유입되지 않도록 하는 것이 바람직하다.The gate signal consists of a gate high voltage (VGH) and a gate low voltage (VGL). When the gate signal outputs the gate high voltage (VGH) through the output terminal, the gate line (GL) of the display panel receives the gate high voltage (VGH) and causes the pixel to emit light. After a pixel emits light, the gate signal of the stage output terminal connected to the emitted pixel outputs a gate low voltage (VGL) to prevent the data signal to be transmitted to the next pixel from flowing in. Additionally, it is desirable to prevent ripple signals from flowing in while the stage output is maintained at the gate low voltage (VGL).

최근 표시 장치가 박형화됨에 따라 게이트 구동부를 픽셀 어레이와 함께 표시 패널에 내장하는 기술이 개발되고 있다. 이와 같이 표시 패널에 내장된 게이트 구동부는 "GIP(Gate-In-Panel) 구동부”로 알려져 있다. 여기서, GIP 구동부는 게이트 신호를 생성하기 위한 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 복수의 스테이지를 포함한다. 복수의 스테이지는 스타트 신호에 응답하여 출력을 발생시키고 그 출력을 시프트 신호에 따라 다음 스테이지로 이동시킨다. 이에 따라, GIP 구동부는 시프트 레지스터에서의 복수의 스테이지를 순차적으로 구동하여 게이트 신호를 생성한다.Recently, as display devices have become thinner, technology is being developed to embed the gate driver in the display panel along with the pixel array. The gate driver built into the display panel like this is known as the “GIP (Gate-In-Panel) driver.” Here, the GIP driver includes a shift register for generating a gate signal. The shift register is a dependent It includes a plurality of stages connected. The plurality of stages generate output in response to the start signal and move the output to the next stage according to the shift signal. Accordingly, the GIP driver operates the plurality of stages in the shift register. It is driven sequentially to generate a gate signal.

한편, GIP 구동부는 시프트 레지스터로 구성되며, 시프트 레지스터는 복수의 트랜지스터를 포함한다. 전원과 클럭 신호가 인가되어 시프트 레지스터가 동작하는 동안, 시프트 레지스터에 포함되는 복수의 트랜지스터는 다양한 스트레스에 노출된다. 예를 들어, 풀업 트랜지스터의 게이트-소스 전압(Vgs) 마진을 향상시키기 위해서, Q 노드의 전압을 프리차징 전압보다 크게 상승시키는 부트스트랩 기술을 사용할 수 있다. 다만 부트스트랩 시, Q 노드에 연결된 복수의 트랜지스터의 드레인 전극과 소스 전극의 전압 차이에 의해, 복수의 트랜지스터는 하이 정션 스트레스에 노출될 수 있다. 하이 정션 스트레스에 일정 시간 동안 노출된 트랜지스터는 열화(degradation)가 진행될 수 있으며, 열화가 진행된 트랜지스터 및 시프트 레지스터는 의도치 않는 신호를 출력할 수 있다.Meanwhile, the GIP driver is composed of a shift register, and the shift register includes a plurality of transistors. While the shift register operates when power and clock signals are applied, a plurality of transistors included in the shift register are exposed to various stresses. For example, to improve the gate-source voltage (Vgs) margin of the pull-up transistor, bootstrap technology can be used to increase the voltage of the Q node to a greater extent than the precharging voltage. However, during bootstrapping, the plurality of transistors may be exposed to high junction stress due to the voltage difference between the drain electrode and the source electrode of the plurality of transistors connected to the Q node. Transistors exposed to high junction stress for a certain period of time may undergo degradation, and deteriorated transistors and shift registers may output unintended signals.

이에, 부트스트랩 기술을 사용하면서도 Q 노드에 연결된 복수의 트랜지스터에 대한 하이 정션 스트레스를 최소화하는 것에 대한 요구가 있다.Accordingly, there is a need to minimize high junction stress on a plurality of transistors connected to the Q node while using bootstrap technology.

이에, 본 발명의 발명자는 시프트 레지스터에서 사용되는 복수의 트랜지스터 중 Q 노드에 연결되는 트랜지스터들을 듀얼 게이트(dual gate) 또는 트리플 게이트(triple gate)를 적용하여 구현하였다. 다시 말해서, Q 노드에 연결되는 트랜지스터들의 면적을 2배 또는 3배로 늘리는 방식으로 상술한 바와 같은 하이 정션 스트레스를 회피하였다.Accordingly, the inventor of the present invention implemented the transistors connected to the Q node among the plurality of transistors used in the shift register by applying a dual gate or triple gate. In other words, the high junction stress described above was avoided by doubling or tripling the area of the transistors connected to the Q node.

그러나, 본 발명의 발명자는 상술한 바와 같은 방식으로 하이 정션 스트레스를 회피하는 경우, 시프트 레지스터에서 트랜지스터들이 차지하는 면적이 증가함에 따라 시프트 레지스터 자체의 면적도 증가함을 인식하였다. 또한, 본 발명의 발명자는 시프트 레지스터의 면적이 증가함에 따라 게이트 구동부의 면적 또한 증가하여, 표시 장치의 비표시 영역이 증가하게 되는 문제가 발생함을 인식하였다.However, the inventor of the present invention recognized that when high junction stress is avoided in the manner described above, as the area occupied by the transistors in the shift register increases, the area of the shift register itself also increases. Additionally, the inventor of the present invention recognized that as the area of the shift register increases, the area of the gate driver also increases, causing a problem in which the non-display area of the display device increases.

이에 따라, 본 발명의 발명자는 Q 노드에 연결되는 트랜지스터들의 하이 정션 스트레스를 회피함과 동시에 표시 장치의 비표시 영역의 크기를 감소시킬 수 있는 새로운 구조의 시프트 레지스터 및 이를 포함하는 표시 장치를 발명하였다.Accordingly, the inventor of the present invention invented a shift register with a new structure that can avoid high junction stress of transistors connected to the Q node and at the same time reduce the size of the non-display area of the display device, and a display device including the same. .

이에, 본 발명의 해결하고자 하는 과제는 Q 노드에 연결되는 트랜지스터들의 하이 정션 스트레스를 회피할 수 있는 시프트 레지스터 및 이를 포함하는 표시 장치를 제공하는 것이다.Accordingly, the problem to be solved by the present invention is to provide a shift register that can avoid high junction stress of transistors connected to the Q node and a display device including the same.

또한, 본 발명의 해결하고자 하는 다른 과제는 하이 정션 스트레스를 회피함과 동시에 게이트 구동부의 크기를 감소시켜 네로우 베젤(Narrow bezel)을 구현할 수 있는 시프트 레지스터 및 이를 포함하는 표시 장치를 제공하는 것이다.In addition, another problem to be solved by the present invention is to provide a shift register that can implement a narrow bezel by avoiding high junction stress and at the same time reducing the size of the gate driver, and a display device including the same.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 시프트 레지스터(shift register)는 복수의 스테이지를 포함하고, 복수의 스테이지 중 제N 스테이지는, 세트 신호를 공급받는 게이트 전극을 포함하고, Q1 노드를 프리차징 전압으로 충전시키는 세트 트랜지스터, Q2 노드에 연결된 게이트 전극을 포함하고, 제N 번째 클럭 신호를 스캔 출력으로 출력하는 풀업 트랜지스터, 리셋 신호를 공급받는 게이트 전극을 포함하고, Q1 노드 및 Q2 노드를 리셋시키는 리셋 트랜지스터 및 부트스트랩(bootstrap) 구간 동안 Q1 노드와 Q2 노드를 분리시키는 Q 버퍼 트랜지스터를 포함한다.In order to solve the problems described above, a shift register according to an embodiment of the present invention includes a plurality of stages, and the Nth stage of the plurality of stages includes a gate electrode that receives a set signal, , a set transistor that charges the Q1 node with a precharging voltage, a gate electrode connected to the Q2 node, a pull-up transistor that outputs the Nth clock signal as a scan output, and a gate electrode that receives a reset signal, and a Q1 node. and a reset transistor that resets the Q2 node and a Q buffer transistor that separates the Q1 node and Q2 node during a bootstrap period.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 시프트 레지스터는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은, Q1 노드에 프리차징 전압을 인가하도록 구성된 세트부, Q2 노드에 의에 제어되며, 제N 번째 클럭 신호를 수신하여 스캔 출력으로 출력하도록 구성된 풀업부, Q1 노드 및 Q2 노드를 리셋시키도록 구성된 리셋부 및 Q1 노드에 연결된 세트부 및 리셋부의 트랜지스터의 하이 정션 스트레스(High Junction Stress)를 감소시키도록 구성된 Q 버퍼부를 포함한다.In order to solve the problems described above, a shift register according to another embodiment of the present invention includes a plurality of stages, each of which includes a set unit configured to apply a precharging voltage to the Q1 node and a Q2 node. It is controlled by a pull-up unit configured to receive the Nth clock signal and output it as a scan output, a reset unit configured to reset the Q1 node and Q2 node, and a high junction stress (High) of the transistors of the set unit and reset unit connected to the Q1 node. It includes a Q buffer unit configured to reduce junction stress.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 픽셀을 구비하는 표시 영역, 표시 영역의 적어도 일측에 배치되는 비표시 영역 및 비표시 영역에 위치하며, 복수의 픽셀과 대응되는 게이트 구동부를 포함하고, 게이트 구동부는, Q1 노드에 프리차징 전압을 인가하도록 구성된 세트부, Q2 노드에 의에 제어되며, 제N 번째 클럭 신호를 수신하여 스캔 출력으로 출력하도록 구성된 풀업부, Q1 노드 및 Q2 노드를 리셋시키도록 구성된 리셋부 및 Q1 노드에 연결된 세트부 및 리셋부의 트랜지스터의 하이 정션 스트레스를 감소시키도록 구성된 Q 버퍼부를 포함한다.In order to solve the problems described above, a display device according to an embodiment of the present invention includes a display area having a plurality of pixels, a non-display area disposed on at least one side of the display area, and a non-display area, and a plurality of pixels. It includes a gate driver corresponding to the pixel, the gate driver is controlled by a set section configured to apply a pre-charging voltage to the Q1 node, and a Q2 node, and a pull-up configured to receive the Nth clock signal and output it as a scan output. A reset unit configured to reset the Q1 node and the Q2 node, and a Q buffer unit configured to reduce high junction stress of the transistors of the set unit and the reset unit connected to the Q1 node.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

본 발명은 Q 노드를 Q1 노드 및 Q2 노드로 분리하여, 부트스트랩 시에 Q 노드에 연결되는 트랜지스터들 중 풀업 트랜지스터를 제외한 트랜지스터들에 하이 정션 스트레스가 인가되는 것을 최소화할 수 있다.The present invention divides the Q node into a Q1 node and a Q2 node, thereby minimizing the application of high junction stress to transistors other than the pull-up transistor among the transistors connected to the Q node during bootstrapping.

또한, 본 발명은 시프트 레지스터의 크기를 감소시켜 사용자에게 영상을 표시하지 않는 표시 장치의 비표시 영역을 감소시킬 수 있다.Additionally, the present invention can reduce the non-display area of the display device that does not display images to the user by reducing the size of the shift register.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited to the contents exemplified above, and further various effects are included in the present specification.

도 1은 본 발명의 일 실시예에 따른 시프트 레지스터를 포함하는 표시 장치의 개략적인 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 시프트 레지스터의 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다.
도 4는 도 3에 도시된 제N 스테이지의 구동 파형도이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 시프트 레지스터의 개략적인 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다.
도 7는 도 6에 도시된 제N 스테이지의 구동 파형도이다.
도 8은 비교예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다.
도 9a 내지 도 9c는 본 발명의 다양한 실시예들에 따른 시프트 레지스터의 효과를 설명하기 위한 그래프들이다.1 is a schematic block diagram of a display device including a shift register according to an embodiment of the present invention.
2A and 2B are schematic block diagrams of a shift register according to an embodiment of the present invention.
Figure 3 is a circuit diagram showing the Nth stage of a shift register according to an embodiment of the present invention.
FIG. 4 is a driving waveform diagram of the Nth stage shown in FIG. 3.
5A and 5B are schematic block diagrams of a shift register according to another embodiment of the present invention.
Figure 6 is a circuit diagram showing the Nth stage of a shift register according to another embodiment of the present invention.
FIG. 7 is a driving waveform diagram of the Nth stage shown in FIG. 6.
Figure 8 is a circuit diagram showing the Nth stage of a shift register according to a comparative example.
9A to 9C are graphs for explaining the effect of a shift register according to various embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. In cases where a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting components, it is interpreted to include the margin of error even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, if the positional relationship of two parts is described as 'on top', 'on the top', 'on the bottom', 'next to', etc., 'immediately' Alternatively, there may be one or more other parts placed between the two parts, unless 'directly' is used.

소자 또는 층이 다른 소자 또는 층 위 (oN)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as being on top of another element or layer (oN), it includes all cases where another layer or other element is interposed directly on or in the middle of another element.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are shown for convenience of explanation, and the present invention is not necessarily limited to the size and thickness of the components shown.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each feature of the various embodiments of the present invention can be partially or fully combined or combined with each other, and as can be fully understood by those skilled in the art, various technical interconnections and operations are possible, and each embodiment may be implemented independently of each other. It may be possible to conduct them together due to a related relationship.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the attached drawings.

도 1은 본 발명의 일 실시예에 따른 시프트 레지스터를 포함하는 표시 장치의 개략적인 블록도이다. 도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(150), 데이터 구동부(120) 및 스캔 구동부(130, 140)를 포함한다.1 is a schematic block diagram of a display device including a shift register according to an embodiment of the present invention. Referring to FIG. 1 , the display device 100 includes a display panel 110, a timing controller 150, a data driver 120, and scan drivers 130 and 140.

표시 패널(110)은 상호 교차하는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)(또는 스캔 라인)에 의해 구분되며, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)에 연결된 복수의 픽셀(PXL)을 포함한다. 표시 패널(110)은 복수의 픽셀(PXL)에 의해 정의되는 표시 영역(110A)과 각종 신호 라인들이나 패드 등이 형성되는 비표시 영역(110B)을 포함한다. 표시 패널(110)은 액정 표시 장치, 유기 발광 표시 장치, 전기 영동 표시 장치 등과 같은 다양한 표시 장치에서 사용되는 표시 패널로 구현될 수 있다.The display panel 110 is divided by a plurality of data lines (DL) and a plurality of gate lines (GL) (or scan lines) that intersect each other, and is connected to the plurality of data lines (DL) and a plurality of gate lines (GL). Contains a plurality of connected pixels (PXL). The display panel 110 includes a display area 110A defined by a plurality of pixels PXL and a non-display area 110B where various signal lines, pads, etc. are formed. The display panel 110 may be implemented as a display panel used in various display devices, such as a liquid crystal display device, an organic light emitting display device, and an electrophoretic display device.

하나의 픽셀(PXL)에는 게이트 라인(GL) 및/또는 데이터 라인(DL)과 연결된 트랜지스터와 게이트 신호 및 트랜지스터에 의해 공급된 데이터 신호에 대응하여 동작하는 픽셀 회로가 포함된다. 픽셀(PXL)은 픽셀 회로의 구성에 따라 액정 소자를 포함하는 액정 표시 패널이나 유기 발광 소자를 포함하는 유기 발광 표시 패널 등으로 구현될 수 있다.One pixel (PXL) includes a transistor connected to the gate line (GL) and/or the data line (DL) and a pixel circuit that operates in response to the gate signal and the data signal supplied by the transistor. The pixel PXL may be implemented as a liquid crystal display panel including a liquid crystal device or an organic light emitting display panel including an organic light emitting device, depending on the configuration of the pixel circuit.

예를 들어, 표시 패널(110)이 액정 표시 패널로 구성된 경우, 표시 패널(110)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(IN Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드 등으로 구현될 수 있다. 표시 패널(110)이 유기 발광 표시 패널로 구성된 경우, 표시 패널(110)은 전면 발광(Top-Emission) 방식, 배면 발광(Bottom-Emission) 방식 또는 양면 발광(Dual-Emission) 방식 등으로 구현될 수 있다.For example, if the display panel 110 is composed of a liquid crystal display panel, the display panel 110 may be configured to display Twisted Nematic (TN) mode, Vertical Alignment (VA) mode, IN Plane Switching (IPS) mode, and Fringe Field Switching (FFS) mode. ) mode or ECB (Electrically Controlled Birefringence) mode. When the display panel 110 is composed of an organic light emitting display panel, the display panel 110 may be implemented as a top-emission method, a bottom-emission method, or a dual-emission method. You can.

타이밍 컨트롤러(150)는 영상 보드에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신 회로를 통해 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호를 입력받는다. 타이밍 컨트롤러(150)는 입력된 타이밍 신호를 기준으로 데이터 구동부(120)와 스캔 구동부의 동작 타이밍을 제어하기 위한 타이밍 제어 신호들을 발생시킨다.The timing controller 150 receives timing signals such as a vertical synchronization signal, horizontal synchronization signal, data enable signal, and dot clock through a receiving circuit such as an LVDS or TMDS interface connected to the video board. The timing controller 150 generates timing control signals to control the operation timing of the data driver 120 and the scan driver based on the input timing signal.

데이터 구동부(120)는 복수의 소스 드라이브 IC(Integrated Circuit)를 포함한다. 복수의 소스 드라이브 IC는 타이밍 컨트롤러(150)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어 신호(DDC)를 공급받는다. 복수의 소스 드라이브 IC는 소스 타이밍 제어 신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마 전압으로 변환하여 데이터 전압을 생성하고, 데이터 전압을 표시 패널(110)의 데이터 라인(DL)을 통해 공급한다. 복수의 소스 드라이브 IC는 COG(Chip ON Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시 패널(110)의 데이터 라인(DL)에 접속된다. 소스 드라이브 IC들은 표시 패널(110) 상에 형성되거나, 별도의 PCB 기판에 형성되어 표시 패널(110)과 연결되는 형태일 수도 있다.The data driver 120 includes a plurality of source drive ICs (Integrated Circuits). A plurality of source drive ICs receive digital video data (RGB) and a source timing control signal (DDC) from the timing controller 150. A plurality of source drive ICs generate a data voltage by converting digital video data (RGB) into a gamma voltage in response to the source timing control signal (DDC), and transmit the data voltage to the data line (DL) of the display panel 110. supplied through A plurality of source drive ICs are connected to the data line DL of the display panel 110 through a Chip ON Glass (COG) process or a Tape Automated Bonding (TAB) process. The source drive ICs may be formed on the display panel 110 or may be formed on a separate PCB board and connected to the display panel 110.

스캔 구동부(130, 140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 타이밍 컨트롤러(150)로부터 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클럭 신호(CLK)의 레벨을 시프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 GIP 방식에 의해 표시 패널(110)의 비표시 영역(110B)에 트랜지스터의 형태로 형성될 수 있다. 시프트 레지스터(140)는 클럭 신호(CLK) 및 스타트 신호에 대응하여 스캔 신호를 시프트하여 출력하는 복수의 스테이지(ST)로 구성된다. 시프트 레지스터(140)에 포함된 복수의 스테이지(ST)는 복수 개의 출력단을 통해 스캔 출력(Gout)을 순차적으로 출력한다.The scan drivers 130 and 140 include a level shifter 130 and a shift register 140. The level shifter 130 shifts the level of the clock signal (CLK) input from the timing controller 150 to a Transistor-Transistor-Logic (TTL) level and then supplies the level to the shift register 140. The shift register 140 may be formed in the form of a transistor in the non-display area 110B of the display panel 110 using the GIP method. The shift register 140 is composed of a plurality of stages (ST) that shift and output scan signals in response to the clock signal (CLK) and the start signal. A plurality of stages (ST) included in the shift register 140 sequentially output scan outputs (Gout) through a plurality of output terminals.

스캔 출력(Gout)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 이루어진다. 스캔 출력(Gout)이 출력단을 통해 게이트 하이 전압(VGH)을 출력할 때, 표시 패널(110)의 게이트 라인(GL)은 게이트 하이 전압(VGH)을 전달받아 픽셀(PXL)을 발광시킨다. 픽셀(PXL)이 발광이 된 이후에는 다음 픽셀(PXL)에 전달될 데이터 신호가 유입되지 못하도록 발광된 픽셀(PXL)에 연결된 스테이지(ST) 출력단의 스캔 출력(Gout)은 게이트 로우 전압(VGL)을 출력한다. 픽셀(PXL)이 발광하는 동안에는 스테이지(ST) 출력 단자(OUT)의 스캔 출력(Gout)은 충분한 시간 동안 게이트 하이 전압(VGH)으로 유지되는 것이 바람직하다. The scan output (Gout) consists of a gate high voltage (VGH) and a gate low voltage (VGL). When the scan output (Gout) outputs the gate high voltage (VGH) through the output terminal, the gate line (GL) of the display panel 110 receives the gate high voltage (VGH) and causes the pixel (PXL) to emit light. After the pixel (PXL) emits light, the scan output (Gout) of the stage (ST) output terminal connected to the emitted pixel (PXL) is connected to the gate low voltage (VGL) to prevent the data signal to be transmitted to the next pixel (PXL) from flowing in. Outputs . While the pixel (PXL) emits light, the scan output (Gout) of the stage (ST) output terminal (OUT) is preferably maintained at the gate high voltage (VGH) for a sufficient period of time.

도 2a 및 도 2b는 본 발명의 일 실시예에 따른 시프트 레지스터의 개략적인 블록도이다. 도 3은 본 발명의 일 실시예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다. 도 4는 도 3에 도시된 제N 스테이지의 구동 파형도이다.2A and 2B are schematic block diagrams of a shift register according to an embodiment of the present invention. Figure 3 is a circuit diagram showing the Nth stage of a shift register according to an embodiment of the present invention. FIG. 4 is a driving waveform diagram of the Nth stage shown in FIG. 3.

시프트 레지스터(140)는 복수의 스테이지(ST1 내지 ST(N))를 포함한다. 복수의 스테이지(ST1 내지 ST(N))는 서로 종속적으로 접속되고 개별적인 스캔 출력(Gout(1) 내지 Gout(N))을 출력할 수 있다. 도 2a에서는 설명의 편의상 제1 스테이지(ST1) 내지 제4 스테이지(ST4) 및 제1 스테이지(ST1) 내지 제4 스테이지(ST4)에 세트 신호를 입력하기 위한 스타트 더미 스테이지(DMY)인 제1 더미 스테이지(DMY1) 내지 제4 더미 스테이지(DMY4)를 도시하였고, 도 2b에서는 설명의 편의상 제N-4 스테이지(ST(N-4)) 내지 제N 스테이지(ST(N)) 및 제N-4 스테이지(ST(N-4)) 내지 제N 스테이지(ST(N))에 리셋 신호를 입력하기 위한 엔드(end) 더미 스테이지(DMY)인 제5 더미 스테이지(DMY(5)) 내지 제8 더미 스테이지(DMY(8))를 도시하였다. 즉, 제1 더미 스테이지(DMY1) 내지 제4 더미 스테이지(DMY4)의 더미 출력(DMYout(1) 내지 DMYout(4))이 제1 스테이지(ST1) 내지 제4 스테이지(ST4)에 세트 신호로 입력되고, 제5 더미 스테이지(DMY5) 내지 제8 더미 스테이지(DMY8)의 더미 출력(DMYout(5) 내지 DMYout(8))이 제N-3 스테이지(ST(N-3)) 내지 제N 스테이지(ST(N))에 리셋 신호로 입력될 수 있다.The shift register 140 includes a plurality of stages (ST1 to ST(N)). A plurality of stages (ST1 to ST(N)) are connected dependently to each other and may output individual scan outputs (Gout(1) to Gout(N)). In FIG. 2A, for convenience of explanation, a first dummy stage (DMY) for inputting a set signal to the first stage (ST1) to the fourth stage (ST4) and the first stage (ST1) to the fourth stage (ST4) is used. Stages DMY1 to fourth dummy stages DMY4 are shown, and in FIG. 2b, for convenience of explanation, stages N-4 (ST(N-4)) to N-th stages (ST(N)) and N-4 are shown. The 5th dummy stage (DMY(5)) to the 8th dummy stage (DMY) are the end dummy stages (DMY) for inputting a reset signal to the stage (ST(N-4)) to the Nth stage (ST(N)). The stage (DMY(8)) is shown. That is, the dummy outputs (DMYout(1) to DMYout(4)) of the first dummy stage DMY1 to DMY4 are input as set signals to the first stage ST1 to fourth stage ST4. And, the dummy outputs (DMYout(5) to DMYout(8)) of the fifth dummy stage (DMY5) to the eighth dummy stage (DMY8) are from the N-3th stage (ST(N-3)) to the Nth stage ( It can be input as a reset signal to ST(N)).

이하에서 "전단 스테이지"는 해당 스테이지(ST)의 이전(상부)에 위치하는 적어도 하나의 스테이지(ST) 중 어느 하나를 의미하고, "후단 스테이지"는 해당 스테이지(ST)의 이후(하부)에 위치하는 적어도 하나의 스테이지(ST) 중 어느 하나를 의미한다. Hereinafter, “front stage” means any one of at least one stage (ST) located before (upper) of the corresponding stage (ST), and “backward stage” refers to any one of the at least one stage (ST) located before (upper) of the corresponding stage (ST). It means any one of at least one stage (ST) located.

복수의 스테이지(ST1 내지 ST(N)) 각각은 위상이 서로 다른 i상의 클럭 신호(CLK) 중 어느 하나의 클럭 신호(CLK)를 공급받는다. 예를 들면, 순차적으로 위상이 지연되면서 하이 논리 구간이 서로 부분적으로 오버랩하는 8상 클럭 신호(CLK) 중 어느 하나의 클럭 신호(CLK)가 복수의 스테이지(ST1 내지 ST(N)) 각각에 공급될 수 있다.Each of the plurality of stages (ST1 to ST(N)) receives one clock signal (CLK) among the clock signals (CLK) of the i phase with different phases. For example, one of the eight-phase clock signals CLK whose phases are sequentially delayed and whose high logic sections partially overlap each other is supplied to each of the plurality of stages ST1 to ST(N). It can be.

8상 클럭 신호(CLK)은 하이 논리 구간이 1H 구간씩 순차적으로 위상 지연되며 각 클럭 신호(CLK)는 하이 논리 구간 중 3H 구간, 2H 구간, 1H 구간이 인접한 다른 클럭들 각각의 하이 논리 구간과 오버랩할 수 있다. 이러한 8상 클럭 신호(CLK)은 순차적으로 스캔 출력(Gout)으로 출력되어 각 스캔 출력(Gout)도 4H 구간의 하이 구간을 가지므로, 고속 구동에서 충분한 충전 시간이 제공될 수 있다. 8상 클럭 신호(CLK)에서 제N 번째 위상을 갖는 클럭 신호와 제N+4 번째 위상을 갖는 클럭 신호, 예를 들면, 제1 클럭과 제5 클럭은 서로 위상 반전된 형태를 갖는다The 8-phase clock signal (CLK) has high logic sections sequentially phase-delayed by 1H sections, and each clock signal (CLK) has a 3H section, 2H section, and 1H section among the high logic sections with the high logic sections of each of the other adjacent clocks. Can overlap. These 8-phase clock signals (CLK) are sequentially output as scan outputs (Gout), and each scan output (Gout) also has a high section of 4H, so sufficient charging time can be provided in high-speed operation. In the 8-phase clock signal CLK, the clock signal having the Nth phase and the clock signal having the N+4th phase, for example, the first clock and the fifth clock, have phases inverted from each other.

도 2a 및 도 2b를 참조하면, 복수의 스테이지(ST1 내지 ST(N)) 각각은 세트 단자(ST), 리셋 단자(RST), 클럭 단자(CT), 제1 전원 단자(PT1), 제2 전원 단자(PT2) 및 출력 단자(OUT)를 구비한다. 또한, 복수의 더미 스테이지(DMY1 내지 DMY8) 각각도 복수의 스테이지(ST1 내지 ST(N))와 동일하게 세트 단자(ST), 리셋 단자(RST), 클럭 단자(CT), 제1 전원 단자(PT1), 제2 전원 단자(PT2) 및 출력 단자(OUT)를 구비한다. 다만, 복수의 스테이지(ST1 내지 ST(N)) 및 복수의 더미 스테이지(DMY1 내지 DMY8) 각각의 단자 구성은 이에 제한되지 않는다. 복수의 더미 스테이지(DMY1 내지 DMY8)는 복수의 스테이지(ST1 내지 ST(N))와 입력되는 신호 및 출력되는 신호가 일부 상이할 뿐 구성은 실질적으로 동일하다.2A and 2B, each of the plurality of stages (ST1 to ST(N)) has a set terminal (ST), a reset terminal (RST), a clock terminal (CT), a first power terminal (PT1), and a second terminal. It is equipped with a power terminal (PT2) and an output terminal (OUT). In addition, each of the plurality of dummy stages (DMY1 to DMY8) has a set terminal (ST), a reset terminal (RST), a clock terminal (CT), and a first power terminal ( PT1), a second power terminal (PT2), and an output terminal (OUT). However, the terminal configuration of each of the plurality of stages (ST1 to ST(N)) and the plurality of dummy stages (DMY1 to DMY8) is not limited to this. The plurality of dummy stages (DMY1 to DMY8) have substantially the same configuration as the plurality of stages (ST1 to ST(N)) except that the input signals and output signals are slightly different.

세트 단자(ST)는 전단 스테이지로부터 공급되는 스캔 출력(Gout(N-4))을 세트 신호로 공급받을 수 있다. 몇몇 실시예에서, 세트 단자(ST)는 스타트 신호 라인을 통해 공급되는 별도의 스타트 신호를 세트 신호로 공급받을 수 있다. 예를 들어, 도 2a에 도시된 바와 같은 제1 더미 스테이지(DMY1) 내지 제4 더미 스테이지(DMY4)는 별도의 스타트 신호(ST1, ST2, ST3, ST4)를 세트 신호로 공급받을 수 있다.The set terminal (ST) can receive the scan output (Gout (N-4)) supplied from the previous stage as a set signal. In some embodiments, the set terminal (ST) may receive a separate start signal supplied through a start signal line as a set signal. For example, the first to fourth dummy stages DMY1 to DMY4 as shown in FIG. 2A may receive separate start signals ST1, ST2, ST3, and ST4 as set signals.

리셋 단자(RST)는 후단 스테이지로부터 공급되는 스캔 출력(Gout(N+4))을 리셋 신호로 공급받을 수 있다. 몇몇 실시예에서, 리셋 단자(RST)는 리셋 신호 라인을 통해 공급되는 별도의 리셋 신호를 공급받을 수 있다. 예를 들어, 도 2b에 도시된 바와 같은 제5 더미 스테이지(DMY5) 내지 제8 더미 스테이지(DMY8)는 별도의 리셋 신호(RST1, RST2, RST3, RST4)를 공급받을 수 있다.The reset terminal (RST) can receive the scan output (Gout(N+4)) supplied from the rear stage as a reset signal. In some embodiments, the reset terminal (RST) may receive a separate reset signal supplied through a reset signal line. For example, the fifth to eighth dummy stages DMY5 to DMY8 as shown in FIG. 2B may receive separate reset signals RST1, RST2, RST3, and RST4.

클럭 단자(CT)는 위상이 서로 다른 클럭 신호(CLK) 중 하나 이상의 클럭 신호(CLK)를 공급받을 수 있다. 출력 단자(OUT)는 클럭 단자(CT)를 통해 입력된 클럭 신호(CLK)의 N 번째 위상을 갖는 클럭 신호(CLK)를 스캔 출력(Gout)으로 출력할 수 있다.The clock terminal (CT) may be supplied with one or more clock signals (CLK) among clock signals (CLK) having different phases. The output terminal (OUT) may output a clock signal (CLK) having the Nth phase of the clock signal (CLK) input through the clock terminal (CT) as a scan output (Gout).

제1 전원 단자(PT1)는 Q1 노드(Q1) 및 Q2 노드(Q2)를 리셋하기 위해 사용되는 저전위 전압(VSS)을 공급받을 수 있고, 제2 전원 단자(PT2)는 Q 버퍼부(240)의 Q 버퍼 트랜지스터(TQB)의 동작을 위한 고전위 전압(VDD)을 공급받을 수 있다. 저전위 전압(VSS)은 게이트 로우 전압(VGL)과 동일한 전압이고, 고전위 전압(VDD)은 게이트 하이 전압(VGH)과 동일한 전압일 수 있다.The first power terminal (PT1) can be supplied with a low potential voltage (VSS) used to reset the Q1 node (Q1) and the Q2 node (Q2), and the second power terminal (PT2) is connected to the Q buffer unit 240. ) can be supplied with a high potential voltage (VDD) for the operation of the Q buffer transistor (TQB). The low potential voltage (VSS) may be the same voltage as the gate low voltage (VGL), and the high potential voltage (VDD) may be the same voltage as the gate high voltage (VGH).

따라서, 복수의 스테이지(ST1 내지 ST(N)) 각각은 스타트 신호 또는 어느 하나의 전단 스테이지로부터 공급된 전단 스캔 출력(Gout(N-4))에 의해 세트되어 입력된 클럭 신호(CLK)를 스캔 출력(Gout)으로 출력할 수 있다.Therefore, each of the plurality of stages (ST1 to ST(N)) is set by the start signal or the previous scan output (Gout(N-4)) supplied from one of the previous stages to scan the input clock signal (CLK). It can be output as output (Gout).

또한, 복수의 스테이지(ST1 내지 ST(N)) 각각은 어느 하나의 후단 스테이지로부터 공급된 후단 스캔 출력(Gout(N-4))에 의해 리셋되어, 게이트 로우 전압(VGL)을 스캔 출력(Gout)으로 출력할 수 있다.In addition, each of the plurality of stages (ST1 to ST(N)) is reset by the rear scan output (Gout (N-4)) supplied from one of the rear stage, and changes the gate low voltage (VGL) to the scan output (Gout ) can be output.

복수의 스테이지(ST1 내지 ST(N)) 각각에 대한 보다 상세한 설명을 위해 도 3을 참조하면, 제N 스테이지(ST(N))는 SLC(Simple Logic Circuit) 구조를 갖는다. 구체적으로, 제N 스테이지(ST(N))의 SLC 구조는 세트부(210), 풀업부(220), 리셋부(230), 노이즈 제거부(250) 및 Q 버퍼부(240)를 포함한다. 도 3에서는 설명의 편의를 위해 제N 스테이지(ST(N))를 참조로 설명하며, 해당 설명은 복수의 스테이지(ST1 내지 ST(N))뿐만 아니라 복수의 더미 스테이지(DMY1 내지 DMY8)에도 적용될 수 있다. 이하에서는, 복수의 스테이지(ST1 내지 ST(N))의 구성 및 구동에 대한 보다 상세한 설명을 위해 도 3 및 도 4를 함께 참조한다.Referring to FIG. 3 for a more detailed description of each of the plurality of stages (ST1 to ST(N)), the Nth stage (ST(N)) has a simple logic circuit (SLC) structure. Specifically, the SLC structure of the Nth stage (ST(N)) includes a set unit 210, a pull-up unit 220, a reset unit 230, a noise removal unit 250, and a Q buffer unit 240. . In FIG. 3 , for convenience of explanation, the N-th stage (ST(N)) is referred to, and the description applies not only to the plurality of stages (ST1 to ST(N)) but also to the plurality of dummy stages (DMY1 to DMY8). You can. Hereinafter, FIGS. 3 and 4 will be referred to together for a more detailed description of the configuration and operation of the plurality of stages (ST1 to ST(N)).

도 3을 참조하면, 세트부(210)는 Q1 노드(Q1)에 프리차징 전압을 인가하도록 구성된다. 구체적으로, 세트부(210)는 Q1 노드(Q1)를 프리차징 전압으로 충전시키는 세트 트랜지스터(TS)를 포함한다. 세트부(210)는 단일의 세트 트랜지스터(TS)로 구성된다. 또한, 세트 트랜지스터(TS)는 액티브층이 산화물 반도체로 이루어진 산화물 반도체 트랜지스터일 수 있다.Referring to FIG. 3, the set unit 210 is configured to apply a precharging voltage to the Q1 node (Q1). Specifically, the set unit 210 includes a set transistor (TS) that charges the Q1 node (Q1) with a precharging voltage. The set unit 210 is composed of a single set transistor (TS). Additionally, the set transistor TS may be an oxide semiconductor transistor in which the active layer is made of an oxide semiconductor.

세트 트랜지스터(TS)는 세트 신호를 공급받는 게이트 전극을 포함한다. 세트 트랜지스터(TS)의 게이트 전극 및 드레인 전극은 다이오드 구조를 이루고, 세트 신호, 즉, 제N-4 번째 스캔 출력(Gout(N-4))을 공급받을 수 있다. 세트 트랜지스터(TS)의 소스 전극은 Q1 노드(Q1)와 연결된다. 따라서, 프리차징 구간(PC) 동안 Q1 노드(Q1)는 세트 신호인 제N-4 번째 스캔 출력(Gout(N-4))의 하이 전압인 게이트 하이 전압(VGH)으로 프리차징 전압이 충전될 수 있고, 세트부(210)는 Q1 노드(Q1)의 전압이 게이트 하이 전압(VGH)으로 유지되도록 Q1 노드(Q1)를 제어할 수 있다. The set transistor (TS) includes a gate electrode that receives a set signal. The gate electrode and drain electrode of the set transistor TS have a diode structure, and can receive a set signal, that is, the N-4th scan output (Gout(N-4)). The source electrode of the set transistor (TS) is connected to the Q1 node (Q1). Therefore, during the precharging period (PC), the Q1 node (Q1) is charged with the precharging voltage (VGH), which is the high voltage of the N-4th scan output (Gout (N-4)), which is a set signal. The set unit 210 may control the Q1 node Q1 so that the voltage of the Q1 node Q1 is maintained at the gate high voltage VGH.

Q 버퍼부(240)는 Q1 노드(Q1)에 연결된 세트부(210) 및 리셋부(230)의 트랜지스터의 하이 정션 스트레스(High Junction Stress)를 감소시키도록 구성된다. 구체적으로, 도 3을 참조하면, Q 버퍼부(240)는 부트스트랩 구간(BS) 동안 Q1 노드(Q1)와 Q2 노드(Q2)를 분리시키는 Q 버퍼 트랜지스터(TQB)를 포함한다. Q 버퍼부(240)는 단일의 Q 버퍼 트랜지스터(TQB)로 구성된다. 또한, Q 버퍼 트랜지스터(TQB)는 액티브층이 산화물 반도체로 이루어진 산화물 반도체 트랜지스터일 수 있다.The Q buffer unit 240 is configured to reduce the high junction stress of the transistors of the set unit 210 and the reset unit 230 connected to the Q1 node (Q1). Specifically, referring to FIG. 3, the Q buffer unit 240 includes a Q buffer transistor (TQB) that separates the Q1 node (Q1) and the Q2 node (Q2) during the bootstrap section (BS). The Q buffer unit 240 is composed of a single Q buffer transistor (TQB). Additionally, the Q buffer transistor (TQB) may be an oxide semiconductor transistor in which the active layer is made of an oxide semiconductor.

Q 버퍼 트랜지스터(TQB)는 고전위 전압(VDD)을 공급받는 게이트 전극을 포함한다. 또한, Q 버퍼 트랜지스터(TQB)는 Q1 노드(Q1)에 연결된 드레인 전극 및 Q2 노드(Q2)에 연결된 소스 전극을 포함한다. Q 버퍼 트랜지스터(TQB)에 공급되는 고전위 전압(VDD)은 직류 전압으로, 게이트 하이 전압(VGH)이 Q 버퍼 트랜지스터(TQB)의 게이트 전극에 공급될 수 있다. The Q buffer transistor (TQB) includes a gate electrode supplied with a high potential voltage (VDD). Additionally, the Q buffer transistor (TQB) includes a drain electrode connected to the Q1 node (Q1) and a source electrode connected to the Q2 node (Q2). The high potential voltage (VDD) supplied to the Q buffer transistor (TQB) is a direct current voltage, and the gate high voltage (VGH) may be supplied to the gate electrode of the Q buffer transistor (TQB).

상술한 바와 같이 Q 버퍼부(240)가 구성됨에 따라, 프리차징 구간(PC) 동안 Q2 노드(Q2)도 Q 버퍼부(240)에 의해 Q1 노드(Q1)와 동일하게 게이트 하이 전압(VGH)으로 프리차징될 수 있다. 즉, Q1 노드(Q1)의 전압이 고전위 전압(VDD)과 동일한 값을 가져 Q 버퍼 트랜지스터(TQB)의 게이트-소스 전압(Vgs)가 0V일 때까지는 Q 버퍼 트랜지스터(TQB)의 드레인 전극의 전압값이 소스 전극으로 전달되므로, Q 버퍼 트랜지스터(TQB)의 드레인 전극과 소스 전극, 즉, Q1 노드(Q1) 및 Q2 노드(Q2)는 프리차징 구간(PC) 동안 게이트 하이 전압(VGH)인 프리차징 전압으로 프리차징될 수 있다.As the Q buffer unit 240 is configured as described above, the Q2 node (Q2) also receives the same gate high voltage (VGH) as the Q1 node (Q1) by the Q buffer unit 240 during the precharging period (PC). It can be precharged. That is, until the voltage of the Q1 node (Q1) has the same value as the high potential voltage (VDD) and the gate-source voltage (Vgs) of the Q buffer transistor (TQB) is 0V, the drain electrode of the Q buffer transistor (TQB) Since the voltage value is transferred to the source electrode, the drain electrode and source electrode of the Q buffer transistor (TQB), that is, the Q1 node (Q1) and Q2 node (Q2), are at the gate high voltage (VGH) during the precharging period (PC). It can be precharged with a precharging voltage.

풀업부(220)는 Q2 노드(Q2)에 의에 제어되며, 제N 번째 클럭 신호(CLK)를 수신하여 스캔 출력(Gout(N))으로 출력하도록 구성된다. 구체적으로, 도 3을 참조하면, 풀업부(220)는 Q2 노드(Q2)에 연결된 게이트 전극을 포함하고, 제N 번째 클럭 신호(CLK(N))를 스캔 출력(Gout(N))으로 출력하는 풀업 트랜지스터(TPU)를 포함한다. 풀업 트랜지스터(TPU)는 액티브층이 산화물 반도체로 이루어진 산화물 반도체 트랜지스터일 수 있다.The pull-up unit 220 is controlled by the Q2 node (Q2) and is configured to receive the Nth clock signal (CLK) and output it as a scan output (Gout(N)). Specifically, referring to FIG. 3, the pull-up unit 220 includes a gate electrode connected to the Q2 node (Q2) and outputs the Nth clock signal (CLK(N)) as a scan output (Gout(N)). Includes a pull-up transistor (TPU). A pull-up transistor (TPU) may be an oxide semiconductor transistor in which the active layer is made of an oxide semiconductor.

풀업 트랜지스터(TPU)는 Q2 노드(Q2)에 연결된 게이트 전극을 포함한다. 또한, 풀업 트랜지스터(TPU)의 드레인 전극은 클럭 단자(CT)를 통해 공급되는 제N 번째 클럭 신호(CLK(N))를 공급받고, 소스 전극은 제N 번째 클럭 신호(CLK(N))를 스캔 출력(Gout)으로 출력한다. The pull-up transistor (TPU) includes a gate electrode connected to the Q2 node (Q2). In addition, the drain electrode of the pull-up transistor (TPU) receives the Nth clock signal (CLK(N)) supplied through the clock terminal (CT), and the source electrode receives the Nth clock signal (CLK(N)). Output as scan output (Gout).

프리차징 구간(PC) 동안, 충전된 Q2 노드(Q2)의 프리차징 전압에 의해 풀업 트랜지스터(TPU)가 턴온되고, 제N 스테이지(ST(N)) 출력단을 통해 제N 번째 클럭 신호(CLK(N))에 대응되는 스캔 출력(Gout(N))이 출력된다. 다만, 이 때의 클럭 신호(CLK(N))는 로우 상태이므로 제N 스테이지(ST(N))의 스캔 출력(Gout(N))은 게이트 로우 전압(VGL)일 수 있다.During the pre-charging period (PC), the pull-up transistor (TPU) is turned on by the pre-charging voltage of the charged Q2 node (Q2), and the N-th clock signal (CLK ( The scan output (Gout(N)) corresponding to N) is output. However, since the clock signal CLK(N) at this time is in a low state, the scan output Gout(N) of the Nth stage ST(N) may be the gate low voltage VGL.

이어서, 부트스트랩 구간(BS) 동안, 클럭 신호(CLK(N))가 하이 상태가 되면, 제N 스테이지(ST(N))의 스캔 출력(Gout(N))은 게이트 하이 전압(VGH)일 수 있다.Subsequently, during the bootstrap section BS, when the clock signal CLK(N) is in the high state, the scan output Gout(N) of the Nth stage ST(N) is the gate high voltage VGH. You can.

풀업부(220)의 풀업 트랜지스터(TPU)의 소스 전극과 Q2 노드(Q2) 사이에 부트스트랩 커패시터(CB)가 배치된다. 부트스트랩 커패시터(CB)가 배치됨에 따라 Q2 노드(Q2)는 부트스트랩될 수 있다. 구체적으로, 부트스트랩 커패시터(CB)의 커플링 현상에 의해, 풀업 트랜지스터(TPU)의 게이트 전극과 연결된 Q2 노드(Q2)의 전압이 프리차징 전압보다 크게 상승할 수 있다.A bootstrap capacitor (CB) is disposed between the source electrode of the pull-up transistor (TPU) of the pull-up unit 220 and the Q2 node (Q2). As the bootstrap capacitor (CB) is placed, the Q2 node (Q2) can be bootstrapped. Specifically, due to the coupling phenomenon of the bootstrap capacitor (CB), the voltage of the Q2 node (Q2) connected to the gate electrode of the pull-up transistor (TPU) may increase significantly than the pre-charging voltage.

또한, Q2 노드(Q2)의 부트스트랩 구간(BS) 동안의 전위 변화는 전하량 보존의 법칙과 관련하여 설명할 수 있다. Additionally, the potential change during the bootstrap section (BS) of the Q2 node (Q2) can be explained in relation to the law of charge conservation.

이와 같이 전하량 보존의 법칙은 다음 [수학식 1]과 같다.In this way, the law of charge conservation is as follows [Equation 1].

[수학식 1][Equation 1]

Q = CV, Q1 = Q2 Q = CV, Q1 = Q2

C1 (ΔVaΔVb) = C2 (ΔVbΔVc), ΔVc=0 C1 (ΔVaΔVb) = C2 (ΔVbΔVc), ΔVc=0

C1 (ΔVaΔVb) = C2ΔVb C1 (ΔVaΔVb) = C2ΔVb

∴ΔV2= C1/C1+C2* ΔV1 ∴ΔV2= C1/C1+C2* ΔV1

여기서, C1는 부트스트랩 커패시터(CB)의 정전용량, ㅿVa은 Q2 노드(Q2)의 전위 변화량, ㅿVb는 제N 스테이지(ST(N)) 출력 단자(OUT)의 전위 변화량, C2는 풀업 트랜지스터(TPU)의 기생용량, ㅿVc는 클럭 신호(CLK(N))의 전위 변화량이다.Here, C1 is the capacitance of the bootstrap capacitor (CB), ㅿVa is the potential change of the Q2 node (Q2), ㅿVb is the potential change of the output terminal (OUT) of the Nth stage (ST(N)), and C2 is the pull-up. The parasitic capacitance of the transistor (TPU), ㅿVc, is the amount of change in potential of the clock signal (CLK(N)).

구체적으로 설명하면, 풀업 트랜지스터(TPU)의 드레인 전극에 클럭 신호(CLK(N))의 하이 전압이 인가되면, 드레인 전극은 전압 변화가 발생한다. 이어서, 플로팅된 게이트 전극, 즉, Q2 노드(Q2)에 걸리는 전압이 부트스트랩된다.Specifically, when the high voltage of the clock signal (CLK(N)) is applied to the drain electrode of the pull-up transistor (TPU), a voltage change occurs in the drain electrode. Next, the voltage applied to the floating gate electrode, that is, the Q2 node (Q2), is bootstrapped.

따라서, 부트스트랩 구간(BS)에서 Q2 노드(Q2)는 도 4에서와 같이 프리차징 전압보다 큰 전압, 즉, 부트스트랩 전압으로 상승하게 된다. Therefore, in the bootstrap section BS, the Q2 node Q2 rises to a voltage greater than the precharging voltage, that is, the bootstrap voltage, as shown in FIG. 4.

이에, 부트스트랩 구간(BS)은 일정한 프리차징 전압이 충전된 Q2 노드(Q2)가 부트스트랩되어 게이트 하이 전압(VGH) 보다 높은 부트스트랩 전압으로 유지되는 구간이다. 따라서, 풀업 트랜지스터(TPU)는 충분히 긴 시간 동안 턴온될 수 있으므로, 제N 스테이지(ST(N))의 스캔 출력(Gout(N))이 안정적으로 제어될 수 있다. 또한, 이는 게이트 구동부의 신뢰성을 높일 수 있다.Accordingly, the bootstrap section BS is a section in which the Q2 node Q2 charged with a certain precharging voltage is bootstrapped and maintained at a bootstrap voltage higher than the gate high voltage VGH. Accordingly, the pull-up transistor (TPU) can be turned on for a sufficiently long time, so the scan output (Gout (N)) of the N-th stage (ST (N)) can be stably controlled. Additionally, this can increase the reliability of the gate driver.

또한, 부트스트랩 커패시터(CB)는 풀업 트랜지스터(TPU)가 풀업되어 해당 클럭 신호(CLK(N))의 하이 전압을 출력할 때 Q2 노드(Q2)의 프리차징 전압을 부트스트래핑하여 증폭시킴으로써 스캔 출력(Gout(N))의 라이징 시간(rising time)을 감소시킬 수도 있다.In addition, the bootstrap capacitor (CB) bootstraps and amplifies the precharging voltage of the Q2 node (Q2) when the pull-up transistor (TPU) is pulled up and outputs a high voltage of the corresponding clock signal (CLK(N)), thereby outputting the scan. The rising time of (Gout(N)) can also be reduced.

Q 버퍼부(240)는 부트스트랩 구간(BS) 동안 Q1 노드(Q1)와 Q2 노드(Q2)를 분리시킬 수 있다. 구체적으로, Q 버퍼부(240)는 부트스트랩 구간(BS)동안 Q2 노드(Q2)를 부트스트랩 상태로 유지시키고, Q1 노드(Q1)를 프리차징 상태로 유지시키도록 구성될 수 있다. 상술한 바와 같이, 부트스트랩 구간(BS) 동안에 Q 버퍼 트랜지스터(TQB)의 게이트 전극은 고전위 전압(VDD)을 공급받고, Q 버퍼 트랜지스터(TQB)의 드레인 전극은 게이트 하이 전압(VGH)으로 유지된다. 따라서, Q 버퍼 트랜지스터(TQB)는 동작하지 않게 되고, Q1 노드(Q1)와 Q2 노드(Q2)는 분리될 수 있다. 이에, 부트스트랩 구간(BS) 동안, Q1 노드(Q1) 및 Q2 노드(Q2) 중 Q2 노드(Q2)만 풀업 트랜지스터(TPU)의 게이트 전극과 소스 전극 사이에 연결된 부트스트랩 커패시터(CB)에 의해 프리차징 전압보다 높은 부트스트랩 전압으로 부트스트랩되고, Q1 노드(Q1)는 부트스트랩 구간(BS) 동안에도 프리차징 전압으로 유지될 수 있다.The Q buffer unit 240 may separate the Q1 node (Q1) and the Q2 node (Q2) during the bootstrap section (BS). Specifically, the Q buffer unit 240 may be configured to maintain the Q2 node (Q2) in the bootstrap state and the Q1 node (Q1) in the precharging state during the bootstrap section (BS). As described above, during the bootstrap period (BS), the gate electrode of the Q buffer transistor (TQB) is supplied with the high potential voltage (VDD), and the drain electrode of the Q buffer transistor (TQB) is maintained at the gate high voltage (VGH). do. Accordingly, the Q buffer transistor (TQB) does not operate, and the Q1 node (Q1) and Q2 node (Q2) can be separated. Accordingly, during the bootstrap section (BS), only the Q2 node (Q2) among the Q1 node (Q1) and Q2 node (Q2) is connected by the bootstrap capacitor (CB) connected between the gate electrode and the source electrode of the pull-up transistor (TPU). It is bootstrapped with a bootstrap voltage higher than the precharging voltage, and the Q1 node (Q1) can be maintained at the precharging voltage even during the bootstrap period (BS).

리셋부(230)는 리셋 신호를 공급받아 Q1 노드(Q1) 및 Q2 노드(Q2)를 리셋시키도록 구성된다. 구체적으로, 도 3을 참조하면 리셋부(230)는 게이트 전극을 통해 리셋 신호를 공급 받아 Q1 노드(Q1) 및 Q2 노드(Q2)를 리셋시키는 리셋 트랜지스터(TR)를 포함한다. 리셋부(230)는 단일의 리셋 트랜지스터(TR)로 구성된다. 또한, 리셋 트랜지스터(TR)는 액티브층이 산화물 반도체로 이루어진 산화물 반도체 트랜지스터일 수 있다.The reset unit 230 is configured to receive a reset signal to reset the Q1 node (Q1) and the Q2 node (Q2). Specifically, referring to FIG. 3 , the reset unit 230 includes a reset transistor (TR) that receives a reset signal through a gate electrode and resets the Q1 node (Q1) and the Q2 node (Q2). The reset unit 230 consists of a single reset transistor (TR). Additionally, the reset transistor (TR) may be an oxide semiconductor transistor in which the active layer is made of an oxide semiconductor.

리셋 트랜지스터(TR)는 리셋 신호로서 제N+4 번째의 후단 스테이지(ST(N+4))로부터 공급되는 제N+4 스캔 출력(Gout(N+4))를 수신하는 게이트 전극을 포함한다. 또한, 리셋 트랜지스터(TR)는 저전위 전압(VSS)을 공급받는 드레인 전극을 포함하고, Q1 노드(Q1)에 연결된 소스 전극을 포함한다. 이에, 리셋 트랜지스터(TR)는 제N+4 번째 스캔 출력(Gout(N+4))에 의해 턴온되어 저전위 전압(VSS)을 공급받고, 저전위 전압(VSS)을 출력하여 Q1 노드(Q1) 및 Q2 노드(Q2)를 저전위 전압(VSS)으로 리셋시킬 수 있다.The reset transistor (TR) includes a gate electrode that receives the N+4th scan output (Gout(N+4)) supplied from the N+4th rear stage (ST(N+4)) as a reset signal. . Additionally, the reset transistor TR includes a drain electrode supplied with a low potential voltage VSS and a source electrode connected to the Q1 node Q1. Accordingly, the reset transistor (TR) is turned on by the N+4th scan output (Gout(N+4)) to receive the low potential voltage (VSS), and outputs the low potential voltage (VSS) to the Q1 node (Q1). ) and the Q2 node (Q2) can be reset to a low potential voltage (VSS).

구체적으로, 리셋 구간(RS) 동안의 동작에 대해 살펴보면, 제N+4 번째 스캔 출력(Gout(N+4))이 하이 전압일 때 리셋 트랜지스터(TR)는 턴온된다. 리셋 트랜지스터(TR)가 턴온되면 리셋 트랜지스터(TR)의 드레인 전극에 공급되는 저전위 전압(VSS)에 의해 Q1 노드(Q1)가 방전된다. 또한, Q1 노드(Q1)가 방전됨에 따라 Q1 노드(Q1)에 연결된 Q 버퍼 트랜지스터(TQB)에 의해 Q2 노드(Q2)도 저전위 전압(VSS)으로 방전될 수 있다. Q2 노드(Q2)가 저전위 전압(VSS)으로 방전됨에 따라 풀업 트랜지스터(TPU)는 동작하지 않게 되고, 제N 번째 스캔 출력(Gout(N))은 게이트 로우 전압(VGL)으로 전환될 수 있다. 여기서, 리셋 구간(RS)은 풀다운 구간으로 지칭될 수도 있다.Specifically, looking at the operation during the reset period (RS), when the N+4th scan output (Gout(N+4)) is a high voltage, the reset transistor (TR) is turned on. When the reset transistor (TR) is turned on, the Q1 node (Q1) is discharged by the low potential voltage (VSS) supplied to the drain electrode of the reset transistor (TR). Additionally, as the Q1 node (Q1) is discharged, the Q2 node (Q2) may also be discharged to a low potential voltage (VSS) by the Q buffer transistor (TQB) connected to the Q1 node (Q1). As the Q2 node (Q2) is discharged to the low potential voltage (VSS), the pull-up transistor (TPU) does not operate, and the Nth scan output (Gout(N)) can be converted to the gate low voltage (VGL). . Here, the reset period (RS) may also be referred to as a pull-down period.

도 3을 참조하면, 제N 스테이지(ST(N))는 Q1 노드(Q1)에 연결된 노이즈 제거부(250)를 포함한다. 구체적으로, 도 3을 참조하면 노이즈 제거부(250)는 Q1 노드(Q1)에 연결되어, Q1 노드(Q1)에 노이즈, 즉, 리플(ripple)이 발생하는 경우 이를 제거할 수 있다. 노이즈 제거부(250)는 단일의 노이즈 제거 트랜지스터(TN)로 구성된다. 또한, 노이즈 제거 트랜지스터(TN)는 액티브층이 산화물 반도체로 이루어진 산화물 반도체 트랜지스터일 수 있다.Referring to FIG. 3, the N-th stage (ST(N)) includes a noise removal unit 250 connected to the Q1 node (Q1). Specifically, referring to FIG. 3, the noise removal unit 250 is connected to the Q1 node (Q1), and can remove noise, that is, ripple, if it occurs in the Q1 node (Q1). The noise removal unit 250 is composed of a single noise removal transistor (TN). Additionally, the noise removal transistor (TN) may be an oxide semiconductor transistor in which the active layer is made of an oxide semiconductor.

노이즈 제거 트랜지스터(TN)는 제N-2 번째 클럭 신호(CLK(N-2))를 공급받는 게이트 전극, 제N-2 번째 스캔 출력(Gout(N-2))을 공급받는 드레인 전극 및 Q1 노드(Q1)에 연결된 소스 전극을 포함한다. 노이즈 제거 트랜지스터(TN)는 제N-2 번째 스캔 출력(Gout(N-2))이 하이 전압인 구간을 제외한 제N-2 번째 클럭 신호(CLK(N-2))가 하이 전압인 구간에서 동작하는 트랜지스터이다. 이에, 노이즈 제거 트랜지스터(TN)는 동작 구간에서 Q1 노드(Q1)에 리플이 발생하는 경우, 이를 게이트 로우 전압(VGL)으로 잡아주는 역할을 할 수 있다.The noise removal transistor (TN) has a gate electrode supplied with the N-2th clock signal (CLK(N-2)), a drain electrode supplied with the N-2th scan output (Gout(N-2)), and Q1. It includes a source electrode connected to node Q1. The noise removal transistor (TN) is used in the section where the N-2th clock signal (CLK(N-2)) is high voltage, excluding the section where the N-2th scan output (Gout(N-2)) is high voltage. It is a working transistor. Accordingly, when ripple occurs in the Q1 node (Q1) during the operation section, the noise removal transistor (TN) can function to control the ripple to the gate low voltage (VGL).

도 3에 도시되지는 않았으나, 복수의 스테이지(ST1 내지 ST(N)) 각각은 풀다운부를 더 포함할 수도 있다. 풀다운부는 출력 단자(OUT)를 방전시키는 역할을 하는 풀다운 트랜지스터를 포함할 수 있다. 풀다운 트랜지스터가 복수의 스테이지(ST1 내지 ST(N)) 각각에 포함되는 경우, 풀다운 트랜지스터의 게이트 전극은 제N+4 번째 클럭 신호(CLK(N+4))를 공급받고, 풀다운 트랜지스터의 드레인 전극은 저전위 전압(VSS)을 공급받고, 풀다운 트랜지스터의 소스 전극은 출력 단자(OUT)에 연결될 수 있다. 따라서, 풀다운 트랜지스터는 제N+4 번째 위상을 갖는 클럭 신호(CLK(N+4))에 대응하여 턴온되어 출력 단자(OUT)를 게이트 로우 전압(VGL)으로 방전시킬 수 있다.Although not shown in FIG. 3, each of the plurality of stages ST1 to ST(N) may further include a pull-down unit. The pull-down unit may include a pull-down transistor that serves to discharge the output terminal (OUT). When a pull-down transistor is included in each of a plurality of stages (ST1 to ST(N)), the gate electrode of the pull-down transistor receives the N+4th clock signal (CLK(N+4)), and the drain electrode of the pull-down transistor is supplied with a low potential voltage (VSS), and the source electrode of the pull-down transistor may be connected to the output terminal (OUT). Accordingly, the pull-down transistor may be turned on in response to the clock signal CLK(N+4) having the N+4th phase to discharge the output terminal OUT to the gate low voltage VGL.

또한, 도 3에 도시되지는 않았으나, 복수의 스테이지(ST1 내지 ST(N)) 각각은 출력 단자(OUT)에 대한 노이즈를 제거하기 위한 추가적인 트랜지스터를 더 포함할 수도 있다. 또한, 복수의 스테이지(ST1 내지 ST(N)) 각각은 상술한 구성들에 제한되지 않고, 시프트 레지스터(140)의 보다 안정적인 구동 및 정확한 구동을 위한 추가적인 트랜지스터나 커패시터 등을 더 포함할 수도 있다.In addition, although not shown in FIG. 3, each of the plurality of stages ST1 to ST(N) may further include an additional transistor for removing noise to the output terminal OUT. Additionally, each of the plurality of stages ST1 to ST(N) is not limited to the above-described configurations and may further include additional transistors or capacitors for more stable and accurate driving of the shift register 140.

종래의 시프트 레지스터에서는, 부트스트랩 시, Q 노드(Q)에 연결된 트랜지스터의 드레인 전극과 소스 전극의 전압 차이에 의해, 트랜지스터가 하이 정션 스트레스에 노출될 수 있었다. 이와 같은 하이 정션 스트레스에 오랜 시간 동안 노출된 트랜지스터는 열화되고, 구동 전류(Ion) 감소 현상이 발생할 수 있다. In a conventional shift register, during bootstrapping, the transistor may be exposed to high junction stress due to a voltage difference between the drain electrode and the source electrode of the transistor connected to the Q node (Q). Transistors exposed to such high junction stress for a long time may deteriorate and a decrease in driving current (Ion) may occur.

이에, 시프트 레지스터에서 사용되는 복수의 트랜지스터 중 Q 노드(Q)에 연결되는 트랜지스터들을 듀얼 게이트 또는 트리플 게이트를 적용하여 구현한 기술이 존재하였다. 다시 말해서, 종래의 시프트 레지스터에서는 Q 노드(Q)에 연결된 트랜지스터들 각각을 2개 또는 3개의 트랜지스터가 직렬로 연결되는 구조로 변경하여, 트랜지스터들 각각의 면적을 2배 또는 3배로 늘리는 방식으로 하이 정션 스트레스를 회피하였다. 그러나, 상술한 바와 같은 방식으로 하이 정션 스트레스를 회피하는 경우, 시프트 레지스터에서 트랜지스터들이 차지하는 면적이 증가함에 따라 시프트 레지스터 자체의 면적도 증가하였다. 또한, 시프트 레지스터의 면적이 증가함에 따라 게이트 구동부의 면적 또한 증가하여, 표시 장치의 비표시 영역이 증가하는 문제가 발생하였다.Accordingly, there is a technology that implements the transistors connected to the Q node (Q) among the plurality of transistors used in the shift register by applying a dual gate or triple gate. In other words, in the conventional shift register, each of the transistors connected to the Q node (Q) is changed to a structure in which two or three transistors are connected in series, thereby increasing the area of each transistor by two or three times. Junction stress was avoided. However, when high junction stress is avoided in the manner described above, as the area occupied by the transistors in the shift register increases, the area of the shift register itself also increases. Additionally, as the area of the shift register increases, the area of the gate driver also increases, resulting in an increase in the non-display area of the display device.

이에, 본 발명의 일 실시예에 따른 시프트 레지스터(140) 및 표시 장치(100)에서는 부트스트랩 구간(BS) 동안 Q1 노드(Q1)와 Q2 노드(Q2)를 분리시킬 수 있는 Q 버퍼부(240)를 사용하여, 부트스트랩 구간(BS) 동안 Q2 노드(Q2)는 부트스트랩되는 반면 Q1 노드(Q1)는 프리차징 전압이 유지되도록 할 수 있다. 따라서, Q1 노드(Q1)에 연결된 트랜지스터들, 예를 들어, 세트 트랜지스터(TS), 리셋 트랜지스터(TR), 노이즈 제거 트랜지스터(TN) 등이 하이 정션 스트레스에 노출되는 것을 회피할 수 있다. 또한, 하이 정션 스트레스를 회피하기 위해 Q1 노드(Q1)에 연결된 세트 트랜지스터(TS), 리셋 트랜지스터(TR), 노이즈 제거 트랜지스터(TN) 각각이 2개 또는 3개의 트랜지스터가 직렬로 연결되는 구조로 변경하는 종래의 시프트 레지스터에 비해 감소된 면적으로 하이 정션 스트레스가 최소화될 수 있다. 본 발명의 일 실시예에 따른 시프트 레지스터(140) 및 표시 장치(100)에서의 하이 정션 스트레스 회피 효과 및 면적 감소 효과에 대한 보다 상세한 설명은 도 8 내지 도 9c를 참조하여 후술한다.Accordingly, the shift register 140 and the display device 100 according to an embodiment of the present invention include a Q buffer unit 240 that can separate the Q1 node (Q1) and the Q2 node (Q2) during the bootstrap section (BS). ), the Q2 node (Q2) is bootstrapped during the bootstrap section (BS), while the Q1 node (Q1) can maintain the precharging voltage. Accordingly, the transistors connected to the Q1 node Q1, for example, the set transistor (TS), the reset transistor (TR), and the noise removal transistor (TN), can be avoided from being exposed to high junction stress. In addition, to avoid high junction stress, the set transistor (TS), reset transistor (TR), and noise removal transistor (TN) connected to the Q1 node (Q1) were changed to a structure in which two or three transistors are connected in series. High junction stress can be minimized with a reduced area compared to a conventional shift register. A more detailed description of the high junction stress avoidance effect and area reduction effect in the shift register 140 and the display device 100 according to an embodiment of the present invention will be described later with reference to FIGS. 8 to 9C.

도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 시프트 레지스터의 개략적인 블록도이다. 도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 제N 번째 스테이지를 나타낸 회로도이다. 도 7는 도 6에 도시된 제N 번째 스테이지의 구동 파형도이다. 도 5a 내지 도 6에 도시된 시프트 레지스터(140')는 도 2a 내지 도 3에 도시된 시프트 레지스터(140)와 비교하여 Q 버퍼부(240)의 구성이 변경되고, 복수의 스테이지(ST1 내지 ST(N))의 제2 전원 단자(PT2)가 생략되고, 제1 전원 단자(PT1)가 전원 단자(PT)로 표현되었을 뿐이므로, 중복 설명은 생략한다.5A and 5B are schematic block diagrams of a shift register according to another embodiment of the present invention. Figure 6 is a circuit diagram showing the Nth stage of a shift register according to another embodiment of the present invention. FIG. 7 is a driving waveform diagram of the Nth stage shown in FIG. 6. The shift register 140' shown in FIGS. 5A to 6 has a changed configuration of the Q buffer unit 240 compared to the shift register 140 shown in FIGS. 2A to 3, and has a plurality of stages ST1 to ST. Since the second power terminal (PT2) of (N)) is omitted and the first power terminal (PT1) is only expressed as the power terminal (PT), redundant description is omitted.

먼저, 도 6을 참조하면, Q 버퍼부(240)는 Q1 노드(Q1)에 연결된 세트부(210) 및 리셋부(230)의 트랜지스터의 하이 정션 스트레스를 감소시키도록 구성된다. 구체적으로, Q 버퍼부(240)는 부트스트랩 구간(BS) 동안 Q1 노드(Q1)와 Q2 노드(Q2)를 분리시키는 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)를 포함한다. 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)는 액티브층이 산화물 반도체로 이루어진 산화물 반도체 트랜지스터일 수 있다.First, referring to FIG. 6, the Q buffer unit 240 is configured to reduce the high junction stress of the transistors of the set unit 210 and the reset unit 230 connected to the Q1 node Q1. Specifically, the Q buffer unit 240 includes a first Q buffer transistor (TQB1) and a second Q buffer transistor (TQB2) that separates the Q1 node (Q1) and Q2 node (Q2) during the bootstrap section (BS). do. The first Q buffer transistor TQB1 and the second Q buffer transistor TQB2 may be oxide semiconductor transistors in which the active layer is made of an oxide semiconductor.

제1 Q 버퍼 트랜지스터(TQB1)는 제N-4 번째 스캔 출력(Gout(N-4))을 공급받는 게이트 전극, Q1 노드(Q1)에 연결된 드레인 전극 및 Q2 노드(Q2)에 연결된 소스 전극을 포함한다. 또한, 제2 Q 버퍼 트랜지스터(TQB2)는 제N+4 번째 스캔 출력(Gout(N+4))을 공급받는 게이트 전극, Q1 노드(Q1)에 연결된 드레인 전극 및 Q2 노드(Q2)에 연결된 소스 전극을 포함한다. 상술한 바와 같이 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)가 구성됨에 따라, Q 버퍼부(240)는 프리차징 구간(PC) 동안 Q2 노드(Q2)를 프리차징 전압으로 충전시키고, 리셋 구간(RS) 동안 Q1 노드(Q1) 및 Q2 노드(Q2)의 전압을 저전위 전압(VSS)으로 방전시킬 수 있다.The first Q buffer transistor (TQB1) has a gate electrode supplied with the N-4th scan output (Gout (N-4)), a drain electrode connected to the Q1 node (Q1), and a source electrode connected to the Q2 node (Q2). Includes. In addition, the second Q buffer transistor TQB2 has a gate electrode supplied with the N+4th scan output (Gout(N+4)), a drain electrode connected to the Q1 node (Q1), and a source connected to the Q2 node (Q2). Contains electrodes. As the first Q buffer transistor (TQB1) and the second Q buffer transistor (TQB2) are configured as described above, the Q buffer unit 240 sets the Q2 node (Q2) to a precharging voltage during the precharging period (PC). It can be charged, and the voltages of the Q1 node (Q1) and Q2 node (Q2) can be discharged to a low potential voltage (VSS) during the reset period (RS).

보다 상세한 설명을 위해 도 7을 참조하면, 세트 트랜지스터(TS)의 게이트 전극 및 드레인 전극은 다이오드 구조를 이루고, 세트 신호, 즉, 제N-4 번째 스캔 출력(Gout(N-4))을 공급받는다. 따라서, 프리차징 구간(PC) 동안 Q1 노드(Q1)는 세트 신호인 제N-4 번째 스캔 출력(Gout(N+4))의 하이 전압인 게이트 하이 전압(VGH)으로 프리차징 전압이 충전될 수 있다. 이때, 제1 Q 버퍼 트랜지스터(TQB1)의 게이트 전극이 세트 트랜지스터(TS)의 게이트 전극과 동일하게 제N-4 번째 스캔 출력(Gout(N-4))을 공급받으므로, 프리차징 구간(PC) 동안 제1 Q 버퍼 트랜지스터(TQB1)에 의해 Q2 노드(Q2)도 제N-4 번째 스캔 출력(Gout(N-4))의 하이 전압인 게이트 하이 전압(VGH)으로 프리차징 전압이 충전될 수 있다. 프리차징 구간(PC) 동안 제N+4 번째 스캔 출력(Gout(N+4))은 게이트 로우 전압(VGL)이므로, 제2 Q 버퍼 트랜지스터(TQB2)는 동작하지 않는다. 즉, 제1 Q 버퍼 트랜지스터(TQB1)와 제2 Q 버퍼 트랜지스터(TQB2)는 턴온 구간이 서로 상이하다.Referring to FIG. 7 for a more detailed description, the gate electrode and drain electrode of the set transistor (TS) form a diode structure and supply a set signal, that is, the N-4th scan output (Gout(N-4)). Receive. Therefore, during the precharging period (PC), the Q1 node (Q1) is charged with the precharging voltage (VGH), which is the high voltage of the N-4th scan output (Gout (N+4)), which is a set signal. You can. At this time, since the gate electrode of the first Q buffer transistor (TQB1) receives the N-4th scan output (Gout(N-4)) in the same way as the gate electrode of the set transistor (TS), the precharging period (PC ), the pre-charging voltage is charged to the gate high voltage (VGH), which is the high voltage of the N-4th scan output (Gout (N-4)), by the first Q buffer transistor (TQB1). You can. During the precharging period (PC), the N+4th scan output (Gout(N+4)) is the gate low voltage (VGL), so the second Q buffer transistor (TQB2) does not operate. That is, the turn-on period of the first Q buffer transistor TQB1 and the second Q buffer transistor TQB2 is different from each other.

이어서, 부트스트랩 구간(BS) 동안에는 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)는 모두 동작하지 않는다. 구체적으로, 부트스트랩 구간(BS) 동안 제1 Q 버퍼 트랜지스터(TQB1)의 게이트 전극에 공급되는 제N-4 번째 스캔 출력(Gout(N-4)) 및 제2 Q 버퍼 트랜지스터(TQB2)의 게이트 전극에 공급되는 제N+4 번째 스캔 출력(Gout(N+4))은 모두 게이트 로우 전압(VGL)이다. 따라서, 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)는 둘 모두는 동작하지 않으므로, Q2 노드(Q2)는 부트스트랩되는 반면, Q1 노드(Q1)는 Q2 노드(Q2)의 부트스트랩에 의해 영향을 받지 않는다.Subsequently, during the bootstrap period BS, both the first Q buffer transistor TQB1 and the second Q buffer transistor TQB2 do not operate. Specifically, the N-4th scan output (Gout(N-4)) supplied to the gate electrode of the first Q buffer transistor (TQB1) and the gate of the second Q buffer transistor (TQB2) during the bootstrap period (BS). The N+4th scan output (Gout(N+4)) supplied to the electrode is all gate low voltage (VGL). Accordingly, since both the first Q buffer transistor TQB1 and the second Q buffer transistor TQB2 are not operating, the Q2 node Q2 is bootstrapped, while the Q1 node Q1 is connected to the Q2 node Q2. It is not affected by bootstrapping.

이어서, 리셋 구간(RS) 동안에는, 제N+4 번째 스캔 출력(Gout(N+4))이 하이 전압일 때 리셋 트랜지스터(TR)는 턴온된다. 리셋 트랜지스터(TR)가 턴온되면 리셋 트랜지스터(TR)의 드레인 전극에 공급되는 저전위 전압(VSS)에 의해 Q1 노드(Q1)가 방전된다. 또한, 제2 Q 버퍼 트랜지스터(TQB2)의 게이트 전극 또한 리셋 트랜지스터(TR)의 게이트 전극과 동일하게 제N+4 번째 스캔 출력(Gout(N+4))을 공급받으므로, 제N+4 번째 스캔 출력(Gout(N+4))이 하이 전압일 때 제2 Q 버퍼 트랜지스터(TQB2)도 턴온된다. 따라서, 제2 Q 버퍼 트랜지스터(TQB2)가 턴온됨에 따라, Q2 노드(Q2) 또한 Q1 노드(Q1)와 동일하게 저전위 전압(VSS)에 의해 방전될 수 있다. 리셋 구간(RS) 동안 제N-4 번째 스캔 출력(Gout(N-4))은 게이트 로우 전압(VGL)이므로, 제1 Q 버퍼 트랜지스터(TQB1)는 동작하지 않는다. 즉, 제1 Q 버퍼 트랜지스터(TQB1)와 제2 Q 버퍼 트랜지스터(TQB2)는 턴온 구간이 서로 상이하다.Subsequently, during the reset period (RS), when the N+4th scan output (Gout(N+4)) is a high voltage, the reset transistor (TR) is turned on. When the reset transistor (TR) is turned on, the Q1 node (Q1) is discharged by the low potential voltage (VSS) supplied to the drain electrode of the reset transistor (TR). In addition, since the gate electrode of the second Q buffer transistor (TQB2) also receives the N+4th scan output (Gout(N+4)) like the gate electrode of the reset transistor (TR), the N+4th scan output (Gout(N+4)) When the scan output (Gout(N+4)) is at a high voltage, the second Q buffer transistor (TQB2) is also turned on. Accordingly, as the second Q buffer transistor TQB2 is turned on, the Q2 node Q2 may also be discharged by the low potential voltage VSS in the same way as the Q1 node Q1. Since the N-4th scan output (Gout(N-4)) is the gate low voltage (VGL) during the reset period (RS), the first Q buffer transistor (TQB1) does not operate. That is, the turn-on period of the first Q buffer transistor TQB1 and the second Q buffer transistor TQB2 is different from each other.

상술한 바와 같이 제1 Q 버퍼 트랜지스터(TQB1)의 게이트 전극은 제N-4 번째 스캔 출력(Gout(N-4))을 공급받고, 제2 Q 버퍼 트랜지스터(TQB2)의 게이트 전극은 제N+4 번째 스캔 출력(Gout(N+4))을 공급받으므로, 도 5a 및 도 5b에 도시된 바와 같이 복수의 스테이지(ST) 각각은 고전위 전압(VDD)을 전원 단자(PT)를 통해 수신할 필요가 없다. 즉, 복수의 스테이지(ST)의 전원 단자(PT)는 게이트 로우 전압(VGL)만을 공급받을 수 있다.As described above, the gate electrode of the first Q buffer transistor (TQB1) receives the N-4th scan output (Gout(N-4)), and the gate electrode of the second Q buffer transistor (TQB2) receives the N+th scan output (Gout(N-4)). Since the fourth scan output (Gout(N+4)) is supplied, each of the plurality of stages (ST) receives the high potential voltage (VDD) through the power terminal (PT), as shown in FIGS. 5A and 5B. There is no need to. That is, the power terminals PT of the plurality of stages ST can receive only the gate low voltage VGL.

본 발명의 다른 실시예에 따른 시프트 레지스터(140') 및 표시 장치(100)에서는 부트스트랩 구간(BS) 동안 Q1 노드(Q1)와 Q2 노드(Q2)를 분리시킬 수 있는 Q 버퍼부(240)를 사용하여, 부트스트랩 구간(BS) 동안 Q2 노드(Q2)는 부트스트랩되는 반면 Q1 노드(Q1)는 프리차징 전압이 유지되도록 할 수 있다. 구체적으로, 프리차징 구간(PC) 동안에는 Q 버퍼부(240)의 제1 Q 버퍼 트랜지스터(TQB1)에 의해 Q1 노드(Q1)뿐만 아니라 Q2 노드(Q2)도 프리차징되는 반면, 부트스트랩 구간(BS) 동안에는 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)가 모두 동작하지 않으므로 Q2 노드(Q2)는 부트스트랩되는 반면 Q1 노드(Q1)는 부트스트랩되지 않고 프리차징 전압이 유지될 수 있다. 따라서, Q1 노드(Q1)에 연결된 트랜지스터들, 예를 들어, 세트 트랜지스터(TS), 리셋 트랜지스터(TR), 노이즈 제거 트랜지스터(TN) 등이 하이 정션 스트레스에 노출되는 것이 회피될 수 있다. 또한, 하이 정션 스트레스를 회피하기 위해 Q1 노드(Q1)에 연결된 세트 트랜지스터(TS), 리셋 트랜지스터(TR), 노이즈 제거 트랜지스터(TN) 각각이 2개 또는 3개의 트랜지스터가 직렬로 연결되는 구조로 변경하는 종래의 시프트 레지스터에 비해 감소된 면적으로 하이 정션 스트레스가 최소화될 수 있다. In the shift register 140' and the display device 100 according to another embodiment of the present invention, a Q buffer unit 240 that can separate the Q1 node (Q1) and the Q2 node (Q2) during the bootstrap section (BS) Using , the Q2 node (Q2) is bootstrapped while the Q1 node (Q1) maintains the precharging voltage during the bootstrap section (BS). Specifically, during the precharging period (PC), not only the Q1 node (Q1) but also the Q2 node (Q2) is precharged by the first Q buffer transistor (TQB1) of the Q buffer unit 240, while the bootstrap period (BS) ), both the first Q buffer transistor (TQB1) and the second Q buffer transistor (TQB2) do not operate, so the Q2 node (Q2) is bootstrapped, while the Q1 node (Q1) is not bootstrapped and the precharging voltage is maintained. You can. Accordingly, the transistors connected to the Q1 node Q1, for example, the set transistor (TS), the reset transistor (TR), and the noise removal transistor (TN), can be avoided from being exposed to high junction stress. In addition, to avoid high junction stress, the set transistor (TS), reset transistor (TR), and noise removal transistor (TN) connected to the Q1 node (Q1) were changed to a structure in which two or three transistors are connected in series. High junction stress can be minimized with a reduced area compared to a conventional shift register.

또한, 본 발명의 다른 실시예에 따른 시프트 레지스터(140') 및 표시 장치(100)에서는 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)가 포지티브 바이어스(positive bias)가 걸리는 시간이 감소할 수 있다. 일반적으로 문턱 전압(Vth)의 포지티브 시프트(positive shift)가 크게 되면 해당 트랜지스터의 신뢰성이 감소할 수 있고, 포비티브 시프트의 양은 트랜지스터가 받는 바이어스 시간과 비례한다. 이에, 본 발명의 다른 실시예에 따른 시프트 레지스터(140') 및 표시 장치(100)에서는 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)가 포지티브 바이어스를 받는 시간을 감소시켜, 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)의 신뢰성이 개선될 수 있다.In addition, in the shift register 140' and the display device 100 according to another embodiment of the present invention, the time it takes for the first Q buffer transistor TQB1 and the second Q buffer transistor TQB2 to be positive biased This may decrease. In general, if the positive shift of the threshold voltage (Vth) becomes large, the reliability of the transistor may decrease, and the amount of positive shift is proportional to the bias time received by the transistor. Accordingly, in the shift register 140' and the display device 100 according to another embodiment of the present invention, the time for the first Q buffer transistor TQB1 and the second Q buffer transistor TQB2 to receive a positive bias is reduced, The reliability of the first Q buffer transistor (TQB1) and the second Q buffer transistor (TQB2) can be improved.

본 발명의 다양한 실시예들에 따른 시프트 레지스터(140, 140') 및 표시 장치(100)에서의 하이 정션 스트레스 회피 효과 및 면적 감소 효과에 대한 보다 상세한 설명은 도 8 내지 도 9c를 참조하여 후술한다.A more detailed description of the high junction stress avoidance effect and area reduction effect in the shift registers 140 and 140' and the display device 100 according to various embodiments of the present invention will be described later with reference to FIGS. 8 to 9C. .

도 8은 비교예에 따른 시프트 레지스터의 제N 번째 스테이지를 나타낸 회로도이다. Figure 8 is a circuit diagram showing the Nth stage of a shift register according to a comparative example.

도 8에 도시된 비교예에 따른 시프트 레지스터는 상술한 바와 같은 Q 노드(Q)에 연결된 트랜지스터들의 하이 정션 스트레스를 회피하기 위해, Q 노드(Q)에 연결된 트랜지스터들 각각을 2개 또는 3개의 트랜지스터가 직렬로 연결되는 구조로 변경한 경우이다. 구체적으로, 도 8에 도시된 비교예에 따른 시프트 레지스터에서, 세트 트랜지스터(TS')는 하나의 게이트 전극을 공유하는 3개의 트랜지스터가 직렬로 연결된 구조이고, 리셋 트랜지스터(TR')는 하나의 게이트 전극을 공유하는 2개의 트랜지스터가 직렬로 연결된 구조이다. 또한, 노이즈 제거 트랜지스터(TN')도 하나의 게이트 전극을 공유하는 2개의 트랜지스터가 직렬로 연결된 구조이다.The shift register according to the comparative example shown in FIG. 8 uses two or three transistors each of the transistors connected to the Q node (Q) to avoid high junction stress of the transistors connected to the Q node (Q) as described above. This is a case where the structure has been changed to be connected in series. Specifically, in the shift register according to the comparative example shown in FIG. 8, the set transistor TS' has a structure in which three transistors sharing one gate electrode are connected in series, and the reset transistor TR' has one gate electrode. It has a structure in which two transistors sharing an electrode are connected in series. Additionally, the noise removal transistor (TN') also has a structure of two transistors sharing one gate electrode connected in series.

상술한 바와 같이 비교예에 따른 시프트 레지스터에서도, 세트 트랜지스터(TS'), 리셋 트랜지스터(TR') 및 노이즈 제거 트랜지스터(TN')의 폭을 늘리는 방식으로 하이 정션 스트레스에 의해 트랜지스터들의 구동 전류(Ion)가 감소되는 것이 방지될 수 있다. 다만, 비교예에 따른 시프트 레지스터에서는 Q 노드(Q)에 연결되는 트랜지스터의 개수가 상당히 증가하게 되므로, 시프트 레지스터의 면적이 증가하게 되고, 이는 게이트 구동부의 면적 증가로 이어지는 문제가 발생한다.As described above, in the shift register according to the comparative example, the driving current (Ion ) can be prevented from being reduced. However, in the shift register according to the comparative example, the number of transistors connected to the Q node (Q) increases significantly, so the area of the shift register increases, which causes a problem that leads to an increase in the area of the gate driver.

이하에서는 비교예에 따른 시프트 레지스터 및 본 발명의 다양한 실시예들에 따른 시프트 레지스터(140, 140')의 면적에 대한 설명을 위해 [표 1]을 함께 참조한다. 실시예 1은 도 2a 내지 도 4를 참조하여 설명한 본 발명의 일 실시예에 따른 시프트 레지스터(140)이고, 실시예 2는 도 5a 내지 도 7을 참조하여 설명한 본 발명의 다른 실시예에 따른 시프트 레지스터(140')이다.Below, Table 1 is referred to for a description of the areas of the shift registers according to the comparative example and the shift registers 140 and 140' according to various embodiments of the present invention. Embodiment 1 is a shift register 140 according to an embodiment of the present invention described with reference to FIGS. 2A to 4, and Embodiment 2 is a shift register 140 according to another embodiment of the present invention described with reference to FIGS. 5A to 7. This is the register 140'.

구분division 트랜지스터 면적transistor area 총 트랜지스터 면적Total transistor area 세트 트랜지스터set transistor 노이즈 제거 트랜지스터Noise canceling transistor 리셋 트랜지스터reset transistor Q 버퍼 트랜지스터 &제1 Q 버퍼 트랜지스터Q buffer transistor & first Q buffer transistor 제2 Q 버퍼 트랜지스터Second Q buffer transistor 비교예Comparative example XX YY ZZ X+Y+ZX+Y+Z 실시예 1Example 1 X/3X/3 Y/2Y/2 Z/2Z/2 X/3X/3 (2/3)*X + (1/2)*Y + (1/2)*Z(2/3)*X + (1/2)*Y + (1/2)*Z 실시예 2Example 2 X/3X/3 Y/2Y/2 Z/2Z/2 X/3X/3 Z/2Z/2 (2/3)*X + (1/2)*Y + Z(2/3)*X + (1/2)*Y + Z

앞서 설명한 바와 같이, 비교예에서는 세트 트랜지스터(TS')가 3개의 트랜지스터가 직렬로 연결되는 반면 실시예 1 및 실시예 2에서는 세트 트랜지스터(TS)가 단일 트랜지스터로 구성되므로, 실시예 1 및 실시예 2에서 세트 트랜지스터(TS)의 면적은 1/3로 감소한다. As described above, in the comparative example, the set transistor TS' consists of three transistors connected in series, whereas in Examples 1 and 2, the set transistor TS is composed of a single transistor. In 2, the area of the set transistor (TS) is reduced by 1/3.

또한, 비교예에서는 노이즈 제거 트랜지스터(TN') 및 리셋 트랜지스터(TR') 각각이 2개의 트랜지스터가 직렬로 연결되는 반면 실시예 1 및 실시예 2에서는 노이즈 제거 트랜지스터(TN) 및 리셋 트랜지스터(TR) 각각이 단일 트랜지스터로 구성되므로, 실시예 1 및 실시예 2에서 노이즈 제거 트랜지스터(TN) 및 리셋 트랜지스터(TR)의 면적이 각각 1/2로 감소한다.In addition, in the comparative example, the noise removal transistor (TN') and the reset transistor (TR') each consist of two transistors connected in series, whereas in Examples 1 and 2, the noise removal transistor (TN') and the reset transistor (TR) are connected in series. Since each is composed of a single transistor, the areas of the noise removal transistor (TN) and reset transistor (TR) are each reduced by half in Examples 1 and 2.

다만, 실시예 1에서는 Q 버퍼 트랜지스터(TQB)가 추가된다. Q 버퍼 트랜지스터(TQB)는 세트 트랜지스터(TS)와 유사한 역할을 하므로 세트 트랜지스터(TS)와 동일한 X/3의 면적을 갖는 것으로 정의한다. 또한, 실시예 2에서는 제1 Q 버퍼 트랜지스터(TQB1) 및 제2 Q 버퍼 트랜지스터(TQB2)가 추가된다. 제1 Q 버퍼 트랜지스터(TQB1) 또한 세트 트랜지스터(TS)와 유사한 역할을 하고, 제2 Q 버퍼 트랜지스터(TQB2)는 리셋 트랜지스터(TR)와 유사한 역할을 하므로 리셋 트랜지스터(TR)와 동일한 Y/2의 면적을 갖는 것으로 정의한다. However, in Embodiment 1, a Q buffer transistor (TQB) is added. Since the Q buffer transistor (TQB) plays a similar role to the set transistor (TS), it is defined as having the same area of X/3 as the set transistor (TS). Additionally, in Embodiment 2, a first Q buffer transistor (TQB1) and a second Q buffer transistor (TQB2) are added. The first Q buffer transistor (TQB1) also plays a similar role as the set transistor (TS), and the second Q buffer transistor (TQB2) plays a similar role as the reset transistor (TR), so it has the same Y/2 as the reset transistor (TR). It is defined as having an area.

비교예, 실시예 1 및 실시예 2에서 풀업 트랜지스터(TPU)는 동일하게 사용되므로, 풀업 트랜지스터(TPU)에 대한 면적은 비교에서 제외하였다.Since the same pull-up transistor (TPU) was used in Comparative Example, Example 1, and Example 2, the area for the pull-up transistor (TPU) was excluded from the comparison.

상술한 내용을 바탕으로 [표 1]을 참조하면, 실시예 1 및 실시예 2에 따른 시프트 레지스터(140, 140')는 비교예에 따른 시프트 레지스터와 비교하여 세트 트랜지스터(TS), 리셋 트랜지스터(TR), 노이즈 제거 트랜지스터(TN) 및 Q 버퍼 트랜지스터(TQB)가 차지하는 면적이 감소하는 것을 확인할 수 있다. 특히, 2개의 트랜지스터가 추가되는 실시예 2보다는 1개의 트랜지스터가 추가되는 실시예 1이 면적 측면에서는 보다 유리할 수 있다.Based on the above-mentioned contents and referring to [Table 1], the shift registers 140 and 140' according to Examples 1 and 2 have a set transistor (TS) and a reset transistor ( It can be seen that the area occupied by the TR), noise removal transistor (TN), and Q buffer transistor (TQB) is reduced. In particular, Embodiment 1 in which one transistor is added may be more advantageous in terms of area than Embodiment 2 in which two transistors are added.

도 9a 내지 도 9c는 본 발명의 다양한 실시예들에 따른 시프트 레지스터의 효과를 설명하기 위한 그래프들이다. 도 9a는 도 8에 도시된 비교예에 따른 시프트 레지스터의 Q 노드(Q)에서의 전압을 측정한 그래프이고, 도 9b는 도 2a 내지 도 4를 참조하여 설명한 본 발명의 일 실시예에 따른 시프트 레지스터(140)의 Q1 노드(Q1) 및 Q2 노드(Q2)에서의 전압을 측정한 그래프이고, 실시예 2는 도 5a 내지 도 7을 참조하여 설명한 본 발명의 다른 실시예에 따른 시프트 레지스터(140')의 Q1 노드(Q1) 및 Q2 노드(Q2)에서의 전압을 측정한 그래프이다.9A to 9C are graphs for explaining the effect of a shift register according to various embodiments of the present invention. FIG. 9A is a graph measuring the voltage at the Q node (Q) of the shift register according to the comparative example shown in FIG. 8, and FIG. 9B is a shift graph according to an embodiment of the present invention described with reference to FIGS. 2A to 4. It is a graph measuring the voltage at the Q1 node (Q1) and Q2 node (Q2) of the register 140, and Example 2 is a graph of the shift register 140 according to another embodiment of the present invention described with reference to FIGS. 5A to 7. This is a graph measuring the voltage at the Q1 node (Q1) and Q2 node (Q2) of ').

먼저 도 9a를 참조하면, 비교예에 따른 시프트 레지스터(140)의 Q 노드(Q)는 프리차징 구간(PC)에서 프리차징 전압으로 충전되고, 부트스트랩 구간(BS)에서 부트스트랩 전압으로 충전된다. 따라서, Q 노드(Q)에 연결된 트랜지스터의 드레인-소스 전압(Vds)은 저전위 전압(VSS)과 부트스트랩 전압의 차, 예를 들어, 도 9a에 도시된 바와 같은 A일 수 있다. 따라서, 비교예에서는 Q 노드(Q)에 연결된 복수의 트랜지스터의 드레인 전극과 소스 전극의 전압 차이에 의해, 복수의 트랜지스터는 하이 정션 스트레스에 노출될 수 있다. First, referring to FIG. 9A, the Q node (Q) of the shift register 140 according to the comparative example is charged with the precharging voltage in the precharging section (PC) and is charged with the bootstrap voltage in the bootstrap section (BS). . Accordingly, the drain-source voltage (Vds) of the transistor connected to the Q node (Q) may be the difference between the low potential voltage (VSS) and the bootstrap voltage, for example, A as shown in FIG. 9A. Accordingly, in the comparative example, the plurality of transistors may be exposed to high junction stress due to the voltage difference between the drain electrode and the source electrode of the plurality of transistors connected to the Q node (Q).

다음으로, 실시예 1에 따른 시프트 레지스터(140)의 Q2 노드(Q2)는 프리차징 구간(PC)에서 프리차징 전압으로 충전되고, 부트스트랩 구간(BS)에서 부트스트랩 전압으로 충전된다. 다만, Q1 노드(Q1)의 경우, 프리차징 구간(PC)에서는 프리차징 전압으로 충전되나 부트스트랩 구간(BS)에서는 부트스트랩 전압으로 충전되지 않고 프리차징 전압으로 유지된다. 따라서, 실시예 1에서는 Q1 노드(Q1)에 연결된 트랜지스터의 드레인-소스 전압(Vds)이 저전위 전압(VSS)과 프리차징 전압의 차, 예를 들어, 도 9b에 도시된 바와 같은 (b = A-a)일 수 있다. 따라서, 실시예 1에서는 비교예 1보다 총 트랜지스터 면적도 감소하며, Q1 노드(Q1)에 연결된 트랜지스터의 드레인-소스 전압(Vds)도 감소될 수 있다. 따라서, Q1 노드(Q1)에 연결된 트랜지스터의 하이 정션 스트레스를 회피할 수 있다.Next, the Q2 node (Q2) of the shift register 140 according to Embodiment 1 is charged with the precharging voltage in the precharging section (PC) and charged with the bootstrap voltage in the bootstrap section (BS). However, in the case of the Q1 node (Q1), it is charged with the precharging voltage in the precharging section (PC), but is not charged with the bootstrap voltage and is maintained at the precharging voltage in the bootstrap section (BS). Therefore, in Example 1, the drain-source voltage (Vds) of the transistor connected to the Q1 node (Q1) is the difference between the low-potential voltage (VSS) and the pre-charging voltage, for example, (b = It may be A-a). Therefore, in Example 1, the total transistor area is reduced compared to Comparative Example 1, and the drain-source voltage (Vds) of the transistor connected to the Q1 node (Q1) can also be reduced. Accordingly, high junction stress of the transistor connected to the Q1 node (Q1) can be avoided.

다음으로, 실시예 2에 따른 시프트 레지스터(140)의 Q2 노드(Q2)는 프리차징 구간(PC)에서 프리차징 전압으로 충전되고, 부트스트랩 구간(BS)에서 부트스트랩 전압으로 충전된다. 다만, Q1 노드(Q1)의 경우, 프리차징 구간(PC)에서는 프리차징 전압으로 충전되나 부트스트랩 구간(BS)에서는 부트스트랩 전압으로 충전되지 않고 프리차징 전압으로 유지된다. 따라서, 실시예 2에서는 Q1 노드(Q1)에 연결된 트랜지스터의 드레인-소스 전압(Vds)이 저전위 전압(VSS)과 프리차징 전압의 차, 예를 들어, 도 9c에 도시된 바와 같은 (y = A-x)일 수 있다. 따라서, 실시예 1에서는 비교예 1보다 총 트랜지스터 면적도 감소하며, Q1 노드(Q1)에 연결된 트랜지스터의 드레인-소스 전압(Vds)도 감소될 수 있다. 따라서, Q1 노드(Q1)에 연결된 트랜지스터의 하이 정션 스트레스를 회피할 수 있다.Next, the Q2 node (Q2) of the shift register 140 according to the second embodiment is charged with the precharging voltage in the precharging section (PC) and charged with the bootstrap voltage in the bootstrap section (BS). However, in the case of the Q1 node (Q1), it is charged with the precharging voltage in the precharging section (PC), but is not charged with the bootstrap voltage and is maintained at the precharging voltage in the bootstrap section (BS). Therefore, in Example 2, the drain-source voltage (Vds) of the transistor connected to the Q1 node (Q1) is the difference between the low-potential voltage (VSS) and the pre-charging voltage, for example, (y = It can be A-x). Therefore, in Example 1, the total transistor area is reduced compared to Comparative Example 1, and the drain-source voltage (Vds) of the transistor connected to the Q1 node (Q1) can also be reduced. Accordingly, high junction stress of the transistor connected to the Q1 node (Q1) can be avoided.

본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.Exemplary embodiments of the present invention may be described as follows.

본 발명의 다른 특징에 따르면, 세트 트랜지스터 및 리셋 트랜지스터는 단일 트랜지스터로 구성될 수 있다.According to another feature of the present invention, the set transistor and reset transistor may be composed of a single transistor.

본 발명의 또 다른 특징에 따르면, 프리차징 구간 동안, Q1 노드 및 Q2 노드는 프리차징되고, 부트스트랩 구간 동안, Q1 노드 및 Q2 노드 중 Q2 노드만 풀업 트랜지스터의 게이트 전극과 소스 전극 사이에 연결된 부트스트랩 커패시터에 의해 프리차징 전압보다 높은 부트스트랩 전압으로 부트스트랩될 수 있다.According to another feature of the present invention, during the precharging period, the Q1 node and the Q2 node are precharged, and during the bootstrap period, only the Q2 node among the Q1 node and Q2 node is connected between the gate electrode and the source electrode of the pull-up transistor. It can be bootstrapped to a bootstrap voltage higher than the precharging voltage by a strap capacitor.

본 발명의 또 다른 특징에 따르면, Q 버퍼 트랜지스터는 고전위 전압을 공급받는 게이트 전극, Q1 노드에 연결된 드레인 전극 및 Q2 노드에 연결된 소스 전극을 포함할 수 있다.According to another feature of the present invention, the Q buffer transistor may include a gate electrode supplied with a high potential voltage, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node.

본 발명의 또 다른 특징에 따르면, Q 버퍼 트랜지스터는, 프리차징 구간 동안 Q2 노드를 프리차징 전압으로 충전시키는 제1 Q 버퍼 트랜지스터 및 리셋 구간 동안 Q2 노드의 전압을 저전위 전압으로 방전시키는 제2 Q 버퍼 트랜지스터를 포함할 수 있다.According to another feature of the present invention, the Q buffer transistor includes a first Q buffer transistor that charges the Q2 node to a precharging voltage during the precharging period and a second Q buffer transistor that discharges the voltage of the Q2 node to a low potential voltage during the reset period. May include a buffer transistor.

본 발명의 또 다른 특징에 따르면, 제1 Q 버퍼 트랜지스터와 제2 Q 버퍼 트랜지스터는 턴온 구간이 서로 상이할 수 있다. According to another feature of the present invention, the turn-on period of the first Q buffer transistor and the second Q buffer transistor may be different from each other.

본 발명의 또 다른 특징에 따르면, Q1 버퍼 트랜지스터는 제N-4 번째 스캔 출력을 공급받는 게이트 전극, Q1 노드에 연결된 드레인 전극 및 Q2 노드에 연결된 소스 전극을 포함하고, Q2 버퍼 트랜지스터는 제N+4 번째 스캔 출력을 공급받는 게이트 전극, Q1 노드에 연결된 드레인 전극 및 Q2 노드에 연결된 소스 전극을 포함할 수 있다.According to another feature of the present invention, the Q1 buffer transistor includes a gate electrode supplied with the N-4th scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node, and the Q2 buffer transistor includes an N+th scan output. It may include a gate electrode supplied with the fourth scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node.

본 발명의 또 다른 특징에 따르면, 세트 트랜지스터의 게이트 전극 및 드레인 전극은 다이오드 구조를 이루며 제N-4 번째 스캔 출력을 공급받고, 세트 트랜지스터의 소스 전극은 Q1 노드와 연결될 수 있다.According to another feature of the present invention, the gate electrode and drain electrode of the set transistor form a diode structure and receive the N-4th scan output, and the source electrode of the set transistor may be connected to the Q1 node.

본 발명의 또 다른 특징에 따르면, 풀업 트랜지스터는 프리차징 구간 동안 Q2 노드의 프리차징 전압에 의해 턴온(turn on)되며, 부트스트랩 구간 동안 드레인 전극에 공급되는 제N 번째 클럭 신호를 소스 전극을 통해 스캔 출력으로 출력할 수 있다.According to another feature of the present invention, the pull-up transistor is turned on by the precharging voltage of the Q2 node during the precharging period, and the Nth clock signal supplied to the drain electrode during the bootstrap period is transmitted through the source electrode. It can be printed using scan output.

본 발명의 또 다른 특징에 따르면, 리셋 트랜지스터는 제N+4 번째 스캔 출력에 의해 턴온되어 저전위 전압을 공급받고, 저전위 전압을 출력하여 Q1 노드 및 Q2 노드를 리셋시킬 수 있다.According to another feature of the present invention, the reset transistor is turned on by the N+4th scan output, receives a low potential voltage, and outputs the low potential voltage to reset the Q1 node and Q2 node.

본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 제N-2 번째 클럭 신호를 공급받는 게이트 전극, 제N-2 번째 스캔 출력을 공급받는 드레인 전극 및 Q1 노드에 연결된 소스 전극을 포함하는 노이즈 제거 트랜지스터를 더 포함할 수 있다.According to another feature of the present invention, the shift register is a noise removal transistor including a gate electrode supplied with the N-2th clock signal, a drain electrode supplied with the N-2th scan output, and a source electrode connected to the Q1 node. It may further include.

본 발명의 또 다른 특징에 따르면, 세트 트랜지스터, 리셋 트랜지스터, 풀업 트랜지스터 및 Q 버퍼 트랜지스터는 산화물 반도체 트랜지스터일 수 있다.According to another feature of the present invention, the set transistor, reset transistor, pull-up transistor, and Q buffer transistor may be oxide semiconductor transistors.

본 발명의 다른 실시예에 따른 시프트 레지스터는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은, Q1 노드에 프리차징 전압을 인가하도록 구성된 세트부, Q2 노드에 의에 제어되며, 제N 번째 클럭 신호를 수신하여 스캔 출력으로 출력하도록 구성된 풀업부, Q1 노드 및 Q2 노드를 리셋시키도록 구성된 리셋부 및 Q1 노드에 연결된 세트부 및 리셋부의 트랜지스터의 하이 정션 스트레스(High Junction Stress)를 감소시키도록 구성된 Q 버퍼부를 포함한다.A shift register according to another embodiment of the present invention includes a plurality of stages, each of the plurality of stages is controlled by a set unit configured to apply a pre-charging voltage to the Q1 node, a Q2 node, and an N-th clock signal A pull-up unit configured to receive and output as a scan output, a reset unit configured to reset the Q1 node and Q2 node, and Q configured to reduce the high junction stress of the transistors of the set unit and reset unit connected to the Q1 node. Includes a buffer unit.

본 발명의 다른 특징에 따르면, Q 버퍼부는 부트스트랩 구간동안 Q2 노드를 부트스트랩 상태로 유지시키고, Q1 노드를 프리차징 상태로 유지시키도록 구성될 수 있다.According to another feature of the present invention, the Q buffer unit may be configured to maintain the Q2 node in the bootstrap state and the Q1 node in the precharging state during the bootstrap period.

본 발명의 또 다른 특징에 따르면, Q 버퍼부는 부트스트랩 구간 동안 Q1 노드와 Q2 노드를 분리시키는 단일의 트랜지스터로 구성될 수 있다.According to another feature of the present invention, the Q buffer unit may be composed of a single transistor that separates the Q1 node and Q2 node during the bootstrap period.

본 발명의 또 다른 특징에 따르면, Q 버퍼부는 프리차징 구간 동안 Q2 노드를 프리차징 전압으로 충전시키고, 리셋 구간 동안 Q1 노드 및 Q2 노드의 전압을 저전위 전압으로 방전시키도록 구성될 수 있다.According to another feature of the present invention, the Q buffer unit may be configured to charge the Q2 node to the precharging voltage during the precharging period and to discharge the voltages of the Q1 node and Q2 node to a low potential voltage during the reset period.

본 발명의 또 다른 특징에 따르면, Q1 노드에 연결된 세트부의 트랜지스터의 개수 및 리셋부의 트랜지스터의 개수는 각각 1개일 수 있다.According to another feature of the present invention, the number of transistors in the set section and the number of transistors in the reset section connected to the Q1 node may each be one.

본 발명의 일 실시예에 따른 표시 장치는 복수의 픽셀을 구비하는 표시 영역, 표시 영역의 적어도 일측에 배치되는 비표시 영역 및 비표시 영역에 위치하며, 복수의 픽셀과 대응되는 게이트 구동부를 포함하고, 게이트 구동부는, Q1 노드에 프리차징 전압을 인가하도록 구성된 세트부, Q2 노드에 의에 제어되며, 제N 번째 클럭 신호를 수신하여 스캔 출력으로 출력하도록 구성된 풀업부, Q1 노드 및 Q2 노드를 리셋시키도록 구성된 리셋부 및 Q1 노드에 연결된 세트부 및 리셋부의 트랜지스터의 하이 정션 스트레스를 감소시키도록 구성된 Q 버퍼부를 포함한다.A display device according to an embodiment of the present invention includes a display area having a plurality of pixels, a non-display area disposed on at least one side of the display area, and a gate driver located in the non-display area and corresponding to the plurality of pixels. , the gate driver is controlled by a set unit configured to apply a precharging voltage to the Q1 node, a Q2 node, and a pull-up unit configured to receive the Nth clock signal and output it as a scan output, resetting the Q1 node and Q2 node. It includes a reset unit configured to reduce the high junction stress of the transistor of the set unit and reset unit connected to the Q1 node.

본 발명의 다른 특징에 따르면, 프리차징 구간 동안, Q1 노드 및 Q2 노드는 프리차징되고, 부트스트랩 구간 동안, Q1 노드 및 Q2 노드 중 Q2 노드만 프리차징 전압보다 높은 부트스트랩 전압으로 부트스트랩되고, Q1 노드는 Q 버퍼부에 의해 프리차징 전압으로 유지될 수 있다.According to another feature of the present invention, during the precharging period, the Q1 node and the Q2 node are precharged, and during the bootstrapping period, only the Q2 node among the Q1 node and Q2 node is bootstrapped with a bootstrap voltage higher than the precharging voltage, The Q1 node can be maintained at a precharging voltage by the Q buffer unit.

본 발명의 또 다른 특징에 따르면, Q 버퍼부는, 고전위 전압을 공급받는 게이트 전극, Q1 노드에 연결된 드레인 전극 및 Q2 노드에 연결된 소스 전극을 구비하는 단일의 트랜지스터로 구성될 수 있다.According to another feature of the present invention, the Q buffer unit may be composed of a single transistor including a gate electrode supplied with a high potential voltage, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node.

본 발명의 또 다른 특징에 따르면, Q 버퍼부는, 프리차징 구간 동안 턴온되는 제1 Q 버퍼 트랜지스터 및 리셋 구간 동안 턴온되는 제2 Q 버퍼 트랜지스터를 포함할 수 있다.According to another feature of the present invention, the Q buffer unit may include a first Q buffer transistor that is turned on during the precharging period and a second Q buffer transistor that is turned on during the reset period.

본 발명의 또 다른 특징에 따르면, 세트부 및 리셋부 각각은 단일의 트랜지스터로 구성될 수 있다.According to another feature of the present invention, each of the set unit and reset unit may be composed of a single transistor.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the technical spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but are for illustrative purposes, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. The scope of protection of the present invention should be interpreted in accordance with the claims below, and all technical ideas within the equivalent scope should be construed as being included in the scope of rights of the present invention.

100: 표시 장치
110: 표시 패널
110A: 표시 영역
110B: 비표시 영역
120: 데이터 구동부
130: 레벨 시프터
140, 140': 시프트 레지스터
150: 타이밍 컨트롤러
210: 세트부
220: 풀업부
230: 리셋부
240, 340: Q 버퍼부
250: 노이즈 제거부
TS: 세트 트렌지스터
TR: 리셋 트랜지스터
TN: 노이즈 제거 트랜지스터
TQB: Q 버퍼 트랜지스터
TQB1: 제1 Q 버퍼 트랜지스터
TQB2: 제2 Q 버퍼 트랜지스터
TPU: 풀업 트랜지스터
CB: 부트스트랩 커패시터
Q: Q 노드
Q1: Q1 노드
Q2: Q2 노드
PC: 프리차징 구간
BS: 부트스트랩 구간
RS: 리셋 구간
PXL: 픽셀
GL: 게이트 라인
DL: 데이터 라인
DMY: 더미 스테이지
ST: 스테이지
CLK: 클럭 신호
VDD: 고전위 전압
VSS: 저전위 전압
CT: 클럭 단자
PT: 전원 단자
PT1: 제1 전원 단자
PT2: 제2 전원 단자
ST: 세트 단자
RST: 리셋 단자
OUT: 출력 단자
DMYout: 더미 출력
Gout: 스캔 출력100: display device
110: display panel
110A: Display area
110B: Non-display area
120: data driving unit
130: level shifter
140, 140': shift register
150: Timing controller
210: Set department
220: Pull-up section
230: reset unit
240, 340: Q buffer unit
250: noise removal unit
TS: set transistor
TR: Reset transistor
TN: Noise cancellation transistor
TQB: Q buffer transistor
TQB1: first Q buffer transistor
TQB2: Second Q buffer transistor
TPU: pull-up transistor
CB: Bootstrap capacitor
Q: Q node
Q1: Q1 node
Q2: Q2 node
PC: Precharging section
BS: Bootstrap section
RS: reset section
PXL: Pixel
GL: gate line
DL: data line
DMY: dummy stage
ST: stage
CLK: clock signal
VDD: high potential voltage
VSS: low potential voltage
CT: clock terminal
PT: power terminal
PT1: first power terminal
PT2: 2nd power terminal
ST: set terminal
RST: Reset terminal
OUT: output terminal
DMYout: Dummy output
Gout: scan output

Claims

A shift register including a plurality of stages,
Among the plurality of stages, the Nth stage is,
A set transistor including a gate electrode supplied with a set signal and charging the Q1 node with a precharging voltage;
A pull-up transistor including a gate electrode connected to the Q2 node and outputting the Nth clock signal as a scan output;
a reset transistor including a gate electrode supplied with a reset signal and resetting the Q1 node and the Q2 node; and
Includes a Q buffer transistor connected between the Q1 node and the Q2 node,
The Q buffer transistor is,
A first Q buffer transistor that charges the Q2 node with the precharging voltage during a precharging period in which the Q1 node and the Q2 node are precharged; and
A second Q buffer transistor that discharges the voltage of the Q2 node to a low potential voltage during a reset period in which the Q1 node and the Q2 node are reset,
The first Q buffer transistor includes a gate electrode that receives an N-4th scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node,
The second Q buffer transistor includes a gate electrode that receives an N+4th scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node,
The gate electrode of the set transistor receives the N-4th scan output,
The gate electrode of the reset transistor is a shift register that receives the N+4th scan output.

According to paragraph 1,
A shift register, wherein the set transistor and the reset transistor are comprised of a single transistor.

According to paragraph 1,
During the precharging period, the Q1 node and the Q2 node are precharged,
During the bootstrap period, only the Q2 node among the Q1 node and the Q2 node is bootstrapped to a bootstrap voltage higher than the precharging voltage by a bootstrap capacitor connected between the gate electrode and the source electrode of the pull-up transistor. .

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According to paragraph 1,
A shift register wherein the first Q buffer transistor and the second Q buffer transistor have different turn-on periods.

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According to paragraph 1,
The gate electrode and drain electrode of the set transistor form a diode structure and receive the N-4th scan output,
A shift register where the source electrode of the set transistor is connected to the Q1 node.

According to paragraph 3,
The pull-up transistor is turned on by the precharging voltage of the Q2 node during the precharging period, and transmits the Nth clock signal supplied to the drain electrode during the bootstrap period to the scan output through the source electrode. Output shift register.

According to paragraph 1,
The reset transistor is turned on by the N+4th scan output to receive a low potential voltage, and outputs the low potential voltage to reset the Q1 node and the Q2 node.

According to paragraph 1,
A shift register further comprising a noise removal transistor including a gate electrode supplied with an N-2th clock signal, a drain electrode supplied with an N-2th scan output, and a source electrode connected to the Q1 node.

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A shift register including a plurality of stages,
Each of the plurality of stages is,
a set unit configured to apply a precharging voltage to the Q1 node;
A pull-up unit controlled by the Q2 node and configured to receive the Nth clock signal and output it as a scan output;
a reset unit configured to reset the Q1 node and the Q2 node; and
A Q buffer unit connected between the Q1 node and the Q2 node to reduce high junction stress of the transistors of the set unit and the reset unit connected to the Q1 node,
The Q buffer unit,
A first Q buffer transistor that charges the Q2 node with a precharging voltage during a precharging period in which the Q1 node and the Q2 node are precharged; and
A second Q buffer transistor that discharges the voltage of the Q2 node to a low potential voltage during a reset period in which the Q1 node and the Q2 node are reset,
The first Q buffer transistor includes a gate electrode that receives an N-4th scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node,
The second Q buffer transistor includes a gate electrode that receives an N+4th scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node,
The set unit includes a set transistor that receives an N-4th scan output through a gate electrode,
A shift register wherein the reset unit includes a reset transistor that receives an N+4th scan output to a gate electrode.

According to clause 13,
The Q buffer unit is configured to maintain the Q2 node in a bootstrap state and maintain the Q1 node in a precharging state during a bootstrap period in which only the Q2 node is bootstrapped with a bootstrap voltage higher than the precharging voltage. register.

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A display area including a plurality of pixels;
a non-display area disposed on at least one side of the display area; and
Located in the non-display area and including a gate driver corresponding to the plurality of pixels,
The gate driver,
a set unit configured to apply a precharging voltage to the Q1 node;
A pull-up unit controlled by the Q2 node and configured to receive the Nth clock signal and output it as a scan output;
a reset unit configured to reset the Q1 node and the Q2 node; and
A Q buffer unit connected between the Q1 node and the Q2 node to reduce high junction stress of the transistors of the set unit and the reset unit connected to the Q1 node,
The Q buffer unit,
A first Q buffer transistor that charges the Q2 node with the precharging voltage during a precharging period in which the Q1 node and the Q2 node are precharged; and
A second Q buffer transistor that discharges the voltage of the Q2 node to a low potential voltage during a reset period in which the Q1 node and the Q2 node are reset,
The first Q buffer transistor includes a gate electrode that receives an N-4th scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node,
The second Q buffer transistor includes a gate electrode that receives an N+4th scan output, a drain electrode connected to the Q1 node, and a source electrode connected to the Q2 node,
The set unit includes a set transistor that receives an N-4th scan output through a gate electrode,
The reset unit includes a reset transistor that receives an N+4th scan output as a gate electrode.

According to clause 18,
During the precharging period, the Q1 node and the Q2 node are precharged,
During the bootstrap period, among the Q1 node and the Q2 node, only the Q2 node is bootstrapped with a bootstrap voltage higher than the precharging voltage, and the Q1 node is maintained at the precharging voltage by the Q buffer unit. Device.

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