KR20010037321A - Method of forming a transistor in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 트랜지스터 형성에 관한 것으로서, 좀 더 구체적으로는 트랜지스터의 채널 영역 상에 형성되는 게이트 산화막은 얇게 형성하고 소스/드레인 영역 상에 형성되는 게이트 산화막은 두껍게 형성하는 반도체 장치의 트랜지스터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the formation of a transistor in a semiconductor device. More particularly, the transistor formation of a semiconductor device in which a gate oxide film formed on a channel region of a transistor is formed thin and a gate oxide film formed on a source / drain region is formed thick. It is about a method.
반도체 산업에 있어서, 반도체 칩의 제조 비용은 감소시키면서, 반도체 장치의 동작특성은 향상시키려는 노력이 끊임없이 진행되고 있다. 이러한 노력으로인해 마이크론 이하의 크기를 제조하기에 이르렀다. 반도체 장치의 소형화는 커패시턴스 및 저항을 악화시키는 동작특성을 감소시키고 이로인해 소자의 동작속도가 빨라지게 된다. 또한 반도체 장치의 소형화는 작은 칩들의 제조를 가능하게 하며, 이로인해 보다 작고 보다 많은 칩들을 단위 웨이퍼에 제조할 수 있게 되며 이것은 칩 제조 비용을 감소시킨다.In the semiconductor industry, efforts are continuously made to improve the operating characteristics of a semiconductor device while reducing the manufacturing cost of the semiconductor chip. This effort led to the manufacture of sub-micron sizes. Miniaturization of semiconductor devices reduces operating characteristics that degrade capacitance and resistance, resulting in faster device operating speeds. The miniaturization of semiconductor devices also enables the fabrication of smaller chips, which allows smaller and more chips to be manufactured on a unit wafer, which reduces chip manufacturing costs.
반도체 제조 공정에 있어서 포토리소그라피 및 건식식각 기술의 발전으로 인해 반도체 장치의 소형화는 가능하게 되었다. 반도체 제조에 널리 사용되는 포토리소그라피 및 건식식각 공정은 다음과 같다. 목적하는 하부막질(도전막 또는 절연막)이 증착되고 그 상부에 감광성막으로 포토레지스트막이 스핀 코팅되고 미리 준비된 마스크(투명 유리 기판에 불투명 석영 패턴으로 이루어짐)를 통해 상기 포토레지스트막에 빛을 통과시키고 이를 현상액을 통해 현상한다. 그 결과 생성된 포토레지스트 패턴을 사용하여 하부의 도전막 또는 절연막을 식각하여 원하는 도전막 패턴 또는 콘택을 형성한다.The development of photolithography and dry etching technologies in the semiconductor manufacturing process has made it possible to miniaturize semiconductor devices. Photolithography and dry etching processes widely used in semiconductor manufacturing are as follows. A desired lower film quality (conductive film or insulating film) is deposited, a photoresist film is spin coated with a photosensitive film thereon, and light is passed through the photoresist film through a pre-prepared mask (made of an opaque quartz pattern on a transparent glass substrate). This is developed through a developer. The resulting conductive layer or insulating layer is etched using the resulting photoresist pattern to form a desired conductive layer pattern or contact.
이러한 포토리소그라피 및 식각공정에서 목적하는 막질을 건식식각으로 식각할 때, 목적하는 막질 하부에 존재하는 막이 원치않게 식각되어 여러가지 문제를 야기할 수 있다.When dry etching the desired film quality in the photolithography and etching process, the film existing under the desired film quality is undesirably etched and may cause various problems.
이러한 문제는 특히 트랜지스터 형성에 있어서 게이트 전극 형성을 위한 식각시 게이트 산화막이 식각손상을 받고 심지어 그 하부의 반도체 기판이 파이는 불량을 야기하여 소자의 신뢰성을 떨어뜨린다.This problem causes the gate oxide film to be etched and the underlying semiconductor substrate to be etched during the etching of the gate electrode, particularly in the formation of the transistor, resulting in poor device reliability.
구체적으로 설명하면, 반도체 제조 공정에 있어서, 게이트 산화막의 두께는 계속해서 낮아지고 있는 상황이다. 이는 점차적으로 소자의 빠른 속도가 필요하기 때문에 앞으로도 더욱 낮아질 것으로 생각된다. 그러나 게이트 산화막의 두께가 낮아질 수록 발생하는 문제중 하나는 게이트 전극용 도전막인 폴리실리콘등을 식각하여 게이트 패턴을 형성할 때, 소스/드레인 영역에서 반도체 기판이 파이는 불량(pitting)이다. 이는 빠른 동작 속도를 위해 게이트 산화막을 얇게 하면 할 수록 더욱 심각해지게 된다.Specifically, in the semiconductor manufacturing process, the thickness of the gate oxide film continues to decrease. This is expected to be even lower in the future as the device needs to be increasingly fast. However, one of the problems that occurs as the thickness of the gate oxide film is lowered is that when the gate pattern is formed by etching polysilicon, which is a conductive film for the gate electrode, the semiconductor substrate is pitted in the source / drain region. This becomes more serious as the gate oxide becomes thinner for faster operation speed.
게이트를 이루는 폴리실리콘과 하부의 반도체 기판을 이루는 실리콘 서브(silicon sub)가 동일한 실리콘으로 되어있기 때문에, 식각할 때 막질의 구별이 어렵다.Since the polysilicon forming the gate and the silicon sub forming the lower semiconductor substrate are made of the same silicon, it is difficult to distinguish the film quality when etching.
따라서 근본적인 해결을 위해서는 충분한 게이트 산화막 두께가 있어야 한다.Therefore, there must be sufficient gate oxide thickness for the fundamental solution.
따라서 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 소자의 빠른 속도를 위해 낮은 게이트 산화막을 형성하면서 동시에 반도체 기판의 손상을 방지하기 위해 트랜지스터를 구성하는 게이트 산화막은 얇게 형성하고 소스/드레인 상의 게이트 산화막은 두껍게 형성하는 트랜지스터 형성 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above-mentioned problems, and in order to form a low gate oxide film for the high speed of the device and at the same time to prevent damage to the semiconductor substrate, the gate oxide film constituting the transistor is formed thin and source / drain An object of the present invention is to provide a method for forming a transistor in which the gate oxide film on the top is formed thick.
도 1은 본 발명의 트랜지스터 형성 방법에 따른 반도체 활성영역 상에 제 1 게이트 산화막이 형성된 반도체 기판을 개략적으로 나타내는 단면도;1 is a cross-sectional view schematically illustrating a semiconductor substrate on which a first gate oxide film is formed on a semiconductor active region according to a transistor forming method of the present invention;
도 2는 도 1에 후속하는 공정 단계로서, 상기 제 1 게이트 산화막 상에 제 1 포토레지스트 패턴이 형성된 반도체 기판을 개략적으로 나타내는 단면도;FIG. 2 is a cross-sectional view schematically illustrating a semiconductor substrate in which a first photoresist pattern is formed on the first gate oxide film as a process step subsequent to FIG. 1;
도 3은 도 2에 후속하는 공정 단계로서, 상기 제 1 포토레지스트 패턴에 으해 노출된 상기 제 1 게이트 산화막을 습식식각으로 제거한 뒤의 반도체 기판을 개략적으로 나타내는 단면도;FIG. 3 is a schematic cross-sectional view of a semiconductor substrate after wet etching the first gate oxide film exposed by the first photoresist pattern as a process step subsequent to FIG. 2;
도 4는 도 3에 후속하는 공정 단계로서, 상게 제 1 게이트 산화막이 제건된 자리에 제 2 게이트 산화막이 형성된 반도체 기판을 개략적으로 나타내는 단면도;4 is a cross-sectional view schematically illustrating a semiconductor substrate in which a second gate oxide film is formed at a place where the first gate oxide film is removed, as a process step subsequent to FIG. 3;
도 5는 도 4에 후속하는 공정 단계로서, 게이트 전극용 도전막 및 제 2 포토레지스트 패턴이 형성된 반도체 기판을 개략적으로 나타내는 단면도; 그리고FIG. 5 is a cross-sectional view schematically illustrating a semiconductor substrate on which a conductive film for a gate electrode and a second photoresist pattern are formed, as a process step subsequent to FIG. 4; And
도 6은 도 5에 후속하는 공정 단계로서, 본 발명에 따른 트랜지스터 구조를 개략적으로 나타내는 단면도이다.FIG. 6 is a cross-sectional view schematically illustrating a transistor structure according to the present invention as a process step subsequent to FIG. 5.
(구성)(Configuration)
상술한 바와 같은 목적을 달성하기 위한 바람직한 실시예에 따른 본 발명의 구성은, 반도체 기판 상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막의 소정 부분을 식각하여 상기 반도체 기판의 소정 부분을 노출시키되, 상기 노출된 반도체 기판은 게이트 산화막 영역을 정의하는 단계와, 상기 노출된 반도체 기판 상에 제 1 산화막 보다 상대적으로 얇은 게이트 산화막으로 제 2 산화막을 형성하는 단계와, 상기 제 1 및 제 2 산화막 상에 게이트 전극막질을 형성하는 단계와, 그리고 게이트 게이트 산화막인 제 2 산화막 양측의 상기 게이트 전극막질을 식각하여 게이트 전극 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to a preferred embodiment of the present invention, a first oxide film is formed on a semiconductor substrate, and a predetermined portion of the first oxide film is etched to form a predetermined portion of the semiconductor substrate. Exposing the semiconductor substrate, wherein the exposed semiconductor substrate defines a gate oxide region, forming a second oxide film on the exposed semiconductor substrate with a gate oxide film that is relatively thinner than the first oxide film, and wherein the first and second Forming a gate electrode film on the oxide film, and etching the gate electrode film on both sides of the second oxide film as a gate gate oxide film to form a gate electrode pattern.
상술한 방법에 있어서, 상기 제 1 산화막은 상기 게이트 전극막질 식각시 하부의 반도체 기판을 보호하는 역할을 하는 것을 특징으로 한다.In the above-described method, the first oxide layer may serve to protect a lower semiconductor substrate during etching of the gate electrode film.
상술한 방법에 있어서, 상기 게이트 전극 패턴은 상기 게이트 산화막 보다 더 넓게 형성되는 것을 특징으로 한다.In the above-described method, the gate electrode pattern is formed to be wider than the gate oxide layer.
(작용)(Action)
도 3 및 도 4에 나타난 바와 같이 제 1 게이트 산화막(120)이 형성된 반도체 기판(100) 상에 포토레지스트 패턴(140)을 형성하여 게이트 전극 하부에 형성되는 게이트 산화막이 형성될 부분을 노출시키도록(160) 제 1 게이트 산화막을 제거한다. 그리고 나서 제거된 부분에 얇은 제 2 게이트 산화막(180)을 형성한다. 따라서 소자의 빠른 동작을 위해 얇은 게이트 산화막을 형성할 수 있으며 또한 게이트 패턴 형성시 반도체 기판의 손상을 방지할 수 있다.As shown in FIGS. 3 and 4, the photoresist pattern 140 is formed on the semiconductor substrate 100 on which the first gate oxide film 120 is formed to expose a portion where the gate oxide film formed under the gate electrode is to be formed. (160) The first gate oxide film is removed. Then, a thin second gate oxide film 180 is formed on the removed portion. Therefore, a thin gate oxide film can be formed for fast operation of the device, and damage to the semiconductor substrate can be prevented when forming the gate pattern.
(실시예)(Example)
이하 첨부되는 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도 1 내지 도 6은 본 발명에 따른 트랜지스터 형성 방법을 개략적으로 나타낸 단면도로서 공정 단계별로 제시되어 있다. 도면에서는 반도체 기판 중 전기적 연결이 형성되는 활성영역만이 도시되어 있다. 본 실시예에 따른 트랜지스터 형성 방법은 MOSFET 장치의 p-채널 또는 n-채널 뿐 아니라, CMOS, BiCMOS 등에도 적용된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. 1 to 6 are schematic cross-sectional views showing a method of forming a transistor according to the present invention, which are presented step by step. In the drawing, only the active region in which the electrical connection is formed in the semiconductor substrate is shown. The transistor forming method according to the present embodiment is applied not only to p-channel or n-channel of a MOSFET device but also to CMOS, BiCMOS, and the like.
먼저 반도체 기판이 준비되고 활성영역과 비활성영역을 정의하기 위한 소자분리공정이 진행된다. 도 1은 상기 반도체 기판 중 활성영역의 일부(100)만을 개략적으로 도시하고 있다. 상기 반도체 활성영역(100) 상에 후속 게이트 패턴 형성을 위한 게이트 전극막질 식각시 반도체 활성영역(100), 구체적으로 소스/드레인 영역이 형성될 활성영역을 보호하기에 충분한 두께의 제 1 게이트 산화막(120)이 형성된다. 예를 들면 적어도 50 옹그스트롬 이상의 두께를 가지도록 형성된다.First, a semiconductor substrate is prepared, and a device isolation process for defining an active region and an inactive region is performed. FIG. 1 schematically illustrates only a portion 100 of an active region of the semiconductor substrate. A first gate oxide layer having a thickness sufficient to protect the semiconductor active region 100, specifically, an active region in which a source / drain region is to be formed, is formed during etching of the gate electrode film for subsequent gate pattern formation on the semiconductor active region 100. 120) is formed. For example, it is formed to have a thickness of at least 50 Angstroms or more.
다음 도 2를 참조하면, 상기 제 1 게이트 산화막(120) 상에 상기 제 1 게이트 산화막(120)의 소정 부분을 노출시키도록 제 1 포토레지스트 패턴(140)이 형성된다. 상기 제 1 포토레지스트 패턴(140)에 의해 노출된 부분은 게이트 전극 패턴이 형성될 부분이다. 다음 상기 제 1 포토레지스트 패턴(140)을 사용하여 노출된 제 1 게이트 산화막(120)이 식각된다. 예를 들면 습식식각이 진행되어 게이트가 형성될 활성영역, 즉 트랜지스터의 채널 영역(160)을 도3에 나타난 바와 같이 노출시킨다. 상기 습식식각은 통상적인 산화막 제거 용액 예를 들면, BOE(buffered oxide etchant), 200:1 내지 250:1로 희석된 불산 용액을 사용하여 수행된다. 이때 습식식각 특성상 제 1 포토레지스트 패턴(140) 하부에 산화막의 언더컷이 발생함을 볼수 있다.Next, referring to FIG. 2, a first photoresist pattern 140 is formed on the first gate oxide layer 120 to expose a predetermined portion of the first gate oxide layer 120. The portion exposed by the first photoresist pattern 140 is a portion where the gate electrode pattern is to be formed. Next, the first gate oxide layer 120 exposed using the first photoresist pattern 140 is etched. For example, wet etching is performed to expose the active region where the gate is to be formed, that is, the channel region 160 of the transistor as shown in FIG. 3. The wet etching is performed using a conventional oxide removal solution, for example, a buffered oxide etchant (BOE), hydrofluoric acid solution diluted 200: 1 to 250: 1. At this time, it can be seen that undercut of the oxide film occurs under the first photoresist pattern 140 due to the wet etching characteristic.
다음 상기 제 1 포토레지스트 패턴(140)을 통상적인 애싱 및 스트립 공정으로 제거한다. 그리고 나서, 상기 노출된 활성영역(채널 영역) 상에 상기 제 1 게이트 산화막(120) 보다 상대적으로 얇은 두께를 가지는 제 2 게이트 산화막(180), 즉 원하는 두께를 가지는 게이트 산화막이 도 4에 나타난 바와 같이 형성된다. 상기 제 2 게이트 산화막(180)은 소자의 빠른 동작특성을 위해 가능한 얇게 형성된다. 이로써 서로 다른 두께를 가지는 게이트 산화막(120,180)이 형성된다.Next, the first photoresist pattern 140 is removed by a conventional ashing and stripping process. Then, a second gate oxide film 180 having a thickness relatively thinner than the first gate oxide film 120, that is, a gate oxide film having a desired thickness, is formed on the exposed active region (channel region) as shown in FIG. 4. Formed together. The second gate oxide layer 180 is formed as thin as possible for fast operation of the device. As a result, gate oxide layers 120 and 180 having different thicknesses are formed.
다음 도 5를 참조하면, 상기 제 1 및 제 2 게이트 산화막(120, 180) 상에 게이트 전극 형성을 위한 도전물질(200)이 증착된다. 상기 도전물질(200)은 예를 들면 폴리실리콘으로 형성된다. 또한 폴리실리콘 및 금속 실리사이드의 이중막으로 형성될 수 있다. 다음 상기 게이트 전극용 도전물질(200) 상에 게이트 전극 패턴을 정의하는 제 2 포토레지스트 패턴(220)이 형성된다. 상기 제 2 포토레지스ㅌ 패턴(220)을 마스크로 사용하여 상기 게이트 전극용 도전물질(200)을 이방성 식각하여 도 6에 나타난 바와 같이 게이트 전극 패턴(240)을 형성한다. 상기 게이트 전극 패턴(240)은 상기 제 2 게이트 산화막(180)에 비해 단면상으로 다소 넓게 패턴이 형성된다.Next, referring to FIG. 5, a conductive material 200 for forming a gate electrode is deposited on the first and second gate oxide layers 120 and 180. The conductive material 200 is formed of, for example, polysilicon. It may also be formed from a double film of polysilicon and metal silicide. Next, a second photoresist pattern 220 defining a gate electrode pattern is formed on the gate electrode conductive material 200. The gate electrode pattern 240 is formed by anisotropically etching the gate electrode conductive material 200 using the second photoresist pattern 220 as a mask. The gate electrode pattern 240 is formed in a somewhat wider cross-section than the second gate oxide layer 180.
본 발명에 따르면, 상기 제 1 게이트 산화막(120)이 당초에 두껍게 형성되어 있어, 게이트 전극용 도전물질(200) 식각시 하부의 활성영역을 충분히 보호하게 된다. 또한 충분한 과식각을 수행할 수 있어 양호한 측벽 프로파일을 가지는 게이트 전극 패턴(240)의 형성이 가능하다.According to the present invention, the first gate oxide layer 120 is initially formed to be thick enough to sufficiently protect the lower active region when the gate electrode conductive material 200 is etched. In addition, sufficient overetching may be performed to form the gate electrode pattern 240 having a good sidewall profile.
다음 소스/드레인 형성을 위한 이온 주입 공정이 통상적으로 진행된다. 예를 들어 상기 반도체 활성영역이 p형 인경우 n형의 불순물이 주입되고 n형이 경우 p형의 불순물이 주입된다.Next, an ion implantation process for source / drain formation is typically performed. For example, when the semiconductor active region is p-type, n-type impurities are implanted. In the case of n-type, p-type impurities are implanted.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.Although the present invention has been described with reference to preferred embodiments, the scope of the present invention is not limited thereto. Rather, various modifications and similar arrangements are included. Therefore, the true scope and spirit of the claims of the present invention should be interpreted broadly to encompass such modifications and similar arrangements.
본 발명의 일 특징에 의하면, 제 1 게이트 산화막을 형성한 후 채널 영역 상의 제 1 게이트 산화막을 선택적으로 제거한 뒤, 얇은 제 2 게이트 산화막을 형성함으로써, 서로 다른 두께를 가지는 게이트 산화막을 형성할 수 있어, 소자의 동작 특성을 향상시키는 동시에 게이트 전극 형성시 실리콘 기판이 손상을 받아 파이는 피팅 결합을 방지할 수 있는 효과가 있다.According to one aspect of the present invention, after forming the first gate oxide film, selectively removing the first gate oxide film on the channel region, and forming a thin second gate oxide film, gate oxide films having different thicknesses can be formed. In addition, the silicon substrate is damaged when the gate electrode is formed at the same time as the operation characteristics of the device is improved, so that the pie can prevent the fitting coupling.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990044764A KR20010037321A (en) | 1999-10-15 | 1999-10-15 | Method of forming a transistor in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990044764A KR20010037321A (en) | 1999-10-15 | 1999-10-15 | Method of forming a transistor in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010037321A true KR20010037321A (en) | 2001-05-07 |
Family
ID=19615514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990044764A Withdrawn KR20010037321A (en) | 1999-10-15 | 1999-10-15 | Method of forming a transistor in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010037321A (en) |
-
1999
- 1999-10-15 KR KR1019990044764A patent/KR20010037321A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19991015 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |