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KR20040033307A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20040033307A
KR20040033307A KR10-2004-7003610A KR20047003610A KR20040033307A KR 20040033307 A KR20040033307 A KR 20040033307A KR 20047003610 A KR20047003610 A KR 20047003610A KR 20040033307 A KR20040033307 A KR 20040033307A
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insulating film
silicon
nitrogen
aluminum
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겐조 마나베
가즈히꼬 엔도
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닛본 덴끼 가부시끼가이샤
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Abstract

MIS(금속-절연막-반도체) 구조를 갖는 반도체 장치에서, 반도체 위에 Al, O, N 원자를 주체로 하는 막을 이용한다. 또는, MIS 구조를 갖는 반도체 장치에서, 소스, 드레인 사이의 채널 영역 위에, 게이트 절연막으로서 Al, O, N 원자를 주체로 하는 막을 형성한다. 게이트 길이 0.05㎛ 세대의 반도체 트랜지스터의 게이트 절연막에 요구되는 특성을 만족한다. 특히, 막 내의 고정 전하를 갖지 않고, 불순물 확산이 저감된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREFOR}
최근, 반도체 디바이스의 보다 고집적화·고성능화·소비 전력 절감을 실현하고, 반도체 디바이스에 이용하는 절연막에 관하여, 그 특성을 개선하기 위해 다양한 연구가 이루어지고 있다. 반도체 디바이스에 이용되는 절연막으로서는, 트랜지스터의 게이트 절연막, 소자 분리막, 캐패시터 절연막, 층간 절연막, 패시베이션막 등이 있으며, 각각 이용하는 개소에 대응한 절연막 재료의 연구가 진행되고 있다.
절연막에 대해서는, 누설 전류를 유지하면서 실리콘 산화막 환산 막두께 tox의 축소를 도모하는 것이 시도되고 있다. 실리콘 산화막 환산 막두께 tox는, 비유전율 ε, 실제의 막 두께 t의 박막에 대하여 tox=εSiOt/ε로 정의된다.
예를 들면, 게이트 길이 0.05㎛ 세대의 반도체 트랜지스터의 게이트 절연막에는, 실리콘 산화막 환산 막두께 1㎚ 이하에서 게이트 누설 전류 밀도가 게이트 전압 1.0V 시에 1A/㎠ 이하인 절연 특성이 요구되고 있다.
종래, 트랜지스터의 게이트 절연막으로서, 실리콘 산화막이 사용되어 왔다. 그러나, 막 두께 1㎚ 이하의 실리콘 산화막에 전압 1V를 인가하면, 직접 터널 전류만으로도 10A/㎠를 초과하기 때문에, 사용할 수 없다.
따라서, 상기 절연막으로서 고유전율을 갖는 금속 산화물을 적용하는 것이 시도되고 있다. 게이트 절연막으로의 금속 산화물의 적용에 의해 채널 내 전자의 이동도의 열화가 없으면, 트랜지스터의 속도를 떨어뜨리지 않고 저전압화·소비 전력 절감을 실현할 수 있다.
게이트 절연막에 적용되는 금속 절연물에는, 상기한 절연 특성뿐만 아니라, 다음과 같은 특성도 요구된다.
첫째, 트랜지스터 제조 프로세스 중 열처리에 의한 게이트 용량의 저하를 방지하기 위해, 실리콘 기판(혹은 극박(極博)의 실리콘 산화막·실리콘 질화막·실리콘 산질화막 중 어느 하나에 의해 피복된 실리콘 기판)과의 계면이 열역학적으로 안정하다.
둘째, 트랜지스터의 임계값 시프트·채널 이동도 저하 억제를 위해 막 내에 고정 전하를 갖지 않는다.
셋째, 트랜지스터의 임계값 시프트·변동을 억제하기 위해 막 내의 불순물 확산이 일어나지 않는다.
절연성, 실리콘 기판과의 계면 안정성의 관점에서 보면, 현재까지 ZrO2, HfO2및 그 실리케이트, 란탄계의 산화물 및 그 실리케이트의 게이트 절연막으로의 적용이 연구되고 있다. ZrO2, HfO2및 란탄계의 산화물은 유전율이 20 이상으로 높고, 절연성이 우수하지만, 게이트 절연막으로서 사용하기 위해서는 이하와 같은 문제가 있다.
우선, 결정화 온도가 400∼600도로 낮기 때문에, 트랜지스터를 작성한 경우, 그 형성시 프로세스 중 열처리에 의해 절연막의 현저한 결정화가 발생한다. 그 때문에, 실리콘과의 계면의 평탄성이 저하되어 채널 내의 이동도가 저하된다. 또한, 절연막에 랜덤하게 생긴 입계는 특성 변동의 원인이 될 가능성이 있다. 또한, 결정의 입계를 통하여 상부 전극의 물질이 실리콘 기판에 도달하면 트랜지스터 제작 시에 채널의 이동도의 저하, 임계값의 시프트의 변동이 일어나 트랜지스터 성능이 열화할 가능성이 높다.
또한, 결정화가 면 내에서 랜덤하게 발생하면, 게이트 절연막 에칭 시에 균일하게 에칭할 수 없으므로, 그 결과 소스·드레인 영역에 에칭 잔여물이 발생할 가능성이 있다. 게다가, 지르코늄, 하프늄, 란탄계의 금속은 종래의 실리콘 반도체 디바이스의 프로세스에는 존재하지 않는 물질로서, 실리콘 반도체 제조 라인 도입을 위해서는 많은 오염 조사를 행할 필요가 있다. 따라서, ZrO2, HfO2및 란탄계의 산화물을 실리콘 반도체 트랜지스터의 게이트 절연막으로서 이용하는 것은 현시점에서 어렵다.
ZrO2, HfO2및 란탄계의 산화물의 실리케이트는 유전율이 10정도이지만 큰 밴드 갭을 갖고, 또한 상 분리·결정화 온도가 800도 이상으로 고온이기 때문에 게이트 절연막으로서 유망시되고 있다. 그러나, 실리케이트는, 막 두께의 균일성 등의 관점에서 보면, 게이트 절연막의 성막 방법으로서 가장 유망시되고 있는 기상 원자층 성장을 이용하여 성막할 수 없다.
또한, ZrO2, HfO2및 란탄계의 산화물을 포함하므로, 역시 제조 라인 도입을 위해서는 많은 오염 조사를 행할 필요가 있다. 따라서, ZrO2, HfO2및 란탄계의 산화물의 실리케이트를 실리콘 반도체 트랜지스터의 게이트 절연막으로서 이용하는 것은 현시점에서 어렵다.
결정화 온도가 높고, 또한 Al이 실리콘 반도체 프로세스에 이미 존재하고 있음으로 인해, 게이트 절연막으로서 산화 알루미늄(Al2O3)의 적용의 연구도 이루어지고 있다. Al2O3은 비교적 높은 비유전율(비정질로 8∼10 정도, 단결정으로는 12 정도)과 높은 절연성을 갖고 또한 실리콘과의 계면이 열역학적으로 안정적이다. 또한, Al2O3은 800도 이상의 결정화 온도를 갖는다. Al이 실리콘 반도체 프로세스에 이미 상용되고 있는 원소이다. 또한, Al2O3은 게이트 절연막의 성막 방법으로서 가장 유망시되고 있는 기상 성장 원자층 성장을 이용하여 성막 가능하다. 이상의 이유로부터, Al2O3는, 상기의 게이트 절연막으로서, 최근 활발히 연구되고 있다.
International Electron Device Meeting 2000 P.223에는, 게이트 절연막으로서 산화 알루미늄막을, 게이트 전극으로서 다결정 실리콘을 이용하여 게이트 길이 0.08㎛의 미세 트랜지스터를 시작(試作)한 보고가 있다. 그러나, 여기에는 이하의 문제점이 있다.
첫째, 산화 알루미늄(Al2O3)막 내에는 음의 고정 전하가 존재한다는 점이다. 산화 알루미늄 내에 Al 결손 혹은 격자간 산소가 있으면 음으로 대전된 고정 전하가 발생한다고 생각되어진다. 현재의 이 음전하의 기원이 어느 쪽인지에 대해서는 분명하지 않지만, 이 음의 고정 전하를 위해 산화 알루미늄(Al2O3)막을 게이트 절연막에 적용한 경우 채널 내의 전자의 이동도가 저하된다. 또한 트랜지스터의 임계값도 시프트한다. 실제로 이 보고에서는, 막 내의 음의 고정 전하 때문에 전자의 이동도가 실리콘 산화막을 이용한 경우의 1/3이 되어 게이트 절연막으로서 산화 알루미늄막을 이용한 이점을 발견할 수 없다.
둘째, 산화 알루미늄 박막에 붕소에 대한 확산 내성이 없다는 것이다. 이 때문에, 종래와 같이 게이트 전극으로서 붕소를 도핑한 다결정 실리콘을 이용한 경우 트랜지스터의 임계값 시프트가 일어난다.
Appl. Phys. Lett., Vol.77(2000), P.2207에는, 붕소 도핑 다결정 실리콘 전극/Al2O3(8㎚)/n-Si계에서 어닐링 온도를 800도로부터 850도로 한 경우, 다결정 실리콘 전극으로부터 Al2O3을 통하여 실리콘 기판에 8.8×1012Bions/㎠의 붕소가 확산되어 플랫 밴드 전압이 1.54V로 대폭 시프트했다는 보고가 있다.
트랜지스터를 형성할 때에는 1000℃ 정도의 열처리가 있기 때문에, 붕소의 확산에 의해, 트랜지스터의 대폭적인 임계값의 시프트·변동이 발생한다. 따라서, 이 보고는, Al2O3막과 Si와의 사이에 0.5㎚ 이하의 매우 얇은 실리콘 산질화막을 형성하고, 붕소의 확산을 블록함으로써 800℃∼850℃의 어닐링 후에도, 플랫 밴드 시프트 전압 차를 90㎷ 정도로 할 수 있었다고 보고하고 있다. 그러나, 앞서 설명한 바와 같이, Al2O3를 게이트 절연막에 적용하는 경우에, 음의 고정 전하에 의한 채널 전자의 이동도가 저하된다. 또한, 계면에 실리콘 질화막을 이용하면, 실리콘과의 계면의 질소 농도가 커지고, 양의 고정 전하에 의해 채널 내의 전자의 이동도가 저하된다.
일본 특개평7-193147호 공보에는, SiO2와 Si3N4의 적층막에 Al을 도입하고, 사이알론(Sialon)(Si3N4-AlN-Al2O3계 고용체)을 게이트 절연막으로서 적용하는 것에 의해, 절연성과 유전율의 향상을 도모하고 있다. 그러나, Si를 다량 함유하고 있으므로, 유전율이 저하된다.
이상과 같이, Al2O3를 게이트 절연막으로서 사용 가능하게 하기 위해서는, 절연성 및 실리콘과의 계면 안정성을 유지하면서, 고정 전하를 저감하고 또한 막 내의 불순물 확산을 저감할 필요가 있다. 그러나, 현시점에서 그것을 동시에 실현하는 것은 곤란하고, 특히 Al2O3의 고정 전하를 감소시키기 위한 해결책은 존재하지 않는다.
본 발명은, 이들 문제를 감안하여 이루어진 것으로, 특히 반도체 트랜지스터의 게이트 절연물로서 산화 알루미늄을 이용할 때의 문제점을 해결한다. 본 발명은, 게이트 길이 0.05㎛ 세대의 반도체 트랜지스터의 게이트 절연막에 요구되는 특성을 만족하는, 특히 막 내의 고정 전하를 갖지 않고, 또 막 내의 불순물 확산이 저감된 금속 절연체 박막을 게이트 절연막에 이용한 디바이스의 구조·제조 방법을 제공하는 것을 목적으로 한다.
<발명의 개시>
본 발명의 반도체 장치는, MIS(금속-절연막-반도체) 구조를 갖는 반도체 장치에서, 반도체가 실리콘을 주로 하는 막, 또는 실리콘이고, 절연막은 Al, O, N 원자를 주체로 하는 막인 것을 특징으로 한다. 또한, 본 발명은, MIS(금속-절연막-반도체) 구조를 갖는 반도체 장치에서, 상기 반도체가 실리콘을 주로 하는 막, 또는 실리콘이고, 상기 절연막이, (1-x)AlO3/2·xAlN(단 O<x<1)인 것을 특징으로 한다.
본 발명은, 소스 영역과 드레인 영역과 채널 영역과, 채널 영역과 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에서, 채널 영역이 실리콘을 주로 하는 막, 또는 실리콘이고, 절연막이 Al, O, N 원자를 주체로 하는 막인 것을 특징으로 한다. 또한, 소스 영역과 드레인 영역과 채널 영역과, 채널 영역과 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에서, 채널 영역은 실리콘을 주로 하는 막, 또는 실리콘이고, 절연막은 (1-x)AlO3/2·xAlN(단 0<x<1)인 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 절연막은, 비금속 원자 내의 질소 농도비가 0.1% 이상 10% 이하이고, 절연막의 막 두께는 5㎚ 이하인 것을 특징으로 한다.
본 발명은, 소스 영역과 드레인 영역과, 채널 영역과, 채널 영역과 제1 절연막, 제2 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에서, 제1 절연막은 실리콘 산화막 또는 실리콘 산질화막이고, 제2 절연막은 Al, O, N 원자를 주체로 하는 막인 것을 특징으로 한다. 또한, 소스 영역과 드레인 영역과 채널 영역과, 채널 영역과 제1 절연막, 제2 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에서, 제1 절연막은 실리콘 산화막 또는 실리콘 산질화막이고, 제2 절연막은 (1-x)AlO3/2·xAlN(단 0<x<1)인 것을 특징으로 한다. 또한, 본 발명의 반도체 장치는, 제1 절연막이 제2 절연막보다도 채널 영역측에 존재하는 것을 특징으로 하고, 게이트 전극은 다결정 실리콘 또는 실리콘 게르마늄 혼정, 금속 질화물인 것을 특징으로 한다.
본 발명의 절연막의 제조 방법은, 알루미늄을 퇴적하는 공정과, 산화제와 질화제를 동시에 공급하여 산화와 질화를 행하는 공정에 의해 산질화 알루미늄막을 형성하는 것을 특징으로 한다. 또는, 알루미늄을 퇴적하는 공정과 산화제와 질화제를 교대로 공급하여 산화와 질화를 행하는 공정에 의해 산질화 알루미늄막을 형성하는 것을 특징으로 한다. 또한, 본 발명의 절연막의 제조 방법은, 산화 알루미늄을 퇴적하는 공정과, 산화 알루미늄을 질화하는 공정에 의해 산질화 알루미늄막을 형성하는 것을 특징으로 한다. 또한, 본 발명의 절연막의 제조 방법은, 비금속 원자 내의 질소 농도비가 0.1% 이상 10% 이하인 것을 특징으로 한다.
또한 본 발명의 반도체 장치의 제조 방법은, 상기에 기재된 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다. 또한 본 발명의 반도체 장치의 제조 방법은, 상기 절연막의 제조 방법에 의해 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명자는, 절연막에 Al, O, N 원자를 주체로 하는 막을 이용하는 것에 의해, 우수한 절연 특성, 실리콘과의 계면 안정성을 나타내고, 또한 고유전율로 고정 전하가 적고, 막 내의 불순물 확산을 억제할 수 있다는 것을 알아내었다. Al, O, N 원자를 주체로 하는 막, 예를 들면 산화 알루미늄에 질소 첨가를 행한 산질화 알루미늄을 이용한 경우에는, 막 내의 음의 고정 전하 밀도는 현저히 저감했다. 또한, 질소가 첨가된 산질화 알루미늄과 실리콘 계면(혹은 극박의 실리콘 산화막·실리콘 산질화막 중에서 어느 하나에 의해 피복된 실리콘 기판)과의 계면이 열역학적으로 안정되고, 막 내의 불순물 원자의 확산이 억제되는 것을 확인하였다.
Al, O, N 원자를 주체로 하는 막에서, 막 내의 음의 고정 전하 밀도가 저감하는 이유에 대해서는, 분명하지 않지만, 질소가 고정 전하의 기원이 되는 결함을 보상하는 것에 의한 것으로 추론하고 있다. 또, 막 내의 불순물 확산이 저감하는 이유에 대해서도 분명하지 않지만, 질소의 첨가에 의해 고정 전하의 기원이 되는 결함이 저감했기 때문으로 추론하고 있다.
여기서 말하는 Al, O, N을 주체로 하는 막이란, 기본적으로는알루미나(Al2O3)와 질화 알루미늄(AlN)의 고용체의 박막이고, 그 화학 조성은 (1-x)AlO3/2·xAlN으로 표기할 수 있다. 여기에, (1-x), x는 각각 고용체 내에서의 Al2O3와 AlN의 구성비를 나타내고, 0<x<1이다. 이러한 절연막을 가리켜, 이후에는 산질화 알루미늄막이라고 칭한다.
또, 실시 형태에서는, SIMS 등에 의한 조성 분석으로부터 직접 구하는 것으로 인하여, 비금속 원소(산소와 질소의 합) 내의 질소 원자의 비로 산질화 알루미늄 절연막의 조성비를 나타내는 경우도 있다. 이 「비금속 원소 내의 질소 농도비」와 상기한 고용체 표식 중 몰 조성비 x와의 환산은 용이하며, 비금속 원소 내의 질소 농도비는 2x/(3-x)의 식으로부터 환산 가능하다.
이러한 산질화 알루미늄막은, 그 구조로서 결정 구조, 비정질 구조 모두 취할 수 있다. 그러나, 반도체 장치 중 절연막으로서의 이용을 고려하면, 결정 입계가 존재하지 않고 누설 전류가 낮게 억제되는 비정질 구조인 것이 바람직하다.
또한, 상기한 고용체 표식은, 각각 화학양론 조성의 알루미나, 질화 알루미늄이 고체 용융한 이상적인 경우를 나타내는 것이지만, 실제의, 특히 비정질 상태의 막에서는 이 원소 구성비는 이상적인 상태로부터 벗어나는 경우가 있다. 그러나, 누설 전류나 고정 전하 밀도가 허용되는 범위에서 약간의 편차는 허용된다. 구체적으로 설명하면, Al에 대한 산소 및 질소량이, 화학양론 조성의 경우의 -10%∼+5%의 범위에서 변동해도, 절연막의 특성에는 거의 영향을 주지 않는다. 본 발명에서의 산질화 알루미늄에는, 이러한 약간의 조성의 편차가 있는 경우도 포함된다.
또한, 본 발명의 산질화 알루미늄막은, Al, O, N 이외의 원자를 첨가물로서 함유하고 있어도 된다. 단, 막의 내부로의 Al, O, N 이외의 첨가는, 막의 결정화 온도, 유전율, 절연성에 영향을 주는 경우가 있으므로, 결정화 온도의 저하, 유전율의 저하, 절연성 등의 특성 열화를 발생시키지 않는 것이 바람직하다. 구체적으로 설명하면, 본 발명에서 이용하는 산질화 알루미늄막에는, Zr, Hf 혹은 란탄족계 금속을 첨가할 수 있다. 이들의 금속은 ZrO2, HfO2등의 절연성 산화물의 형태로 첨가하고, 모체가 되는 산질화 알루미늄과 고용체를 형성하는 것이 바람직하다. 이 때, 첨가하는 금속 산화물의 양을 전체의 20% 이내, 바람직하게는 10% 이내로 하면, 특성 열화는 거의 무시할 수 있다.
즉, 첨가하는 금속 산화물을 MO, 첨가물의 몰비를 y로 할 때,
(1-y){(1-x)AlO3/2·xAlN}·yMO
에서 y≤0.2, y≤0.1인 것이 바람직하다.
또한, 금속 산화물 외에도, 절연성 금속 질화물 등의 절연성 물질을 첨가하는 것도 가능하다.
산질화 알루미늄막은, 반도체 디바이스에 적용 가능한 절연체막 중 어느 것에 사용해도 된다. 여기서는, 주로 게이트 절연막으로서 이용한 예를 나타내고 있지만, 고유전율을 갖기 때문에, 예를 들면 DRAM의 용량 절연막으로서 사용해도 된다. 또, MIS 구조의 반도체로서는, 실리콘을 주로 하는 막을 이용할 수 있다.
실리콘을 주로 하는 막이란, 실리콘 이외의, 예를 들면 게르마늄, 탄소 등을 첨가한 것이어도 된다. 그러나, 예를 들면, 게르마늄, 탄소를 첨가한 경우에는, 게르마늄은 전체의 20%, 또는 10% 이하, 탄소는 전체의 1% 이하 정도인 것이 바람직하다. 예를 들면, Si(1-x-y)·Gex·Cy로 나타내면, x, y는 각각 0≤x≤0.2, 0≤y≤0.01인 것이 바람직하다. 이와 같이, 반도체로서는, 실리콘 단결정뿐만 아니라, 게르마늄 등의 IV족 반도체, 실리콘 기판뿐만 아니라, SOI도 이용할 수 있다.
또한, 기판의 두께, 반도체의 막 두께도 트랜지스터의 형성에 유효한 막 두께이면, 어떠한 두께이어도 가능하다. 본 발명의 절연막을 이용하는 것에 의해, 알루미나에 비교하여 고정 전하 밀도를 낮게 할 수 있다. 이것은 트랜지스터의 게이트 절연막으로서 사용한 경우에도 열화를 일으키지 않고, 안정적이다.
또한, 상기 절연막은, 질소의 농도비가 0.1% 이상 10% 이하인 것이 바람직하다. 여기서 말하는 질소의 농도비란, 산질화 알루미늄막 내의 비금속 원자(주로 질소 원자와 산소 원자의 총량)를 1로 했을 때의 질소 원자의 비율을 나타내고 있다. 질소의 농도비가 0.1∼10%일 때에는, 플랫 밴드 시프트가 저감되어 불순물의 확산을 억제할 수 있고, 또한 고정 전하 밀도가 저감된다.
또한, 질소의 농도비가, 0.1∼10%이면, 질화 알루미늄의 유전율·밴드 갭(비유전율: 6.2, 밴드 갭: 6.2eV)이 산화 알루미늄(비유전율(비정질): 8∼10 정도, 밴드 갭: 8.3eV)과 비교하여 작기 때문에 절연성의 열화가 거의 없으므로, 불순물 확산의 억제를 얻을 수 있기 때문이다.
질소의 농도비가 0.1%가 된 경우에, 알루미나와 비교하여 고정 전하 밀도가 급격히 감소하고, 또한 질소의 농도비가 3.5%가 됨에 따라 감소 경향은 포화하여 거의 고정 전하 밀도의 최소값에 근접한다. 따라서, 질소의 농도비는 적어도 0.1% 이상, 3.5% 이상으로 하는 것이 더 바람직하다. 질소의 농도비가 10%보다 증가하면, 누설 전류 밀도는 급격히 증가하고, 또한 유전율이 급격히 저하되면, 결정화 온도는 급격히 저하된다. 이러한 이유로 인하여, 질소의 농도비를 10% 이하로 하는 것이 바람직하다.
또한, 상부 전극이 불순물 첨가 다결정 실리콘인 경우, 열처리 전후의 플랫 밴드 전압의 차가 더 감소하기 때문에, 질소의 농도비가 5% 이하인 것이 더 바람직하다. 또, 이것을 (1-x)AlO3/2·xAlN로 표현한 x로 환산하면, 질소의 농도비가 0.1∼10%에서 x는 약 1.50×10-3∼1.43×10-1(0.15%∼14.3%)로 된다.
결정화 온도는 질소 농도의 증가에 의해 저하되지만, 질소 농도가 5% 이하인 경우에는 결정화 온도가 800도 이상으로 유지되고, 또한 결정화한 경우에도 입계가 충분히 발달하거나 표면 평탄성이 저하되지 않기 때문이다.
절연막의 막 두께는 5㎚ 이하인 것이 바람직하다. 이것은, 결함을 효과적으로 보상할 수 있는 질소 플라즈마를 이용하는 경우에, 질소 플라즈마 내의 활성종이, 5㎚보다도 깊으면 부근에서 급격히 활성을 상실하므로, 5㎚보다 깊은 영역에는 질소가 함유되어 있지 않기 때문이다.
절연막은, 2종 이상의 적층막이어도 되고, 이 경우에는 어느 하나의 층에 산질화 알루미늄막이 있으면 된다. 산질화 알루미늄막 이외의 층에는, 실리콘 산화막 또는, 실리콘 산질화막을 생각할 수 있다. 절연막은 제1 절연막, 제2 절연막을 갖는 2종의 적층막이고, 제2 절연막으로서 산질화 알루미늄막, 제1 절연막으로서 실리콘 산화막 또는 실리콘 산질화막인 것이 바람직하다.
절연막을 게이트 절연막으로서 이용하는 경우에는, 채널 영역측으로부터 제1 절연막, 제2 절연막, 게이트 전극의 순서대로 구성하는 것이 바람직하다. 이 경우, 제1 절연막의 두께는, 0.5㎚ 정도의 극박인 것이 바람직하다. 이것은, 극박으로 함으로써, 산질화 알루미늄막의 실효 비유전율의 저하를 방지하고, 또한 실리콘과의 계면 준위 밀도도 저감되기 때문에 채널 내의 전자의 이동도의 저하를 억제할 수 있으므로 트랜지스터의 고속화를 한층 더 실현할 수 있기 때문이다.
여기서, 고온에서의 열처리 등에 의해, 이들 제1 절연막, 제2 절연막과의 계면에 Si를 함유한 새로운 층이 형성되는 것도 생각할 수 있다. 그러나, Si의 함유량은, 그것에 의한 유전율의 저하를 무시할 수 있을 정도의 근소한 양이고, 그와 같은 층이 형성되어도 본 발명의 절연막 중 적어도 일부에는 Al, O, N만으로 이루어지는 층이 존재하기 때문에, 고유전율을 유지할 수 있다.
실리콘 반도체 트랜지스터의 게이트 절연막으로서 산질화 알루미늄을 이용한 경우에, 게이트 전극으로서 다결정 실리콘 혹은 실리콘·게르마늄 혼정을 이용하면, 산질화 알루미늄의 높은 불순물 확산 내성 때문에, 붕소 등의 도핑 원소 확산에 의한 임계값 시프트·이동도의 저하가 거의 없는 실리콘 반도체 트랜지스터를 실현할 수 있다.
실리콘 반도체 트랜지스터의 게이트 절연막으로서 산질화 알루미늄을, 게이트 전극으로서 금속 질화물을 이용하면, 게이트 전극 형성 이후의 트랜지스터 제작 프로세스에서 금속 질화막의 일함수는 변화하지 않는다. 이것은, 산질화 알루미늄에서는 결함이 보상되어 있기 때문에 금속 질화물로부터 질소를 이탈할 수 있는 경로가 존재하지 않아, 금속 질화물의 산질화 알루미늄과 접하는 부분의 질소량이 일정하게 유지되기 때문이다. 따라서, 게이트 전극 형성 이후의 트랜지스터 제작 프로세스의 자유도는 향상되고 생산성은 향상된다.
또한, 이 절연막을 트랜지스터의 게이트 절연막으로서 사용한 경우, 게이트 전극의 측벽에 이용하는 측벽으로서는, 기지의 재료의 어떤 것을 이용할 수도 있으며, 실리콘 산화막, 실리콘 산질화막 등을 이용할 수 있다.
산질화 알루미늄을 반응성 스퍼터로 형성하는 것에 의해, 실리콘 표면에 효율적으로 비정질의 산질화 알루미늄을 퇴적할 수 있다. 반응성 스퍼터법으로서는, 종래 행해지고 있는 어떤 방법을 이용해도 된다. 반응성 스퍼터 장치로서는, 평행 평판형, 내로우(narrow) 갭형, 마그네트론형, 3극관형의 각종 플라즈마 발생 장치 등, 어떠한 것도 사용 가능하다.
본 발명의 절연막 형성에서의 반응성 스퍼터의 타깃으로서는, 알루미늄, 산화 알루미늄, 질화 알루미늄, 산질화 알루미늄 등을 이용할 수 있지만, Al, 산소, 질소를 효과적으로 도입할 수 있는 것이면 무엇이든 무방하다. 또한, 챔버 내에 공급하는 산소와 질소의 혼합 가스의 혼합비를 변화시키는 것에 의해, 산질화 알루미늄 중 질소의 농도비를 용이하게 제어하는 것이 가능하다.
타깃으로서 알루미늄을 이용하는 경우에는, 챔버 내에 적어도 질소, 산소를 도입하고, 필요에 따라서는 그 밖의 플라즈마 생성 유지 혹은 스퍼터 효율 향상을 위한 각종 공급 가스, 예를 들면 Ar 등의 희(希) 가스를 도입해도 된다.
타깃으로 산화 알루미늄을 이용하는 경우에는, 적어도 질소 가스를 도입하고, 필요에 따라 희 가스, 산소를 공급할 수 있다. 질화 알루미늄을 타깃으로 한 경우에는, 적어도 산소를 공급 가스로서 도입하고, 필요에 따라 희 가스, 질소를 공급할 수 있다. 타깃으로서 산질화 알루미늄을 이용하는 경우에는, 적어도 희 가스를 공급 가스로서 도입하고, 필요에 따라 질소와 산소의 혼합 가스를 공급할 수 있다. 이 경우에는, 통상의 반응성 스퍼터에서 이용하는 기판 온도(400℃ 이하)로, 비정질의 산질화 알루미늄막을 형성할 수 있다.
또한, 여기서 형성한 산질화 알루미늄은, 산화 알루미늄을 질화한 산질화 알루미늄의 경우와 비교하여, 산질화 알루미늄의 구성 원소로서 첨가되어 있으므로, 형성 후의 이탈 공정이 불필요하다.
또한, 형성한 산질화 알루미늄막을 열처리하는 것에 의해, 막 내에 함유하는 산소 보이드를 효과적으로 보상할 수 있다. 여기서 말하는 열처리란, 실리콘 표면 상에 형성한 산질화 알루미늄을, 산소를 포함하는 분위기 내에서 어닐링하는 것을 가리킨다.
또한, 실리콘 표면 상에 알루미늄 원료를 공급하고, 알루미늄을 흡착하는 공정과, 산화제와 질화제의 혼합비를 조정하면서 공급하여 산화와 질화를 행하는 공정을 동시에 또는 교대로 반복하는 원자층 퇴적법(ALD법)에 의해, 실리콘 표면 상에 비금속 원자 중 질소의 농도비가 0.1% 이상 10% 이하의 산질화 알루미늄막을 형성할 수 있다.
이 ALD법에 의하면, 원료 전구체의 웨이퍼 표면으로의 흡착과 산화 반응을 교대로 반복하는 것에 의해, 게이트 절연막에 요구되는 웨이퍼 내의 우수한 균일성을 유지할 수 있다. 알루미늄을 흡착할 때의 금속 원료로서는, 알루미늄을 효과적으로 흡착할 수 있으면 어떠한 것이어도 무방하며, 트리메틸 알루미늄 등의 Al을 포함하는 유기 금속을 생각할 수 있다.
또한, 산화제, 질화제로서도 충분히 산화와 질화를 행할 수 있는 것이면 어떠한 것이어도 된다. 예를 들면, 산화제로서는 H2O 혹은 산소, 질화제로서는 암모니아를 이용할 수 있다. 산질화 반응에서는, 예를 들면 산화제로서의 H2O와, 질화제로서 암모니아를 혼합한 것이어도 되고, 산화제로서 산소 플라즈마를, 질화제로서 히드라진(hydrazine) 혹은 질소 플라즈마를 이용해도 된다.
또한, 트리메틸 알루미늄을 조사한 후에, 물이나 산소 플라즈마를 조사하고, 산화 알루미늄을 1원자층 퇴적한 후, 질소 플라즈마를 조사하여 막 내에 질소를 함유시켜도 된다. 반응성 스퍼터와 마찬가지로, 형성한 산질화 알루미늄을 가열해도 된다.
실리콘 표면 상에 산화 알루미늄을 형성한 후, 산화 알루미늄을 질화하는 공정에 의해 산질화 알루미늄막을 형성할 수도 있다. 산화 알루미늄의 형성은, 반응성 스퍼터 혹은 ALD법 등, 산화 알루미늄을 형성할 수 있으면 어떤 방법을 이용해도 된다. 질화 방법으로서는, 질소 플라즈마 즉 질소 이온과 질소 래디컬의 혼합체, 혹은 암모니아 혹은 히드라진을 이용하는 등, 각종 질화 수단이 가능하다.
특히, 질화 방법으로서, 질소 플라즈마를 이용한 경우에는, 플라즈마의 높은 반응성 때문에 질화 활성종이 실리콘 기판까지 도달하지 않는다. 따라서, 실리콘 기판의 질화에 의한 고정 전하의 형성을 방지하여 산화 알루미늄막 내의 고정 전하를 보상하는 것이 가능하기 때문에, 이 방법에 의하면 임계값 시프트가 없는 저전압·소비 전력 절감의 트랜지스터를 작성할 수 있다.
또한, 질소 플라즈마를 이용하여 질화를 행하는 경우에는, 압력을 변화시키는 것에 의해 막 내의 질소의 농도비를 제어할 수 있다. 플라즈마 생성 압력을 저하시킬수록 질소의 농도비는 증가한다. 이것은 생성 압력이 저하될수록, 평균 자유 행정의 상승이나 플라즈마 전자 온도의 상승에 의해, 플라즈마 내의 질소 래디컬 등의 활성 효율이 상승하기 때문이다. 이것을 이용하여, 예를 들면, 압력을 10-1Pa로부터 1Pa까지 변화시키는 것에 의해, 산질화 알루미늄막 내의 질소의 농도비를 1∼10%의 범위에서 용이하게 제어할 수 있고, 고정 전하를 저감하여 불순물 확산을 효과적으로 억제하는 것이 가능하게 된다.
또한, 질화 공정 후의 열처리에 의해서도, 산질화 알루미늄막 내의 질소의 농도비를 바람직한 범위로 제어할 수 있다는 것을 알 수 있었다. 이것은, 열처리에 의해, 산질화 알루미늄막 내의 질소가 용이하게 이탈하기 때문이라고 생각되어진다. 열처리의 온도는, Si의 산화를 방지하기 위해, Si의 산화 온도인 600℃ 이하인 것이 바람직하다. 이 열처리를 행하는 것에 의해, 비금속 원자 내의 질소의 농도비가 0.1% 이상 10% 이하의 산질화 알루미늄막을 형성할 수 있다. 이와 같이, 질소를 열처리에 의해 제거하면, 게이트 절연막 퇴적 이후의 트랜지스터 형성 프로세스에서의 열처리에 의해 실리콘과 게이트 절연막의 계면에서 실리콘 질화막이 생기지 않는다. 따라서, 실리콘 기판 질화에 의한 고정 전하의 형성을 방지할 수 있기 때문에, 임계값 시프트가 없는 고속의 트랜지스터를 작성할 수 있다.
일본 특개소64-23571호 공보에는, Ⅲ-V족 화합물 반도체 위에 형성한 질화 알루미늄막의 표면 또는 측면을 산화층에 의해 피복한 구조가 기재되어 있다. 이것은, Ⅲ-V족 화합물 반도체 위에 형성한 질화 알루미늄이 흡습성이기 때문에, 게이트 절연막의 상측 또는 측면으로부터 수분이 침투하는 것을 방지하는 보호층으로서 산화층을 형성한 것이다. 따라서, 본 발명의 주된 목적으로서 예로 들 수 있는 게이트 절연막의 절연 특성, 고정 전하의 저감, 실리콘과의 계면 안정성을 실현하고 있는 것은 아니며, 실리콘 상에 절연막을 형성하는 본 발명과는 본질적으로 상이한 것이다.
본 발명은, 반도체 장치에 이용되는 절연막 및 그 절연막의 제조 방법에 관한 것이다. 또, 본 발명은 그 절연막을 이용한 트랜지스터 소자, 반도체 장치 및 그 제조법에 관한 것이다.
도 1은 본 발명의 실시예에서 사용한, 실리콘 산화막 위에 성막된 금속 산질화물 박막의 유전율의 조성 의존성을 도시하는 그래프.
도 2A 및 도 2B는 본 발명의 실시예에서 사용한, 실리콘 산화막 위에 성막된 금속 산질화물 박막 내의 고정 전하의 조성 의존성을 도시하는 그래프.
도 3은 본 발명의 실시예에서 사용한, 실리콘 산화막 위에 성막된 금속 산질화물 박막의 누설 전류의 조성 의존성을 도시하는 그래프.
도 4는 본 발명의 실시예에서 사용한, 열처리에 의해 금속 산질화물 박막을 붕소가 통과하는 것에 의해 발생하는 플랫 밴드 전압의 변화의 조성 의존성을 도시하는 그래프.
도 5는 본 발명의 실시예에서 사용한, 실리콘 산화막 위에 성막된 금속 산질화물 박막의 결정화 온도의 조성 의존성을 도시하는 그래프.
도 6은 본 발명에서 사용한 원자층 퇴적 장치의 도면.
도 7A∼도 7D는 본 발명의 실시예에서 사용한 반도체 장치의 구조 및 제조 과정을 도시하는 단면도.
도 8은 본 발명의 실시예에서 사용한 반도체 장치의 게이트 누설 특성을 도시하는 그래프.
도 9A∼도 9E는 본 발명의 실시예에서 사용한 반도체 장치의 구조 및 제조 과정을 도시하는 단면도.
<발명을 실시하기 위한 최량의 형태>
(제1 실시 형태)
제1 실시 형태에서는, 실리콘 기판 위에 반응성 스퍼터로 산질화 알루미늄막을 퇴적하였다. 반응성 스퍼터 장치로서, 마그네트론 스퍼터 장치를 사용하였다. 기판으로서는 n형 실리콘 기판(100)을 사용하였다. 타깃으로서 알루미늄을 이용하고, 타깃과 기판간 거리를 약 10㎝로 하여 반응성 스퍼터를 행하고, 두께 5㎚의 산질화 알루미늄 박막을 성막하였다. 스퍼터를 하지 않을 때의 챔버 내의 압력은 5×10-5Pa이었다.
성막시에는 산소·질소 혼합 가스를 공급하였다. 혼합 가스의 전압은, 기판에의 스퍼터 입자의 주입을 억제하기 위해, 가스의 평균 자유 행정이 타깃과 웨이퍼와의 거리의 수분의 1 정도가 되도록 하는 것이 바람직하다. 가스의 평균 자유 행정 L(㎝)은 압력이 P(Pa)일 때 L=1.33/P로 나타내어지므로, 예를 들면 타깃과 웨이퍼간 거리가 10㎝일 때에는 가스압을 0.5Pa 정도 이상으로 하는 것이 바람직하다. 가스압이 안정되면 RF 전원으로 주파수 13.56㎒의 고주파를 타깃과 기판을 탑재한 서셉터(히터를 내장) 사이에 인가하였다. 반응성 스퍼터링시, 기판 가열은 행하지 않고 질소·산소 혼합 기체를 공급하여 챔버 내압을 0.6Pa로 하고 RF 전원(주파수 13.56㎒)의 고주파의 파워는 500W이었다. 산소 보이드의 보상을 위해 기판 온도 400℃에서 1 기압, 10분의 산소 분위기 내에서의 어닐링을 실시하였다. 어닐링 후에 산질화 알루미늄 위에 상부 전극으로서 실리콘 다결정을 성막하고, 그것에 붕소를 주입하여 질소 내 열처리(700℃)로 활성화하였다.
반응성 스퍼터에 의해 성막된 산질화 알루미늄 박막의 고정 전하 밀도를 플랫 밴드 전압 시프트로부터 계산하여 구하였다. 고정 전하 밀도는 10-8C/㎠ 이하로 되고, 알루미나를 이용한 경우와 비교하여 고정 전하가 저감되는 것을 알 수 있었다. 또한, 이 막의 누설 전류 밀도를 구하면, 10-2A/㎠ 이하로 되었다. 이 누설 전류 밀도는 플랫 밴드 전압을 1V 초과하는 전압 인가 시의 것이다. 이 결과에 의해, 산질화 알루미늄막에서는, 누설 전류가 억제되고 있는 것을 알 수 있었다. 또한, 이 막의 유전율을 구하면 9.5 정도의 값이 되고, 산화 알루미늄과 비교하여 고유전율 특성이 실현되는 것이 분명하게 되었다.
또한, 이 막의 결정화 온도는 800℃ 이상이 되어, 고온에서의 결정화 온도가 달성되었다. 이들 질소의 농도비와 비유전율, 고정 전하 밀도, 누설 전류 밀도의 관계에 대해서는, 제2 실시 형태에서 상세히 설명하기로 한다.
이상 타깃으로서 알루미늄을 이용한 경우에 대해 설명했지만, 산화 알루미늄 혹은 질화 알루미늄 혹은 산질화 알루미늄의 어느 하나를 타깃으로 이용해도 타깃으로서 알루미늄을 이용한 경우와 마찬가지의 결과를 얻을 수 있었다.
(제2 실시 형태)
제2 실시 형태는, 실리콘 기판과 산질화 알루미늄과의 사이에 제1 절연막을 형성하여 적층막으로 한 것 외에는, 제1 실시 형태와 거의 마찬가지이다. 제2 실시 형태에서는, 기판으로서 0.5㎚의 실리콘 산화막(제1 절연막)이 있는 n형 실리콘 기판(100)을 사용한 점이 제1 실시 형태와 다르다.
알루미늄을 타깃으로서 이용하고, 타깃과 기판간 거리는 약 10㎝에서 반응성 스퍼터를 행하고, 두께 5㎚의 산질화 알루미늄 박막을 퇴적하였다. 스퍼터를 하지 않을 때의 챔버 내의 압력은 5×10-5Pa이었다. 성막시에는 산소·질소 혼합 가스를 공급하고, 챔버 내압을 0.6Pa로 하고 RF 전원(주파수 13.56㎒)의 고주파의 파워는 500W이었다. 산소 보이드의 보상을 위해 기판 온도 400℃에서 1 기압, 10분의 산소 분위기 내에서의 어닐링을 실시하였다. 어닐링 후에 산질화 알루미늄 위에 상부 전극으로서 실리콘 다결정을 성막하고, 그것에 붕소를 주입하고 질소 내 열처리(700℃)에 의해 활성화하였다.
반응성 스퍼터에 의해 성막된 산질화 알루미늄 박막의, 고정 전하량, 불순물 확산, 결정화 온도, 누설 전류 및 비유전율의 조성 의존성을 조사하였다. 여기서의 산질화 알루미늄의 두께는 5㎚에서 거의 일정하게 하고, 조성비에 따른 성막 시간의 차이를 고려하여 막 두께가 일정하게 되도록 성막을 행하였다.
도 1에 활성화 어닐링 온도가 700℃인 경우의 비유전율의 조성 의존성을 도시한다. 비유전율은, 실리콘 기판 위에 형성한 제1 절연막인 실리콘 산화막, 제2 절연막인 산질화 알루미늄막의 적층막 전체의 정전 용량을 측정하고, 그 값으로부터 산질화 알루미늄막의 비유전율을 구하였다.
도 1에 의해, 막 두께가 일정한 조건에서, 질소의 농도비가 10%를 초과하면 유전율이 급격히 저하되는 것을 알 수 있다. 도 1에서, 질소의 농도비가 75%를 초과하는 영역에 대해서는 데이터가 없지만, 이 질소 농도 영역에서는 절연성이 산화 알루미늄에 비하여 현저히 뒤떨어지는 점, 및 결정화 온도가 현저히 저하되는 점 등의 이유로 인하여 본 발명의 목적에 적합하지 않은 영역이기 때문이다.
도 2A에, 플랫 밴드 전압 시프트로부터 계산한 산질화 알루미늄 박막 내의 고정 전하 밀도의 조성 의존성을 도시한다. 도 2B는 도 2A의 일부를 확대한 것이다. 도 2A 및 도 2B로부터 산화 알루미늄에 질소를 첨가한 결과, 고정 전하 밀도가 감소하는 것을 알 수 있다. 또한, 도 2B에 의해, 질소의 농도비가 0.1%로 되었을 때에 고정 전하가 알루미나와 비교하여 급격히 감소하고, 또한 1%로 된 경우에는, 알루미나와 비교하여 고정 전하 밀도가 약 1/10 이하로 감소하는 것을 알 수 있다. 또한, 질소의 농도비가 3.5%로 된 경우에 고정 전하 밀도가 최소값에 근접하고, 5% 부근에서 최소값으로 되는 것을 알 수 있다. 이 후, 질소의 농도비를 계속 증가시켜도, 고정 전하 밀도의 감소가 발생하지는 않는다. 도 1의 비유전율의 조성 의존성으로부터 환산 막두께를 고려하면, 질소의 농도비가 증가함에 따라 환산 막두께는 증가한다. 이 때문에, 환산 막두께를 일정값으로 하는 요구하에서는, 실제의 막 두께는 작아지고, 그에 수반하여 고정 전하 밀도도 감소하는 것이 예상된다. 그러나, 비유전율의 조성에 따른 변화량은, 도 2A 및 도 2B의 고정 전하 밀도의 변화량과 비교하여 월등히 작기 때문에, 환산 막두께를 소정의 조건에서 일정하게 한 경우에도, 질소의 농도비가 0.1∼10%이면, 충분히 고정 전하를 저감시킬 수 있다.
이어서, 도 3에, 누설 전류의 조성 의존성을 도시하였다. 이 누설 전류 밀도는 플랫 밴드 전압을 1V 초과한 전압 인가 시의 것이다. 질소의 농도비가 10% 이상이 되면 누설 전류 밀도가 급증하는 것을 알 수 있다. 이것에 대해서도, 환산 막두께를 일정값으로 하는 요구하에서는, 질소의 농도비의 증가에 수반하여 실제의 막 두께가 작아지는 것을 고려하면, 누설 전류 밀도는 실선의 기울기보다 커져 급격히 증가할 것을 생각할 수 있다. 그러나, 전술한 바와 마찬가지로, 도 3의 누설 전류 밀도의 변화량과 비교하여 비유전율의 변화량이 월등히 작으므로, 환산 막두께를 소정 조건에서 일정하게 해도 질소의 농도비가 0∼10%로 한 경우에, 누설 전류를 저감시킬 수 있다.
또한, 도 2A, 도 3에는 질소 농도가 75%를 초과하는 영역에 대해서는 데이터가 없지만, 이 질소 농도 영역에서는 절연성이 산화 알루미늄에 비하여 현저히 뒤떨어지는 점, 및 결정화 온도가 현저히 저하되는 점 등의 이유로 인하여 본 발명의 목적에 적합하지 않은 영역이다.
도 4에 활성화 어닐링 온도가 700℃와 800℃ 시의 플랫 밴드 전압 차의 조성 의존성을 도시한다. 도 4로부터 산화 알루미늄에 5% 이하의 질소를 첨가한 결과 플랫 밴드의 차가 거의 없어지는 것을 알 수 있다. 또한, 질소의 농도비가 0.1∼10%의 범위에서는, 플랫 밴드 전압의 차가 0.6V 이하이고, 또한 질소의 농도비가 1∼5%의 범위이면, 플랫 밴드 전압의 차가 0.3V 이하로 되며, 불순물의 확산이 억제되는 것을 알 수 있다. 또한, 질소의 농도비가 5%를 초과하면 붕소의 확산 억제 효과가 저하된다. 그것은, 후술하는 바와 같이 해당 질소 농도 영역에서는 산질화 알루미늄 박막의 현저한 결정화에 의해 상부 전극과 실리콘 기판을 연결하는 결정 입계가 형성되어, 붕소가 그 입계를 개재하여 실리콘 기판으로 확산하기 때문으로 생각된다. 또한, 이에 대해서도, 환산 막두께를 소정 조건으로 하면, 그래프의 형상이 약간 변화할 것으로 생각되지만, 비유전율의 변화량이 작기 때문에, 영향은 미치지 않는다. 도 4에서도 질소 농도가 75%를 초과하는 영역에 대해서는 데이터가 없지만, 그 이유는 상기와 마찬가지이며, 이 질소 농도 영역에서는 절연성이 산화 알루미늄에 대하여 현저히 뒤떨어지는 점, 및 결정화 온도가 현저히 저하되는 점 등의 이유로 인하여 본 발명의 목적에 적합하지 않은 영역이기 때문이다.
또한, 작성한 산질화 알루미늄의 결정화 온도의 조성 의존성을, 산질화 알루미늄을 질소 내에서 1분간 급속 가열하여 X 선 회절 측정하는 것에 의해 구하였다. 이 결과를 도 5에 도시한다. 사용 X 선은 CuKα(파장 : 0.15418㎚)이다. 측정에 이용한 산질화 알루미늄막의 막 두께는 25㎚이었다. 도 5로부터 비금속 원자 내의 질소 농도가 10%를 초과하는 경우, 결정화 온도가 800℃ 이하로 되고, 800℃ 이상의 가열에 의해 산질화 알루미늄이 상 분리를 일으키고 또한 질화 알루미늄이 결정화하는 것을 알 수 있다. 따라서 비금속 원자 내의 질소 농도가 10%를 초과하는 경우, 상기한 바와 같은 불순물 확산이 일어나는 것으로 추론된다.
또한, 제1 절연막, 제2 절연막을 갖는 적층막인 경우에, 제1 절연막으로서 본 실시의 형태와 같이 실리콘 산화막뿐만 아니라, 실리콘 산질화막 등의 다른 절연막을 이용한 경우에도, 실리콘과의 계면이 열역학적으로 안정되는 것은 TEM 관찰을 통해 확인할 수 있었다. 이에 의해, 실리콘과 산질화 알루미늄과의 계면에 제1 절연막을 형성하여 적층막으로 하는 것에 의해, 실리콘 계면 순위 밀도가 저감되는 것을 알 수 있었다.
이상 타깃으로서 알루미늄을 이용한 경우에 대해 설명했지만 산화 알루미늄 혹은 질화 알루미늄 혹은 산질화 알루미늄 중 무엇을 타깃으로 이용해도 타깃으로서 알루미늄을 이용한 경우와 마찬가지의 결과를 얻을 수 있었다.
(제3 실시 형태)
제3 실시 형태에서는, 원자층 퇴적법(ALD법)에 의해 산질화 알루미늄을 형성하였다. 본 실시의 형태에서 이용한 플라즈마원이 함유된 원자층 퇴적 장치의 개념도를 도 6에 도시한다. 본 장치는 시료 처리실(101)과 교환실(102)로 이루어지고, 교환실(102)에는 복수매의 웨이퍼(103)가 수납 가능하다. 시료 처리실(101)과 교환실(102) 사이에는 게이트 밸브(104)가 형성되어 있고, 각각의 방은 복수개의 펌프에 의해 구성되는 배기계(105, 106)에 의해 배기된다.
교환실로부터 시료 처리실로 운반된 웨이퍼(108)의 바로 아래에는 히터(107)가 있고, 웨이퍼를 소정의 온도로 가열한다. 또한, 웨이퍼(108)의 상방부, 챔버 상부에는 플라즈마원으로서 ECR 플라즈마원(109)이 있다.
또한, 웨이퍼 상면에 금속 산질화물을 형성하기 위해, 금속 재료 가스 및 산화제 및 질화제 가스 공급계(110∼121)에 의해 도입된다.
가스 공급계(110∼121)는, 금속 재료 가스 공급계(110∼113) 및 산화제 공급계(114∼117) 및 질화제 공급계(118∼121)로 구성된다. 각각의 가스 공급계는 기본적으로 동일한 구성으로서, 참조 부호 110, 114, 118의 원료 실린더, 참조 부호 111 및 113, 115 및 117, 119 및 121의 스톱 밸브, 참조 부호 112, 116, 120의 질량 유량 제어기로 이루어진다. 원료 실린더(110)에는 금속 재료 가스인 트리메틸 알루미늄이, 원료 실린더(114)에는 산화제인 물 혹은 산소가, 원료 실린더(118)에는 질화제인 암모니아 혹은 히드라진 혹은 질소가 함유되어 있다. 트리메틸 알루미늄의 원료 실린더(110)는 질량 유량 제어기(112)의 정상 동작을 위해 45℃로 가열되고 있다.
이어서, 성막 절차에 대하여 설명한다. ALD법에 의한 산화 알루미늄의 퇴적에는, 트리메틸 알루미늄과 산화제인 물의 상호 조사가 행해지는 것이 통상적이다.ALD법으로 산질화 알루미늄을 퇴적하기 위해서는, 산화제인 물에 암모니아를 추가하여 기판에 조사한다.
기판으로서는, n형 실리콘 기판(100)을 사용하였다. 퇴적 장치는 10-5Pa 이하의 감압 하에서 배기되고, 기판 온도 300℃에서, 우선 트리메틸 알루미늄을 분압 1P로 10초 조사하고, 계속해서 H2O와 암모니아의 혼합 기체를 1Pa로 10초 조사한다. 1사이클당 퇴적은 약 0.1㎚이고, 20회 반복하여 2㎚의 산질화 알루미늄을 퇴적하였다. 본 방법에서는, H2O와 암모니아의 혼합비를 임의로 가변시키는 것에 의해 막 내의 질소량을 임의로 가변시킬 수 있다는 것을 확인하였다. 상기의 절차에 의해 원자층 퇴적법으로 성막한 경우, 산질화 알루미늄의 구성 원소로서 질소는 첨가되었다.
이어서, 기판 온도 400℃에서 1 기압, 10분의 산소 분위기 내에서의 어닐링을 실시하였다. 어닐링 후에 산질화 알루미늄 위에 상부 전극으로서 실리콘 다결정을 성막하고, 그것에 붕소를 주입하여 질소 내 열처리로 활성화하고, 막 특성을 평가하였다. 본 방법으로 퇴적한 산질화 알루미늄은, 스퍼터법으로 퇴적한 상기 산질화 알루미늄막과, 동일한 질소 함유량에 있어서 동등한 성질을 나타내는 것을 확인하였다.
(제4 실시 형태)
제4 실시 형태에서는, 제3 실시 형태와 마찬가지의 ALD법을 이용하지만, 산질화 방법으로서, 제3 실시 형태에서는 H2O와 암모니아의 혼합 기체를 이용한 데 비하여, 제4 실시 형태에서는 플라즈마 조사를 행한 점이 상이하다.
플라즈마 조사를 행하는 경우에도, 제3 실시 형태와 마찬가지의 실리콘 기판을 이용하여, 도 6에 도시한 장치를 사용하였다. 플라즈마원은 웨이퍼 바로 위 20 ㎝의 위치에 부착되어 있다. 기판 온도 300℃에서 트리메틸 알루미늄을 조사한 후에, 압력 10-1Pa에서 O2와 N2의 혼합 가스를 도입하고, 전력 80W에서 15초 플라즈마를 조사하고, 이후 각 조사를 교대로 반복하는 것에 의해 산질화 알루미늄을 퇴적하였다. 1 사이클당 퇴적은 마찬가지로 약 0.1㎚이고, 20회 반복하여 2㎚의 산질화 알루미늄을 퇴적하였다. 본 방법으로는, O2와 N2의 혼합비를 임의로 가변시키는 것에 의해, 막 내의 질소량을 임의로 가변시킬 수 있다는 것을 확인하였다. 이어서, 기판 온도 400℃에서 1 기압, 10분의 산소 분위기 내에서의 어닐링을 실시하였다. 어닐링 후에 산질화 알루미늄 위에 상부 전극으로서 실리콘 다결정을 성막하고, 그것에 붕소를 주입하고 질소 내 열처리로 활성화하여 막 특성을 평가하였다.
이 방법에 의해 작성한 산질화 알루미늄은, 스퍼터법으로 퇴적한 상기 산질화 알루미늄막과, 동일한 질소 함유량에서 동등한 성질을 나타내는 것을 확인하였다. 또한, 트리메틸 알루미늄 조사 후에 물이나 산소 플라즈마를 조사하여 통상의 산화 알루미늄을 퇴적한 후, 질소 플라즈마를 조사하여 막 내부에 질소를 함유시키고, 이후 각 조사를 반복해도 동등한 막을 퇴적할 수 있다는 것을 확인하였다.
이상 기술한 바와 같이, ALD법에 의해 작성한 산질화 알루미늄막에서도, 고정 전하를 저감하고, 불순물 확산을 억제할 수 있으며, 또한 고유전율 특성을 실현할 수 있었다.
(제5 실시 형태)
제5 실시 형태는, 실리콘과 산질화 알루미늄과의 계면에 제1 절연막으로서 실리콘 산화막을 갖고, 적층막으로 하는 점이 제3 실시 형태와 상이하다.
ALD법에 의해 산질화 알루미늄막을 퇴적하였다. 기판으로서는 0.5㎚의 실리콘 산화막(제1 절연막)이 있는 n형 실리콘 기판(100)을 사용하였다. 제3 실시 형태와 마찬가지의 조건에서 트리메틸 알루미늄을 조사하고, 이어서 물과 암모니아의 혼합 기체를 조사하였다. 이것을 교대로 반복하여, 2㎚의 산질화 알루미늄을 퇴적하였다. 제3 실시 형태와 마찬가지로 어닐링을 행한 후, 상부 전극을 성막하고 막 특성을 평가하였다. 본 방법으로 퇴적한 산질화 알루미늄은, 스퍼터법으로 퇴적한 상기 산질화 알루미늄막과, 동일한 질소 함유량에서 동등한 성질을 나타내는 것을 확인하였다.
제5 실시 형태에서 작성한 산질화 알루미늄막은, 적층막으로 하고 있기 때문에, 제3 실시 형태와 비교하여 계면 순위 밀도가 저감되어 채널 전자의 이동도의 저하를 억제할 수 있다는 것도 확인하였다. 산질화 알루미늄막과 실리콘과의 사이의 제1 절연막으로서, 실리콘 산화막 이외의 절연막, 예를 들면 실리콘 산질화막을 이용해도 마찬가지였다. 또한, H2O와 암모니아의 혼합 기체를 이용하는 대신에, 제4 실시 형태와 마찬가지로, O2와 N2의 혼합 가스로부터 생성한 혼합 플라즈마를 이용하여 플라즈마 조사를 행한 경우에도, 동등한 산질화 알루미늄막을 얻을 수 있었다.
(제6 실시 형태)
제6 실시 형태에서는, 산화 알루미늄을 소정의 막 두께로 퇴적하고, 이어서 막 표면으로부터 질화하여 산질화 알루미늄 박막을 형성하는 방법을 행하였다. 산화 알루미늄을 ALD법을 이용하여 형성하고, 질소 플라즈마(질소 이온과 질소 래디컬의 혼합체)로 질화 반응을 행하였다.
0.5㎚의 실리콘 산화막이 있는 n형 실리콘 기판(100)을 기판에 사용하여, ALD법에 의해 2㎚의 Al2O3을 퇴적하였다. 이어서, Al2O3막 표면에 질소 플라즈마를 조사하였다. 진공 반응에 소형 ECR 플라즈마원을 장착한 전술한 장치에 기판을 도입하여 질화를 행하였다. 기판 온도 300℃, 압력 10-1Pa, 전력 80W에서 10분 질화를 행한 바, 막에 질소가 함유되어 있는 것을 확인할 수 있었다.
이어서, 기판 온도 400℃에서 1 기압, 10분의 산소 분위기 내에서의 어닐링을 실시하였다. 이상의 어닐링의 결과, 막 내에 포함되는 대부분의 질소는 이탈하고, 어닐링 전의 질소 함유량과 상관없이 약 1atom%의 미량의 질소만이 함유되게 되었다. 어닐링에 의한 질소 이탈은, 질화 반응에 암모니아와 히드라진을 이용하는 경우에도 마찬가지로 관찰되었다. 따라서, 이후의 질화에 의해 산화 알루미늄에 첨가되는 용이하게 제거할 수 없는 질소의 최대량은 약 1atom% 정도가 된다.
이어서, 산질화 알루미늄 위에 상부 전극으로서 실리콘 다결정을 성막하고, 그것에 붕소를 주입하고 질소 내 열처리로 활성화하여, 막 특성을 평가하였다. 이상의 질화 처리를 행한 막은, 스퍼터법으로 퇴적한 질소량이 약 1%의 산질화 알루미늄막과 동등한 성질을 나타내는 것을 확인하였다.
또한, 막 내의 고정 전하를 1/10로 저감하기까지 실리콘 기판에 결부된 질소 원자의 면 밀도는 1×10-10/㎠로 되어, 작게 할 수 있다는 것을 확인하였다. 이것은 플라즈마의 높은 반응성 때문에 질화 활성종이 실리콘 기판까지 도달하지 않기 때문이다. 따라서, 이 방법에 의하면 임계값 시프트가 없는, 저전압·소비 전력 절감의 트랜지스터를 작성할 수 있다.
이상 질소 플라즈마를 사용한 예에 대하여 설명했지만, 질화 반응에 암모니아나 히드라진을 이용하여 질화해도 마찬가지의 효과를 얻을 수 있다는 것을 확인하였다.
(제7 실시 형태)
제7 실시 형태에서는, 제6 실시 형태에서 행한 산화 알루미늄을 질화하는 방법에서, 압력의 변화에 의한 질소의 농도비 변화를 조사하였다.
실리콘 산화막에 의해 피복된 실리콘 기판 위에, 100㎚의 산화 알루미늄을 퇴적하고, 질소 압력을 변화시켜, 질소 플라즈마에 의해 질화한 경우의 질소 프로파일을 조사하였다. 질화의 조건은 제3 실시 형태와 마찬가지로 행하였다. 압력을 낮게 할수록 플라즈마 내의 입자의 온도 상승에 의해 더 깊이까지 질소가 첨가되게 되지만, 플라즈마를 안정적으로 생성할 수 있는 최저 압력(10-1Pa) 시에는 5㎚ 정도까지밖에 질소는 함유되어 있지 않았다. 따라서, 산화 알루미늄에의 질소 첨가시에, 고정 전하를 보상할 수 있는 능력이 높은 질소 플라즈마를 이용하는 경우, 산화 알루미늄의 막 두께는 5㎚ 이하로 해야 되는 것을 알 수 있었다.
이상의 실시 형태에서는, 기판으로서 실리콘 산화막에 의해 피복된 실리콘 기판을 이용하였지만, 이들 결과는, 실리콘 기판 혹은 극박의 실리콘 산질화막 중 어느 하나에 의해 피복된 실리콘 기판을 이용한 경우에도 마찬가지다.
(제8 실시 형태)
도 7D에 제1 실시 형태에 따른 n형 트랜지스터의 단면도를 도시한다.
불순물 농도 5×1015㎝-3정도의 n형 단결정 실리콘 기판(201) 위에 STI 구조의 소자 분리 영역(202)이 형성되어 있다. 또한, n형 트랜지스터 형성 영역에는 p웰(도시 생략)이 형성되어 있다. 이 소자 분리 영역(202)에서 분리된 트랜지스터 영역에는 임계값을 컨트롤하기 위한 불순물 농도 5×1016㎝-3정도의 p형 채널 불순물층이 형성되어 있고(도시 생략), 불순물 농도 5×1019㎝-3정도의 n형 확산층으로 이루어지는 소스-드레인 영역(203)이 형성되어 있다. 채널 영역(204) 위에, 실리콘 산질화막(205)(실리콘 산화막 환산 막두께 0.5㎚)이 형성되고, 또한 그 위에 막 두께 1.2㎚의 산질화 알루미늄(N/(O+N)=5%)(206)이 형성되어 있다.
산질화 알루미늄막(206) 위에 다결정 실리콘과 WSi로 이루어지는 게이트 전극(207)이 소스-드레인 영역(203)에 대하여 자기 정합적으로 형성되어 있다. 층간 절연막(208)에 형성한 컨택트홀을 개재하여 각 소스-드레인 영역(203)과 전기적으로 도통하는 각 소스-드레인 전극(209)이 형성되어 있다. 또한,패시베이션막(210)에 의해 전체가 피복되어 있다.
이어서, 제1 실시 형태에 따른 n형 단체 트랜지스터의 제조 방법에 대하여 도 7A∼도 7D를 이용하여 순차적으로 설명한다.
우선, n형 단결정 실리콘 기판(201)의 표면을, 과산화수소, 암모니아, 염산의 혼합 수용액을 이용하는 세정법에 의해 세정한다. 또, 단결정 실리콘 기판(201) 표면을 세정하는 것이 목적이기 때문에, 상기 이외의 세정법을 이용해도 된다.
이어서, 실리콘 기판(201) 위에 p웰을 형성한다. 이어서, RIE(Reactive Ion Etch)법을 이용하여 기판(201) 위에 홈을 파고, 그 홈에 절연막을 매립하여 트렌치형의 소자 분리 영역(202)을 형성한다.
이어서, 두께 5㎚ 정도의 실리콘 산화막(211)을 형성한 후, 채널 이온 주입을 행하여 p형 채널 불순물층(도시 생략)을 형성한다. 또한, 800℃, 10초 정도의 RTA(Rapid Thermal Anneal)에 의해 p형 채널 불순물층의 활성화를 행한다(도 7A).
이어서, 실리콘 산화막을 불산에 의해 박리하고, 실리콘 산질화막(205)(실리콘 산화막 환산 막두께 0.5㎚)을 형성한 후, 막 두께 1.2㎚의 금속 산질화물 절연막(206)으로서 산질화 알루미늄(N/O+N)=5%)을, 알루미늄 타깃을 이용한 반응성 스퍼터법으로써 기판 가열을 행하지 않고 형성한다. 반응성 스퍼터링시, 질소·산소 혼합 기체를 공급하여 챔버 내압을 0.6Pa로 하고 RF 전원(주파수 13.56㎒)의 고주파의 파워는 500W이었다. 타깃으로서는 알루미늄뿐만 아니라, 산화 알루미늄 혹은 질화 알루미늄 혹은 산질화 알루미늄 중 어느 것을 이용하는 것도 가능하며, 반응성 스퍼터법이 아니라, ALD법 혹은 산화 알루미늄의 질화를 이용해도 된다.
ALD법을 이용하는 경우, 앞서 기재한 제3, 제4, 및 제5 실시 형태에서 행한 산질화 알루미늄의 형성과 마찬가지로 행할 수 있다. 산화 알루미늄의 질화를 이용하는 경우에는, 제6 실시 형태와 마찬가지로 행할 수 있다. 이어서, 1기압 산소 분위기 400℃에서, 10분의 어닐링을 행하였다.
또한, 이어서 금속 산질화물 절연막(206) 위에 저압 기상 성장법(LPCVD)에 의해 다결정 실리콘(207)을 형성한다. 이어서, 다결정 실리콘(207) 위에 포토레지스트 패턴(도시 생략)을 형성한다(도 7B). 이 포토레지스트 패턴을 에칭용 마스크로서 이용하는 이방성 에칭에 의해, 다결정 실리콘(207) 및 금속 산질화물 절연막(206)을 패터닝한다.
이어서, 포토레지스트 패턴, 다결정 실리콘(207), 금속 산화물 절연막(206)을 이온 주입용 마스크로서 이용하고, 기판(201)에 불순물 이온(비소)을 주입하는 것에 의해, 다결정 실리콘(207), 금속 산화물 절연막(206)에 대하여 자기 정합적으로 소스-드레인 영역(203)을 형성한다(도 7C).
이어서, 포토레지스트 패턴을 제거하고, 소스-드레인 및 다결정 실리콘(207) 활성화를 위한 열처리(1 기압 질소 분위기, 1000℃, 1초)를 행한다. 이어서, 층간 절연막(208)을 형성한다. 이어서, 소스-드레인 영역(203) 및 다결정 실리콘(207)까지 달하는 컨택트홀을 형성하고, Co 및 TiN(도시 생략)을 퇴적하고, 질소 내에서 700℃, 10초의 RTA(Rapid Thermal Anneal) 처리를 실시한 후, 이것을 패터닝하여 소스 전극 및 드레인 전극(209) 및 다결정 실리콘(207)과 WSi로 이루어지는 게이트전극을 형성한다(도 7D).
또한, 질소대 수소비가 9:1인 분위기 속에서 400℃, 10분의 어닐링을 행하고, 마지막으로 전면에 패시베이션막(210)을 형성하여, 도 7D에 도시하는 트랜지스터를 얻는다.
제8 실시 형태의 트랜지스터에서는, 산질화 알루미늄이 고정 전하를 갖지 않고, 또한 높은 불순물 확산 내성을 갖는 것으로 인하여, 임계값 시프트·채널 내의 이동도의 열화는 보이지 않았다. 또한, 단위 면적당 게이트 용량은 3.7[㎌/㎝]이고, 게이트 절연막의 실리콘 환산 막두께가 1.0㎚일 때 기대되는 단위 면적당 게이트 용량 3.6[㎌rad/㎠]을 상회하였다. 즉, 작성한 트랜지스터의 게이트 절연막의 실리콘 환산 막두께는 1.0㎚ 이하이다.
또한, 도 8에 상기 공정에서 작성한 트랜지스터의 게이트 누설 전류 밀도의 게이트 전압 의존성을 도시한다. 게이트 전압 1.0V 시의 게이트 누설 전류 밀도는 1A/㎠이다. 또한, 상기 공정에서 작성한 트랜지스터의 게이트 절연막과 실리콘 계면의 계면 준위 밀도는 5×1010/㎠eV이었다. 이 값은 통상의 열 산화로 형성된 실리콘 산화막과 실리콘 계면의 계면 준위 밀도와 거의 동일한 값이었다. 이와 같이 작성된 트랜지스터의 동작을 확인한 결과, 정상적인 동작을 나타내었다.
상기의 구조에서 게이트 전극으로서 실리콘·게르마늄 혼정체를 이용한 경우라도, 다결정 실리콘을 이용한 경우와 마찬가지의 효과를 얻을 수 있었다.
(제9 실시 형태)
도 9E에 제9 실시 형태에 따른 n형 단체 트랜지스터의 단면도를 도시한다. 불순물 농도 5×1015㎝-3정도의 n형 단결정 실리콘 기판(301) 위에 STI 구조의 소자 분리 영역(302)이 형성되어 있다.
또한, n형 트랜지스터 형성 영역에는 p웰(도시 생략)이 형성되어 있다. 이 소자 분리 영역(302)에 의해 분리된 트랜지스터 영역에는, 불순물 농도 5×1019㎝-3정도(303a)와 불순물 농도 5×1020㎝-3정도(303b)의 LDD(Lightly Doped Drain) 구조를 갖는 n형 확산층으로 이루어지는 소스·드레인 영역(303)이 형성되어 있다. 임계값을 컨트롤하기 위한 불순물 농도 5×1016㎝-3정도의 p형 채널 불순물층이 채널 영역(304)에만 선택적으로 형성되어 있다(도시 생략).
채널 영역(304) 위에는, 막 두께 0.5㎚의 실리콘 산화막(305)이 형성되고, 또한 그 위에 막 두께 1.2㎚의 산질화 알루미늄(N/(O+N)=1%)(306)이 형성되어 있다. 또한, 산질화 알루미늄막(306) 위에는 TiN과 W로 이루어지는 게이트 전극(307)이 소스-드레인 영역(303b)에 대하여 자기 정합적으로 형성되어 있다.
금속 산질화물 절연막(306)과 층간 절연막(308) 사이에는 실리콘 산화막(309)이 있다. 층간 절연막(308 및 310)에 형성한 컨택트홀을 개재하여 각 소스-드레인 영역(303)과 전기적으로 도통하는 각 소스-드레인 전극(311)이 형성되어 있다. 또한 패시베이션막(312)에 의해 전체가 피복되어 있다.
이어서, 제9 실시 형태에 따른 단체 트랜지스터의 제조 방법에 대하여 도 9A∼도 9D를 이용하여 순차적으로 설명한다.
n형 단결정 실리콘 기판(301)의 표면을 제1 실시예와 마찬가지로 세정하여 p웰을 형성한다.
이어서, RIE법을 이용하여 기판(301) 위에 홈을 파고, 그 홈에 절연막을 매립하여 트렌치형의 소자 분리 영역(302)을 형성한다. 이어서, 두께 5㎚ 정도의 실리콘 산화막(313)을 형성하고, 이 실리콘 산화막 위에 더미 게이트 패턴(314)을 형성하기 위한 다결정 실리콘막을 막 두께 300㎚ 정도 전면에 퇴적하고, 리소그래피법과 RIE법에 의해 더미 게이트 패턴으로 가공한다. 더미 게이트 패턴(314)에 다결정 실리콘을 이용한 것은, RIE 시에 실리콘 산화막(313)에 대하여 선택비를 취하기 쉽기 때문에, 실리콘 기판(301)에의 RIE에 의한 에칭 손상이 억제되기 쉽기 때문이다.
이어서, LDD 구조를 형성하기 위해, 더미 게이트 패턴(314)으로 되는 다결정 실리콘막을 마스크로 하여, 인의 이온 주입을 70KeV, 4×1013㎝-2정도 행하고, n-형 확산층(303a)을 형성한다(도 9A). 이어서, 실리콘 산화막을 전면에 퇴적한 후, 전면의 RIE를 행하여, 더미 게이트 패턴(305)의 측벽에 두께 20㎚ 정도의 실리콘 산화막(309)을 형성한다.
그 후, 비소의 이온 주입을 30KeV, 5×1015㎝-2정도 행하고, n+형 확산층(303b)을 형성하여, LDD 구조를 형성한다(도 9B). 이어서, 전면에 CVD에서 실리콘 산화막(308)을 300㎚ 정도 퇴적하여, 질소 분위기 내에서 750℃, 30분 어닐링한다.
이어서, 질소 분위기 내에서 950℃, 10초의 RTA를 행하여 소스·드레인의 이온 주입층의 활성화를 행한다. 이어서, CMP(Chemical Mechanical Polishing)에 의해 전면의 평탄화를 행하여, 더미 게이트 패턴(314)이 되는 다결정 실리콘막의 표면을 노출시킨다.
이어서, 노출된 더미 게이트 패턴(314)을 RIE에 의해 선택적으로 제거하여 실리콘 산화막(313)의 표면을 노출시킨다. 이어서, 층간 절연막(308) 및 측벽 절연막(309)을 마스크로 하여, 원하는 채널 영역(304)에만 이온 주입을 행한다. n 채널 트랜지스터의 경우, 0.7V 정도의 임계값을 설정하기 위해서는, 붕소를 10KeV, 5×1012㎝-2정도 이온 주입하여, 채널 영역에만 선택적으로 p형 채널 영역을 형성한다(도 9C).
이어서, 실리콘 산화막(313)을 희석한 불산으로 제거하고, 노출된 실리콘 기판 표면에 막 두께 0.5㎚의 실리콘 산화막(305)을 형성한다. 이어서, 전면에 ALD를 이용하여 막 두께 1.2㎚의 산화 알루미늄을 퇴적하였다. 이어서, 산화 알루미늄을 질소 플라즈마에 의해 후질화하여 금속 산질화물 절연막(306)으로서 산질화 알루미늄(N/(O+N)=1%)을 형성한다.
산화 알루미늄을 퇴적하는데 이용하는 ALD법에서는 원료로서는 트리메틸 암모늄을 이용하고, 산화제로서는 물 혹은 산소 플라즈마를 이용하였다. 기판 온도 300℃에서 1Pa의 트리메틸 알루미늄을 10초 동안, 계속해서 산화제를 조사하고, 그것을 교대로 반복하는 것에 의해 성막하였다. 또 플라즈마를 이용하는 경우에는 전력 80W에서 15초 플라즈마를 조사하였다.
여기서는 산화 알루미늄의 퇴적에 ALD법을 이용하고 있지만, 반응성 스퍼터를 이용해도 된다. 산화 알루미늄을 질화하는데 질소 플라즈마를 이용하는 경우에는 기판 온도 300℃, 압력 10-1Pa, 전력 80W에서 10분 질화를 행하였다. 또, 질화에는 암모니아 혹은 히드라진을 이용하여 행해도 된다. 또한, 여기서는 산화 알루미늄의 질화에 의해 산질화 알루미늄을 퇴적하고 있지만, 산질화 알루미늄을 직접 퇴적하는 것도 가능하다.
이어서, 질소 분위기 내에서 800℃, 10초의 RTA를 행하여 채널 영역 불순물의 활성화를 행한다. 또한, 이 공정에 의해 실리콘 기판(301)·실리콘 산화막(305)의 계면에 존재하는 종단되어 있지 않은 결합 수가 감소하여 계면 준위 밀도의 저감을 실현할 수 있다. 또한, 산소 분위기 내에서 400℃, 10분의 열처리를 행하여 산질화 알루미늄(N/(O+N)=1%) 박막 내의 산소 보이드의 보상을 행한다.
이어서, 게이트 전극(307)으로서 TiN 및 W를 전면에 형성한다. 이어서, 전면을 CMP하는 것에 의해, 게이트 전극 및 금속 산질화물 절연막(306)을, 더미 게이트가 제거된 홈 내에 매립하고, 게이트 전극(307)을 형성한다(도 9D).
이어서, 전면에 층간 절연막(310)으로서 실리콘 산화막을 200㎚ 정도 퇴적하고, 소스-드레인 영역(303)까지 달하는 컨택트홀을 형성한다.
이어서, Co 및 TiN(도시 생략) 및 W를 퇴적하고, 질소 내에서 700℃, 10초의RTA(Rapid Thermal Anneal) 처리한 후, 이것을 패터닝하여 소스 전극 및 드레인 전극(311)을 형성한다. 또한, 질소대 수소비가 9:1인 분위기 내에서 400℃, 10분의 어닐링을 행하고, 마지막으로 전면에 패시베이션막(312)을 형성하여 도 9E에 도시하는 트랜지스터를 얻는다.
본 발명자는 이와 같이 형성된 트랜지스터의 성능이 제8 실시 형태의 트랜지스터와 동등한 성질을 갖고 정상적인 동작을 행하는 것을 확인하였다.
본 실시예와 같이 게이트 전극에 금속 질화물인 TiN을 이용한 경우, 산질화 알루미늄이 높은 불순물 확산 내성을 갖기 때문에 금속 질화물로부터의 질소 이탈을 억제할 수 있었다. 따라서 게이트 전극 형성 이후의 트랜지스터 제작 프로세스에 의한 임계값의 변동을 억제할 수 있었다. 또한 마찬가지의 효과를, 게이트 전극이 Ti, Zr, Hf, W, Ta의 질화물 및 이들의 화합물 혹은 그 몇개를 적층한 것인 경우에도 확인하였다.
또한, 산화 알루미늄의 질화 후에, 열처리에 의해 용이하게 이탈하는 질소를 제거하면, 게이트 절연막 퇴적 이후의 프로세스에서 실리콘 기판이 질화하는 것을 억제할 수 있었다. 그 결과, 양호한 이동도를 갖는 트랜지스터를 실현할 수 있다는 것을 확인하였다.
본 발명의 반도체 장치, 그 제조 방법에 의해, 게이트 길이 0.05㎛ 세대의 반도체 트랜지스터의 게이트 절연막에 요구되는 특성을 만족하는 것이 가능하게 되었다. 특히, 막 내의 고정 전하를 저감하고, 불순물 확산을 억제할 수 있기 때문에, 임계값 시프트·이동도의 열화를 방지할 수 있다.

Claims (21)

  1. MIS(금속-절연막-반도체) 구조를 갖는 반도체 장치에 있어서,
    상기 반도체는 실리콘을 주로 하는 막이고,
    상기 절연막은 Al, O, N 원자를 주체로 하는 막인 것을 특징으로 하는 반도체 장치.
  2. MIS(금속-절연막-반도체) 구조를 갖는 반도체 장치에 있어서,
    상기 반도체는 실리콘을 주로 하는 막이고,
    상기 절연막은 (1-x)AlO3/2·xAlN(단 0<x<1)인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체는 실리콘인 것을 특징으로 하는 반도체 장치.
  4. 소스 영역과, 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이에 협지된 채널 영역과, 상기 채널 영역과 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에 있어서,
    상기 채널 영역은 실리콘을 주로 하는 막이고,
    상기 절연막은 Al, O, N 원자를 주체로 하는 막인 것을 특징으로 하는 반도체 장치.
  5. 소스 영역과, 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이에 협지된 채널 영역과, 상기 채널 영역과 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에 있어서,
    상기 채널 영역은 실리콘을 주로 하는 막이고,
    상기 절연막은 (1-x)AlO3/2·xAlN(단 0<x<1)인 것을 특징으로 하는 반도체 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 채널 영역은 실리콘인 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 절연막은, 비금속 원자 중의 질소 농도비가 0.1% 이상 10% 이하인 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 절연막의 막 두께는 5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  9. 소스 영역과, 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이에 협지된 채널 영역과, 상기 채널 영역과 제1 절연막, 제2 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에 있어서,
    제1 절연막은 실리콘 산화막 또는 실리콘 산질화막이고,
    제2 절연막은 Al, O, N 원자를 주체로 하는 막인 것을 특징으로 하는 반도체 장치.
  10. 소스 영역과, 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이에 협지된 채널 영역과, 상기 채널 영역과 제1 절연막, 제2 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터를 구비한 반도체 장치에 있어서,
    제1 절연막은 실리콘 산화막 또는 실리콘 산질화막이고,
    제2 절연막은 (1-x)AlO3/2·xAlN(단 0<x<1)인 것을 특징으로 하는 반도체 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 채널 영역은 실리콘을 주로 하는 막인 것을 특징으로 하는 반도체 장치.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 채널 영역은 실리콘인 것을 특징으로 하는 반도체 장치.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    제1 절연막은 제2 절연막보다도 채널 영역측에 존재하는 것을 특징으로 하는 반도체 장치.
  14. 제4항 내지 제13항 중 어느 한 항에 있어서,
    상기 게이트 전극은 다결정 실리콘 또는 실리콘 게르마늄 혼정인 것을 특징으로 하는 반도체 장치.
  15. 제4항 내지 제13항 중 어느 한 항에 있어서,
    상기 게이트 전극은 금속 질화물인 것을 특징으로 하는 반도체 장치.
  16. 절연막의 제조 방법에 있어서,
    알루미늄을 퇴적하고,
    산화제와 질화제를 동시에 공급하여, 산화와 질화를 행하고,
    이에 의해, 산질화 알루미늄막을 형성하는 것을 특징으로 하는 절연막의 제조 방법.
  17. 절연막의 제조 방법에 있어서,
    알루미늄을 퇴적하고,
    산화제와 질화제를 교대로 공급하여, 산화와 질화를 행하고,
    이에 의해, 산질화 알루미늄막을 형성하는 것을 특징으로 하는 절연막의 제조 방법.
  18. 절연막의 제조 방법에 있어서,
    산화 알루미늄을 퇴적하고,
    상기 산화 알루미늄을 질화하며,
    이에 의해, 산질화 알루미늄막을 형성하는 것을 특징으로 하는 절연막의 제조 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 절연막의 비금속 원자 중의 질소 농도비가 0.1% 이상 10% 이하인 것을 특징으로 하는 절연막의 제조 방법.
  20. 제16항 내지 제19항 중 어느 한 항에 기재된 방법에 의해 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제16항 내지 제20항 중 어느 한 항에 기재된 방법에 의해 게이트 절연막을형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868397B1 (ko) * 2006-03-15 2008-11-11 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680130B2 (en) * 2002-05-28 2004-01-20 Agere Systems, Inc. High K dielectric material and method of making a high K dielectric material
US6954121B2 (en) * 2003-06-09 2005-10-11 Agilent Technologies, Inc. Method for controlling piezoelectric coupling coefficient in film bulk acoustic resonators and apparatus embodying the method
JP4887604B2 (ja) * 2003-08-29 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4741792B2 (ja) * 2003-12-18 2011-08-10 日本電気株式会社 窒化物半導体ｍｉｓ型電界効果トランジスタの製造方法
KR20050065716A (ko) * 2003-12-23 2005-06-30 삼성전자주식회사 강유전성 액정 소자의 배향 방법 및 배향 장치
JP2005260091A (ja) * 2004-03-12 2005-09-22 Philtech Inc 半導体装置およびその製造方法
KR100609542B1 (ko) * 2004-06-08 2006-08-08 주식회사 하이닉스반도체 알루미늄 질화막을 게이트 절연막으로 하는 반도체 소자의게이트 전극 제조 방법
KR20060072680A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
JP4867225B2 (ja) * 2005-07-27 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法
US7436034B2 (en) * 2005-12-19 2008-10-14 International Business Machines Corporation Metal oxynitride as a pFET material
US20070141798A1 (en) * 2005-12-20 2007-06-21 Intel Corporation Silicide layers in contacts for high-k/metal gate transistors
US7910497B2 (en) * 2007-07-30 2011-03-22 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
JP4963455B2 (ja) * 2007-09-04 2012-06-27 国立大学法人北海道大学 半導体基板の表面に絶縁膜を形成する方法と装置
JP5663305B2 (ja) * 2007-09-07 2015-02-04 フジフィルム マニュファクチュアリング ヨーロッパ ビー．ヴィ． 大気圧グロー放電プラズマを用いる原子層堆積の方法及び装置
GB0805328D0 (en) * 2008-03-25 2008-04-30 Aviza Technologies Ltd Deposition of an amorphous layer
JP5136986B2 (ja) * 2008-04-30 2013-02-06 独立行政法人産業技術総合研究所 圧電体の製造方法および圧電素子
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011027723A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110083735A1 (en) * 2009-10-13 2011-04-14 Ips Ltd. Solar cell and method of fabricating the same
KR20110049218A (ko) * 2009-11-04 2011-05-12 삼성전자주식회사 태양 전지 및 그 제조 방법
JP2011151366A (ja) * 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
CN102534488A (zh) * 2010-12-30 2012-07-04 鸿富锦精密工业（深圳）有限公司 具有硬质涂层的被覆件及其制备方法
US20190148234A1 (en) * 2011-06-28 2019-05-16 Monolithic 3D Inc. Method for producing a 3d memory device
JP5789149B2 (ja) * 2011-07-21 2015-10-07 Ｊｓｗアフティ株式会社 原子層成長方法及び原子層成長装置
JP6272830B2 (ja) * 2012-04-24 2018-01-31 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 低エッチング速度のハードマスク膜のための酸素ドーピングを伴うｐｖｄａｌｎ膜
JP2014057039A (ja) * 2012-08-10 2014-03-27 Fujifilm Corp 半導体基板製品の製造方法及びエッチング液
JP2014110402A (ja) * 2012-12-04 2014-06-12 Rohm Co Ltd 半導体装置
KR102079715B1 (ko) * 2013-02-13 2020-02-20 삼성전자주식회사 박막 및 그 형성방법과 박막을 포함하는 반도체소자 및 그 제조방법
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
US9379164B2 (en) * 2014-03-06 2016-06-28 Kabushiki Kaisha Toshiba Integrated circuit device
CN103887163B (zh) * 2014-04-03 2016-04-20 中国科学院半导体研究所 用于SiC基MOS器件栅介质薄膜的制备方法
JP6102823B2 (ja) * 2014-05-14 2017-03-29 信越半導体株式会社 Ｓｏｉ基板の評価方法
JP7023109B2 (ja) * 2015-06-05 2022-02-21 ソニーグループ株式会社 固体撮像装置
CN106298780A (zh) * 2016-09-27 2017-01-04 中国科学院微电子研究所 一种InP衬底MOSCAP的结构及其制备方法
US10176984B2 (en) 2017-02-14 2019-01-08 Lam Research Corporation Selective deposition of silicon oxide
US10242866B2 (en) * 2017-03-08 2019-03-26 Lam Research Corporation Selective deposition of silicon nitride on silicon oxide using catalytic control
US10043656B1 (en) 2017-03-10 2018-08-07 Lam Research Corporation Selective growth of silicon oxide or silicon nitride on silicon surfaces in the presence of silicon oxide
US9911595B1 (en) 2017-03-17 2018-03-06 Lam Research Corporation Selective growth of silicon nitride
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
JP6346341B2 (ja) * 2017-05-15 2018-06-20 ローム株式会社 半導体装置
WO2019028120A1 (en) * 2017-08-01 2019-02-07 Applied Materials, Inc. METHODS OF POST-PROCESSING METAL OXIDE
JP2019087698A (ja) * 2017-11-10 2019-06-06 株式会社日立製作所 半導体装置および半導体装置の製造方法
US10460930B2 (en) 2017-11-22 2019-10-29 Lam Research Corporation Selective growth of SiO2 on dielectric surfaces in the presence of copper
JP6773629B2 (ja) * 2017-11-22 2020-10-21 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、昇降機、電源回路、及び、コンピュータ
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
JP2018129558A (ja) * 2018-05-24 2018-08-16 ローム株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5833841A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
JPS6423571A (en) 1987-07-20 1989-01-26 Nec Corp Semiconductor element
JP2518406B2 (ja) * 1989-06-23 1996-07-24 日本電気株式会社 容量絶縁膜の形成方法
JP3388001B2 (ja) 1993-12-27 2003-03-17 三菱電機株式会社 電荷蓄積素子、不揮発性メモリ素子及び絶縁ゲート型トランジスタ
JPH10178170A (ja) * 1996-12-19 1998-06-30 Fujitsu Ltd 半導体装置及びその製造方法
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US6297538B1 (en) * 1998-03-23 2001-10-02 The University Of Delaware Metal-insulator-semiconductor field effect transistor having an oxidized aluminum nitride gate insulator formed on a gallium nitride or silicon substrate
JP2000058832A (ja) * 1998-07-15 2000-02-25 Texas Instr Inc <Ti> オキシ窒化ジルコニウム及び／又はハフニウム・ゲ―ト誘電体
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
KR100343210B1 (ko) * 1999-08-11 2002-07-10 윤종용 단일 전자 충전 ｍｎｏｓ계 메모리 및 그 구동 방법
JP2001077355A (ja) * 1999-08-13 2001-03-23 Texas Instr Inc <Ti> トランジスタを形成する方法
JP3425579B2 (ja) * 1999-12-08 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4505098B2 (ja) * 2000-03-08 2010-07-14 株式会社アルバック 絶縁膜の成膜方法及びその成膜装置
US6383873B1 (en) * 2000-05-18 2002-05-07 Motorola, Inc. Process for forming a structure
US6664186B1 (en) * 2000-09-29 2003-12-16 International Business Machines Corporation Method of film deposition, and fabrication of structures
JP2002184973A (ja) * 2000-12-11 2002-06-28 Hitachi Ltd 半導体装置及びその製造方法
US7192827B2 (en) * 2001-01-05 2007-03-20 Micron Technology, Inc. Methods of forming capacitor structures
JP2002299607A (ja) * 2001-03-28 2002-10-11 Toshiba Corp Ｍｉｓ型電界効果トランジスタ及びこれの製造方法
US6891231B2 (en) * 2001-06-13 2005-05-10 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) gate stack with high dielectric constant gate dielectric and integrated diffusion barrier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868397B1 (ko) * 2006-03-15 2008-11-11 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US7385265B2 (en) 2008-06-10
JP4492783B2 (ja) 2010-06-30
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