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WO1998031101A1 - Circuit logique combinant un circuit a transistors a canaux et un circuit cmos, et procede mettant en oeuvre cette combinaison - Google Patents

Circuit logique combinant un circuit a transistors a canaux et un circuit cmos, et procede mettant en oeuvre cette combinaison Download PDF

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Publication number
WO1998031101A1
WO1998031101A1 PCT/JP1998/000003 JP9800003W WO9831101A1 WO 1998031101 A1 WO1998031101 A1 WO 1998031101A1 JP 9800003 W JP9800003 W JP 9800003W WO 9831101 A1 WO9831101 A1 WO 9831101A1
Authority
WO
WIPO (PCT)
Prior art keywords
logic circuit
circuit
node
gate
logic
Prior art date
Application number
PCT/JP1998/000003
Other languages
English (en)
French (fr)
Inventor
Shunzo Yamashita
Kazuo Yano
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/633,053 external-priority patent/US5923189A/en
Priority claimed from JP00054897A external-priority patent/JP3625973B2/ja
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to US09/331,780 priority Critical patent/US6313666B1/en
Publication of WO1998031101A1 publication Critical patent/WO1998031101A1/ja

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist

Definitions

  • the present invention relates to a small-area, high-speed, low-power-consumption logic circuit combining a pass transistor circuit and a CMOS circuit. Also, the present invention relates to a small-area, high-speed, low-consumption circuit combining a pass transistor circuit and a CMOS circuit from a logical function. The present invention relates to a method for synthesizing a power logic circuit.
  • pass transistor logic circuit which is one of the logic circuits
  • one transistor can have various logic functions. For this reason, pass transistor logic circuits are well-structured and all conventional CMOS logic circuits are replaced with pass transistor logic circuits to increase the scale, while significantly reducing the number of LSI transistors.
  • Many studies have been published with the aim of reducing the area and power consumption of LSI. C Among them, a binary decision graph (Binary Dececion on Diagram) was created from logical functions, and There is a method that replaces the node with a 2-input, 1-output, and 1-control input pass transistor selector and synthesizes a pass transistor logic circuit with the desired logic function.
  • a binary decision diagram is a node binary tree with two branches, called one and zero. Rather, it is a graphic representation of logical functions, and has the property that complex logical functions can be expressed simply. For this reason, this method has attracted attention as a method for synthesizing a compact pass transistor logic circuit having a target logic function with a small number of transistors.
  • a 2-input, 1-output pass transistor selector is an n-channel.
  • a method has been proposed in which a target pass transistor logic circuit is composed of field-effect transistors only, and a buffer inverter for reducing the delay time is inserted as necessary.
  • CMOS logic circuits have poor performance! ) Requires the same number of channel field effect transistors as n channel field effect transistors.
  • CMOS logic circuits have poor performance! ) Requires the same number of channel field effect transistors as n channel field effect transistors.
  • a pass transistor logic circuit synthesized by the method described in Reference 1 most of the circuit, except for the buffer inverter, can be composed only of high-performance n- channel field-effect transistors. .
  • a circuit that is smaller in area, delay time, and power consumption than conventional CMOS logic circuits and has superior i-life can be obtained.
  • Reference 2 proposes a method that further develops Reference 1. This method is characterized in that a pass transistor logic circuit is synthesized from a multi-stage BDD (hereinafter referred to as a multi-stage BDD).
  • a multi-stage BDD is created by the following procedure.
  • a multi-level BDD can express a logical function with fewer nodes than an ordinary BDD. For this reason, it is possible to synthesize a pass-transistor logic circuit with the desired logic function using fewer transistors than in Reference 1. And it is possible. Also, the number of nodes connected in series is reduced, so that the number of stages of the combined pass transistor circuit is reduced. For this reason, it is possible to synthesize a pass transistor logic circuit having a smaller delay time and a smaller area and lower power consumption than in Reference 1.
  • IEICE Technical Report VLD 955-1115, Vol. 95, No. 119, PP 1-6 (hereafter referred to as reference 3) states that pass transistors with low power consumption are used.
  • a method aimed at synthesizing a logic circuit has been proposed. In this method, as in Reference 2, a pass transistor logic circuit is synthesized from a multi-stage BDD, but by narrowing the buffer inverter for delay time improvement to the minimum necessary, a pass transistor logic circuit with even lower power consumption is used. Can be synthesized.
  • the pass transistor circuit is disclosed in Japanese Unexamined Patent Application Publication No. 1-12961 (published on May 22, 1989) and Japanese Unexamined Patent Application Publication No. 11-216622 (19989). Published on August 30), Japanese Unexamined Patent Application Publication No. 1-25619 (published on October 12, 1998), Japanese Unexamined Patent Application Publication No. (Published May 19, 5).
  • the present inventors made a BDD for some logic functions and actually synthesized pass transistor logic circuits by the methods described in literatures 2 and 3. As a result, for a certain logic function, we were able to synthesize a pass transistor logic circuit that has much less transistors than conventional CMOS logic circuits, and that has a small area, delay time, and low power consumption. For other logic functions, the area, delay time, and power consumption have turned out to be large.
  • CMOS logic circuit For example, if a simple two-input NAND logic is synthesized with a transistor logic circuit according to the methods described in Documents 1, 2, and 3, a circuit with six C1 transistors in Figure 4A is obtained. However, a CMOS logic circuit would be a simpler circuit with four transistors (C 2 in Figure 4A). Also, for the two-input NOR logic, pass transistor logic The circuit is a powerful six-transistor circuit (C3 in Figure 4A), and a CMOS logic circuit is a four-transistor circuit (C4 in Figure 4A).
  • the pass transistor selector circuit is not suitable for NAND logic or N0R logic, but is suitable for selector logic that selects a certain signal with another signal.
  • NAND logic and NOR logic are the basic circuits of CMOS circuits, and it can be said that CMOS circuits can be used to build logic circuits with better performance. In terms of power and power consumption, the pass transistor circuit can be smaller in both NAND logic and NOR logic.
  • Logic circuits are now designed in high-level languages such as (Ha r dwa re De scripti on Langu age). It is very important how the logic can be realized by a compact logic circuit.
  • the pass transistor circuit alone is not enough to create a logic circuit with excellent circuit characteristics.
  • a pass transistor circuit and a CM0S circuit can cooperate well within a single logic circuit. Need to make. It also provides a method for automatically synthesizing such a high-performance path transistor / CM0S coordination logic circuit in a computer system. This is extremely important for making high performance LSI chips with small area, small delay time and low power consumption.
  • the delay time may be slower depending on the logic that could reduce the number of transistors.
  • the inventors independently analyzed this and found that there were the following problems. That is, in the pass transistor logic circuit synthesized from the multi-stage BDD, a circuit having a configuration connected to a control input of a subsequent pass transistor selector via a certain buffer transistor selector and a buffer inverter can be formed. In this case, it was found that the delay time was inevitably slow because the buffer member and the inverter in the subsequent pass transistor selector were connected in series. In other words, this method of synthesizing a pass transistor logic circuit from a multistage BDD may not be practical due to the above-mentioned delay time problem when the delay time condition is severe. found.
  • An object of the present invention is to construct a conventional logic circuit composed only of pass transistors or only a CM ⁇ S by combining the advantages of a pass transistor circuit and a CMOS circuit for any kind of logic.
  • the purpose is to provide a method for automatic synthesis by using.
  • Another object of the present invention is to combine the advantages of the pass transistor circuit and the CMOS circuit for any type of logic by combining only the pass transistors from the conventional multistage BDD. Solves the problem of the delay time of the logic circuit, and reduces the delay time and the number of transistors.
  • the pass transistor has excellent circuit characteristics such as area, delay time, and power consumption. Is to provide a way.
  • Another object of the present invention is to provide a logic circuit which is more desirable in terms of area, or circuit characteristics such as delay time and power consumption, or a combination thereof, by a pass transistor
  • the purpose of the present invention is to provide a method for synthesizing and combining a path and a CM ⁇ S circuit.
  • the gate is controlled by a first input (I 1), and a gate is provided between a first operating potential point (VDD) and a first node (NP 1).
  • a first p-channel field-effect transistor (TP 1) connected to the source-drain path;
  • a second p-channel field effect whose gate is controlled by the second input (IN 2) and whose source-drain path is connected between the first operating potential point (VDD) and the first node (NP 1)
  • a first n-channel field effect in which the gate is controlled by a first input (IN 1) and a source / drain path is connected between a first node (NP 1) and a fourth node (NP 4)
  • a second n-channel whose gate is controlled by the second input (IN2) and whose source-drain path is connected between the fourth node (NP4) and the second operating potential point (GND)
  • a third p-channel field effect transistor having a gate controlled by a first node (NP 1) and a source / drain path connected between a first operating potential point (VDD) and a second node (NP 2) (TP 3)
  • a fourth channel field-effect transistor whose gate is controlled by a third node (NP3) and whose source-drain path is connected between the first operating potential point (VDD) and the first output (OUT1); TP 4)
  • Fig. 1 This is a logic circuit (Fig. 1) that includes a selector logic with Boolean processing and a transistor (TN4).
  • the gate is controlled by a 10th input (IN 10), and a gate between a first operating potential point (VDD) and a 10th node (NP 10) is connected.
  • the gate is controlled by the 10th input (IN10), and the first drain is connected between the 10th node (NP10) and the second operating potential point (GND).
  • the gate is controlled by the 10th input (IN10), and the source / drain path is connected between the 12th input (IN12) and the first node (NP11).
  • the gate of which is controlled by the first node (NP11) and the source-drain path is connected between the first operating potential point (VDD) and the first node (NP12).
  • a p-channel field-effect transistor (TP15) is connected between the first node (NP11) and the source-drain path.
  • the gate is controlled by the first node (NP11), and the source and drain paths are connected between the first node (NP12) and the second operating potential point (GND).
  • N-channel field-effect transistor (TN15) N-channel field-effect transistor
  • the gate is controlled by the 12th node (NP12), and the source-drain path is connected between the first operating potential point (VDD) and the 10th output (OUT10).
  • the gate is controlled by the first and second nodes (NP12), and the source and drain paths are connected between the tenth output (OUT10) and the third node (NP13).
  • 4 n-channel field effect transistors (TN1 4) A gate whose gate is controlled by a first input (IN 13) and a source-drain path connected between a first operating potential point (VDD) and a first output (OUT 10).
  • the gate is controlled by the 13th input (IN 13), and the first drain (source / drain path) is connected between the 10th output (OUT 10) and the second operating potential point (GND).
  • This is a logic circuit (Fig. 2) that includes selector logic with Boolean processing and has three n-channel field-effect transistors (TN13).
  • the gate is controlled by a twentieth input (IN 20), and a gate is connected between a first operating potential point (VDD) and a twentieth node (NP 20).
  • VDD first operating potential point
  • NP 20 twentieth node
  • the gate is controlled by the second input (IN 21), and the source-drain path is connected between the first operating potential point (VDD) and the twentieth node (NP 20).
  • a twentieth n-channel field-effect transistor in which the gate is controlled by the twentieth input (IN 20) and the source / drain path is connected between the twentieth node (NP 20) and the twenty-fourth node (NP 24) (TN20)
  • the gate is controlled by the 21st input (IN21) and the source / drain path is connected between the 24th node (NP24) and the second operating potential point (GND).
  • a second p-channel electric field whose gate is controlled by the 22nd input (IN22) and whose source-drain path is connected between the first operating potential point (VDD) and the 22nd node (NP22) Effect transistor (TP 22),
  • the gate is controlled by the 22nd input (IN 22), and the 22nd n-channel field effect in which the source / drain path is connected between the 22nd node (NP 22) and the second operating potential point (GND)
  • the gate is controlled by the 22nd node (NP22), and the 23rd n-channel field effect transistor (source and drain) is connected between the 23rd input (IN23) and the 23rd node (NP23).
  • TN23 The gate is controlled by the 22nd input (IN22), and the source and drain paths are connected between the 20th node (NP20) and the 23rd node (NP23).
  • the 25th p-channel whose gate is controlled by the 23rd node (NP23) and whose source-drain path is connected between the first operating potential point (VDD) and the 20th output (OUT20)
  • the gate is controlled by the 23rd node (NP23), and the source and drain paths are connected between the 20th output (OUT20) and the second operating potential point (GND).
  • NP23 23rd node
  • TN25 n-channel field-effect transistor
  • the present invention creates a binary decision graph or a multi-stage binary decision graph from a logical function, and creates a node. Create a pass transistor logic circuit by mapping to a 2 input 1 output 1 control input pass transistor selector.
  • the input power of one of the two inputs ⁇ The logic constant is fixed to 1 or 0, and it operates as NAND logic or NOR logic (or AND logic, OR logic)
  • CMOS gate such as NAND or NOR
  • the pass transistor selector with a logically equivalent CMOS gate such as NAND or NOR
  • calculate the values of the circuit characteristics such as area, delay time, and power consumption and replace it with the CMOS gate to obtain the desired circuit characteristics. If the value of is closer to the optimum, replace the pass transistor selector with a CMOS gate.
  • the above operation is tried for all the pass transistor selectors to synthesize a pass transistor ZCMOS cooperative logic circuit having a predetermined circuit characteristic that is optimal. Circuit characteristics used for such optimization include, for example, area, delay time, or power consumption, or any suitable combination thereof.
  • Another desirable aspect of the present invention is to create a BDD or a multi-stage BDD from a logical function, and to use only one of two branches (0 branch, 1 branch) among the nodes of the graph.
  • CMOS gates such as NAND and NOR that are logically equivalent to that node are mapped.
  • two-input one-output pass transistor selectors Matching is performed to synthesize a pass transistor ZCMOS cooperative logic circuit.
  • FIG. 1 shows a preferred embodiment of the present invention.
  • FIG. 2 shows another preferred embodiment of the present invention.
  • FIG. 3 shows another preferred embodiment of the present invention.
  • Figures 4A to 4C are comparison diagrams of the case where NAND logic and NOR logic are configured with pass transistor selectors and the case where CMOS logic is configured.
  • FIG. 5 shows a pass transistor / CMOS cooperative logic circuit according to a first embodiment of the present invention and a conventional circuit. The figure which compared the transistor logic circuit and the CMOS logic circuit.
  • FIG. 6 is a layout example of the pass transistor ZCMOS cooperative logic circuit according to the first embodiment of the present invention.
  • FIG. 7 is a schematic configuration diagram of a computer system for synthesizing a logic circuit and a logic circuit synthesis program used therein according to the second embodiment of the present invention.
  • FIG. 8 is a flowchart from the synthesis of a logic circuit to the manufacture of a semiconductor integrated circuit according to the second embodiment of the present invention.
  • FIG. 9 is a flowchart of the pass transistor ZCMOS cooperative logic circuit synthesis program of the second embodiment.
  • FIG. 10 is a circuit diagram of a CMOS logic circuit synthesized from the logic function of the second embodiment by a known method.
  • FIG. 11 is a diagram showing an example of a multi-stage binary decision diagram created by the binary decision diagram creation routine of the pass transistor / CMOS cooperative logic circuit synthesis program of the present invention in FIG.
  • FIG. 12 is a diagram showing a matching rule of the pass transistor selector.
  • FIG. 13 is a circuit diagram of a pass transistor logic circuit created from the multi-stage binary decision graph of FIG. 11 by the pass transistor mapping routine of the pass transistor / CMOS cooperative logic circuit synthesis program of the present invention in FIG.
  • FIGS. 148 to 14D are diagrams showing the pattern of the pass transistor selector which is converted to a CMOS gate when the pass transistor ZCMOS cooperative logic circuit is synthesized by the method of the present invention, and the conversion rules thereof.
  • FIG. 15 is a circuit diagram of an intermediate circuit created during the CMOS gate assignment routine of the pass transistor / CMOS cooperative logic circuit synthesis program of the present invention in FIG.
  • FIG. 16 is a circuit diagram of an intermediate circuit created during the CMOS gate assignment routine of the pass transistor / CMOS cooperative logic circuit synthesis program of the present invention shown in FIG.
  • FIG. 17 is a circuit diagram of a pass transistor / ZCMOS cooperative logic circuit synthesized when the area is given the highest priority in the pass transistor / CMOS cooperative logic circuit synthesis program of the present invention in FIG.
  • Figure 18 is a circuit diagram of a logic circuit created by converting the CMOS gate to a pass transistor selector from the CMOS logic circuit of Figure 10.
  • FIG. 19 is a circuit diagram of the pass transistor ZCMOS cooperative logic circuit synthesized when the delay time is set to the highest priority in the pass transistor ZCM OS cooperative logic circuit synthesis program of the present invention in FIG.
  • Figure 20 shows both p-channel and n-channel
  • FIG. 3 is a circuit diagram of a pass transistor selector constituted by transistors of the following types.
  • Figure 21 shows the result of changing the cost from the area priority to the delay time priority in the pass transistor ZCMOS cooperative logic circuit synthesis program of the present invention.
  • Fig. 22 shows a logic circuit synthesized by the pass transistor ZCM ⁇ S cooperative logic circuit synthesis program of the present invention, a CMOS logic circuit and a pass transistor synthesized by an existing known method for one or two different logics. Diagram comparing area and power consumption with logic circuit.
  • FIG. 23 is a flowchart of a synthesis program for a pass transistor / CMOS cooperative logic circuit according to the sixth embodiment of the present invention.
  • FIG. 24 is a diagram showing an example of a BDD created by the pass transistor ZCMOS cooperative logic circuit synthesis program of the present invention in FIG. 23.
  • FIG. 25 is a circuit diagram of an intermediate circuit created in the middle of the pass transistor selector ZCMOS gate mapping routine of the pass transistor / CMOS cooperative logic circuit synthesis program of the present invention of FIG.
  • FIG. 26 is a circuit diagram of a pass transistor ZCMOS cooperative logic circuit synthesized by the pass transistor ZCMOS cooperative logic circuit synthesis program of the present invention in FIG.
  • FIG. 27 is a circuit diagram of a pass transistor logic circuit synthesized from the BDD of FIG.
  • FIG. A, b, and c in FIG. 5 show the logic given by the following logic functions, respectively, when the pass transistor ZCMOS cooperative logic circuit of the present invention is used, and when the conventional pass transistor logic circuit and the CM0S logic circuit are used.
  • FIG. 7 is a diagram comparing the cases where the configuration is made.
  • the inverter and the CMOS gate indicated by the simplified symbols in FIG. 5 are composed of the transistor circuit shown in FIG.
  • the pass-transistor ZCMOS cooperative logic circuit of the present invention is a circuit composed of an inverter I50, a pass-transistor selector S50, and a CMOS gate G50.
  • the conventional pass transistor logic circuit requires inverters 150 and 151 and pass transistor selectors S50 and S51.
  • a CMOS logic circuit requires inverters I52 and I54 and CMOS gates G50 to G53.
  • NAND logic and NOR logic that are not suitable for the pass transistor circuit must be formed by the pass transistor circuit (S51).
  • the selector logic that is not suitable for being configured by the CMOS circuit is also CM 0 S It must be composed of circuits (G51-G53).
  • the pass transistor / CMOS cooperative logic circuit of the present invention in a given logic, a part corresponding to the selector logic is assembled with a pass transistor selector (S50) suitable for the selector logic, and For the other NAND and NOR logic parts, it is possible to form circuits with CMOS gates (G50) suitable for them.
  • S50 pass transistor selector
  • G50 CMOS gates
  • the pass transistor logic circuit requires 14 transistors and the CMOS logic circuit requires 20 transistors, whereas the pass transistor / CMOS cooperative logic circuit of the present invention requires only 11 transistors to achieve the target. It can be seen that the circuit is capable of implementing logic functions and has excellent performance with small area and low power consumption.
  • the portion corresponding to the selector S51 and the inverter I51 of the pass-transistor logic circuit can be reduced to one CMOS gate G50.
  • the pass transistor logic circuit it is possible to reduce the delay time required for the inverter in the selector S51 ⁇ selector S51—buffer receiver I51 to the delay time of the CMO S gate G50 only. In monkey.
  • the pass transistor / CM ⁇ S cooperative logic circuit of the present invention is compared with the pass transistor logic circuit.
  • the delay time can be significantly reduced.
  • CMOS logic circuits do not. 5 1 to 05 3, 15 2 and 15 4
  • the path of the pass transistor / CMOS cooperative logic circuit of the present invention can be shortened to S 50 and 150, so that the pass transistor of the present invention / CMOS
  • the cooperative logic circuit has a smaller delay time.
  • FIG. 6 shows a layout example of the pass transistor / CMOS cooperative logic circuit of the present invention shown in FIG. 5A.
  • cell 1 corresponds to the NAND gate (G50) of the CMOS circuit
  • cell 2 corresponds to the pass transistor selector (S50).
  • the height h1 of cell 1 and the height h4 of cell 2 and cell 1 The width of the power lines (VDD and GND) of the cell] i 2 and h 3, and the width of the power lines (VDD and GND) of cell 2 h 5 and h 6, It becomes possible to actually produce a logic circuit that combines a pass transistor circuit and a CMOS circuit into one circuit. This is the same in the following embodiments.
  • the transistor 116 composed of the inverter 160, the pass transistor selector S60, and the CMOS gate G60 is used.
  • a circuit with the desired logic function can be constructed with the individual components.
  • the pass transistor logic circuit requires the inverters I60 and I61 and the pass transistor selectors S60 and S61, and requires 14 transistors.
  • a CMOS logic circuit requires inverters 16 2, 16 4, and CMOS gates G 60 to G 63, and requires 20 transistors. That is, also in this case, it can be seen that the pass transistor / CMOS cooperative logic circuit of the present invention has the best performance.
  • the portion corresponding to the selector S61 and the inverter I61 of the pass transistor logic circuit is a CMOS gate of 1 "" 3. Since the delay time can be reduced to 60, the delay time taken by the inverter in the selector S61 of the pass transistor logic circuit, the selector S61, and the buffer inverter I61 can be reduced by the delay time of only the CMOS gate G50. In particular, since the slow inversion in the selector S61 can be eliminated, the delay time can be significantly reduced as compared with the pass transistor logic circuit.
  • the path of the G61 to G63, 162, and I64 portions of the CMOS logic circuit is represented by S60 in the pass transistor Z CMOS cooperative logic circuit of the present invention.
  • I 60 the delay time of the pass transistor / CMOS cooperative logic circuit of the present invention is shorter.
  • the transistor 117 composed of the inverter 170, the pass transistor selector S70, and the CM gate G70 is used.
  • a circuit having a desired logic function can be configured.
  • a pass transistor logic circuit requires inverters I 70 and I 71 and a transistor selector S 70, S 71, and 14 transistors are required. is there.
  • a CMOS logic circuit requires inverters 172 and 174, CMOS gates G70 to G73, and 20 transistors. That is, also in this case, it can be seen that the pass transistor / CMOS cooperative logic circuit of the present invention has the best performance.
  • the path transistor / CM ⁇ S coordination logic circuit of the present invention is the smallest for the same reason as in FIGS.
  • the pass transistor ZCM0S cooperative logic circuit of the present invention has been described using simple logic as an example.
  • a high-performance pass transistor / CMOS coordination logic circuit having excellent circuit characteristics such as area, delay time, and power consumption for more complex logic is implemented by a computer system shown in FIGS. 7 and 8. A method for automatic synthesis will be described below.
  • the designer inputs a logic circuit specification 10 that describes a specification of a logic function of a target semiconductor integrated circuit.
  • the logic circuit specification 10 describes a logic function that describes the logic function of the circuit.
  • it describes target values of circuit characteristics such as the area, delay time, and power consumption of the circuit, and information on which circuit characteristics should be prioritized.
  • the pass transistor ZCMOS cooperative logic circuit synthesis program 100 peculiar to the present embodiment refers to the library 11 based on the information described in the logic circuit specification 10, and refers to the circuit such as the area, the delay time, and the power consumption.
  • the pass transistor / CMOS cooperative logic circuit 12 having the logic function of the logic circuit specification 10 is synthesized so as to satisfy the target value of the characteristic.
  • the automatic rate program 160 refers to the library 11 to determine an optimal layout for the logic circuit, and creates layout data 20.
  • the mask data creation program 170 determines a plurality of mask patterns for generating the synthesized logic circuit using the semiconductor integrated circuit technology in accordance with the layout data 20, and the mask data representing those mask patterns is determined. 2 Generates 1.
  • the semiconductor manufacturing apparatus 180 uses the mask data 21 to manufacture a semiconductor integrated circuit having a target logic function.
  • Each of the programs 100, 160, and 170 is executed on a different computer assigned to each. Of course, these programs can be executed on the same computer.
  • FIG. 7 shows a schematic structure of a pass transistor / CMOS cooperative logic circuit synthesis program 100 of the present invention and a computer system for executing the program.
  • This computer system includes an input device, for example, a keyboard, a central processing unit (CPU) 2, a display device (CRT) 3, a magnetic tape device 4, and a magnetic disk device 5 for storing a logic circuit synthesis program 100.
  • the program 100 includes a binary decision graph creation routine 110, a pass transistor selector mapping routine 120, and a CMOS gate assignment routine 130. This program is loaded from the magnetic disk device 5 to the CPU 2 and executed by the designer giving instructions from the keyboard 1.
  • the pass transistor ZCMOS cooperative logic circuit synthesized by the program 100 is displayed on the CRT 3 and passed to the automatic rate program 160 in FIG. 8 via the magnetic tape device 4 and the like.
  • a binary decision diagram is created, a portion of the pass transistor circuit synthesized by mapping the pass transistor selectors is found to have a better performance when changed to a CMOS circuit, and the portion is identified as a CMOS circuit. It is characterized by the fact that a pass-transistor ZCMOS cooperative logic circuit with better performance than the conventional pass-transistor-only logic circuit or CMOS-only logic circuit is synthesized. Specifically, one of the two inputs is fixed to a logical constant of 1 or 0, and a pass transistor selector operating as NAND logic or NOR logic (AND logic or OR logic) is logically connected.
  • CMOS logic circuit can be obtained from this logic function using an existing and well-known method. Is obtained, a circuit composed of G100 to G111 in FIG. 10 is obtained.
  • This routine 110 generates a BDD from the logic circuit specification 10.
  • the logical circuit specification 10 includes input variables and output variables corresponding to input signals and output signals of a logic circuit to be synthesized, and a logical function representing a logic function of the circuit.
  • a graph composed of the nodes N100 to N111 in FIG. 11 is created.
  • the number of nodes is reduced from that of a normal BDD by making nodes N 104 to N 109 common and squeezing them into a multi-stage.
  • the order of input variables when creating the graph is very important. Decisions can be made using decision graphing tools.
  • this routine converts each node of the BDD created by the BDD routine 110 into a pass transistor selector, inverter, etc. according to the type of node. To generate a path transistor logic circuit. Furthermore, an inverter for a buffer is inserted as needed.
  • the n-channel field-effect transistors T0 and T1 and the inverter Corresponds to the 2-input 1-output pass transistor selector SO composed of I0.
  • the control input of the pass transistor selector S 0 is assigned an input variable A corresponding to the node of the binary decision graph, and the input in 1 selected when the control input is 1 is connected to one branch. Assign the output of the node.
  • the output of the node connected to the 0 branch is assigned to the input i n 0 selected when the control input is 0.
  • the output of this node is the input variable A of that node. 1 is output when is 1, and 0 is output when input variable A is 0. That is, The input signal A may be directly connected to a subsequent circuit.
  • the output of this node is When one branch is connected to the logical constant 0 and the 0 branch is connected to the logical constant 1, as in a node N3 shown in FIG. 12C, the output of this node is When the input variable A is 1, 0 is output, and when the human variable A is 0, 1 is output. In other words, the input signal A can be inverted by the inverter and connected to the subsequent circuit.
  • a pass transistor logic circuit having the same logic function as the BDD is synthesized.
  • the pass-transistor logic circuit is synthesized from the binary decision diagram in Fig. 11, it consists of the pass transistor selectors S100 to S105 and the inverters I100 to I105 shown in Fig. 13. The synthesized transistor transistor logic circuit is synthesized.
  • 110, 1103, and 1105 are buffer buffers.
  • nodes N 102, N 103, and N 109 correspond to the b of the matching rule of FIG. 12
  • nodes N 106, N 107, N 1 1 1 corresponds to c in FIG.
  • Other nodes correspond to a in Fig. 12.
  • a pass transistor selector corresponding to the conversion patterns a to d in FIG. 14A is selected.
  • transistor selectors a to d shown in Fig. 14A one of the two inputs is fixed to the VDD or GND potential, that is, the logical constant 1 or the logical constant 0 is fixed.
  • NAND logic, and NOR logic or AND logic, OR logic.
  • these pass transistor selectors are converted to CMOS gates according to the conversion pattern of FIG. 14A.
  • the two-input NAND gate (Fig. 11B) and the two-input NOR gate (Fig. 14C) of the CM0S circuit indicated by simplified symbols are used.
  • Imba Overnight Fig. 14 D
  • Imba Overnight is composed of transistors T10 to ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ 13, ⁇ 20 to 2323, and ⁇ 30 to 31 at the transistor level.
  • the circuit area, delay time, and power consumption are calculated for the circuit after the inverter propagation and buffer insertion.
  • the cost of this circuit is calculated from the values of these circuit characteristics.
  • the cost of the circuit after conversion to the CMOS gate thus obtained is compared with the cost of the circuit before conversion to the CMOS gate previously obtained (process 133). If the circuit converted to the CMOS gate is more expensive, select the circuit converted to the CMOS gate. If the path transistor selector is more costly than the CMOS gate, return the circuit to the circuit before the conversion to the CMOS gate. In this way, the one with the better cost is selected from the CMOS gate and the pass transistor selector (process 134).
  • the above processing 1 3 1 to 1 3 4 is performed for all the pass transistor selectors corresponding to the conversion pattern of FIG.
  • the circuit characteristics are better when reconfigured with a CMOS gate. All pass transistor selectors are reconfigured with CMOS gates, and pass transistor / CMOS cooperative logic with excellent circuit characteristics such as area, delay time, and power consumption. Create a circuit.
  • a method for synthesizing a transistor ZCMOS cooperative logic circuit will be described.
  • the selector S 100 corresponds to “a” in the conversion pattern of FIG. 14 ⁇ , and thus is converted into a CMOS gate by the processing 13, and the intermediate circuit of FIG. 15 is created.
  • the pass transistor selector S101 is powerful, and as it is, the CMOS gate G100 is directly driven. Purchased.
  • Inverter 1101 is also introduced to adjust the polarity of this inverter 1108.
  • This inverter I 107 sandwiches the selector S 101 and is redundant with two inverters I 101 and I 102 connected in series. Since it is a simple inverter, it is removed by the inverter propagation process of process 132. In addition, the inverters 110, 110 and 106 are redundant and can be removed, and the pass transistor / CMOS cooperative logic circuit shown in FIG. 16 can be obtained.
  • cost is the same value as the value of this area.
  • pass transistor select Evening area before reassembled the S 1 00 to the CMOS gate one Bok is 1 1 6 4 ⁇ M 2, cost also becomes this value.
  • Table 1 shows the pass transistor ZCMOS cooperative logic circuit synthesized from the logic function of the second embodiment according to the present invention, and the CMOS logic circuit, the pass transistor logic circuit, and the logic created by replacing the CMOS logic circuit with the pass transistor selector. This is a table comparing the circuit area, delay time, and power consumption.
  • the pass-transistor ZCMOS cooperative logic circuit which was synthesized with the area first in this method, succeeded in reducing the area by nearly 40% compared to the logic circuit composed of CMOS alone (Fig. 10).
  • the delay time and power consumption have been reduced by 5% and 60%, respectively.
  • the desired pass transistor ZCMOS cooperative logic circuit with a small area is synthesized, although the delay time and power consumption are inferior. 'I'm sorry.
  • the pass transistor selector is best at not using NAND logic or NOR logic, but selecting a signal of a certain type with another signal. Selector logic.
  • NOR logic or AND logic, OR logic. Convert the pass transistor selector functioning as a CMOS gate into a CMOS gate and reconfigure the logic circuit.
  • a pass transistor selector is assigned to a part corresponding to the selector logic in a given logical function, and the other NAND logic, NOR logic (or AND logic, A CMOS gate can be assigned to the part corresponding to (OR logic).
  • NOR logic or AND logic,
  • a CMOS gate can be assigned to the part corresponding to (OR logic).
  • CMOS-only logic circuit For example, in the completely opposite procedure, a CMOS-only logic circuit is created, and then a portion of the CMOS gate that is suitable for a pass transistor selector is found, and that portion is identified as a pass transistor selector. Can be converted to a circuit that combines a pass transistor and a CMOS gate.
  • CMOS logic circuits all logic is composed of a combination of NAND logic and NOR logic (or AND logic or OR logic), so that a given logic function is suitable for pass transistor selection. Even if a selector logic part exists, it is difficult to find the corresponding part. In fact, when the CMOS logic circuit (FIG.
  • the pass transistor circuit shown in FIG. 18 is obtained.
  • all pass transistor selectors are used as NAND logic or NOR logic, one of the two inputs is fixed to VDD or GND potential, which is not suitable for the pass transistor selector. ing.
  • the circuit of Fig. 18 has a smaller area and a larger area than either a CMOS-only logic circuit (Fig. 10) or a logic circuit composed of pass transistors alone (Fig. 13). Delay time and power consumption for all circuit characteristics Inferior.
  • CMOS complementary metal-oxide-semiconductor
  • the pass transistor selector was configured only with n-channel field effect transistors.
  • a pass transistor selector configured with both p-channel and n-channel transistors (for example, as shown in FIG. 20)
  • the selector composed of the transistors T200 to T203 and the transistor I200 is also used in the same manner as in the second embodiment, and the pass transistor ZC M ⁇ S cooperative logic having a small area can be obtained by this method. It is possible to make a circuit. This is completely the same in the following examples.
  • An example of synthesizing a pass transistor / CMOS cooperative logic circuit by setting is described below.
  • a binary decision diagram is created by the binary decision diagram creation routine 110, and the pass transistor logic circuit of FIG. 13 is created by the past transistor mapping routine 120.
  • the pass transistor logic circuit shown in FIG. 13 first, the pass transistor selector S 100 is selected, and is converted into a CMOS gate by processing 13. Next, by processing 1 32, the buffer inverter is inserted into the output of the selector S101.
  • the delay time of the circuit is calculated instead of the area, and the value of the delay time becomes the cost of this circuit.
  • the delay time of the circuit (Fig. 13) before re-assembly to the CMOS gate is determined by the input F ⁇ selector S104 ⁇ selector S102—Inverter for buffer I103 ⁇ inverter in selector S100 1 ⁇ selector S 100 —The delay time of the path of the buffer inverter I 100.
  • the path corresponding to the circuit reassembled with a CMOS gate Fig.
  • the pass transistor selector of the succeeding stage is passed through a certain pass transistor selector and a buffer inverter.
  • a circuit can be constructed that is connected to the control input (S102—I103—S100 in FIG. 13).
  • the delay time is inevitably slowed because the buffer inverter and the inverter in the subsequent path transistor selector are connected in series.
  • the subsequent pass transistor selector can be successfully reconfigured with a CMOS gate as in this example, it is possible to omit the slow inversion in the transistor selector. Therefore, it is possible to make a logic circuit with a small delay time.
  • the delay time can be reduced by re-assembling a logic circuit having only a pass transistor into a pass transistor / CMOS cooperative logic circuit.
  • S104 and S105 correspond to the conversion pattern of FIG. 14A.
  • S105 is also converted into the CMOS gate. .
  • the reason is that, as in the case of S100, by converting the selector S105 to a CMOS gate, the slow inverter in the selector S105 can be eliminated, and the delay time can be further reduced. Because.
  • a pass transistor Z CMOS cooperative logic circuit shown in FIG. 19 is obtained.
  • the delay time was reduced by nearly 20% by synthesizing the pass transistor / CMOS cooperative logic circuit by this method, compared to the logic circuit composed of CMOS alone (Fig. 10). You have been successful. Also, compared with a logic circuit composed of a single pass transistor (Fig. 13), the delay time was successfully reduced by nearly 10%.
  • the power consumption of the circuit is calculated, and the value of the power consumption becomes the cost of the circuit.
  • the power consumption of the pass transistor ZC MOS cooperative logic circuit in FIG. 16 is calculated with reference to the library 11, the result is 143 ⁇ W MHz.
  • the power consumption of the circuit before conversion to the CMOS gate (Fig. 13) is 140 ⁇ W / MHz, so unlike the case of the second and third embodiments, the circuit is changed by the pass transistor selector. Cost is better to configure.
  • what is selected in process 134 is not a circuit reassembled with a CMOS gate, but a circuit configured with a pass transistor selector.
  • the remaining pass transistor selectors corresponding to the conversion pattern of FIG. 14A are S104 and S105. Unlike Embodiments 2 and 3, these two selectors are also configured by pass transistor selectors.
  • the circuit has lower power consumption and higher cost. For this reason, in this embodiment where power consumption is the highest priority, the pass transistor logic circuit of FIG. 13 is output as it is without being reassembled in the CMOS gate at all.
  • the power consumption of the pass transistor selector is lower than that of the CMOS gate, as shown in the comparison result of the pass transistor selector and the CMOS gate in Fig. 4A. Is also significantly smaller (less than half the CMOS gate). This is because, in the path transistor selector, the selector part occupying the majority of the selector circuit is composed of only n-channel field-effect transistors, and the number of p-channel field-effect transistors with lower performance is reduced, thereby improving the performance. This is because it is possible to suppress the total gate width of the transistors in the selector circuit without deteriorating, thereby reducing the power consumption.
  • the circuit operates as NAND logic or NOR logic (or AND logic, OR logic), which is considered to have better circuit performance when converted to a CMOS gate.
  • the pass transistor selector is converted to a CMOS gate, but the actual conversion to a CMOS gate depends on the circuit area, delay time, and power consumption by converting the pass transistor selector to a CMOS gate. Calculate the defined cost and judge whether the cost improves. For this reason, in the present method, as can be seen from the above Embodiments 2, 3, and 4, the cost defined by the area, delay time, and power consumption when synthesizing the pass transistor / CMOS cooperative logic circuit is changed.
  • FIG. 21 shows an example of a logical function (approximately 100,000 gates in terms of CMOS gate) larger than those of the second, third and fourth embodiments.
  • This is the result of synthesizing the pass transistor ZC MOS cooperative logic circuit by changing the priority and the power consumption priority y from 0 to 1 to change from the area top priority to the power consumption top priority.
  • the ratio of pass transistors suitable for reducing power consumption increases, and the pass transistor / CMOS cooperative logic circuit with priority on power consumption increases. It can be seen that the road is synthesized.
  • the pass transistor ZCMOS cooperative logic circuit synthesized by the present method it is possible to easily control the characteristics of the synthesized circuit by controlling the ratio of the pass transistor selector and the CMOS gate. is there. From these results, we can construct a pass-transistor ZCMOS cooperative logic circuit with actual large-scale logic. It is clear for the first time that the three circuit characteristics of area, delay time, and power consumption have the best balance when the area ratio of the pass transistor circuit is about 10 to 60% of the entire circuit. It has become.
  • the pass transistor selector is converted to a CMOS gate only when the circuit characteristics such as the circuit area, delay time, and power consumption are actually improved. For this reason, this method synthesizes a logic circuit consisting of a pass transistor alone for any logic function or a pass transistor / CMOS cooperative logic circuit with better circuit characteristics than a logic circuit consisting of only a CMOS gate.
  • Fig. 22 shows the synthesis of 12 types of logic (10000 to 10000 gates in terms of CMOS gate) larger than the logic of Fig. 21 by this method.
  • a binary decision diagram is created by the binary decision diagram creation routine 110 as in the second to fifth embodiments.
  • the pass transistor selector / CMOS gate mapping routine 300 allows the pass transistor Z CMOS cooperative logic circuit to be directly passed without passing through the pass transistor logic circuit. This is the point of composition.
  • the pass transistor selector ZCMOS gate mapping routine 300 will be described with reference to the BDD of FIG. 24 as an example.
  • the node N301 corresponds to b in FIG. 14A, so that it is mapped to the CMOS gate according to the conversion pattern in FIG. 14A (G3 in FIG. 25). 0 1, 1 3 0 0).
  • Other nodes N 300, N 302, N 3 03 is mapped at the bus transistor selector and the receiver according to the matching rule in FIG. 12 (S300, 1301 in FIG. 25).
  • the intermediate circuit of FIG. 25 is generated.
  • the inverters I300 and I301 are redundant inverters, so they are removed by processing 302, and finally the circuit of Fig. 26 is synthesized. .
  • a pass transistor logic circuit is created once, and then pass transistors operating as NAND logic or NOR logic (or AND logic or OR logic) are created.
  • the selector calculates the cost defined from circuit characteristics such as circuit area, delay time, and power consumption, and converts it to a CMOS gate if the cost increases. This guarantees that a logic circuit with excellent circuit characteristics can be synthesized in any case.
  • circuit characteristics such as circuit area, delay time, and power consumption, and the like each time, there is a disadvantage that it takes a little time to synthesize the circuit.
  • a pass transistor selector operating as NAND logic or NOR logic is synthesized by converting it to a CMOS gate.
  • the characteristics of the circuit are improved. Therefore, even if a pass-transistor ZCMOS cooperative logic circuit is created directly from a BDD without calculating costs as in the present embodiment, it can be expected that a logic circuit with excellent circuit characteristics can be synthesized. .
  • the pass transistor logic circuit is synthesized from the BDD of Fig. 24, the circuit of Fig. 27 is synthesized.
  • the pass transistor synthesized by this method ZCMOS cooperative logic circuit ( Fig. 25 shows that the number of transistors is smaller and that an excellent logic circuit can be synthesized.
  • the ratio of pass transistor selector and CMOS gate is changed, and the area and delay time of the synthesized pass transistor ZCMOS cooperative logic circuit are changed. It is possible to flexibly control circuit characteristics such as power consumption and the like.

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Description

明 細 書 パストランジスタ回路と C MO S回路を組み合わせた論理回路とその合成方法 関連出願の相互参照
本願は、 1 9 9 6年 4月 2 4日に出願された国際出願第 P CTZ J P 9 6/1 1 0 4号の一部継続出願であり、 その国際出願をここに引用することによりその 開示内容全体を本願明細書の一部として援用する。 国際出願第 P CT/J P 9 6 /\ 1 04号は、 先に 1 9 9 6年 4月 1 6日に出願された米国特許出願第 0 8/ 6 3 3, 0 53号および先に 1 9 9 6年 4月 1 7日に出願された米国特許出願第 0 8 / 6 3 3， 4 8 6号の一部継続出願であり、 米国特許出願 0 8Z 6 3 3， 0 5 3号をここに引用することによりその開示内容全体を本願明細書の一部として 援用する。
技術分野
本発明は、 パストランジスタ回路と CMOS回路を組み合わせた、 小面積、 高 速、 低消費電力の論理回路に関し、 また、 論理関数から、 パストランジスタ回路 と CMOS回路を組み合わせた小面積、 高速、 低消費電力の論理回路を合成する 方法に関する。
背景技術
論理回路の一つであるパストランジスタ論理回路では、 1個のトランジスタに 様々な論理機能を持たせる事が可能である。 このため、 パストランジスタ論理回 路を上手に構成して、 従来の CMOS論理回路をすベてパストランジスタ論理回 路に置き換えて、 大規模化する一方、 LS Iのトランジスタの数を大幅に削減し て、 L S Iの小面積化および低消費電力化を目指した研究が多く発表されている c その中に、 論理関数から二分決定グラフ （B i n a r y D e c i s i on D i a g r am) を作成して、 その各々のノードを 2入力 1出力 1制御入力のパ ストランジスタセレクタに置き換えて、 目的の論理機能を持ったパストランジス 夕論理回路を合成する方法がある。
二分決定グラフは、 1枝と 0枝と呼ばれる 2本の枝を持ったノ一ドの二分木に より、 論理関数をグラフ表現したもので、 複雑な論理関数を簡潔に表現できると いう性質を持つ。 このため、 この方法は、 少ないトランジスタで目的の論理機能 を持ったコンパク卜なパストランジスタ論理回路を合成する方法として注目され ている。
例えば、 P r o c e e d i ng o f I EEE 1 994 Cu s t om I n t e g r a t e d C i r c u i t s Con f e r en c e, pp. 60 3 - 606 (以下、 文献 1と呼ぶ） では、 2入力 1出力のパストランジスタセレ クタを nチヤネル電界効果トランジスタだけで構成し、 必要に応じて遅延時間を 小さくするためのバッファ用ィンバ一タを挿入して、 目的のパストランジスタ論 理回路を合成する方法が提案されている。
従来の CMOS論理回路では、 性能の劣る！)チヤネル電界効果トランジスタが nチャネル電界効果トランジスタと同じ数だけ必要である。 し力、し、 文献 1の方 法で合成されるパストランジスタ論理回路では、 バッファ用インバ一タ以外の、 回路の大半の部分を高性能な nチャネル電界効果トランジスタだけで構成するこ とができる。 このため、 従来の CMOS論理回路よりも、 面積、 遅延時間、 消費 電力が小さい、 i生能の優れた回路が得られる。
また、 I EEE Sympo s i um on Low Powe r
E l e c t r on i c s, 1 995， pp. 1 4— 1 5 (以下、 文献 2ど呼ぶ） では、 文献 1をさらに発展させた方法が提案されている。 この方法は、 多段化し た二分決定グラフ （以下多段二分決定グラフと呼ぶ） からパストランジスタ論理 回路を合成する点に特徴がある。 多段二分決定グラフは、 以下の手順で作成され る。
(1 - 1) 論理関数から二分決定グラフを作成する。
(1 -2) 作成した二分決定グラフ上で、 0枝あるいは 1枝の指すノードは異な るが、 その他のグラフの形が全く同じ部分 （同型部分木） を抽出して、 同型部分 木で制御されるノ一ドを新たに作成する。
(1 -2) の効果により、 多段二分決定グラフでは普通の二分決定グラフよりも 少ないノードで論理関数を表現できる。 このため、 文献 1よりも、 さらに少ない トランジスタで目的の論理機能を持つたパストランジス夕論理回路を合成するこ とが可能である。 また、 直列につながるノードの数も押さえられるため、 合成さ れるパストランジスタ回路の段数が押さえられる。 このため、 文献 1よりもさら に遅延時間の小さく、 しかも面積と消費電力も小さいパストランジスタ論理回路 を合成することが可能である。
また、 電子情報通信学会技術研究報告 VLD 9 5— 1 1 5， Vo l. 9 5， No. 1 1 9， P P. 1— 6 (以下、 文献 3呼ぶ） では、 消費電力の小さいパス トランジスタ論理回路を合成することを目的にした方法が提案されている。 この 方法では、 文献 2と同様に、 多段二分決定グラフからパストランジスタ論理回路 を合成するが、 遅延時間改善用のバッファ用ィンバータを必要最低限に絞り込む ことにより、 さらに消費電力の小さいパストランジスタ論理回路を合成すること が可能である。
なお、 パストランジスタ回路については、 特開平 1— 1 2 9 6 1 1号 （1 9 8 9年 5月 2 2日公開） 、 特開平 1一 2 1 6 6 2 2号 （ 1 9 8 9年 8月 3 0日公 開） 、 特開平 1— 2 5 6 2 1 9号 （1 9 8 9年 1 0月 1 2日公開） 、 特開平 7— 1 3 0 8 5 6号 （1 9 9 5年 5月 1 9日公開） 等に記載がある。
さらに、 パストランジスタ論理回路を合成する方法については、 他に特開平 7 一 1 6 8 8 7 4号 （1 9 9 5年 7月 4日公開） ゃ特開平 9一 6 8 2 1 ( 1 9 9 7 年 1月 1 0日公開） 号に記載がある。
発明の開示
本発明者らは、 文献し 2、 3記載の方法で、 いくつかの論理関数に対して二 分決定グラフを作成してパストランジスタ論理回路を実際に合成した。 その結果、 ある論理関数に対しては、 従来からある CMOS論理回路よりも非常にトランジ スタの少ない、 面積、 遅延時間、 消費電力の小さいパストランジスタ論理回路を 合成することができた。 し力、し、 別の論理関数に対しては、 面積、 遅延時間、 消 費電力が逆に大きくなつてしまう場合が存在することが分かった。
例えば、 単純な 2入力の NAN D論理を、 文献 1、 2、 3の方法でパス卜ラン ジスタ論理回路で合成すると、 図 4 Aの C 1のトランジスタ 6個の回路が得られ る。 しかし、 CMOS論理回路ではトランジスタ 4個のより単純な回路 （図 4 A の C 2) になる。 また、 2入力の NOR論理についても、 パストランジスタ論理 回路はトランジスタ 6個の回路 （図 4 Aの C 3) になる力く、 CMOS論理回路で はトランジスタ 4個の回路 （図 4 Aの C 4) になる。
図 4 A〜図 4 Cに示されるように、 NAND論理および NOR論理では、 消費 電力以外の面積、 遅延時間については、 CMOSゲートで回路を構成した方が性 能が良い。 このようにパストランジスタセレクタ回路は、 その回路構造のため、 NAN D論理や N 0 R論理ではなく、 複数ある何かの信号を他の信号で選択する というセレクタ論理に適している。 一方、 NAND論理、 NOR論理は、 CMO S回路の基本回路であり、 CMOS回路の方が性能が良い論理回路を組めるのは 当然であるといえる。 し力、し、 消費電力については、 NAND論理および NOR 論理でも、 パストランジスタ回路の方が小さくできる。
このことは、 従来のパストランジスタ論理回路の研究では見落とされていた力 \ パストランジスタ回路および CMOS回路ともに、 それぞれに得意、 不得意があ り、 パストランジスタ回路が CMOS回路よりもすべての場合において優れてい るわけではないことを示している。 し力、も、 パストランジスタ回路と CMOS回 路のどちらの方が優れているかは、 合成される論理回路で、 面積、 遅延時間、 消 費電力の回路特性のどれが優先されるかによっても変わってくる。
また、 人手で論理回路を設計していた時代と異なり、 現在では HDL
(Ha r dwa r e De s c r i p t i on Langu a g e) 等の高級言 語で論理回路の設計が行われるようになつたため、 HDLでよく使われる、 I f t h e n e l s e (つまりセレクタ論理に対応） とブール代数が組み合わさ つた論理をいかにコンパク卜な論理回路で実現できるかが非常に重要となってい る。
このように、 どんな論理についても、 また、 面積、 遅延時間、 消費電力の回路 特性のどれが優先される場合でも、 回路特性の優れた論理回路を作るためには、 パストランジスタ回路だけでは不可能であり、 パス トランジスタ回路と CMOS 回路の両者の長所をうまく組み合わせて、 いわばパストランジスタ回路と CM 0 S回路が一^ 3の論理回路内で互いうまく協力し合う、 パストランジスタ ZCMO S協調論理回路を作る必要がある。 また、 そのような性能の優れたパストランジ スタ/ C M 0 S協調論理回路を、 計算機システムで自動合成する方法を提供する ことは、 面積が小さく、 遅延時間も小さく、 さらに消費電力も小さい性能の優れ た L S Iチップを作るためには、 きわめて重要な意味を持つ。
さらに、 参考文献 2に記載の方法で、 多段二分決定グラフからパストランジス タ論理回路を合成したところ、 トランジスタをさらに削減することが可能であつ たカ^ 論理によっては、 遅延時間は逆に遅くなつてしまう場合があった。 これを 発明者らが独自に分析したところ次のような問題があることがわかった。 つまり、 多段二分決定グラフから合成されるパストランジスタ論理回路では、 あるパスト ランジス夕セレクタ力くバッファ用インバ一タを介して、 後段のパストランジスタ セレクタの制御入力に接続される構成の回路ができる。 この場合、 バッファ用ィ ンバ一夕と後段のパストランジスタセレクタ内のィンバ一夕が直列に接続される ため、 遅延時間がどうしても遅くなつてしまうということがわかった。 つまり、 多段二分決定グラフからパストランジスタ論理回路を合成するこの方法は、 遅延 時間の条件が厳しい場合には、 上記の遅延時間の問題がネックになって、 実用的 ではない場合が存在することが判明した。
本発明の目的は、 どんな種類の論理に対しても、 パストランジスタ回路と C M O S回路の、 それぞれの長所をうまく組み合わせることにより、 従来のパストラ ンジスタだけで構成した論理回路あるいは C M◦ Sだけで構成した論理回路より も、 面積、 あるいは遅延時間、 消費電力等の回路特性の優れたパストランジスタ / C M O S協調論理回路を提供すると同時に、 そのような性能の優れたパストラ ンジス夕/ C M O S協調論理回路を計算機システムで自動合成する方法を提供す ることである。
また、 本発明の他の目的は、 どんな種類の論理に対しても、 パストランジスタ 回路と C MO S回路の、 それぞれの長所をうまく組み合わせることにより、 従来 の多段二分決定グラフからパストランジスタだけで合成した論理回路の遅延時間 の問題を解決して、 遅延時間が小さく しかもトランジスタ数の少ない、 面積、 あ るいは遅延時間、 消費電力等の回路特性の優れたパス トランジスタ Z C M O S協 調論理回路とその合成方法を提供することである。
また、 本発明の他の目的は、 面積、 あるいは遅延時間、 消費電力等の回路特性 あるいはそれらの組合せにおいてより望ましい論理回路を、 パストランジスタ回 路と CM〇 S回路をうまく組み合わせて合成する方法を提供することである。 上記目的を達成するため、 本発明の望ましい態様では、 ゲー卜が第 1の入力 ( I 1 ) により制御され、 第 1の動作電位点 （VDD) と第 1ノード （NP 1 ) との間にソースドレイン経路が接続された第 1の pチヤネル電界効果トランジス 夕 （TP 1 ) と、
ゲートが第 2の入力 （I N 2) により制御され、 第 1の動作電位点 （VDD) と第 1ノード （NP 1) との間にソースドレイン経路が接続された第 2の pチヤ ネル電界効果トランジスタ （TP 2) と、
ゲ一卜が第 1の入力 （ I N 1 ) により制御され、 第 1ノード （NP 1 ) と第 4 ノード （NP 4) との間にソースドレイン経路が接続された第 1の nチャネル電 界効果トランジスタ （TN 1 ) と、
ゲ一トが第 2の入力 （ I N 2) により制御され、 第 4ノード （NP 4) と第 2 の動作電位点 （GND) との間にソースドレイン経路が接続された第 2の nチヤ ネル電界効果トランジスタ （TN2) と、
ゲートが第 1ノード （NP 1) により制御され、 第 1の動作電位点 （VDD) と第 2ノード （NP 2) との間にソースドレイン経路が接続された第 3の pチヤ ネル電界効果トランジスタ （TP 3) と、
ゲ一卜が第 1ノード （NP 1) により制御され、 第 2ノード （NP 2) と第 2 の動作電位点 （ G N D ) との間にソースドレイン経路が接続された第 3の nチヤ ネル電界効果トランジスタ （TN3) と、
ゲ一卜が第 2ノード （NP 2) により制御され、 第 3入力 （I N3) と第 3ノ —ド （NP 3) との間にソースドレイン経路が接続された第 5の nチャネル電界 効果トランジスタ （TN5) と、
ゲ一卜が第 1ノ一ド （NP 1) により制御され、 第 4入力 （ I N4) と第 3ノ ード （NP 3) との間にソースドレイン経路が接続された第 6の nチャネル電界 効果トランジスタ （TN6) と、
ゲートが第 3ノード （NP 3) により制御され、 第 1動作電位点 （VDD) と 第 1の出力 （OUT 1) との間にソースドレイン経路が接続された第 4の チャ ネル電界効果トランジスタ （TP 4) と、 ゲートが第 3ノード （NP 3) により制御され、 第 1の出力 （OUT 1) と第 2の動作電位点 （GND) との間にソースドレイン経路が接続された第 4の nチ ャネル電界効果トランジスタ （TN4) を具備するブール処理付きセレクタ論理 を含む論理回路 （図 1) である。
本発明の他の望ましい他の態様は、 ゲ一卜が第 1 0の入力 （ I N 1 0 ) により 制御され、 第 1の動作電位点 （VDD) と第 1 0ノード （NP 1 0) との間にソ —スドレイン経路が接続された第 1 0の pチヤネル電界効果トランジスタ （TP 1 0) と、
ゲ一卜が第 1 0の入力 （I N 1 0) により制御され、 第 1 0ノード （NP 1 0) と第 2の動作電位点 （ G N D ) との間にソースドレイン経路が接続された第 1 0 の nチャネル電界効果トランジスタ （TN 1 0) と、
ゲー卜が第 1 0ノード （NP 1 0) により制御され、 第 1 1の入力 （I N 1 1 ) と第 1 1ノード （NP 1 1 ) との間にソースドレイン経路が接続された第 1 1の nチャネル電界効果トランジスタ （TN I 1) と、
ゲ一卜が第 1 0の入力 （ I N 1 0) により制御され、 第 1 2の入力 （ I N 1 2) と第 1 1ノード （NP 1 1) との間にソースドレイン経路が接続された第 1 2の nチャネル電界効果トランジスタ （TN 1 2) と、
ゲートが第 1 1ノード （NP 1 1) により制御され、 第 1の動作電位点 （VD D) と第 1 2ノード （NP 1 2) との間にソースドレイン経路が接続された第 1 5の pチャネル電界効果トランジスタ （TP 1 5) と、
ゲ一卜が第 1 1ノード （NP 1 1) により制御され、 第 1 2ノード （NP 1 2) と第 2の動作電位点 （ G N D ) との間にソースドレイン経路が接続された第 1 5 の nチャネル電界効果トランジスタ （TN 1 5) と、
ゲ一卜が第 1 2ノード （N P 1 2) により制御され、 第 1の動作電位点 （VD D) と第 1 0の出力 （OUT 1 0) との間にソースドレイン経路が接続された第 1 4の pチャネル電界効果トランジスタ （TP 1 4) と、
ゲ一卜が第 1 2ノード （NP 1 2) により制御され、 第 1 0の出力 （OUT 1 0) と第 1 3ノード （NP 1 3) との間にソースドレイン経路が接続された第 1 4の nチャネル電界効果トランジスタ （TN 1 4) と、 ゲートが第 1 3の入力 （I N 1 3) により制御され、 第 1の動作電位点 （VD D) と第 1 0の出力 （OUT 1 0) との間にソースドレイン経路が接続された第 1 3の pチャネル電界効果トランジスタ （TP 1 3) と、
ゲ一卜が第 1 3の入力 （I N 1 3) により制御され、 第 1 0の出力 （OUT 1 0) と第 2動作電位点 （ G N D ) との間にソースドレイン経路が接続された第 1 3の nチャネル電界効果トランジスタ （TN 1 3) を具備するブール処理付きセレク タ論理を含む論理回路 （図 2) である。
本発明の他の望ましい他の態様は、 ゲ一卜が第 20の入力 （ I N 20 ) により 制御され、 第 1の動作電位点 （VDD) と第 20ノード （NP 20) との間にソ —スドレイン経路が接続された第 20の pチャネル電界効果トランジスタ （TP
20) と、
ゲ—卜が第 2 1の入力 （ I N 2 1 ) により制御され、 第 1の動作電位点 （VD D) と第 20ノード （NP 20) との間にソースドレイン経路が接続された第 2 1の pチャネル電界効果トランジスタ （TP 2 1) と、
ゲ一卜が第 20の入力 （ I N 20) により制御され、 第 20ノード （NP 20) と第 24ノード （NP 24) との間にソースドレイン経路が接続された第 20の nチャネル電界効果トランジスタ （TN20) と、
ゲー卜が第 2 1の入力 （I N2 1) により制御され、 第 24ノード （NP 24) と第 2の動作電位点 （GND) との間にソースドレイン経路が接続された第 2 1 の nチャネル電界効果トランジスタ （TN2 1) と、
ゲートが第 22の入力 （I N22) により制御され、 第 1の動作電位点 （VD D) と第 22ノード （NP 22) との間にソースドレイン経路が接続された第 2 2の pチャネル電界効果トランジスタ （TP 22) と、
ゲー卜が第 22の入力 （I N 22) により制御され、 第 22ノード （NP 22) と第 2の動作電位点 （GND) との間にソースドレイン経路が接続された第 22 の nチャネル電界効果トランジスタ （TN22) と、
ゲ一卜が第 22ノード （NP 22) により制御され、 第 23入力 （ I N 23) と第 23ノード （NP 23) との間にソースドレイン経路が接続された第 23の nチャネル電界効果トランジスタ （TN23) と、 ゲ一卜が第 22の入力 （I N2 2) により制御され、 第 2 0のノード （NP 2 0) と第 2 3ノード （NP 23) との間にソースドレイン経路が接続された第 2 4の nチャネル電界効果トランジスタ （TN2 4) と、
ゲートが第 23ノード （NP 2 3) により制御され、 第 1動作電位点 （VDD) と第 2 0の出力 （OUT 2 0) との間にソースドレイン経路が接続された第 2 5 の pチャネル電界効果トランジスタ （TP 2 5) と、
ゲ一卜が第 23ノード （NP 23) により制御され、 第 2 0の出力 （OUT 2 0) と第 2の動作電位点 （GND) との間にソースドレイン経路が接続された第 2 5の nチャネル電界効果トランジスタ （TN2 5) を具備するブール処理付き セレクタ論理を含む論理回路 （図 3) である。
このようなパストランジスタ回路と C M 0 S回路を組み合わせた論理回路を計 算機システムで自動合成するために、 本発明では、 論理関数から二分決定グラフ あるいは多段二分決定グラフを作成して、 そのノードをすベて 2入力 1出力 1制 御入力のパストランジスタセレクタにマツビングしてパストランジスタ論理回路 を作成する。 そのパストランジスタ論理回路で、 2本の入力のいずれか一方の入 力力 \ 論理定数 1あるいは 0に固定されていて、 NAND論理あるいは NOR論 理 （あるいは AND論理、 OR論理） として動作しているパストランジスタセレ クタを、 論理的に等価な NAND、 NOR等の CMOSゲートに置き換え、 面積、 遅延時間、 消費電力等の回路特性の値を計算して、 CMOSゲートに置き換えた 方が所定の回路特性の値がより最適に近ければ、 パストランジスタセレクタを C MOSゲー卜に置き換える。 以上の操作をすベてのパストランジスタセレクタに 試行して、 所定の回路特性が最適であるパストランジスタ ZCMOS協調論理回 路を合成する。 このような最適化に使用する回路特性として、 例えば、 面積、 遅 延時間、 あるいは消費電力、 あるいはこれらの適当な組合せを使用する。
本発明の他の望ましい他の態様は、 論理関数から二分決定グラフあるいは多段 二分決定グラフを作成して、 そのグラフのノードのうち、 2本の枝 （0枝、 1枝） のどちらか一方だけが、 論理定数 1あるいは 0に固定されているノードには、 そ のノードと論理的に等価な NAN D、 NOR等の CMOSゲートをマツビングす る。 また、 それ以外のノードには、 2入力 1出力のパストランジスタセレクタを マツビングして、 パストランジスタ ZCMOS協調論理回路を合成する。
図面の簡単な説明
図 1は本発明の望ましい実施形態。
図 2は本発明の他の望ましい実施形態。
図 3は本発明の他の望ましい実施形態。
図 4 A〜図 4 Cはパストランジスタセレクタで NAND論理および NOR論理 を構成した場合と、 CMOSゲー卜で構成した場合の比較の図。
図 5は本発明の第 1の実施例によるパストランジスタ/ CMOS協調論理回路 と、 従来の 、。ストランジス夕論理回路および C M 0 S論理回路を比較した図。 図 6は本発明の第 1の実施例によるパストランジスタ ZCMOS協調論理回路 のレイァゥト例。
図 7は本発明の第 2の実施例による、 論理回路を合成するための計算機システ ムとそこに使用される論理回路合成プログラムの概略構成図。
図 8は本発明の第 2の実施例による、 論理回路の合成から半導体集積回路の製 造までのフローチャート。
図 9は実施例 2のパストランジスタ ZCMOS協調論理回路合成プログラムの フロチャ一ト。
図 1 0は実施例 2の論理関数から既存の公知の方法で合成された CMO S論理 回路の回路図。
図 1 1は図 9の本発明のパストランジスタ /CMOS協調論理回路合成プログ ラムの二分決定グラフ作成ルーチンによって作成される多段二分決定グラフの例 を示す図。
図 1 2はパストランジスタセレクタのマツビングルールを示す図。
図 1 3は図 9の本発明のパストランジスタ/ CMOS協調論理回路合成プログ ラムのパストランジスタマッピングルーチンによって、 図 1 1の多段二分決定グ ラフから作成されるパストランジスタ論理回路の回路図。
図 1 4八〜図1 4 Dは本発明の方法でパストランジスタ ZCMOS協調論理回 路を合成する際に、 CMOSゲ一卜に変換されるパストランジスタセレクタのパ ターンと、 その変換ルールを示す図。 図 1 5は図 9の本発明のパストランジスタ/ CMOS協調論理回路合成プログ ラムの CMO Sゲート割り当てルーチンの途中で作成される中間回路の回路図。 図 1 6は図 9の本発明のパストランジスタ/ CMOS協調論理回路合成プログ ラムの CMOSゲート割り当てルーチンの途中で作成される中間回路の回路図。 図 1 7は図 9の本発明のパストランジスタ/ CMOS協調論理回路合成プログ ラムで面積最優先に設定した時に合成されるパストランジスタ ZCMOS協調論 理回路の回路図。
図 1 8は図 1 0の CMOS論理回路から CMOSゲートをパストランジスタセ レクタに変換して作成される論理回路の回路図。
図 1 9は図 9の本発明のパストランジスタ ZCM OS協調論理回路合成プログ ラムで遅延時間最優先に設定した時に合成されるパストランジスタ ZCMOS協 調論理回路の回路図。
図 20は pチャネルと nチャネルの両方
のタイプのトランジスタで構成したパストランジスタセレクタの回路図。
図 2 1は本発明のパストランジスタ ZCMOS協調論理回路合成プログラムで、 コストを面積最優先から遅延時間最優先まで変化させた時の結果。
図 2 2は 1 2種類の異なった論理に対して、 本発明のパストランジスタ ZCM 〇 S協調論理回路合成プログラムで合成される論理回路と、 既存の公知の方法で 合成した CMOS論理回路およびパストランジスタ論理回路との、 面積と消費電 力を比較した図。
図 2 3は本発明の第 6の実施例によるパストランジスタ/ CMOS協調論理回 路の合成プログラムのフロチャ一ト。
図 2 4は図 2 3の本発明のパストランジスタ ZCMOS協調論理回路合成プロ グラムにより作成される二分決定グラフの例を示す図。
図 2 5は図 2 3の本発明のパストランジスタ/ CM OS協調論理回路合成プロ グラムのパストランジスタセレクタ ZCMOSゲ一トマッピングルーチンの途中 で作成される中間回路の回路図。
図 2 6は図 2 3の本発明のパストランジスタ ZCMOS協調論理回路合成プロ グラムにより合成されるパストランジスタ ZCMOS協調論理回路の回路図。 図 27は図 24の二分決定グラフから合成されるパストランジスタ論理回路の 回路図。
発明を実施するための最良の形態
以下、 本発明のパストランジスタ ZCMOS協調論理回路とその合成方法を図 面に示したいくつかの実施例を参照してさらに詳細に説明する。 なお、 以下にお いては、 同じ参照番号は同じものもしくは類似のものを表わすものとする。
く実施例 1 >
本発明のパストランジスタ ZCMOS協調論理回路の一実施形態を図 5に従つ て説明する。 図 5の a、 b、 cは、 それぞれ以下の論理関数で与えられる論理を、 本発明のパス トランジスタ ZCMOS協調論理回路で構成した場合と、 従来から あるパストランジスタ論理回路と C M 0 S論理回路で構成した場合を比較した図 である。 なお、 この図 5で簡単化した記号で示したインバー夕と CMOSゲート は、 図 4に示すトランジスタ回路で構成されるものである。
図 5において、
a o u t
= (B * (C * D) + A * C * D)
b ou t
= (A 氺 (B * D + B * C) )
c ou t
= (B * (C 氺 D) + B * A)
図 5の aでは、 本発明のパストランジスタ ZCMOS協調論理回路では、 イン ノく一夕 I 50、 パストランジスタセレクタ S 50、 CMOSゲー ト G 50から構 成される回路になる。 一方、 従来のパストランジスタ論理回路では、 インバータ 1 50、 1 5 1、 パストランジスタセレクタ S 50、 S 5 1が必要である。 また、 CMOS論理回路では、 インバータ I 52、 I 54、 C MO Sゲート G 50〜G 53が必要になる。 図 5の aに示されるように、 従来のパストランジスタ論理回 路では、 パス トランジスタ回路に適していない NAND論理、 NOR論理もパス トランジスタ回路で組まなければならない （S 5 1) 。 また、 従来の CMOS論 理回路では、 CMOS回路で構成するのに適していないセレクタ論理も C M 0 S 回路で構成しなければならない （G5 1〜G5 3) 。
これに対し、 本発明のパストランジスタ/ CMOS協調論理回路では、 与えら れた論理の中で、 セレクタ論理に相当する部分はセレクタ論理に適したパストラ ンジスタセレクタ （S 5 0) で回路を組み、 それ以外の NAND、 NOR論理部 分はそれに適した CMOSゲート （G 5 0) で回路を組むことが可能である。 こ のように本発明のストランジスタ/ CMOS協調論理回路は、 セレクタ論理と N AND論理、 NOR論理 （AND論理あるいは OR論理） が組み合わさった論理 をコンパクトな回路で実現できる。 このため、 パストランジスタ論理回路ではト ランジス夕が 1 4個、 CMOS論理回路ではトランジスタが 2 0個必要であるの に対し、 本発明のパストランジスタ/ CMOS協調論理回路ではトランジスタ 1 1個で目的の論理機能を実現でき、 小面積、 低消費電力の性能の優れた回路であ ることがわかる。
さらに、 本発明のパストランジスタ ZCMOS協調論理回路では、 パストラン ジス夕論理回路のセレクタ S 5 1、 インバータ I 5 1に相当する部分を一つの C MOSゲート G 5 0に縮約することができるため、 パストランジスタ論理回路で、 セレクタ S 5 1内のィンバ一タ→セレクタ S 5 1—バッファ用ィンバ一夕 I 5 1 でかかる遅延時間を、 CMO Sゲート G 5 0だけの遅延時間に短縮することがで さる。
さらに、 パストランジスタ論理回路のセレクタ S 5 1内の遅延時間の遅いイン バー夕を経路から取り除くことができるので、 本発明のパストランジスタ/ CM 〇 S協調論理回路は、 パストランジスタ論理回路に比べて遅延時間を大幅に小さ くすることができる。 また、 CMOS論理回路と比較しても、 CMOS論理回路 の。 5 1〜05 3、 1 5 2、 1 5 4の部分の経路を、 本発明のパストランジスタ /CMOS協調論理回路では S 5 0 , 1 5 0に短縮できるので、 本発明のパスト ランジス夕/ CMOS協調論理回路の方が遅延時間が小さい。
この図 5の aに示す本発明のパストランジスタ/ CMO S協調論理回路のレイ アウト例を図 6に示す。 この図 6では、 セル 1が CMOS回路の N ANDゲート (G 50) に相当し、 セル 2がパストランジスタセレクタ （S 5 0) に相当する。 この図 6に示すように、 セル 1の高さ h 1とセル 2の高さ h 4、 さらに、 セル 1 の電源線 （VDDおよび GND) の幅である] i 2および h 3と、 セル 2の電源線 (VDDおよび GND) の幅である h 5および h 6を等しくすることにより、 は じめて、 パストランジスタ回路と CMOS回路を一つの回路に組み合わせた論理 回路を実際に製作することが可能になる。 このことは以下の実施例でも同様であ る。
また、 図 5の bの論理では、 本発明のパストランジスタ/ CMOS協調論理回 路では、 ィンバ一タ 1 6 0、 パストランジスタセレクタ S 6 0、 CMOSゲ一ト G6 0から構成されるトランジスタ 1 1個で目的の論理機能を持った回路を構成 できる。 一方、 パストランジスタ論理回路では、 インバータ I 60および I 6 1、 パストランジスタセレクタ S 6 0、 S 6 1が必要であり、 トランジスタが 1 4個 必要である。 また、 CMOS論理回路では、 インバータ 1 6 2、 1 6 4、 CMO Sゲート G 6 0〜G 6 3が必要で、 トランジスタが 2 0個必要である。 つまり、 この場合も、 本発明のパストランジスタ/ CMOS協調論理回路が一番性能が良 いことがわかる。 また、 遅延時間についても、 本発明のパストランジスタ/ CM OS協調論理回路では、 パストランジスタ論理回路のセレクタ S 6 1、 インバー タ I 6 1に相当する部分を一"" 3の CMOSゲ一ト G 6 0に縮約できるため、 パス トランジスタ論理回路のセレクタ S 6 1内のィンバータ—セレクタ S 6 1—バッ ファ用インバ一タ I 6 1でかかる遅延時間を、 CMOSゲート G 5 0だけの遅延 時間に短縮することができ、 特に、 セレクタ S 6 1内の遅いインバー夕を取り除 くことができるので、 パストランジスタ論理回路よりも遅延時間を大幅に小さく することができる。 また、 CMOS論理回路と比較しても、 CMOS論理回路の G 6 1〜G 6 3、 1 6 2、 I 6 4の部分の経路を、 本発明のパストランジスタ Z CMOS協調論理回路では S 6 0、 I 6 0に短縮できるので、 本発明のパストラ ンジス夕/ CMOS協調論理回路の方が遅延時間が小さい。
また、 図 5の cでは、 本発明のパストランジスタ/ CMOS協調論理回路では、 インバータ 1 7 0、 パストランジスタセレクタ S 7 0、 CM〇Sゲ一卜G7 0カヽ ら構成されるトランジスタ 1 1個で目的の論理機能を持った回路を構成できる。 一方、 パストランジスタ論理回路では、 インバー夕 I 7 0および I 7 1、 パスト ランジス夕セレクタ S 7 0、 S 7 1が必要であり、 トランジスタが 1 4個必要で ある。 また、 CMOS論理回路では、 インバータ 1 7 2、 1 7 4、 CMOSゲ一 ト G7 0〜G 7 3が必要で、 トランジスタが 2 0個必要である。 つまり、 この場 合も、 本発明のパストランジスタ/ CMOS協調論理回路が一番性能が良いこと がわかる。 遅延時間についても図 5の a、 bと同様の理由で本発明のパストラン ジス夕/ CM〇S協調論理回路が一番小さい。
<実施例 2 >
以上の実施例では簡単な論理を例にとって本発明のパストランジスタ ZCM0 S協調論理回路を説明した。 本実施例では、 より複雑な論理に対して、 面積、 遅 延時間、 消費電力等の回路特性の優れた高性能なパストランジスタ/ CMOS協 調論理回路を、 図 7および図 8に示す計算機システムにより自動合成する方法を 説明する。
(1) システムの全体構成
図 8において、 設計者は目的とする半導体集積回路の論理機能の仕様を記述し た論理回路仕様 1 0を入力する。 論理回路仕様 1 0には回路の論理機能を記述し た論理関数が記述されている。 その他に、 その回路の面積、 遅延時間、 消費電力 等の回路特性の目標値と、 さらにどの回路特性を優先させるかといつた情報も記 述されている。 本実施例に特有のパストランジスタ ZCMOS協調論理回路合成 プログラム 1 0 0は、 論理回路仕様 1 0に記載されている情報から、 ライブラリ 1 1を参照して、 面積、 遅延時間、 消費電力等の回路特性の目標値を満たすよう に、 論理回路仕様 1 0の論理機能を持ったパストランジスタ/ CMOS協調論理 回路 1 2を合成する。 自動レイァゥトプログラム 1 6 0はライブラリ 1 1を参照 して、 この論理回路に最適なレイアウトを決定し、 レイアウトデータ 2 0を作成 する。 マスクデータ作成プログラム 1 7 0は、 レイァゥ卜データ 2 0に従って、 上記合成された論理回路を半導体集積回路技術を使用して生成するための複数の マスクパターンを決め、 それらのマスクパターンを表すマスクデータ 2 1を生成 する。 半導体製造装置 1 8 0は、 マスクデータ 2 1を用いて目的の論理機能を持 つた半導体集積回路を製造する。 1 0 0、 1 6 0、 1 7 0の各プログラムは、 そ れぞれに割り当てられた異なる計算機上で実行される。 もちろん、 これらのプロ グラムを同じ計算機上で実行させることもできる。 図 7は、 本発明のパストランジスタ/ CMOS協調論理回路合成プログラム 1 00の概略構造とこのプログラムを実行するための計算機システムを示す。 この 計算機システムは、 入力装置、 例えば、 キーボードし 中央処理装置 （CPU) 2、 表示装置 （CRT) 3、 磁気テープ装置 4および論理回路合成プログラム 1 00を格納する磁気ディスク装置 5からなる。 プログラム 1 00は、 二分決定グ ラフ作成ルーチン 1 1 0、 パストランジスタセレクタマツピングルーチン 1 20、 CMOSゲート割り当てルーチン 1 30から構成される。 このプログラムは、 設 計者がキーボード 1から指示を与えることにより、 磁気ディスク装置 5から C P U 2にロードされて、 実行される。 プログラム 1 00により合成されたパストラ ンジスタ ZCMOS協調論理回路は CRT 3上に表示され、 磁気テープ装置 4等 を経由して図 8の自動レイァゥトプログラム 1 60に渡される。
本実施例では、 二分決定グラフを作って、 パストランジスタセレクタをマツピ ングして合成したパストランジスタ回路の中で、 CMOS回路に変更した方が性 能が良くなる部分を見つけ出してその部分を CMOS回路で組み直して、 従来の パストランジスタ単独の論理回路あるいは CMOS単独の論理回路より性能の優 れたパストランジスタ ZCMOS協調論理回路を合成する点に特徴がある。 具体 的には、 2本の入力のいずれか一方の入力が、 論理定数 1あるいは 0に固定され、 NAND論理あるいは NOR論理 （AND論理あるいは OR論理） として動作し ているパストランジスタセレクタを、 論理的に等価な NAND、 NOR等の CM OSゲートに置き換え、 面積、 遅延時間、 消費電力等の回路特性の値を計算して、 CMOSゲ一卜に置き換えた方が所定の回路特性の値がより最適に近ければ、 パ ストランジス夕セレクタを CMOSゲ一卜に置き換えるという操作により、 CM 〇S回路にした方が性能が良くなる部分を CMOS回路で組み直す。 以下、 次の 論理関数を例にして本実施例のそれぞれのル一チンについて説明する。
o u t l = B * A + C * A + (I * F + D) * (D + (H + E) * (E + G) )
0 u t 2 = B + ( (I * F + D) * (D + (H + E) 氺 （E + G) ) )
なお、 この論理関数から、 従来からある既存の公知の方法で CMOS論理回路 を合成すると、 図 1 0の G 1 0 0〜G 1 1 1から構成される回路が得られる。
( 2 ) 二分決定グラフ作成ルーチン 1 1 0
このルーチン 1 1 0は、 論理回路仕様 1 0から二分決定グラフを生成する。 論 理回路仕様 1 0には、 合成する論理回路の入力信号と出力信号に対応する入力変 数と出力変数と、 その回路の論理機能を表した論理関数が含まれる。
上に示した論理関数から二分決定グラフを作成すると、 図 1 1のノード N 1 0 0〜N 1 1 1から構成されるグラフが作成される。 この図 1 1の多段二分決定グ ラフでは、 ノード N 1 0 4〜N 1 0 9を共通化して括り出して多段化することに より、 普通の二分決定グラフよりノード数を削減している。 なお、 ノ一ド数の少 ないサイズの小さい二分決定グラフを作成するためには、 グラフを作成する際の 入力変数順序が大変重要な意味を持つが、 この入力変数順序は既存の公知の二分 決定グラフ作成ッ一ルを使用して決定できる。
( 3 ) パストランジスタセレクタマツピングルーチン 1 2 0
このルーチンは、 図 1 2のマッピングルールに従い、 二分決定グラフ作成ルー チン 1 1 0で作成された二分決定グラフの各々のノードを、 ノ一ドの種類に応じ てパストランジスタセレクタあるいはィンバ一タ等にマツビングしてパストラン ジスタ論理回路を生成する。 さらに、 必要に応じてバッファ用のインバ一タを揷 入する。
図 1 2の aに示すノード N 1のように、 1枝および 0枝がつながつている先が 論理定数 1、 0ではない場合には、 nチャネル電界効果トランジスタ T 0， T 1 およびィンバ一夕 I 0から構成される 2入力 1出力のパストランジスタセレクタ S Oを対応させる。 このパストランジスタセレクタ S 0の制御入力には、 二分決 定グラフのノードに対応する入力変数 Aを割り当て、 その制御入力が 1の時に選 択される入力 i n 1には、 1枝につながつているノードの出力を割り当てる。 制 御入力が 0の時に選択される入力 i n 0には、 0枝につながつているノードの出 力を割り当てる。
図 1 2の bのノード N 2のように、 1枝が論理定数 1に接続され、 0枝が論理 定数 0に接続されている場合には、 このノードの出力は、 そのノードの入力変数 Aが 1の時は 1が出力され、 また入力変数 Aが 0の時は 0が出力される。 つまり、 入力信号 Aをそのまま後段の回路に接続すればよい。
また、 図 1 2の cに示すノード N 3のように、 1枝が論理定数 0に接続され、 0枝が論理定数 1に接続されている場合には、 このノードの出力は、 ノ一ドの入 力変数 Aが 1の時は 0が出力され、 人力変数 Aが 0の時は 1が出力される。 つま り、 入力信号 Aをインバー夕によって反転させ後段の回路に接続すればよい。 このようにマッピングすることにより二分決定グラフと同じ論理機能を持つた パストランジスタ論理回路が合成される。 図 1 1の二分決定グラフからパストラ ンジス夕論理回路を合成すると、 図 1 3に示す、 パストランジスタセレクタ S 1 0 0〜S 1 0 5、 インバ一タ I 1 0 0〜I 1 0 5から構成されるパス卜ランジス タ論理回路が合成される。 この回路で、 1 1 0 0、 1 1 03、 1 1 05はバッフ ァ用ィンバ一夕である。 図 1 1の二分決定グラフでは、 ノード N 1 0 2、 N 1 0 3、 N 1 0 9が図 1 2のマツビングルールの bに該当し、 ノード N 1 0 6、 N 1 0 7、 N 1 1 1は図 1 2の cに該当する。 その他のノードは、 図 1 2の aに該当 する。
(4) CMOSゲート割り当てルーチン 1 3 0
このルーチンでは、 パストランジスタセレクタマツピングルーチン 1 20で生 成されたパストランジスタ論理回路の中で、 CMOSゲー卜で組み直した方が面 積、 遅延時間、 消費電力等の回路特性が良くなると考えられる、 NAND論理、 NOR論理 （あるいは AND論理、 OR論理） として動作しているパストランジ ス夕セレクタを CMOSゲートで組み直す。
まず、 パストランジスタ論理回路のうち、 図 1 4 Aの a〜dの変換パターンに 該当するパストランジスタセレクタを選択する。 この図 1 4 Aの a〜dに示すパ ストランジス夕セレクタは、 2本の入力のいずれか一方の入力が VDDあるいは GND電位に固定されて、 つまり論理定数 1あるいは論理定数 0に固定されてい る、 NAND論理、 NOR論理 （あるいは AND論理、 OR論理） として動作し ているセレクタである。 処理 1 3 1では、 これらのパストランジスタセレクタを、 図 1 4 Aの変換パターンに従って CMOSゲートに変換する。 なお、 図 1 4 Aの 変換ノ ターンにお 、て簡単化した記号で示した C M 0 S回路の 2入力 N A N Dゲ —ト （図 1 1 B) 、 2入力 NORゲ一卜 （図 1 4 C) およびィンバ一夕 （図 1 4 D) は、 それぞれトランジスタ T 1 0〜Τ 1 3、 Τ2 0〜丁 23、 Τ3 0〜3 1 のトランジスタレベルの回路から構成される。
図 1 4 Αの変換パターンからわかるように、 一^ 3のパストランジスタセレクタ は必ずしも一つの CMOSゲートに変換されるわけではなく、 通常、 極性合わせ のためのインバ一夕が必要になる。 このため、 図 1 4 Aの変換パターンに従って、 パストランジス夕セレクタを CMOSゲー卜に変換しただけでは、 元から存在す るインバ一夕と、 変換によって生じた極性合わせのためのィンバ一夕が 2個直列 に接続された冗長なインバー夕が生じてしまう可能性がある。 つまり、 面積、 遅 延時間、 消費電力等の回路特性の優れたパストランジス夕/ CM 0 S協調論理回 路を生成するためには、 インバ一タ伝搬を行って、 このような無駄なインバ一タ を回路から取り除く必要がある。 また、 パストランジスタセレクタを CMOSゲ —卜に変換することによって、 パストランジスタセレクタ力く、 CMOSゲートを 直接駆動する形の回路が生じる可能性も考えられるが、 この場合には、 パストラ ンジスタセレクタと CMO Sゲ一卜の間にバッファ用ィンバータを揷入する必要 がある。 以上のインバータ伝搬とバッファ揷入処理は互いに相反する処理である 力 この二つの処理をひとまとめにして同時に行うことによって、 必要なところ にはバッファ用のインバ一タが揷入され、 しかも冗長なインバ一夕は存在しない、 面積、 遅延時間、 消費電力等の回路特性の優れたパストランジスタ ZCMOS協 調論理回路を作ることが可能になる （処理 1 3 2) 。
次に、 インバータ伝搬およびバッファ挿入が終わった回路に対して、 回路の面 積、 遅延時間、 消費電力を計算する。 これらの回路特性の値から、 この回路のコ ストを算出する。 こうして求められた、 CMOSゲートに変換した後の回路のコ ストと、 あらかじめ求めておいた CMOSゲ一卜に変換する前の回路のコス卜を 比較する （処理 1 33) 。 CMOSゲートに変換した回路の方がコストが良けれ ば CMOSゲートに変換した回路を選択し、 CMOSゲートよりパストランジス タセレクタの方がコス卜が良ければ回路を CMOSゲートに変換する前の回路に 戻す。 このようにして、 CMOSゲートとパストランジスタセレクタのうちでよ りコス卜が良い方を選択する （処理 1 34) 。 以上の処理 1 3 1~1 3 4を図 1 4 Aの変換パターンに該当するすべてのパストランジスタセレクタに対して行つ て、 CMOSゲ一卜で組み直した方が回路特性が良くなるすべてのパストランジ ス夕セレクタを CMOSゲートで組み直して、 面積、 遅延時間、 消費電力等の回 路特性の優れたパストランジスタ/ CMOS協調論理回路を作成する。
本方法では、 面積、 遅延時間、 消費電力から決定されるコストの定義を変更す ることで、 面積、 遅延時間、 消費電力のどれに重点をおいて、 回路を合成するか を制御することが可能である。 例えば、 図 9の 1 3 5で定義されるコストで、 面 積優先度 、 遅延時間優先度 /3、 消費電力優先度ァを、 α== 1、 3= 0、 r = 0 に設定すると、 遅延時間と消費電力は考慮されずに、 ただ面積だけを小さくする ようにして、 パストランジスタ ZCMOS協調論理回路の合成が行われる。 また、 α = 0, 3= 0、 ァ = 1に設定すれば、 消費電力を最優先にしたパストランジス 夕/ CMOS協調論理回路が合成される。 もちろん、 三つの回路特性をすべてが 良くなるように合成することも可能であり、 ひ = 1、 3= 1、 ァ = 1に設定すれ ば、 面積も遅延時間も消費電力も考慮してパストランジスタ/ CMOS協調論理 回路が合成される。
本実施例では以下に、 図 1 3のパストランジスタ論理回路から、 面積最優先 (図 9の 1 3 5で定義されるコス卜で α= 1、 β = ΰ、 7 = に設定） で、 パス トランジスタ ZCMOS協調論理回路を合成する方法を説明する。 図 1 3の回路 で、 セレクタ S 1 0 0は図 1 4 Αの変換パターンの aに該当するので、 処理 1 3 1によって CMOSゲートに変換され、 図 1 5の中間回路が作成される。 図 1 5 の中間回路では、 パストランジスタセレクタ S 1 0 1力く、 そのままでは CMOS ゲ一ト G 1 0 0を直接駆動する形になるため、 ノくッファ用インバ一タ I 1 0 8力く 揷入される。 また、 このインバー夕 I 1 0 8の極性合わせのために、 インバー夕 1 1 0 7も揷入される。 し力、し、 このィンバ一タ I 1 0 7はセレクタ S 1 0 1を はさんで、 元からあったインバータ I 1 0 1および I 1 0 2と 2個直列に接続さ れた形の冗長なインバータであるので、 処理 1 3 2のインバ一タ伝搬処理によつ て取り除かれる。 また、 ィンバ一タ 1 1 0 0、 1 1 0 6も冗長であるので取り除 く ことができ、 図 1 6のパストランジスタ/ CMOS協調論理回路が得られる。 この図 1 6の回路の面積をライブラリ 1 1を参照して計算すると、 9 9 2 fim2 になり、 コストもこの面積の値と同じ値になる。 一方、 パストランジスタセレク 夕 S 1 00を CMOSゲ一卜に組み直す前の面積は、 1 1 6 4〃m2 であり、 コ ストもこの値になる。 つまり、 CMOSゲートに変換した方がコストが良く、 C MOSゲートに変換した回路が選択される。 図 1 6の回路の残りのパストランジ ス夕セレクタのうち、 S 1 04と S 1 05は、 図 1 4 Aの変換パターンの cに該 当するので、 同様に CMOSゲートに変換される力 \ パストランジスタセレクタ S 1 0 5については、 パストランジスタセレクタで回路を構成した方が面積が小 さく、 コストも良いため、 CMOSゲートには組み直されない。 以上の処理によ り、 最終的には図 1 7のパストランジスタ ZCMOS協調論理回路が合成される。 表 1は、 実施例 2の論理関数から本発明によって合成されたパストランジスタ ZCMOS協調論理回路と、 CMOS論理回路、 パストランジスタ論理回路、 お よび CMOS論理回路をパストランジスタセレクタに置き換えて作成された論理 回路の、 面積、 遅延時間、 消費電力を比較した表である。
表 1
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表 1に示すように、 本方法で面積最優先で合成したパストランジスタ ZCMO S協調論理回路は、 CMOS単独で構成した論理回路 （図 1 0) より、 面積を 4 0 %近く削減することに成功しており、 遅延時間および消費電力についても、 そ れぞれ 5%と 6 0%近く削減できている。 また、 パストランジスタ単独で構成し た論理回路 （図 1 3) と比較しても、 遅延時間と消費電力では劣るものの、 目的 とする面積の小さいパストランジスタ ZCMOS協調論理回路が合成できている こと力'わ力、る。
実施例 1でも述べたように、 パストランジスタセレクタが最も得意とするのは、 N AND論理や NOR論理ではなく、 複数ある何かの信号を他の信号で選択する 差替え用紙 （規則 26) というセレクタ論理である。 本方法では、 与えられた論理関数から二分決定グラ フを作り、 パストランジスタ単独で構成した論理回路を作ってから、 その論理回 路で、 N AND論理、 NOR論理 （あるいは AND論理、 OR論理） として機能 しているパストランジスタセレクタを CMOSゲー卜に変換して論理回路を組み 直す。 このような手順で論理回路を合成することにより、 与えられた論理関数の なかで、 セレクタ論理に相当する部分にはパストランジスタセレクタを割り当て、 それ以外の NAND論理や、 NOR論理 （あるいは AND論理、 OR論理） に相 当する部分には CMOSゲ一トを割り当てることが可能になる。 このようにして、 パストランジスタセレクタと CMOSゲ一トを、 それぞれに適した部分に上手に 使い分けることにより、 パストランジスタセレクタと CMOSゲートの両方の長 所をうまく組み合わせたパストランジスタ ZCMOS協調論理回路を生成する。 本発明の論理回路合成方法を使用しなくても、 パストランジスタと CMOSゲ —卜をただ組み合わせただけの論理回路を作ることは可能である。 例えば、 本方 法とは全く逆の手順で、 CMOS単独の論理回路を作ってから、 その回路の CM OSゲートの中でパストランジスタセレクタに適している部分を見つけて、 その 部分をパストランジスタセレクタに変換して、 パストランジスタと CMOSゲー トを組み合わせた回路を作ることもできる。 しかし、 CMOS論理回路では、 す ベての論理が NAN D論理と NOR論理 （あるいは AND論理、 OR論理） の組 み合わせで構成されているため、 与えられた論理関数にパストランジスタセレク 夕に適したセレクタ論理部分が存在したとしても、 それに対応する部分を見つけ だすことは困難である。 実際、 本実施例の論理関数から合成した CMOS論理回 路 （図 1 0) をパストランジスタセレクタに置き換えてみると、 図 1 8に示すパ ストランジスタ回路が得られる。 この回路では、 すべてのパストランジスタセレ クタが、 2本の入力のいずれか一方の入力が VDDあるいは GND電位に固定さ れており、 パストランジスタセレクタには適してない NAND論理、 NOR論理 として使用されている。 セレクタ論理として使用されているパストランジスタセ レクタは一^ 3として存在しない。 このため、 表 1に示すように、 図 1 8の回路は、 CMOS単独の論理回路 （図 1 0) や、 パストランジスタ単独で構成した論理回 路 （図 1 3) のいずれよりも、 面積、 遅延時間、 消費電力のすべての回路特性に おいて劣っている。 このように、 CMOS論理回路からは、 パストランジスタと CMO Sゲー卜の長所をうまく組み合わせた論理回路を作成することは困難であ り、 最悪の場合には、 この例のように、 CMOS単独で構成した論理回路、 パス トランジス夕単独で構成した論理回路のどちらよりも性能の劣った回路ができて しまうこと力わ力、る。
以上からわかるように、 ただ単に CMOSゲ一卜とパストランジスタセレクタ を組み合わせただけでは、 パストランジスタセレクタと CMOSゲ一卜のそれぞ れの長所をうまく組み合せることは不可能であり、 最悪の場合にはそれらの短所 だけが組み合わされた回路特性の劣った論理回路ができてしまう。 つまり、 本方 法に示した手順で回路を合成することによってはじめて、 パストランジスタセレ クタと CMOSゲー卜のそれぞれの長所をうまく組み合せたパストランジスタ/ CMO S協調論理回路を合成することが可能になる。
ぐ実施例 2の変形例〉
実施例 2では、 パストランジスタセレクタを nチャネル電界効果トランジスタ だけで構成した例を説明したが、 pチャネル、 nチャネルの両方のタイプのトラ ンジスタで構成したパストランジスタセレクタ （例えば図 2 0に示したトランジ スタ T2 0 0〜T 2 0 3、 ィンバ一夕 I 2 0 0から構成されるセレクタ） でも、 実施例 2と全く同様にして、 本方法により、 面積の小さいパストランジスタ ZC M〇S協調論理回路を作ることが可能である。 このことは、 以下の実施例でも全 く同様である
<実施例 3 >
本実施例では、 実施例 2と同じ論理関数を例にとって、 実施例 2と違って遅延 時間を最優先 （図 9の 1 3 5のコストで《= 0、 /3= 1、 ァ =0に設定） にして パストランジスタ/ CMOS協調論理回路を合成した例を説明する。 実施例 2と 同様に、 二分決定グラフ作成ルーチン 1 1 0で二分決定グラフが作られ、 パスト ランジスタマッピングルーチン 1 2 0により、 図 1 3のパストランジスタ論理回 路が作られる。 図 1 3のパストランジスタ論理回路で、 まずパストランジスタセ レクタ S 1 0 0が選択され、 処理 1 3 1により CMOSゲ一卜に変換される。 次 に、 処理 1 3 2により、 セレクタ S 1 0 1の出力にバッファ用インバー夕が挿入 され、 冗長なインバー夕が取り除かれて、 図 1 6の中間回路が得られる。 処理 1 3 5では、 実施例 2の場合と違って、 面積ではなく回路の遅延時間が計算され、 遅延時間の値がこの回路のコストになる。 CMOSゲ一卜に組み直す前の回路 (図 1 3) の遅延時間は、 入力 F→セレクタ S 1 04→セレクタ S 1 0 2—バッ ファ用インバ一夕 I 1 03→セレクタ S 1 00内のインバ一タ→セレクタ S 1 0 0—バッファ用インバータ I 1 0 0の経路の遅延時間である。 一方、 CMOSゲ -卜で組み直した回路 （図 1 6) で対応する経路は、 入力 F—セレクタ S 1 04 —セレクタ S 1 0 2→バッファ用インバ一タ I 1 0 3—CMOSゲート G 1 0 0 に短縮されるので、 遅延時間は大幅に小さくなる。 このため、 CMOSゲートで 組み直した回路の方がコストが良いので、 処理 1 3 4では CMOSゲートで組み 直した回路が選択される。
発明の解決すべき課題の項で説明したように、 多段二分決定グラフから構成さ れるパストランジスタ単独の論理回路では、 あるパストランジスタセレクタ力くバ ッファ用インバータを介して、 後段のパストランジスタセレクタの制御入力に接 続される構成の回路ができる （図 1 3の S 1 02— I 1 03— S 1 0 0内のイン バ一タ—S 1 0 0) 。 この場合、 バッファ用インバ一夕と後段のパストランジス タセレクタ内のィンバ一夕が直列に接続されるので遅延時間がどうしても遅くな つてしまう。 しかし、 実施例 1で既に説明したように、 この例のように後段のパ ストランジスタセレクタをうまく CMOSゲ一卜で組み直すことができれば、 ストランジス夕セレクタ内の遅いインバ一夕を省略することができるので、 遅延 時間の小さい論理回路を作ることが可能になる。 一般に、 パストランジスタ単独 の論理回路をパストランジス夕/ CMO S協調論理回路に組み直すことにより遅 延時間を小さくすることができる。
残りのパストランジスタセレクタのうち、 図 1 4 Aの変換パターンに相当する のは S 1 0 4と S 1 0 5である。 面積最優先の実施例 2では S 1 0 4のみが CM OSゲ—卜で組み直されたが、 遅延時間最優先の本実施例では、 S 1 0 5も CM OSゲ一卜に変換される。 理由は、 S 1 0 0の場合と同様に、 セレクタ S 1 0 5 を CMOSゲー卜に変換することによりセレクタ S 1 0 5内の遅いィンバ一タを 取り除くことができ、 遅延時間をさらに削減できるからである。 以上の操作によ り、 最終的には図 1 9のパストランジスタ Z CMOS協調論理回路が得られる。 表 1に示すように、 本実施例でも、 本方法でパストランジスタ/ CMOS協調論 理回路を合成することにより、 CMOS単独で構成した論理回路 （図 1 0) より、 遅延時間を 20 %近く削減することに成功している。 また、 パストランジスタ単 独で構成した論理回路 （図 1 3) と比較しても、 遅延時間を 1 0%近く小さくす ることに成功している。
く実施例 4 >
本実施例では、 実施例 2、 3と異なり、 消費電力を最優先 （図 9の 1 3 5のコス 卜で α= 0、 β= 1. ァ =0に設定） にしてパストランジスタ ZCMOS協調論 理回路を合成する方法を、 実施例 2、 3と同じ論理関数を例にして説明する。 実 施例 2、 3と同様に、 二分決定グラフ作成ルーチン 1 1 0で二分決定グラフが作 られ、 パストランジスタセレクタマツピングルーチン 1 20を経て、 図 1 3のパ ストランジスタ論理回路が作られる。 図 1 3のパストランジスタ論理回路で、 ま ずセレクタ S 1 0 0選択され、 処理 1 3 し 処理 1 3 2を経て、 図 1 6の中間回 路が得られる。 次の処理 1 3 3では、 実施例 2、 3と違って、 回路の消費電力が 計算され、 消費電力の値が回路のコストになる。 図 1 6のパストランジスタ ZC MOS協調論理回路の消費電力をライブラリ 1 1を参照して計算すると、 1 43 〃Wノ MHzになる。 一方、 CMOSゲートに変換する前の回路 （図 1 3) の消 費電力は、 1 4 0〃W/MH zであるので、 実施例 2、 3の場合と違って、 パス トランジスタセレクタで回路を構成した方がコストが良い。 つまり、 処理 1 3 4 で選択されるのは CMOSゲ一卜で組み直した回路ではなく、 パストランジスタ セレクタで構成した回路になる。 図 1 4 Aの変換パターンに該当する残りのパス トランジスタセレクタは S 1 0 4、 S 1 0 5である力 実施例 2、 3と違って、 この 2つのセレクタについても、 パストランジスタセレクタで構成した回路の方 が消費電力が小さく、 コストが良い。 このため、 消費電力最優先の本実施例では、 図 1 3のパストランジスタ論理回路は、 CMOSゲートに全く組み直されること なくそのまま出力される。
この理由は、 図 4 Aのパストランジスタセレクタと CMOSゲ一卜の比較結果 にも示したように、 パストランジスタセレクタの消費電力は CMOSゲ一卜より も大幅に小さいからである （CMOSゲートの半分以下） 。 これは、 パストラン ジス夕セレクタでは、 セレクタ回路の大半を占めるセレクタ部分を nチャネル電 界効果トランジスタだけで構成して、 より性能の劣る pチヤネル電界効果トラン ジスタの数を削減することにより、 性能を劣化させることなくパス卜ランジス夕 セレクタ回路内のトランジスタのゲート幅の合計を押さえること可能であり、 こ のため、 消費電力を小さくできるからである。
く実施例 5 >
本発明のパストランジスタ ZCMOS協調論理回路の合成方法では、 CMOS ゲ一卜に変換した方が回路の性能が良くなると考えられる、 N AND論理や NO R論理 （あるいは AND論理、 OR論理） として動作しているパストランジスタ セレクタを、 CMOSゲートに変換するのであるが、 実際に CMOSゲートに変 換するかどうかは、 パストランジスタセレクタを CMOSゲートに変換して、 回 路の面積、 遅延時間、 消費電力から定義されるコストを計算してコストが良くな るかどうかで判断する。 このため、 本方法では、 以上の実施例 2、 3、 4からわ かるように、 パストランジスタ/ CMOS協調論理回路を合成する際の、 面積、 遅延時間、 消費電力で定義されるコストを変更することで、 パストランジスタセ レク夕と CMOSゲ一卜の割合を変化させて、 合成される回路の諸特性を柔軟に 制御することが可能である。 例えば、 図 2 1は、 実施例 2、 3、 4よりも大規模 な論理関数 （CMOSゲ一卜換算で約 1 00 0ゲート） を例にして、 図 9の 1 3 5のコス卜で面積優先度 と消費電力優先度 yを 0から 1の間で変化させること により、 面積最優先から消費電力最優先まで変化させて、 パストランジスタ ZC MOS協調論理回路を合成した結果である。 図 2 1の結果からわかるように、 消 費電力の優先度が増加するに従って、 消費電力を削減するのに適したパストラン ジス夕の割合が増加し、 消費電力優先のパストランジスタ/ CMOS協調論理回 路が合成されていることがわかる。
このように、 本方法で合成されるパストランジスタ ZCMOS協調論理回路で は、 パストランジスタセレクタと CMOSゲ一卜の割合を制御することによって、 合成される回路の特性を容易にコントロールすることが可能である。 また、 この 結果から、 実際の大規模な論理でパストランジスタ ZCMOS協調論理回路を組 んだ場合に、 面積、 遅延時間、 消費電力の三つの回路特性が最もバランスが良い のは、 パストランジスタ回路の面積比率が回路全体の 1 0 ~ 6 0 %程度の場合で あることが初めて明らかになつた。
本方法では、 実際に回路の面積、 遅延時間、 消費電力等の回路特性が良くなる 場合だけ、 パストランジスタセレクタを CMOSゲートに変換する。 このため、 本方法では、 どんな論理関数に対しても常にパストランジスタ単独で構成した論 理回路、 あるいは CMOSゲート単独で構成した論理回路よりも回路特性の優れ たパストランジスタ/ CMOS協調論理回路を合成することが可能である。 例え ば、 図 2 2は、 図 2 1の論理よりさらに大規模な 1 2種類の論理 （CMOSゲ一 ト換算で 1 0 0 0〜 1 0 0 0 0ゲート） に対して、 本方法で合成したパストラン ジスタ ZCMOS協調論理回路と、 従来の方法で合成したパストランジスタ単独 の論理回路を、 CMOS単独の論理回路を基準にして比較した結果である。 この 結果からわかるように、 本方法では、 どんな論理に対しても、 従来のパストラン ジスタ単独の論理回路および CMOS単独の論理回路よりも常に面積と消費電力 の両方が優れたパストランジスタ ZCMOS協調論理回路を合成することが可能 であることがわかる。
<実施例 6 >
以上の実施例では、 図 9のプログラムによって、 パストランジスタ/ CMOS 協調論理回路を合成する手順を示した。 本実施例では以下に、 図 2 3に示すプロ グラムによってパストランジスタノ CMOS協調論理回路を合成する方法を説明 する。 これまでの実施例 2〜5と同様に、 まず二分決定グラフ作成ルーチン 1 1 0によって二分決定グラフが作られる。 実施例 2〜5と違うのは、 この二分決定 グラフから、 パストランジスタセレクタ/ CMOSゲ一トマッピングルーチン 3 0 0により、 パストランジスタ論理回路を経由せずに、 直接パストランジスタ Z CMOS協調論理回路を合成する点である。 以下、 図 2 4の二分決定グラフを例 にしてこのパストランジスタセレクタ ZCMOSゲ一卜マツピングルーチン 3 0 0を説明する。 まず処理 3 0 1によって、 ノ一ド N 3 0 1は図 1 4 Aの bに該当 するので、 図 1 4 Aの変換パターンに従って、 CMOSゲ一卜にマッピングされ る （図 2 5の G 3 0 1、 1 3 0 0) 。 その他のノード N 3 0 0、 N 3 0 2、 N 3 0 3は図 1 2のマツビングルールに従ってバストランジスタセレクタおよびィン バー夕にマツビングされる （図 2 5の S 3 0 0、 1 3 0 1) 。 このようにして図 2 5の中間回路が生成される。 図 2 5の中間回路で、 ィンバ一タ I 3 0 0と I 3 0 1は冗長なインバー夕であるので、 処理 3 0 2により除去され、 最終的には図 2 6の回路が合成される。
実施例 2〜5のパストランジスタ ZCMOS協調論理回路合成プログラム （図 9) では、 一度パストランジスタ論理回路を作ってから、 NAND論理や NOR 論理 （あるいは AND論理、 OR論理） として動作しているパストランジスタセ レクタを、 回路の面積、 遅延時間、 消費電力等の回路特性から定義されるコスト を計算して、 コストが良くなれば CMOSゲートに変換する。 このため、 どんな 場合でも、 回路特性の優れた論理回路を合成できることが保証される。 しかし、 毎回、 回路の面積、 遅延時間、 消費電力等を計算する必要があるため、 回路の合 成に多少時間がかかるという欠点がある。 また、 図 4 Aからわかるように、 たい ていの場合、 NAND論理や NOR論理 （あるいは AND論理、 OR論理） とし て動作しているパストランジスタセレクタは、 CMOSゲートに変換した方が合 成される回路の特性は良くなる。 このため、 本実施例のように、 コストを計算せ ずに、 二分決定グラフから直接、 パストランジスタ ZCMOS協調論理回路を作 成しても、 そこそこ回路特性の優れた論理回路が合成できることが期待できる。 実際、 図 2 4の二分決定グラフからパストランジスタ論理回路を合成すると図 2 7の回路が合成されるが、 この回路と比べてみると、 本方法で合成されたパスト ランジス夕 ZCMOS協調論理回路 （図 2 5) の方がトランジスタ数が少なく、 優れた論理回路が合成できていることがわかる。 このように、 本方法によっても、 パストランジスタセレクタと CMOSゲ一卜の長所をうまく組み合わせたパスト ランジスタ ZCMOS協調論理回路を合成することが可能である。
産業の利用可能性
以上に示した実施例からわかるように、 本発明によれば、 与えられた論理回路 仕様がどんな論理であっても、 パストランジスタ回路と CMOS回路の両方の長 所をうまく組み合わせることにより、 従来の CMOS単独で構成した論理回路お よびパストランジスタ単独で構成した論理回路よりも、 面積、 遅延時間、 消費電 力等の回路特性の優れたパストランジス夕 ZCMOS協調論理回路を合成するこ とが可能になる。
また、 回路の面積、 遅延時間、 消費電力から定義されるコス トを調整すること により、 パストランジスタセレクタと CMOSゲートの割合を変化させて、 合成 されるパストランジスタ ZCMOS協調論理回路の面積、 遅延時間、 消費電力等 の回路特性を柔軟にコントロールすることが可能になる。

Claims

請 求 の 範 囲
1. ゲー卜が第 1の入力により制御され、 第 1の動作電位点と第 1ノードとの 間にソースドレイン経路が接続された第 1の pチヤネル電界効果トランジスタと、 ゲー卜が第 2の入力により制御され、 第 1の動作電位点と第 1ノ一ドとの間に ソースドレイン経路が接続された第 2の pチヤネル電界効果トランジスタと、 ゲ一卜が第 1の入力により制御され、 第 1ノードと第 4ノードとの間にソース ドレィン経路が接続された第 1の nチヤネル電界効果トランジスタと、
ゲー卜が第 2の入力により制御され、 第 4ノードと第 2の動作電位点との間に ソースドレイン経路が接続された第 2の nチャネル電界効果トランジスタと、 ゲー卜が第 1ノードにより制御され、 第 1の動作電位点と第 2ノ一ドとの間に ソースドレイン経路が接続された第 3の pチヤネル電界効果トランジスタと、 ゲ一卜が第 1ノ一ドにより制御され、 第 2ノ一ドと第 2の動作電位点との間に ソースドレイン経路が接続された第 3の nチャネル電界効果トランジスタと、 ゲートが第 2ノードにより制御され、 第 3入力と第 3ノードとの間にソースド レィン経路が接続された第 5の nチヤネル電界効果トランジスタと、
ゲ一卜が第 1ノードにより制御され、 第 4入力と第 3ノ一ドとの間にソースド レィン経路が接続された第 6の nチヤネル電界効果トランジスタと、
ゲ一卜が第 3ノ一ドにより制御され、 第 1動作電位点と第 1の出力との間にソ —スドレイン経路が接続された第 4の pチャネル電界効果トランジスタと、 ゲー卜が第 3ノードにより制御され、 第 1の出力と第 2の動作電位点との間に ソースドレイン経路が接続された第 4の nチヤネル電界効果トランジスタを具備 するブール処理付きセレクタ論理を含む論理回路。
2. ゲ一卜が出力により制御され、 第 1動作電位点と第 3ノ―ドとの間にソー スドレイン経路が接続された第 5の pチヤネル電界効果トランジスタを具備する 請求項 1の論理回路。
3. ゲートが第 1 0の入力により制御され、 第 1の動作電位点と第 1 0ノード との間にソースドレイン経路が接続された第 1 0の pチヤネル電界効果トランジ ス夕と、 ゲートが第 1 0の入力により制御され、 第 1 0ノードと第 2の動作電位点との 間にソースドレィン経路が接続された第 1 0の nチヤネル電界効果トランジスタ と、
ゲートが第 1 0ノードにより制御され、 第 1 1の入力と第 1 1ノードとの間に ソースドレイン経路が接続された第 1 1の nチャネル電界効果トランジスタと、 ゲートが第 1 0の入力により制御され、 第 1 2の入力と第 1 1ノードとの間に ソースドレイン経路が接続された第 1 2の nチヤネル電界効果トランジスタと、 ゲー卜が第 1 1ノ一ドにより制御され、 第 1の動作電位点と第 1 2ノードとの 間にソースドレイン経路が接続された第 1 5の pチヤネル電界効果トランジスタ と、
ゲートが第 1 1ノードにより制御され、 第 1 2ノードと第 2の動作電位点との 間にソースドレィン経路が接続された第 1 5の nチヤネル電界効果トランジスタ と、
ゲートが第 1 2ノードにより制御され、 第 1の動作電位点と第 1 0の出力との 間にソースドレイン経路が接続された第 1 4の pチヤネル電界効果トランジスタ と、
ゲー卜が第 1 2ノ一ドにより制御され、 第 1 0の出力と第 1 3ノードとの間に ソースドレイン経路が接続された第 1 4の nチヤネル電界効果トランジスタと、 ゲートが第 1 3の入力により制御され、 第 1の動作電位点と第 1 0の出力との 間にソースドレイン経路が接続された第 1 3の pチヤネル電界効果トランジスタ と、
ゲートが第 1 3の入力により制御され、 第 1 3ノードと第 2動作電位点との間 にソースドレイン経路が接続された第 1 3の nチヤネル電界効果トランジスタを 具備するブール処理付きセレクタ論理を含む論理回路。
4. ゲ一卜が出力により制御され、 第 1動作電位点と第 1 1ノードとの間にソ —スドレイン経路が接続された第 1 1の pチヤネル電界効果トランジスタを具備 する請求項 3の論理回路。
5. ゲートが第 2 0の入力により制御され、 第 1の動作電位点と第 2 0ノード との間にソースドレイン経路が接続された第 2 0の pチヤネル電界効果トランジ スタと、
ゲートが第 2 1の入力により制御され、 第 1の動作電位点と第 2 0ノードとの 間にソースドレィン経路が接続された第 2 1の pチヤネル電界効果トランジスタ と、
ゲー卜が第 2 0の入力により制御され、 第 2 0ノードと第 2 4ノードとの間に ソースドレイン経路が接続された第 2 0の nチャネル電界効果トランジスタと、 ゲートが第 2 1の入力により制御され、 第 2 4ノードと第 2の動作電位点との 間にソースドレイン経路が接続された第 2 1の nチヤネル電界効果トランジスタ と、
ゲートが第 2 2の入力により制御され、 第 1の動作電位点と第 2 2ノードとの 間にソースドレイン経路が接続された第 2 2の pチヤネル電界効果トランジスタ と、
ゲートが第 2 2の入力により制御され、 第 2 2ノードと第 2の動作電位点との 間にソースドレイン経路が接続された第 2 2の nチヤネル電界効果トランジスタ と、
ゲ一卜が第 2 2ノ一ドにより制御され、 第 2 3入力と第 2 3ノ一ドとの間にソ —スドレイン経路が接続された第 2 3の nチャネル電界効果トランジスタと、 ゲ一卜が第 2 2の入力により制御され、 第 2 0のノードと第 2 3ノードとの間 にソースドレィン経路が接続された第 2 4の nチヤネル電界効果トランジスタと、 ゲートが第 2 3ノードにより制御され、 第 1動作電位点と第 2 0の出力との間 にソースドレィン経路が接続された第 2 5の pチヤネル電界効果トランジスタと、 ゲートが第 2 3ノードにより制御され、 第 2 0の出力と第 2の動作電位点との 間にソースドレィン経路が接続された第 2 5の nチヤネル電界効果トランジスタ を具備するブール処理付きセレクタ論理を含む論理回路。
6. ゲ一卜が出力により制御され、 第 1動作電位点と第 2 3ノ一ドとの間にソ —スドレイン経路が接続された第 2 3の pチヤネル電界効果トランジスタを具備 する請求項 5の論理回路。
7. パストランジスタセレクタの面積比率が 1 0〜6 0 %である請求項 1〜6 のうちのいずれかに記載の論理回路。
8. 半導体基板上に、 少なくともセル 1およびセル 2を有し、 セル 1および 2は、 実質的に長方形の形状を有し、
セル 1は、 第 1、 2の pチャネル電界効果トランジスタと第 1、 2の nチヤネ ル電界効果トランジスタとを有し、
セル 2は、 第 4の pチャネル電界効果トランジスタと第 4、 5、 6の nチヤネ ル電界効果トランジスタとを有し、
セル 1およびセル 2は水平方向に走る 2本の電源線を有し、
セル 1とセル 2の垂直方向の高さは実質的に等しく、
セル 1とセル 2の電源線の垂直方向の高さは実質的に等しい請求項 1〜 7のう ちの何れかに記載の論理回路。
9. 合成すべき論理回路の一群の入力信号を表す一群の入力変数と該論理回路 の少なくとも一つの出力信号を表す出力変数との間の関係を規定する論理関数に 基づいて、 その論理回路を計算機システムにより合成する方法であって、 その計 算機システムにより実行される次のステップを有するもの。
(a) 論理関数から二分決定グラフを作成し、
(b) その二分決定グラフのノードを、 一旦すベて、 2入力 1出力 1制御入力の パストランジスタセレクタ回路に置き換えてパストランジスタ論理回路を作成し、
(c) 2本の入力のいずれか一方の入力が、 論理定数 1あるいは 0に固定されて いるパストランジスタセレクタを、 論理的に等価な NAND、 NOR, AND, OR等の CMOSゲートに置き換え、 面積、 遅延時間、 消費電力等の回路特性の 値を計算して、 CMOSゲートに置き換えた方が所定の回路特性の値がより最適 に近ければ、 パストランジスタセレクタを CMOSゲー卜に置き換え、
(d) 上記ステップ （c) を、 すべてのパストランジスタセレクタに適用し、 所 定の回路特性を最適化して、
(e) 以上のステップで得られたパストランジスタ回路と CMOS回路を組み合 わせてできた論理回路を上記論理関数に対する論理回路として出力する。
10. 上記所定の回路特性の値が最適な論理回路は、 面積が最小な論理回路であ る請求項 9記載の論理回路の合成方法。
11. 上記所定の回路特性の値が最適な論理回路は、 遅延時間が最小な論理回路 である請求項 9記載の論理回路の合成方法。
12. 上記所定の回路特性の値が最適な論理回路は、 消費電力が最小な論理回路 である請求項 9記載の論理回路の合成方法。
13. 上記所定の回路特性の値が最適な論理回路は、 面積と遅延時間と消費電力 の組合せが最適な論理回路である請求項 9記載の論理回路の合成方法。
14. 合成すべき論理回路の一群の入力信号を表す一群の入力変数と該論理回路 の少なくとも一つの出力信号を表す出力変数との間の関係を規定する論理関数に 基づいて、 その論理回路を計算機システムにより合成する方法であって、 その計 算機システムにより実行される次のステップを有するもの。
(a) 論理関数から二分決定グラフを作成し、
(b) その二分決定グラフのノードのうち、
2本の枝 （0枝、 1枝） のどちらか一方だけが、 論理定数 1あるいは 0に固定さ れているノードは、 そのノードと論理的に等価な NAND、 NOR, AND, 0 R等の CMOSゲ一卜に置き換え、
それ以外のノードは、 2入力 1出力 1制御入力のパストランジスタセレクタ回 路に置き換えて、
(c) 以上のステップで得られたパストランジスタ回路と CMOS回路を組み合 わせてできた論理回路を上記論理関数に対する論理回路として出力する。
15. 入力信号と出力信号の間の関係を規定する論理関数を実行する論理回路を 計算機システムにより合成する方法であって、
(a) 上記論理関数から二分決定グラフを作成し、
(b) 該二分決定グラフのノードを、 全て 2入力 1出力 1制御入力のパストラン ジス夕セレクタ回路に変換してパストランジスタ論理回路を作成し、
(c) 上記パストランジス夕論理回路の一部のみを、 論理的に等価な CMOSゲ 一卜に変換して CMOSゲート論理回路を作成し、
(d) ステップ （b) で作成されたパストランジスタ論理回路の一部を、 ステツ プ （c) で作成された CMOS論理回路で置き換えた論理回路を出力する、 各ス テップを有する論理回路の合成方法。
16. 入力信号と出力信号の間の関係を規定する論理関数を実行する論理回路を 計算機システムにより合成し、 半導体装置を製造する方法であって、
(a) 上記論理関数から二分決定グラフを作成し、
(b) 該二分決定グラフのノードを、 全て 2入力 1出力 1制御入力のパストラン ジスタセレクタ回路に変換してパストランジス夕論理回路を作成し、
(c) 上記パストランジスタ論理回路の一部のみを、 論理的に等価な CMOSゲ ―卜に変換して CMOSゲ一ト論理回路を作成し、
(d) ステップ （b) で作成されたパストランジスタ論理回路の一部を、 ステツ プ （c) で作成された CMOS論理回路で置き換えた論理回路を出力し、
(e) 該出力された論理回路に基づいて、 その論理回路を生成するための複数の マスクパターンを生成し、
( f ) 該複数のマスクパターンを用いて上記論理回路を含む半導体集積回路を製 造する、 各ステップを有する半導体装置の製造方法。
補正書の請求の範囲
[1998年 4月 22日 （22. 04. 98) 国際事務局受理： 新しい請求の範囲 1 6-21が加えられた；他の請求の範囲は変更なし。 （ 1頁） ] 計算機システムにより合成し、 半導体装置を製造する方法であって、
(a) 上記論理関数から二分決定グラフを作成し、
(b) 該二分決定グラフのノードを、 全て 2入力 1出力 1制御入力のパストラン ジスタセレクタ回路に変換してパストランジスタ論理回路を作成し、
(c) 上記パストランジスタ論理回路の一部のみを、 論理的に等価な CMOSゲ -卜に変換して CMOSゲ一ト論理回路を作成し、
(d) ステップ （b) で作成されたパストランジスタ論理回路の一部を、 ステツ プ （c) で作成された CMOS論理回路で置き換えた論理回路を出力し、
(e) 該出力された論理回路に基づいて、 その論理回路を生成するための複数の マスクパターンを生成し、
(f ) 該複数のマスクパターンを用いて上記論理回路を含む半導体集積回路を製 造する、 各ステップを有する半導体装置の製造方法。
17. (追加） 少なくとも一つの CMOS構成からなる論理回路部分と、 信号の 通過状態を制御するパストランジスタを有し、 所定論理演算を実行する論理回路。
18. (追加） 前記論理回路部分は CMOS構成から成る N AND回路である請 求項 1 7の論理回路。
19. (追加） 前記論理回路部分は CMOS構成から成る NOR回路である請求 項 1 7の論理回路。
20. (追加） 前記論理回路部分は CMOS構成から成る N AND回路および N 0 R回路である請求項 1 Ίの論理回路。
21. (追加） さらにインバーターを含む請求項 1 7乃至 2 0のいずれかに記載 の論理回路。
補正された用紙 （条約第 19条） 条約 1 9条に基づく説明書
1. 請求の範囲第 1 7項〜第 2 1項を追加しました。
なお、 請求の範囲第 1項〜第 1 6項は元のままで補正しません c
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