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WO1998037583A1 - Method for manufacturing semiconductor device - Google Patents

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Publication number
WO1998037583A1
WO1998037583A1 PCT/JP1998/000599 JP9800599W WO9837583A1 WO 1998037583 A1 WO1998037583 A1 WO 1998037583A1 JP 9800599 W JP9800599 W JP 9800599W WO 9837583 A1 WO9837583 A1 WO 9837583A1
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WO
WIPO (PCT)
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film
forming
layer
semiconductor
semiconductor device
Prior art date
Application number
PCT/JP1998/000599
Other languages
English (en)
French (fr)
Inventor
Jiro Yugami
Yasushi Goto
Toshiyuki Mine
Toshihiko Itoga
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Publication of WO1998037583A1 publication Critical patent/WO1998037583A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a MISFET using a semiconductor or a metal material as a gate electrode.
  • a conventional polycrystalline structure was formed by forming a gate electrode into a laminated structure composed of polycrystalline silicon, a metal nitride film, and a metal film. Proposals have been made to reduce the resistance of the gate electrode while maintaining the reliability of the gate oxide film in the case of silicon gate.
  • titanium nitride is used as the barrier layer, and a metal film for lowering resistance, for example, a laminated film made of tungsten is used. It is difficult to select a chemical solution for cleaning the source / drain formation surface after electrode pattern application.
  • thermal oxidation treatment is performed to recover the dry etch damage received by the gate oxide film in the gate etch portion, titanium nitride becomes abnormally oxidized, and the gate electrode becomes phthalate, or the titanium nitride and the tungsten are removed. There is a problem that is peeled off.
  • the gate under the gate electrode is used.
  • the issue is how to recover the dry etch damage of the oxide film (measure against insulation failure).
  • an object of the present invention is to provide a method of manufacturing a semiconductor device having a low-resistance gate electrode and capable of improving reliability.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device which has a gate electrode of low resistance, is fine and can improve reliability.
  • Still another object of the present invention is to provide a method for manufacturing a semiconductor device suitable for high speed and high integration. Disclosure of the invention
  • a gate electrode formed of a conductive laminate in which the lowermost layer is a semiconductor layer and another conductive film containing a metal material (metal film) for reducing resistance is laminated on the semiconductor layer
  • the processing (pattern etch) of the lower layer the etching of the lowermost semiconductor layer is stopped halfway and left thinly, and the side wall of the upper conductive laminated film is covered with an insulating first side wall film.
  • the thinned lowermost semiconductor layer is etched, cleaned, and thermally oxidized to improve the reliability by recovering the dry etching damage of the gate oxide film in the gate edge portion.
  • Etching of the semiconductor film that will become the gate electrode is performed so that the semiconductor film remains, and an insulating film is provided on the sidewall of the etched semiconductor film to protect the gate edge from cleaning, wet etching, and the like. It is possible to do.
  • a gate electrode structure in which a gate electrode is formed by laminating a semiconductor film and a metal film it becomes possible to prevent abnormal oxidation of the metal film and separation of the metal films during thermal oxidation treatment.
  • the semiconductor film of the gate electrode is preferably etched so that the thickness of the semiconductor film remains at least 5 nm.
  • a gate electrode in which a semiconductor film and a metal film are stacked it is not always necessary to stop the etching of the semiconductor film in the middle, and the gate electrode is formed on the side wall of the gate electrode, for example, at the interface between the semiconductor film and the metal film.
  • the etching of the gate electrode may be stopped, and an insulating film may be formed on the side wall of the etched film.
  • a first impurity layer is formed in the semiconductor substrate in a self-aligned manner with respect to the first side wall film.
  • a groove having a desired depth is formed in a selected area of the main surface of the semiconductor substrate, and an insulating film is formed on the main surface of the semiconductor substrate including the groove.
  • the present invention it is possible to easily perform a process of recovering damage to a gate oxide film in a metal-contaminated ⁇ gate-etched portion) after processing the gate electrode, which is a problem when forming a gate electrode having a laminated structure including a metal.
  • the gate electrode resistance can be drastically reduced without increasing the junction leakage current due to metal contamination and without deteriorating the reliability of the gate oxide film.
  • the use of the SAC and the group isolation enables a miniaturized MOSFET structure to be achieved and a highly integrated semiconductor device to be obtained.
  • FIG. 1 is a fragmentary cross-sectional view showing a manufacturing step of a semiconductor device according to one embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 1;
  • FIG. 3 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 2;
  • FIG. 4 is a fragmentary cross-sectional view following FIG. 3 showing the semiconductor device manufacturing process.
  • FIG. 5 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 4;
  • FIG. 6 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 5;
  • FIG. 5 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 5;
  • FIG. 5 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 5;
  • FIG. 5 is a fragmentary cross-section
  • FIG. 7 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. FIG. 8 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 9 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 10 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 9
  • FIG. 11 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 1.0.
  • FIG. 12 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 11
  • FIG. 13 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 12;
  • FIG. 12 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 12;
  • FIG. 14 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 13;
  • FIG. 15 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 14;
  • FIG. 16 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 15;
  • FIG. 17 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 16;
  • FIG. 18 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 17;
  • FIG. 19 is a fragmentary cross-sectional view showing a manufacturing step of a semiconductor device according to another embodiment of the present invention.
  • FIG. 20 is a semi-continuation of Figure 19 It is principal part sectional drawing which shows the manufacturing process of a body device.
  • FIG. 21 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 20;
  • FIG. 22 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 21;
  • FIG. 23 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 24 is a cross-sectional view of the principal part showing the manufacturing process of the semiconductor device, following FIG.
  • FIG. 25 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 24.
  • FIG. 21 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 20
  • FIG. 22 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 21
  • FIG. 23 is a cross-sectional
  • FIG. 26 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 25;
  • FIG. 27 is a cross-sectional view of a principal part showing a manufacturing step of a semiconductor device, following FIG. 26.
  • FIG. 28 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 27.
  • FIG. 29 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 30 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 29.
  • FIG. 31 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 30;
  • FIG. 30 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 30;
  • FIG. 32 is a cross-sectional view of a principal part showing a manufacturing step of a semiconductor device, following FIG.
  • FIG. 33 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 32.
  • FIG. 34 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 33.
  • FIG. 35 is a cross-sectional view of the principal part showing the manufacturing process of the semiconductor device, following FIG. FIG. 36 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 35; BEST MODE FOR CARRYING OUT THE INVENTION
  • FIGS. 1 to 18 A first embodiment of the present invention will be described with reference to FIGS. 1 to 18.
  • a selective oxide film 102 for isolation is formed on a P-type single crystal Si substrate 101 by a normal selective oxidation method (LOCOS technology). I do.
  • This selective oxide film is formed to a thickness of, for example, 30 Onm.
  • a gate oxide film 103 having a thickness of about 5 nm was formed on the surface of the Si substrate 101 partitioned by the selective oxide film by a thermal oxidation method.
  • a 5 nm thick Si (polycrystalline silicon) film 104 is formed on the gate oxide film 103 by low pressure chemical vapor deposition.
  • a 20 nm-thick titanium nitride film 105 as a Si film 104 barrier layer is deposited by sputtering.
  • a low-resistance metal material having a high melting point that can withstand heat treatment for example, a tungsten film 106 is deposited on the titanium nitride film 105 to a thickness of 100 nm by sputtering.
  • a silicon nitride film 107 having a thickness of 150 nm is formed on the surface of the tungsten film 106. It is formed by low pressure chemical vapor deposition.
  • the resist 108 is patterned by a lithography technique.
  • the silicon nitride film 107, the tungsten film 106, and the titanium nitride film 105 were sequentially processed by dry etching using the resist 108 as a mask.
  • the lowermost Si film 104 On the other hand, etching of about 20 nm was performed, and after removing the resist mask, the shape shown in FIG. 4 was obtained.
  • cleaning with an organic cleaning solution is performed for the purpose of removing contaminants such as dry etching residues.
  • a silicon nitride film 109 having a thickness of 10 to 20 nm is deposited by low pressure chemical vapor deposition.
  • the silicon nitride film is formed on the polycrystalline silicon film 104 and on the side walls of the gate, but the polycrystalline silicon film is oxidized to form an oxide film to protect the gate edge portion. You may.
  • the cap layer patterned by performing anisotropic etching by dry etching technology.
  • the first insulating side wall coating 11 made of, for example, oxidation-resistant silicon nitride is formed on the side walls of (107) and the gate electrodes (106, 105, and a part of 104). 0, a so-called side wall film is formed.
  • a gate electrode is formed by completely patterning the Si film 104 using the cap layer and the insulating side wall film 110 of the side wall as a mask.
  • the oxide film 103 is removed by cleaning with a mixed solution of ammonia and hydrogen peroxide and wet etching with a dilute hydrofluoric acid aqueous solution.
  • the oxide film 103 is slightly etched.
  • the cleaning means usually used in an LSI process including a hydrofluoric acid aqueous solution treatment is made of metal. It can be used while avoiding problems such as elution of water.
  • the thermal oxide film 1 1 1 is Ri by the thermal oxidation in a dry ⁇ 2 atmosphere was 5 nm grown on the substrate.
  • the thermal oxidation at this time since the titanium nitride 105 and the tungsten film 106 are covered with the first insulating sidewall film 110 and the cap layer 107 which are oxidation-resistant, Since the material exposed to the silicon nitride film and silicon is limited to silicon nitride film and silicon, it can be easily performed without the problem of blistering and peeling as in the conventional case described above.
  • arsenic ions are implanted by ion implantation to match the first insulating side wall film 110 to form a first N-type impurity layer 112. I do.
  • the ion implantation energy is 15 KeV
  • the implantation concentration is 2 ⁇ 10 13 atoms / cm 2 .
  • a silicon nitride film 113 having a thickness of 50 to 100 nm is deposited by low pressure chemical vapor deposition.
  • a second insulating sidewall film 114 is obtained by performing anisotropic dry etching.
  • a second N-type impurity layer 115 is formed by implanting phosphorus ions by ion implantation in alignment with the second insulating side wall film 114.
  • the ion implantation energy is 25 to 30 KeV, and the implantation concentration is 5 ⁇ 10 14 atomscm 2 . Therefore, the second N-type impurity layer 115 is formed as a contact region deeper than the first N-type impurity layer 114.
  • the SiO 2 insulating film 1 serving as an interlayer insulating film between wirings was formed. 16 is formed by the plasma CVD technique. This SiO 2 -based insulating film 116 has a thickness of about 300 nm.
  • a resist 117 is patterned on the SiO 2 -based insulating film 116 by using a lithography technique.
  • SAC Se1fA1ign Contact
  • a conductor layer of aluminum and silicon was used as a conductor layer on the opening and on the top of the Si 2 -based insulating film 116 by a Snotter method. Is deposited to a thickness of 200 to 250 nm. For this conductive layer, a refractory metal such as tungsten or a refractory metal silicide can be applied.
  • the conductive layer 118 is processed according to a desired wiring pattern by using lithography and dry etching techniques to form a wiring layer 119.
  • the conductive layer 118 can be formed as a plug electrode (electrode structure embedded in the opening) to be a structure optimal for a multilayer wiring structure having flattening.
  • the gate electrode structure is a polycrystalline silicon / titanium nitride (barrier layer of polycrystalline silicon and tungsten) Z tungsten from the lower layer.
  • other gate electrode structures such as polycrystalline silicon non-crystalline silicon silicide (metal silicide film) and polycrystalline silicon Z nitride titanium nitride (metal nitride film) are used.
  • metal silicide film When forming polycrystalline silicon Z tungsten silicide (metal silicide film), after forming the polycrystalline silicon film, a metal film made of tungsten is deposited on the polycrystalline silicon film. Then, by performing the heat treatment, a tungsten silicide (metal silicide film) can be easily formed.
  • Example 1 a selective oxidation method (LOCOS technology) was employed as an isolation region for separation between a plurality of MOS FETs (elements).
  • LOCOS technology a selective oxidation method
  • a bird's beak is generated at the end of the selective oxide film, and it is a problem to miniaturize the element, particularly to obtain a MOSFET having a uniform gate oxide film of 5 nm or less.
  • the second embodiment shown in FIGS. 19 to 34 has a thickness of 10 nm or less, In particular, it is easy to obtain a MOS FET having a gate oxide film with a thickness of 3 to 5 nm, and it solves the conventional problems.
  • the present embodiment is a method of manufacturing a semiconductor device in the case where the groove isolation technology is used as the isolation.
  • a thermal oxide film 202 with a thickness of 1 O nm is formed on the silicon substrate 201, and a silicon oxide with a thickness of 150 nm is formed on the thermal oxide film 202.
  • a nitride film 203 is formed.
  • a resist 204 for forming an isolation is buttered by a lithographic technique.
  • the silicon nitride film 203, the thermal oxide film 202, and the silicon substrate 201 are etched by dry-etching technology using the resist as a mask.
  • a groove (depth about 0.3111) is formed in the portion where the solution is to be formed.
  • the silicon nitride film 203 is flattened as a polishing stopper using a so-called CMP (Chemical Mechanical Polishing) technique. Groove isolation is obtained by chemical modification. In this case, a parse beak unlike the above embodiment is not formed.
  • CMP Chemical Mechanical Polishing
  • the group isolation (G (Roove Isolation)
  • a gate oxide film 207 having a thickness of about 3 to 5 nm is formed on the surface of the Si substrate 201 partitioned by the GI by a thermal oxidation method.
  • a 50 nm thick Si (polycrystalline silicon) film 20 was formed on the good oxide film 207 by a low pressure chemical vapor deposition method.
  • Form 8 a titanium nitride film 209 having a thickness of 200 nm and a tungsten film 210 having a thickness of 100 nm are deposited by a sputtering method. Then, a silicon nitride film 211 having a thickness of 150 ⁇ m is formed on the surface of the tungsten film 210 by a low pressure chemical vapor deposition method. Then, the resist 2 12 is patterned by lithography technology.
  • the silicon nitride film 211, the tungsten nitride film 210, and the titanium nitride film 209 were processed by dry etching using the resist 212 as a mask.
  • the underlying Si film 208 was also etched by about 20 ⁇ m to obtain the shape shown in FIG. 26 after removing the resist mask.
  • cleaning with an organic cleaning solution was performed to remove contaminants such as dry etching residues.
  • a silicon nitride film is formed on the side walls of the cap layer (211) and the gate electrodes (parts of 210, 209 and 208).
  • a first insulating sidewall film 2 13 was formed.
  • the first insulating side wall film 2 13 is formed by first depositing a silicon nitride film having a thickness of 10 to 20 nm by low pressure chemical vapor deposition as in Example 1, and then performing dry etching. It is formed by performing anisotropic etching by technology.
  • the cap layer (211) and The gate electrode was formed by completely patterning the Si film 208 using the first insulating sidewall film 213 as a mask. Further, the oxide film 207 was removed by washing with a mixed solution of ammonia and hydrogen peroxide and dilute hydrofluoric acid aqueous solution.
  • the cleaning means usually used in an LSI process such as a hydrofluoric acid aqueous solution treatment is used to elute metal. Can be used while avoiding such problems.
  • a thermal oxide film 2 14 was placed on the substrate at 850 ° C and a dry O 2 atmosphere for the purpose of modifying the gate oxide film in the gate portion. 5 nm was grown.
  • the modification treatment by the thermal oxidation method can be easily performed because the material exposed on the surface is limited to the silicon nitride film and silicon.
  • arsenic ions are implanted by ion implantation technology to form a first N-type impurity layer 216 in alignment with the first insulating side wall film 213. did.
  • the ion implantation energy is 15 KeV
  • the implantation concentration is 2 ⁇ 10 13 atoms / cm 2 .
  • a 50 to 100 nm thick silicon nitride film 113 is deposited by low pressure chemical vapor deposition, followed by anisotropic dry etching.
  • a second side wall coating 2 15 was obtained.
  • a second N-type impurity layer 217 was formed by implanting phosphorus ions by ion implantation in alignment with the second insulating side wall film 215. .
  • the ion implantation energy is 25 to 30 KeV, and the implantation concentration is 5 ⁇ 10 1 atomscm 2 . Therefore, the second N-type impurity layer 2 15 It is formed as a contact region deeper than the N-type impurity layer 2 13 of FIG.
  • an SiO 2 -based insulating film 218 serving as an interlayer insulating film between wirings is formed by a plasma CVD technique. did.
  • the Si 2 -based insulating film 2 18 has a thickness of about 3101111.
  • a resist 219 was patterned on the SiO 2 -based insulating film 218 by using a lithography technique.
  • This conductor layer can be made of a high-melting-point metal such as tungsten or a high-melting-point metal silicide, as in the above embodiment.
  • the conductor layer 220 is processed using a lithography and dry etching technique according to a desired wiring pattern to form a wiring layer 221.
  • the final Passhibeshiyo down film coated perform by Uni selection Etsuchingu that this passivation emission film bonding pad exposed c
  • bonding is performed on the exposed bonding pad to connect to an external lead, and finally, the semiconductor device is sealed with resin. Obtained. According to the second embodiment described above, it is possible to obtain a semiconductor device manufacturing method suitable for high speed and high integration by lowering the resistance of the gate electrode as well as improving the reliability.
  • the gate electrode structure is polycrystalline silicon / titanium nitride tungsten from the lower layer, but other gate electrode structures and gate contact structures due to factors such as gate resistance and wiring contact.
  • the contamination layer of the diffusion layer related to the processing of the metal electrode can be formed by the same procedure as in the present embodiment. It is possible to recover gate oxide film damage in the Toetu area. Therefore, a combination of the stacked electrode having the silicon film as the lowermost layer and the sidewall protection method described in the present embodiment is within the scope of the present invention.
  • one MOS FET was used as an example.
  • the formation of an isolation region in a semiconductor substrate is disclosed. Therefore, it is apparent that the present invention can be applied to the case of obtaining a semiconductor device having a plurality of MOS FETs as constituent elements, in general, a highly integrated semiconductor device called a semiconductor integrated circuit device. Specifically, it is useful when applied to the formation of MOS FET which constitutes a DRAM memory cell.
  • the present invention relates to a dynamic cylinder having a MOSFET as a constituent element. It is used for manufacturing semiconductor devices such as memory access memories.

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Description

明现曞 半導䜓装眮の補造方法 技術分野
本発明は半導䜓装眮の補造方法に係り、 特に半導䜓や金属材料を ゲ䞀 ト電極に甚いた M O S F E Tを構成芁玠ずする半導䜓装眮の補 造方法に係る。 背景技術
L S I の埮现化に䌎い、 M O S F E Tのゲヌ ト電極の䜎抵抗化が 匷く求められおきおいる。 これは、 以䞋の理由による。  1 ) 玠子 の埮现化によ りゲヌ ト電極幅が瞮小され、 結果ず しおゲ䞀 ト電極配 線の抵抗が増加する傟向にあるこず、  2 ) L S I の集積床が高た るに぀れ、 ゲヌ ト電極配線長が倧き く なる結果、 ゲヌ ト電極配線の 抵抗が倧きく なる傟向にある。 そのため、 ゲヌ ト電極材料ず しお、 埓来よ り䜿われおいた倚結晶シリ コンあるいは硅化金属に倉え、 よ り䜎抵抗のタングステンやチタン等の金属をゲヌ ト電極材料ず しお 甚いた提案がされおいる。 䟋えば、 特開昭 6 1 — 1 5 2 0 7 6号公 報においお、 ゲヌ ト電極を倚結晶シリ コン、 窒化金属膜、 金属膜か らなる積局構造ずするこずによ り 、 埓来の倚結晶シリ コ ンゲヌ トの 堎合のゲ䞀 ト酞化膜信頌性を保ち぀぀ゲヌ ト電極の抵抗を䜎枛する 提案がされおいる。
しかし、 䞊蚘埓来の技術においおは、 金属膜を含むゲヌ ト電極を 加工するため、 ゲ䞀 ト゚ツヂ郚ゃ M O S F E Tの゜ヌス · ドレむ ン ずなる拡散局領域䞭に金属汚染が起こっおしたう問題があるこずが 本発明者等によっお明らかにされた。
すなわち、 ゲヌ ト電極ず しお倚結晶シリ コン、 バリ ア局ず しおの 窒化チタンそしお䜎抵抗化のための金属材料、 䟋えばタングステン よ り成る積局膜を甚いた堎合、 その積局膜のゲヌ ト電極パタヌン加 ェ埌の゜ヌス · ドレむ ン圢成衚面を掗浄するための薬液を遞択する のが難しい。 たた、 ゲヌ ト゚ツヂ郚のゲヌ ト酞化膜が受けた ドラむ ゚ッチダメヌゞ回埩のための熱酞化凊理を行う ず、 窒化チタンが異 垞酞化しおゲヌ ト電極のフタ レ、 あるいはその窒化チタンずタンダ ステンずが剥離するずいう問題がある。 そこで、 その熱酞化凊理を 斜さないで゜ヌス · ドレむ ン圢成のためのむオン打ち蟌みを行った 堎合、 酞化膜衚面の汚染が䞍玔物ィオンによ り基板内に打ち蟌たれ、 P N接合リ ヌクの問題が新たに生じる。
したがっお、 ゲヌ ト電極ず しお、 倚結晶シリ コンの半導䜓局およ びこの半導䜓局に窒化チタンそしおタングステンよ り成る導電䜓を 積局した導電積局膜を甚いた堎合、 ゲヌ ト電極䞋のゲ䞀 ト酞化膜の ドラむ゚ッチダメヌゞ回埩 絶瞁䞍良察策 が課題ずなる。
すなわち、 本発明の目的は、 䜎抵抗のゲヌ ト電極を有し、 か぀信 頌性向䞊を図るこずが可胜な半導䜓装眮の補造方法を提䟛するこず にある。
本発明の他の目的は、 䜎抵抗のゲヌ ト電極を有し、 埮现でか぀信 頌性向䞊を図るこずが可胜な半導䜓装眮の補造方法を提䟛するこず にめる。
本発明のさ らに他の目的は、 高速か぀高集積化に適した半導䜓装 眮の補造方法を提䟛するこずにある。 発明の開瀺
(解決手段
本発明によれば、 最䞋局を半導䜓局ず し、 その半導䜓局䞊に䜎抵 抗化のための金属材料 金属膜 を含む他の導電膜を積局した導電 積局よ り成るゲ䞀 ト電極の加工 パタヌン゚ッチ を行うにあたり、 最䞋局の半導䜓局のェツチングを途䞭で止めお薄く残し、 䞊郚の導 電積局膜の偎壁郚を絶瞁性の第 1 の偎壁被膜で芆い、 しかる埌、 残 された薄い最䞋局の半導䜓局をェツチング陀去、 掗浄そしお熱酞化 凊理を行いゲヌ ト゚ツヂ郚のゲヌ ト酞化膜の ドラむ゚ッチダメヌゞ 回埩によ り、 信頌性向䞊を図るものである。
ゲ䞀 ト電極になる半導䜓膜のェツチングを、 その半導䜓膜が残る よ うに゚ッチングし、 ゚ッチングした半導䜓膜の偎壁に絶瞁膜を蚭 けるこずで、 掗浄やり゚ッ ト゚ッチング等からゲヌ ト゚ッゞ郚を保 護するこずが可胜ずなる。
たた、 ゲ䞀 ト電極を半導䜓膜ず金属膜ずを積局したゲヌ ト電極構 造では、 熱酞化凊理時に金属膜の異垞酞化や金属膜同士の剥離を防 止するこずが可胜ずなる。
なお、 ゚ッチングダメヌゞから基板を保護するため、 ゲヌ ト電極 の半導䜓膜の゚ッチングは、 半導䜓膜膜厚が 5 n m以䞊残るよ う に するず良い。
さ らに、 半導䜓膜ず金属膜ずを積局したゲヌ ト電極では、 必ずし も半導䜓膜のェツチングを途䞭で止める必芁はなく 、 ゲヌ ト電極の 偎壁、 䟋えば半導䜓膜ず金属膜ずの界面でゲヌ ト電極のェツチング を停止し、 ゚ッチングした膜の偎壁に絶瞁膜を圢成しおも良い。 たた、 本発明によれば、 ゲヌ ト゚ツヂ郚のゲヌ ト酞化膜圢成を行 ぀た埌、 第 1 の偎壁被膜に察しお自己敎合的に第 1 の䞍玔物局を半 導䜓基䜓内に圢成し、 その第 1 の偎壁被膜の衚面に第 2の偎壁被膜 を圢成し、 その第 2の偎壁被膜の衚面に察しお自己敎合的に第 2の 䞍玔物局を半導䜓基䜓内に圢成し、 その半導䜓基䜓䞻面䞊に局間絶 瞁膜を圢成し、 その局間絶瞁膜に察しお䞊蚘第 2の偎壁被膜によ り 敎合され、 䞊蚘第 2の䞍玔物局衚面を露出する コンタク ト甚の開口 を圢成するこずで、 䜎抵抗のゲヌ ト電極を有し、 埮现でか぀信頌性 向䞊を図るものである。
さ らに、 本発明によれば、 特にアむ ã‚œ レヌショ ン領域を半導䜓基 䜓䞻面の遞択された区域に所望深さの溝を蚭け、 その溝を含む半導 䜓基䜓䞻面に絶瞁膜を堆積し、 しかる埌、 その絶瞁膜を研磚凊理す るこずによ り溝内に䞊蚘絶瞁膜が埋め蟌たれた構成のグルヌプアむ ã‚œ レヌシペ ンずするこずで、 よ り高集積化に適した半導䜓装眮が埗 る ものである。
(効果
本発明によれば、 金属を含む積局構造のグヌ ト電極圢成時に問題 ずなる、 ゲ䞀 ト電極加工埌の金属汚染ゃゲヌ ト゚ツヂ郚におけるゲ ヌ ト酞化膜ダメヌゞの回埩凊理が容易に行える。 そのため、 金属汚 染による接合リヌク電流の増加ゃゲヌ ト酞化膜の信頌性劣化を匕き 起こすこずなく 、 ゲヌ ト電極抵抗を飛躍的に䜎枛するこずができる。
たた、 本発明によれば、 S A Cおよびグルヌプアむ ã‚œ レヌショ ン ず したこずによ り 、 埮现化の M O S F E T構造が達成でき、 高集積 化を図った半導䜓装眮が埗られる。 図面の簡単な説明
第 1 図は、 本発明の䞀぀の実斜䟋である半導䜓装眮の補造工皋を 瀺す芁郚断面図である。 第 2図は、 第 1図に続く 、 半導䜓装眮の補 造工皋を瀺す芁郚断面図である。 第 3図は、 第 2図に続く 、 半導䜓 装眮の補造工皋を瀺す芁郚断面図である。 第 4図は、 第 3図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 5図は、 第 4図 に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 6図は、 第 5図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 7図は、 第 6図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図で ある。 第 8図は、 第 7図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚 断面図である。 第 9図は、 第 8図に続く 、 半導䜓装眮の補造工皋を 瀺す芁郚断面図である。 第 1 0図は、 第 9図に続く 、 半導䜓装眮の 補造工皋を瀺す芁郚断面図である。 .第 1 1 図は、 第 1. 0図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 1 2図は、 第 1 1 図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 1 3図は、 第 1 2図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図 である。 第 1 4図は、 第 1 3図に続く 、 半導䜓装眮の補造工皋を瀺 す芁郚断面図である。 第 1 5図は、 第 1 4図に続く 、 半導䜓装眮の 補造工皋を瀺す芁郚断面図である。 第 1 6図は、 第 1 5図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 1 7図は、 第 1 6図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 1 8図は、 第 1 7図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図 である。 第 1 9図は、 本発明の他の実斜䟋である半導䜓装眮の補造 工皋を瀺す芁郚断面図である。 第 2 0図は、 第 1 9図に続く 、 半導 䜓装眮の補造工皋を瀺す芁郚断面図である。 第 2 1図は、 第 2 0図 に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 2 2図 は、 第 2 1 図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図であ る。 第 2 3図は第 2 2図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚 断面図である。 第 2 4図は、 第 2 3図に続く 、 半導䜓装眮の補造ェ 皋を瀺す芁郚断面図である。 第 2 5図は第 2 4図に続く 、 半導䜓装 眮の補造工皋を瀺す芁郚断面図である。 第 2 6図は第 2 5図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 2 7図は第 2 6 図に続く、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 2 8 図は、 第 2 7図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図で ある。 第 2 9図は、 第 2 8図に続く 、 半導䜓装眮の補造工皋を瀺す 芁郚断面図である。 第 3 0図は、 第 2 9図に続く 、 半導䜓装眮の補 造工皋を瀺す芁郚断面図である。 第 3 1 図は、 第 3 0図に続く 、 半 導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 3 2図は、 第 3 1 図に続く、 半導䜓装眮の補造工皋を瀺す芁郚断面図である。 第 3 3 図は、 第 3 2図に続く 、 半導䜓装眮の補造工皋を瀺す芁郚断面図で ある。 第 3 4図は、 第 3 3図に続く 、 半導䜓装眮の補造工皋を瀺す 芁郚断面図である。 第 3 5図は、 第 3 4図に続く 、 半導䜓装眮の補 造工皋を瀺す芁郚断面図である。 第 3 6図は、 第 3 5図に続く 、 半 導䜓装眮の補造工皋を瀺す芁郚断面図である。 発明を実斜するための最良の圢態
(実斜䟋 1 )
本発明の第䞀の実斜の圢態に぀いお第 1 図乃至第 1 8図を甚いお 説明する。
たず、 第 1 図に瀺すよ うに、 P型単結晶 S i 基板 1 0 1䞊に通垞 の遞択酞化法  L O C O S技術 によ り 、 アむ ã‚œ レヌショ ン甚の遞 択酞化膜 1 0 2を圢成する。 この遞択酞化膜は䟋えば、 3 0 O n m の厚さに圢成される。
続いお、 第 2図に瀺すよ うに、 遞択酞化膜によ り区画された S i 基板 1 0 1衚面に、 熱酞化法によ り厚さおよそ 5 n mのゲ䞀 ト酞化 膜 1 0 3を圢成する。 このゲヌ ト酞化膜 1 0 3䞊に、 枛圧化孊気盞 成長法によ り厚さ 5 O n mの S i (倚結晶シリ コン 膜 1 0 4を圢 成する。 この S i 膜 1 0 4バリ ア局ず しおの厚さ 2 0 n mの窒化チ タン膜 1 0 5.をスパッタ法によ り堆積する。 そしお、 この窒化チタ ン膜 1 0 5䞊に䜎抵抗の金属材料でか぀熱凊理に耐えられる高融点 の材料、 䟋えば、 タングステン膜 1 0 6 をスパッタ法によ り厚さ 1 0 0 n mに堆積する。 そしおさ らに、 䞊蚘窒化チタン膜 1 0 5およ びタングステン膜 1 0 6の酞化防止のために、 そのタングステン膜 1 0 6衚面に厚さ 1 5 O n mの窒化シリ コン膜 1 0 7を枛圧化孊気 盞成長法によ り圢成する。
続いお、 第 3図に瀺すよ うに、 リ ゜グラフィ技術によ り レゞス ト 1 0 8をパタヌニングする。
続いお、 レゞス ト 1 0 8をマスク ず しお ドラむ゚ッチングによ り 䞊蚘窒化シリ コン膜 1 0 7、 タングステン膜 1 0 6、 窒化チタン膜 1 0 5の各膜を順次加工した。 このずき、 最䞋局の S i 膜 1 0 4 に 察しお、 2 0 n m皋床゚ッチングが行われ、 レゞス トマスク陀去埌 においお第 4図に瀺す圢状を埗た。 ひき続き、 ドラむ゚ッチング残 枣等の汚染物質陀去を目的ず しお、 有機系掗浄液を甚いた掗浄を行 なう。
続いお、 第 5図に瀺すよ うに、 枛圧化孊気盞成長法によ り厚さ 1 0〜 2 0 n mの窒化シリ コン膜 1 0 9を堆積する。 なお、 本実斜䟋 では、 倚結晶シリ コン膜 1 0 4䞊及びゲヌ ト偎壁に窒化シリ コン膜 を圢成したが、 倚結晶シリ コン膜を酞化しお酞化膜を圢成し、 ゲヌ ト゚ッゞ郚を保護しおも良い。
この埌、 第 6図に瀺すよ うに、 ドラむ゚ッチング技術によ り異方 的に゚ッチングを行なう こずによ りパタ䞀ニングされたキャップ局
( 1 0 7 ) およびゲヌ ト電極  1 0 6 、 1 0 5及び 1 0 4の䞀郚 の偎壁郚に䟋えば耐酞化性の窒化シリ コンよ り成る第 1 の絶瞁性偎 壁被膜 1 1 0、 いわゆるサむ ドりオヌル膜を圢成する。
そしお、 第 7図に瀺すよ うに、 前蚘キャップ局及び偎壁郚の絶瞁 性偎壁被膜 1 1 0をマスク ず しお S i 膜 1 0 4を完党にパタヌニン グするこずによりゲヌ ト電極を圢成する。
そしお、 第 8図に瀺すよ うに、 アンモニア、 過酞化氎玠混合液に よる掗浄及び垌フッ酞氎溶液によ り酞化膜 1 0 3 をり゚ッ ト゚ッチ ングによ り陀去する。 この時、 酞化膜 1 0 3に若干のサむ ド゚ッチ がされる。 ここで、 衚面に露出しおいる物質は、 シリ コ ン酞化膜、 シリ コン窒化膜、 シリ コン膜であるので、 フッ酞氎溶液凊理をはじ めず した L S I 工皋で通垞甚いられる枅浄化手段を金属の溶出等の 問題を回避しお䜿甚するこずができる。
次に、 第 9図に瀺すように、 ゲヌ ト゚ツヂ郚の酞化膜による保護 を目的ず しお、 8 5 0 °C、 ドラむ〇 2雰囲気䞭の熱酞化によ り で熱 酞化膜 1 1 1 を基板䞊に 5 n m成長させた。 この時の熱酞化におい お、 窒化チタン 1 0 5およびタングステン膜 1 0 6は、 耐酞化性で ある第 1 の絶瞁性偎壁被膜 1 1 0及びキダップ局 1 0 7で芆われお いるため、 衚面に露出しおいる物質がシリ コン窒化膜およびシリ コ ンに限られおいるため、 前述した埓来のよ うなフク レ、 剥離等の問 題はなく 、 容易に行える。
この埌、 第 1 0図に瀺すよ うに、 第 1 の絶瞁性偎壁被膜 1 1 0に 敎合しお、 むオン泚入技術によ り砒玠むオンを打ち蟌み、 第 1 の N 型䞍玔物局 1 1 2 を圢成する。 この時のむオン打ち蟌み゚ネルギヌ は 1 5 K e V、 そしお打ち蟌み濃床は 2 X 1 0 1 3 a t o m s / c m 2である。
続いお、 第 1 1 図に瀺すよ うに、 枛圧化孊気盞成長法によ り厚さ 5 0〜 1 0 0 n mの窒化シリ コン膜 1 1 3を堆積する。
続いお、 第 1 2図に瀺すよ うに、 異方的に ドラむ゚ッチングを行 なう こずによ り第 2 の絶瞁性偎壁被膜 1 1 4を埗る。
そしお、 第 1 3図に瀺すよ うに、 第 2 の絶瞁性偎壁被膜 1 1 4に 敎合しお、 むオン泚入技術によ り リ ンむオンを打ち蟌み、 第 2 の N 型䞍玔物局 1 1 5 を圢成する。 この時のむオン打ち蟌み゚ネルギヌ は 2 5〜 3 0 K e V、 そしお打ち蟌み濃床は 5 X 1 0 1 4 a t o m s c m 2である。 したがっお、 第 2 の N型䞍玔物局 1 1 5は、 第 1 の N型䞍玔物局 1 1 4 よ り も深く コンタク ト甚領域ず しお圢成され る。
続いお、 ァニヌル凊理によ りむオンダメヌゞを回埩した埌、 第 1 4図に瀺すよ うに、 配線間の局間絶瞁膜ずなる S i O 2系絶瞁膜 1 1 6 をプラズマ C V D技術によ り圢成する。 この S i O 2系絶瞁膜 1 1 6は厚さ玄 3 0 0 n mである。
続いお、 第 1 5図に瀺すよ うに、 この S i O 2系絶瞁膜 1 1 6侊 にリ ゜グラフィ技術を甚いおレゞス ト 1 1 7をパタヌニングする。 そしお、 第 1 6図に瀺すよ うに、 レゞス ト 1 1 7をマスクに ドラ ィェツチング技術によ り S i 〇 2系絶瞁膜 1 1 6をェツチングする こずによ り第 2の N型䞍玔物局 1 1 5ぞのコンタク ト孔を開口する c このコンタク ト孔の開口は、 第 2の偎壁被膜 1 1 4がほずんど゚ツ チされず、 たた遞択酞化膜 1 0 2端郚は若干゚ッチされる皋床で、 いわゆるセルファラむ ンコンタク ト  S A C  S e 1 f A 1 i g n C o n t a c t ) が実珟でき、 高粟床のマスク䜍眮合わせを䞍 芁ず した埮现化が図れる。
続いお、 第 1 7図に瀺すよ うに、 この開口郚及び S i 〇 2系絶瞁 膜 1 1 6䞊郚に導䜓局ず しお、 アルミニゥムずシリ コンずの合金 1 1 8 をス ノ ッタ法によ り厚さ 2 0 0〜 2 5 0 n m堆積する。 この導 電局はタングステン等の高融点金属あるいは高融点金属シリサむ ド の適甚が可胜である。
そしお、 第 1 8図に瀺すよ うに、 その導電局 1 1 8 を所望の配線 パタヌンに埓っおリ ゜グラフィ及びドラむ゚ツチング技術を甚いお 加工し、 配線局 1 1 9 を圢成する。
なお、 䞊蚘導電局 1 1 8は、 プラグ電極 開口郚内に埋め蟌たれ た電極構造 ず しお平坊化を有する倚局配線構造に最適な構造にす るこず もできる。
この埌、 最終パッシベヌシペ ン膜を被芆し、 このパッシベ䞀ショ ン膜をボンディ ングパッ ドが露出するよ うに遞択ェツチングを行う。 そしお、 りェハ状態からチップに加工 スクラむブ した埌、 倖郚 リヌ ドに接続するために、 露出したボンディ ングパッ ドに察しおヮ ィャをボンディ ングし、 最埌に暹脂封止しお半導䜓装眮を埗る。 本実斜圢態ではグヌ ト電極構造ず しお䞋局から、 倚結晶シリ コ ン /窒化チタン 倚結晶シリ コンずタングステンずのバリ ア局 Zタ ングステンずなっおいるが、 ゲ䞀 ト抵抗や配線コンタク ト抵抗の䜎 枛の目的から他のゲヌ ト電極構造、 䟋えば、 倚結晶シリ コンノタ ン ダステンシリサむ ド 珪化金属膜 や倚結晶シリ コン Z窒化タンダ ステン 窒化金属膜 等の構造を遞択しおも、 本実斜圢態ず同様の 手順により金属電極の加工に係る拡散局の汚染ゃゲヌ ト゚ツヂ郚で のゲヌ ト酞化膜ダメヌゞの回埩が可胜である。 埓っお、 シリ コン膜 を最䞋局ず した積局構造電極ず本実斜圢態で瀺した偎壁保護手法ず の組み合わせは、 本発明の範疇である。
なお、 倚結晶シリ コ ン Zタ ングステンシリサむ ド 珪化金属膜 を圢成する堎合は、 倚結晶シリ コン膜を圢成した埌、 タングステン よ り成る金属膜をその倚結晶シリ コン膜䞊に堆積し、 熱凊理するこ ずによ り、 容易にタングステンシリサむ ド 珪化金属膜 を圢成す るこずができる。
(実斜䟋 2 )
前蚘実斜䟋 1 では、 耇数の M O S F E T (玠子 間分離のための アむ ã‚œ レヌショ ン領域ず しお、 遞択酞化法  L O C O S技術 が採 甚された。 しかし、 この遞択酞化法の堎合、 遞択酞化膜端郚にバヌ ズビヌクが発生し、 玠子の埮现化、 特に 5 n m以䞋の均䞀なゲヌ ト 酞化膜を有する M O S F E Tを埗るこずが課題である。
第 1 9図乃至第 3 4図に瀺す第二の実斜圢態は、 1 0 n m以䞋、 特に 3〜 5 n m厚のゲ䞀 ト酞化膜を有する MO S F E Tを埗るこず が容易で、 しかも埓来のよ うな問題を解決するものである。
すなわち、 本実斜䟋は、 アむ ã‚œ レヌショ ンず しお溝アむ ã‚œ レヌシ ョ ン技術を甚いた堎合の半導䜓装眮の補造方法である。
第 1 9図に瀺すよ うに、 シリ コン基板 2 0 1䞊に厚さおよ 1 O n mの熱酞化膜 2 0 2、 そしおこの熱酞化膜 2 0 2に厚さ 1 5 0 n m のシリ コン窒化膜 2 0 3を圢成する。
続いお、 第 2 0図に瀺すよ うに、 アむ ã‚œ レヌショ ン圢成のための レゞス ト 2 0 4をリ ゜グラフィ技術によりバタ䞀ナングする。
続いお、 第 2 1 図に瀺すよ うに、 前蚘レゞス トをマスク に ドラむ ェツチング技術によ り シリ コン窒化膜 2 0 3、 熱酞化膜 2 0 2及び シリ コン基板 2 0 1 を゚ッチングしおアむ ã‚œ レヌショ ンが圢成され るべき郚分に溝 深さおよそ 0. 3 111 ) を圢成する。
続いお、 第 2 2図に瀺すよ うに、 化孊気盞成長法によ り 、 S i O 2系絶瞁 C VD— S i 02) 膜 2 0 6を厚さ 5 0 0 n m堆積する。 図瀺はしおいないが、 この C V D— S i 02膜 2 0 6の堆積に先立 ぀お、 溝の衚面を熱酞化し、 薄い S i 02膜を圢成しお、 溝の衚面 に結晶歪みを陀去しおおく ずよい。
続いお、 第 2 3図に瀺すよ うに、 化孊的機械的研磚技術いわゆる CM P (C h e m i c a l M e c h a n i c a l P o l i s h i n g ) 技術を甚いお、 シリ コン窒化膜 2 0 3を研磚ス ト ツバず し お平坊化工ツチングを行なう こずによ り 、 ダル䞀ブアむ ã‚œ レヌショ ン G r o o v e I s o l a t i o n ) を埗る。 この堎合、 䞊蚘 実斜䟋のよ うなパヌズビヌクが圢成されない。
続いお、 第 2 4図に瀺すよ うに、 グルヌプアむ ã‚œ レヌショ ン G r o o v e I s o l a t i o n ) G I によ り区画された S i 基板 2 0 1衚面に、 熱酞化法によ り厚さおよそ 3〜5 n mのゲヌ ト酞化 膜 2 0 7を圢成する。
さ らに、 第 2 5図に瀺すよ うに、 このグヌ ト酞化膜 2 0 7䞊に、 枛圧化孊気盞成長法によ り厚さ 5 0 n mの S i (倚結晶シリ コン 膜 2 0 8を圢成する。 そしおさ らに、 厚さ 2 0 n mの窒化チタン膜 2 0 9及び厚さ 1 0 0 n mのタングステン膜 2 1 0をスパッタ法に よ り堆積する。 そしお、 タングステン膜 2 1 0衚面に厚さ 1 5 0 η mの窒化シリ コン膜 2 1 1 を枛圧化孊気盞成長法によ り圢成する。 そしお、 リ ゜グラフィ技術によ り レゞス ト 2 1 2をパタヌ-ングす る。
続いお、 レゞス ト 2 1 2をマスク ず しお ドラむ゚ッチングによ り 䞊蚘窒化シリ コン膜 2 1 1 、 タンダステン膜 2 1 0、 窒化チタン膜 2 0 9の各膜を加工した。 このずき、 䞋地の S i 膜 2 0 8 も 2 0 η m皋床ェツチングされ、 レゞス トマスク陀去埌においお第 2 6図に 瀺す圢状を埗た。 ひき続き、 ドラむ゚ッチング残枣等の汚染物質陀 去を目的ず しお、 有機系掗浄液を甚いた掗浄を行なった。
続いお、 第 2 7図に瀺すよ うに、 キャップ局  2 1 1 ) およびゲ 䞀ト電極  2 1 0、 2 0 9及び 2 0 8の䞀郚 の偎壁郚に䟋えば窒 化シリ コンよ り なる第 1 の絶瞁性偎壁被膜 2 1 3を圢成した。 この 第 1 の絶瞁性偎壁被膜 2 1 3は、 実斜䟋 1 ず同様に、 たず枛圧化孊 気盞成長法によ り厚さ 1 0〜2 0 n mの窒化シリ コン膜を堆積し、 そしお ドラむ゚ッチング技術によ り異方的に゚ッチングを行なう こ ずによ り圢成される。
そしお、 第 2 8図に瀺すよ うに、 前蚘キダップ局  2 1 1 ) 及び 第 1 の絶瞁性偎壁被膜 2 1 3をマスク ず しお S i 膜 2 0 8を完党に パタヌニングするこずによ り ゲヌ ト電極を圢成した。 そしおさ らに、 アンモニア、 過酞化氎玠混合液による掗浄及び垌フッ酞氎溶液によ り酞化膜 2 0 7を陀去した。 ここで、 衚面に露出しおいる物質は、 シリ コン酞化膜、 シリ コン窒化膜、 シリ コン膜であるので、 フッ酞 氎溶液凊理をはじめず した L S I 工皋で通垞甚いられる枅浄化手段 を金属の溶出等の問題を回避しお䜿甚するこずができる。
次に、 第 2 9図に瀺すよ うに、 ゲヌ トェッヂ郚のゲヌ ト酞化膜の 改質を目的ず しお、 8 5 0 °C、 ドラむ O 2雰囲気で熱酞化膜 2 1 4 を基板䞊に 5 n m成長させた。 この熱酞化法による改質凊理も衚面 に露出しおいる物質がシリ コン窒化膜およびシリ コンに限られおい るため容易に行える。
この埌、 第 3 0図に瀺すよ うに、 第 1 の絶瞁性偎壁被膜 2 1 3 に 敎合しお、 むオン泚入技術によ り砒玠むオンを打ち蟌み、 第䞀の N 型䞍玔物局 2 1 6を圢成した。 この時のむオン打ち蟌み゚ネルギヌ は 1 5 K e V、そしお打ち蟌み濃床は 2 X 1 0 1 3 a t o m s / c m 2である。
続いお、 第 3 1 図に瀺すよ うに、 枛圧化孊気盞成長法によ り厚さ 5 0〜 1 O O n mの窒化シリ コン膜 1 1 3を堆積した埌、 異方的に ドラむ゚ッチングを行なう こずによ り第 2の偎壁被膜 2 1 5を埗た。 そしお、 第 3 2図に瀺すよ うに、 第 2の絶瞁性偎壁被膜 2 1 5 に 敎合しお、 むオン泚入技術によ り リ ンむオンを打ち蟌み、 第二の N 型䞍玔物局 2 1 7を圢成した。 この時のむオン打ち蟌み゚ネルギヌ は 2 5〜 3 0 K e V、 そしお打ち蟌み濃床は 5 X 1 0 1 a t o m s c m 2である。 したがっお、 第 2の N型䞍玔物局 2 1 5は、 第 1 の N型䞍玔物局 2 1 3 よ り も深く コンタク ト甚領域ず しお圢成され る。
続いお、 ァニヌル凊理によ りむオンダメヌゞを回埩した埌、 第 3 3図に瀺すよ うに、 配線間の局間絶瞁膜ずなる S i O 2系絶瞁膜 2 1 8 をプラズマ C V D技術によ り圢成した。 この S i 〇 2系絶瞁膜 2 1 8は厚さ玄 3 0 0 1 111でぁる。 そしお、 この S i 02系絶瞁膜 2 1 8䞊にリ ゜グラフィ技術を甚いおレゞス ト 2 1 9をパタヌニン グした。
しかる埌、 第 3 4図に瀺すよ うに、 レゞス ト 2 1 9をマスクに ド ラむ゚ッチング技術によ り S i O 2系絶瞁膜 2 1 8 を゚ッチングす るこずによ り拡散局 2 1 7ぞのコンタク ト孔を開口 した。 このコン タク ト孔の開口は、 図から明らかなよ うに、 第二の偎壁被膜 2 1 5 がェツチされず、 たたグルヌプアむ ゜レ䞀シペ ン G I 端郚は若干ェ ツチされる皋床であり 、 いわゆるセルファラむンコンタク ト  S A C  S e 1 f A l i g n C o n t a c t ) が実珟できる。
続いお、 第 3 5図に瀺すよ うに、 この開口郚及び S i 02系絶瞁 膜 2 1 8䞊郚に導䜓局ず しお、 アルミニりムずシリ コンずの合金 2 2 0をスパッタ法によ り厚さ 2 0 0〜 2 5 0 n m堆積する。 この導 䜓局は、 前蚘実斜䟋ず同様に、 タ ングステン等の高融点金属あるい は高融点金属シリサむ ドの適甚が可胜である。
そしお、 第 3 6図に瀺すよ うに、 その導䜓局 2 2 0を所望の配線 パタヌンに埓っおリ ゜グラフィ及びドラむ゚ッチング技術を甚いお 加工し、 配線局 2 2 1 を圢成する。
この埌、 最終パッシベヌシペ ン膜を被芆し、 このパッシベヌショ ン膜をボンディングパッ ドが露出するよ うに遞択ェツチングを行う c そしお、 りェハ状態からチップに加工 スクラむブ した埌、 倖郚 リヌ ドに接続するために、 露出したボンディ ングパッ ドに察しおヮ ィャをボンディ ングし、 最埌に、 暹脂封止しお半導䜓装眮を埗た。 以䞊の実斜䟋 2によれば、 信頌性向䞊はもちろん、 ゲヌ ト電極の 䜎抵抗化によ り高速、 か぀高集積化に適した半導䜓装眮の補造方法 が埗られる。
なお、 本実斜圢態においおも、 ゲヌ ト電極構造ず しお䞋局から、 倚結晶シリ コン/窒化チタン タングステンずなっおいるが、 ゲヌ ト抵抗や配線コンタク ト等の芁因から他のゲヌ ト電極構造、 䟋えば、 倚結晶シリ コン タングステンシリサむ ドゃ倚結晶シリ コンノ窒化 タングステン等の構造を遞択したず しおも、 本実斜圢態ず同様の手 順によ り金属電極の加工に係る拡散局の汚染ゃゲヌ ト゚ツヂ郚での ゲヌ ト酞化膜ダメヌゞの回埩が可胜である。 埓っお、 シリ コン膜を 最䞋局ず した積局構造電極ず本実斜圢態で瀺した偎壁保護手法ずの 組み合わせは、 本発明の範疇である。
たた、 䞊述した実斜䟋 1および実斜䟋 2では䞀぀の M O S F E T を䟋に説明したが、 実斜䟋から明らかなよ うに半導䜓基䜓にアむ ã‚œ レヌシペ ン領域を圢成するこずを開瀺しおいる。 したがっお、 耇数 の M O S F E Tを構成芁玠ずする半導䜓装眮、 䞀般的には半導䜓集 積回路装眮ず称される高集積化された半導䜓装眮を埗る堎合に適甚 できるこずは明らかである。 具䜓的には D R A Mのメモ リ セルを構 成する M O S F E Tの圢成に適甚しお有甚である。 産業䞊の利甚可胜性
本願発明は、 M O S F E Tを構成芁玠ずするダむナミ ツクラ ンダ ムアクセスメモリ等の半導䜓装眮の補造に甚いられる。

Claims

請求の範囲
1 . 半導䜓基䜓䞻面に酞化膜を介しお、 半導䜓局および金属材料を 含む他の導電局を順次積局圢成する工皋ず、 前蚘他の導電局を遞択 陀去し、 さらに前蚘半導䜓局を所定厚さを残しお陀去するこずで所 望のパタヌンのゲ䞀 ト電極加工を行う工皋ず、 前蚘ゲ䞀 ト電極加工 した他の導電膜および半導䜓局の偎壁に偎壁被膜を遞択圢成するェ 皋ず、 前蚘偎壁被膜に敎合しお、 前蚘残された半導䜓局および前蚘 酞化膜を陀去する工皋ず、 しかる埌、 酞化性雰囲気䞭で熱凊理する 工皋ずから成るこずを特城ずする半導䜓装眮の補造方法。
2 . 前蚘半導電局は倚結晶シリ コンから成り、 前蚘他の導電局は窒 化チタンを介しお圢成されたタ ングステンであるこずを特城ずする 第 1項蚘茉の半導䜓装眮の補造方法。
3 . 半導䜓基䜓䞻面に酞化膜を介しお、 半導䜓局および金属材料を 含む他の導電局を順次積局圢成する工皋ず、
前蚘他の導電局䞊に第 1 の絶瞁膜を堆積する工皋ず、
前蚘第 1 の絶瞁膜および他の導電局を遞択陀去し、 さ らに前蚘半 導䜓局を所定厚さを残しお陀去するこずで所望のパタヌンの加工を 行う工皋ず、
前蚘所望のパタヌンの加工がされた前蚘第 1 の絶瞁膜および他の 導電局そしお半導䜓局の偎壁に第 1 の偎壁被膜を遞択圢成する工皋 ず、
前蚘偎壁被膜に敎合しお、 前蚘残された半導䜓局および前蚘酞化 膜を陀去する工皋ず、
酞化性雰囲気䞭で熱凊理するこずによ り前蚘半導䜓局の偎郚およ び露出した半導䜓基䜓䞻面䞀郚に酞化膜を圢成する工皋ず、 前蚘第 1 の偎壁被膜に敎合しお、 第 1導電型の䞍玔物を半導䜓基 䜓内に導入しお第 1䞍玔物局を圢成する工皋ず、
前蚘第 1 の偎壁被膜の衚面に第 2の偎壁被膜を圢成する工皋ず、 前蚘第 2の偎壁被膜に敎合しお、 第 1導電型の䞍玔物を半導䜓基 䜓内に導入しお第 2䞍玔物局を圢成する工皋ず、
しかる埌、 䞊蚘半導䜓基䜓䞻面䞊に局間絶瞁膜を堆積する工皋ず、 前蚘局間絶瞁膜に察し、 前蚘第 2の偎壁被膜によ り敎合され、 第
2䞍玔物局衚面を露出する開口を圢成する工皋ず、 そしお、
前蚘開口を介しお第 2䞍玔物局衚面にコンタク トする導電局を圢 成する工皋ず、
から成るこずを特城ずする半導䜓装眮の補造方法。
4 - 前蚘半導䜓局は倚結晶シリ コンから成り 、 前蚘他の導電局は窒 化チタンを介しお圢成されたタングステンであるこずを特城ずする 第 3項蚘茉の半導䜓装眮の補造方法。
5 . 前蚘第 1䞍玔物局を圢成する工皋は、 砒玠むオン打ち蟌みによ る䞍玔物導入により成し、 前蚘第 2䞍玔物局を圢成する工皋はリ ン むオン打ち蟌みによる䞍玔物導入によ り成すこずを特城ずする第 3 項たたは第 4項に蚘茉の半導䜓装眮の補造方法。
6 . 半導䜓基䜓䞻面の遞択された区域にアむ ã‚œ レヌショ ン領域を圢 成する工皋ず、
前蚘アむ゜ レヌショ ン領域によっお区画された半導䜓基䜓䞻面に ゲヌ ト酞化膜を圢成する工皋ず、
半導䜓局および金属材料を含む他の導電局を順次積局圢成するェ 皋ず、 前蚘他の導電局䞊に第 1 の絶瞁膜を堆積する工皋ず、
前蚘第 1 の絶緣膜および他の導電局を遞択陀去し、 さ らに前蚘半 導䜓局を所定厚さを残しお陀去するこずで所望のパタヌンの加工を 行う工皋ず、
前蚘所望のパタヌンの加工がされた前蚘第 1 の絶瞁膜および他の 導電局そしお半導䜓局の偎壁に第 1 の偎壁被膜を遞択圢成する工皋 ず、
前蚘偎壁被膜に敎合しお、 前蚘残された半導䜓局および前蚘酞化 膜を陀去する工皋ず、
酞化性雰囲気䞭で熱凊理するこずによ り前蚘半導䜓局の偎郚およ び露出した半導䜓基䜓䞻面䞀郚に酞化膜を圢成する工皋ず、
前蚘第 1 の偎壁被膜に敎合しお、 第 1導電型の䞍玔物を半導䜓基 䜓内に導入しお第 1䞍玔物局を圢成する工皋ず、
前蚘第 1 の偎壁被膜の衚面に第 2の偎壁被膜を圢成する工皋ず、 前蚘第 2の偎壁被膜に敎合しお、 第 1導電型の䞍玔物を半導䜓基 䜓内に導入しお第 2䞍玔物局を圢成する工皋ず、
しかる埌、 䞊蚘半導䜓基䜓䞻面䞊に局間絶瞁膜を堆積する工皋ず、 前蚘局間絶瞁膜に察し、 前蚘第 2の偎壁被膜によ り敎合され、 第 2䞍玔物局衚面を露出する開口を圢成する工皋ず、 そしお、
前蚘開口を介しお第 2䞍玔物局衚面にコ ンタク 卜する導電局を圢 成する工皋ず、
から成るこずを特城ずする半導䜓装眮の補造方法。
7 . 前蚘アむ ã‚œ レヌショ ン領域を圢成する工皋は、 前蚘半導䜓基䜓 䞻面の遞択された区域に所望深さの溝を蚭け、 前蚘溝を含む前蚘半 導䜓基䜓䞻面に絶瞁膜を堆積し、 しかる埌、 前蚘絶瞁膜を研磚凊理 するこずによ り前蚘溝内に前蚘絶瞁膜が埋め蟌たれた構成のアむ ã‚œ レヌショ ン領域ず したこずを特城ずする第 6項蚘茉の半導䜓装眮の 補造方法。
8 . 前蚘半導䜓局は倚結晶シリ コンから成り、 前蚘他の導電局は窒 化チタンを介しお圢成されたタングステンであるこずを特城ずする 第 6項たたは第 7項に蚘茉の半導䜓装眮の補造方法。
9 . M O S F E Tを構成芁玠ずする半導䜓装眮の補造方法であっお、 半導䜓基䜓䞻面に前蚘 M O S F E Tのグヌ ト絶瞁膜を圢成埌に倚結 晶シリ コン局を最䞋局ず した耇数の導電積局膜および絶瞁性膜を積 局圢成する工皋、 前蚘絶瞁性膜及び前蚘導電積局膜を少なく ずも前 蚘最䞋局の倚結晶シリ コンの䞀郚を残しおパタヌニングする第 1 の パタヌニング工皋ず、 パタヌニングした前蚘導電䜓膜および最䞋局 の倚結晶シリ コンの䞀郚に察しお、 第 1 の絶瞁性偎壁被膜を圢成す る工皋ず、 パタヌニングされおいない最䞋局の倚結晶シリ コンの䞀 郚を䞊蚘パタヌニングされた第 1 の:絶瞁性偎壁被膜をマスク ず しお パタヌニングする第 2 のバタ䞀ニング工皋ずを含むこずを特城ずす る半導䜓装眮の補造方法。
1 0 . 前蚘第 2のパタヌニング工皋の埌、 露出した倚結晶シリ コン 衚面に熱酞化法によ り 、 シリ コン酞化膜からなる被膜を圢成するェ 皋を含むこずを特城ずする第 9項に蚘茉の半導䜓装眮の補造方法。
1 1 . 前蚘第 2のパタヌニングの埌、 第 1 の絶瞁性偎壁被膜および 最䞋局の倚結晶シリ コンを芆っお第 2の絶瞁性偎壁被膜を圢成する こずを特城ずする第 9項に蚘茉の半導䜓装眮の補造方法。
1 2 . 前蚘露出した倚結晶シリ コン衚面に熱酞化法によ り、 シリ コ ン酞化膜からなる被膜を圢成した埌、 前蚘第 1 の絶瞁性偎壁被膜お よび前蚘最䞋局の倚結晶シリ コン衚面に圢成したシリ コン酞化膜を 芆っお第 2の絶瞁性偎壁被膜を圢成するこずを特城ずする第 9項に 蚘茉の半導䜓装眮の補造方法。
1 3 . 前蚘倚結晶シリ コン局を最䞋局ず した耇数の導電䜓積局膜を 圢成する工皋は、 前蚘倚結晶シリ コ ン膜を圢成した埌、 金属膜、 窒 化金属膜あるいは硅化金属膜のうち少なく ずもいずれかを圢成する こずを特城ずする第 9項蚘茉の半導䜓装眮の補造方法。
1 . 倚結晶シリ コン局を最䞋局ず した耇数の導電性積局膜を圢成 する工皋は、 前蚘倚結晶シリ コン膜を圢成した埌、 金属膜を前蚘倚 結晶シリ コン膜䞊に堆積し、 熱凊理によ り硅化金属膜を圢成するェ 皋を含んで圢成するこず特城ずする第 9項に蚘茉の半導䜓装眮の補 造方法。
1 5 . 前蚘第 1 の絶瞁性偎壁被膜が窒化シリ コンをその組成に含む 絶瞁膜であるこずを特城ずする第 9項に蚘茉の半導䜓装眮の補造方 法。
1 6 . 前蚘第 2 の絶瞁性偎壁被膜が窒化シリ コンをその組成に含む 絶瞁膜であるこずを特城ずする第 1 2項に蚘茉の半導䜓装眮の補造 方法。
1 7 . 基䜓に半導䜓膜を圢成する工皋ず、
前蚘半導䜓膜の第 1 の領域を、 所定の膜厚残るよ う に、 ゚ツチン グ陀去しお、 前蚘半導䜓膜をパタヌニングする工皋ず、
前蚘第 1 の領域の前蚘半導䜓膜のパタヌン偎壁に、 絶瞁膜を圢成 する工皋ずを有するこずを特城ずする半導䜓装眮の補造方法。
1 8 . 前蚘所定の膜厚は 5 n m以䞊であるこずを特城ずする第 1 7 項蚘茉の半導䜓装眮の補造方法。
1 9 . 基䜓に、 絶瞁膜を圢成する工皋ず、
前蚘絶瞁膜䞊に電極膜を圢成する工皋ず、
前蚘電極膜の第 1 の領域を残しお、 第 2の領域を所定の膜厚残る よ うに゚ッチング陀去しお、 前蚘電極膜を加工する工皋ず、 前蚘第 1 の領域の電極の偎壁に絶瞁膜を圢成する工皋ず、 前蚘第 2の領域の電極をェツチング陀去しお、 第 2の領域の前蚘 酞化膜を露出させる工皋ず、
前蚘第 2の領域の酞化膜をゥ゚ツ ト゚ッチングによ り陀去するェ 皋ずを有するこずを特城ずする半導䜓装眮の補造方法。
2 0 . 前蚘電極膜は、 半導䜓膜及び他の導電膜の積局膜からなるこ ずを特城ずする第 1 9項蚘茉の半導䜓装眮の補造方法。
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