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WO2006011369A1 - 電界効果型トランジスタ用の基板、電界効果型トランジスタ及びその製造方法 - Google Patents

電界効果型トランジスタ用の基板、電界効果型トランジスタ及びその製造方法 Download PDF

Info

Publication number
WO2006011369A1
WO2006011369A1 PCT/JP2005/013021 JP2005013021W WO2006011369A1 WO 2006011369 A1 WO2006011369 A1 WO 2006011369A1 JP 2005013021 W JP2005013021 W JP 2005013021W WO 2006011369 A1 WO2006011369 A1 WO 2006011369A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating film
field effect
effect transistor
semiconductor region
Prior art date
Application number
PCT/JP2005/013021
Other languages
English (en)
French (fr)
Inventor
Risho Koh
Katsuhiko Tanaka
Shigeharu Yamagami
Koichi Terashima
Hitoshi Wakabayashi
Kiyoshi Tekeuchi
Masayasu Tanaka
Masahiro Nomura
Koichi Takeda
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2006529134A priority Critical patent/JP4930056B2/ja
Priority to US11/658,564 priority patent/US20090014795A1/en
Publication of WO2006011369A1 publication Critical patent/WO2006011369A1/ja

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]

Definitions

  • the present invention relates to a ⁇ -gate type field effect transistor with little variation in off current and parasitic capacitance.
  • FIG. 26 For a conventional field effect transistor (hereinafter referred to as FinFET), the top view is shown in Fig. 26, the top view is AA, the cross section is Fig. 27 (a), and the top view is B-B. 'The cross section is shown in Fig. 27 (b).
  • FinFET a conventional field effect transistor
  • a buried insulating layer 2 is formed on a silicon substrate 1, and a semiconductor layer 3 protrudes thereon.
  • a gate insulating film 4 is provided on the side surface of the semiconductor layer 3, and a gate electrode 5 is provided so as to be in contact with the gate insulating film and straddle the semiconductor layer 3.
  • a portion of the semiconductor layer 3 that is not covered with the gate electrode of the semiconductor layer 3 is formed with a source Z drain region 6 into which a first conductivity type impurity is introduced at a high concentration.
  • a case where a cap insulating film 22 thicker than the gate insulating film is provided on the semiconductor layer 3 and a channel is formed on the side surface of the semiconductor layer is a FinFET having a double gate structure (hereinafter referred to as a double gate FinFET), a semiconductor
  • a double gate FinFET a FinFET having a double gate structure
  • a tri-gate FinFET a tri-gate FinFET (hereinafter referred to as tri-gate structure). It is called FinFET).
  • the height of the semiconductor layer 3 is Fin height Hfin
  • the substrate surface is perpendicular to the direction connecting the source Z drain regions of the semiconductor layer 3 (the surface of the wafer on which the transistor is formed).
  • the width of the semiconductor layer 3 in the parallel direction (the width in the horizontal direction in the paper in Fig. 27 (a)) is called the Fin width Wfin.
  • a ⁇ -gate FinFET has a property that when the protrusion depth Tdig of the gate electrode changes (FIG. 27A), the off-current changes depending on Tdig.
  • Tdig Prior to the formation of the gate electrode 5, Tdig is a force determined by how much the buried insulating layer 2 where the gate electrode 5 is to be formed is etched. It is difficult to control precisely because of the influence of the influence and the condition in the etching chamber. Therefore, the Tdig varies, and as a result, the off-current varies.
  • FIG. 28 shows the result of simulating the effect of Tdig on the off current in the ⁇ -gate FinFETs of FIGS. 27 (a) and 27 (b). From Fig. 28, it can be seen that the off-current varies depending on Tdig.
  • the fin height Hfin is 2 Onm
  • the fin width Wfin is 30 nm
  • the gate length is 40 nm
  • the gate oxide thickness is 2 nm
  • the thickness is 2 nm on the semiconductor layer. This is a calculation for an n-channel tri-gate FinFET with a gate insulating film.
  • the work function of the gate electrode was a gap (position of 0.6 eV on the valence band side from the conduction band of n + silicon).
  • the drain current at a drain voltage of 1.0 V and a gate voltage of 0 V was defined as an off current.
  • the total thickness of the buried insulating layer was 130 nm.
  • Tdig is 15 nm or more and the off-current reduction method is saturated at about 1 ⁇ 10_11 A, but an element structure that can further suppress the off-current is desired.
  • the first insulating film having a force of one or more layers and the semiconductor region provided on the first insulating film are provided so as to protrude upward with respect to the substrate plane,
  • a gate electrode provided so as to straddle the semiconductor region and the first insulating film over the upper force of the semiconductor region, a gate insulating film provided between the gate electrode and at least a side surface of the semiconductor region,
  • a field effect transistor having a source Z drain region provided in a semiconductor region so as to sandwich the gate electrode, and a channel formed on at least a side surface of the semiconductor region,
  • the first insulating film is provided on an etch stopper layer having a material strength that has at least an etching rate lower than that of the lowermost layer of the first insulating film with respect to etching under a predetermined condition.
  • Type transistor
  • the first insulating film is provided on an etch stopper layer having a material strength that has at least an etching rate lower than that of the lowermost layer of the first insulating film with respect to etching under a predetermined condition.
  • Type transistor (3)
  • a layer having a material force having a dielectric constant higher than that of SiO is provided below the semiconductor region.
  • the first insulating film has a dielectric constant higher than that of SiO on at least the etch stop layer side.
  • the etch stop layer has an SiO layer at least on the first insulating film side.
  • the field effect transistor according to invention 4 characterized by the above.
  • the field effect transistor according to invention 4 or 5 characterized by comprising:
  • the first insulating film has a SiO layer on the etch stop layer side.
  • the etch stop layer has a dielectric constant higher than that of SiO at least on the first insulating film side.
  • the invention characterized in that the thickness of the first insulating film is 7.5 nm or more and 40 nm or less 1 to 13 field effect transistors.
  • a semiconductor region provided on the SiO region
  • a gate provided so as to straddle the semiconductor region and the SiO region from above the semiconductor region.
  • a gate insulating film provided between the gate electrode and at least a side surface of the semiconductor region, and a source Z drain region provided in the semiconductor region so as to sandwich the gate electrode, and on the side surface of the semiconductor region A field-effect transistor characterized in that a channel is formed.
  • a shape is formed on the SiO layer by etching under the condition that the etching rate is higher than that of SiO.
  • a semiconductor region provided on the Si N region
  • a gate provided so as to straddle the semiconductor region and the SiN region from above the semiconductor region.
  • a gate electrode A gate insulating film provided between the gate electrode and at least a side surface of the semiconductor region, and a source Z drain region provided in the semiconductor region so as to sandwich the gate electrode, and on the side surface of the semiconductor region A field-effect transistor characterized in that a channel is formed.
  • the present invention is characterized in that an Si N layer and an SiO layer are formed in order of increasing force below the SiO layer.
  • the field effect transistor according to invention 23 is the field effect transistor according to invention 23.
  • cap insulating film further comprising a Si N layer below the SiO layer.
  • the field effect transistor according to invention 25 which is characterized by:
  • the field effect transistors are arranged in such a manner that a plurality of semiconductor region forces projecting upward from the substrate surface are such that the directions of channel currents flowing in the respective semiconductor regions are parallel to each other.
  • a battery comprising a semiconductor layer, a SiO layer, a SiN layer, and a SiO layer in order from the top.
  • a semiconductor layer, a Si N layer, a SiO layer, a Si N layer, and a SiO layer are arranged in order from the top.
  • a substrate for a field effect transistor is a substrate for a field effect transistor.
  • the semiconductor device includes a semiconductor layer, a first insulating film layer, and an etch stopper layer that has a material force with an etching rate lower than that of the first insulating film layer with respect to etching under a predetermined condition.
  • At least one first insulating film and a semiconductor region provided on the first insulating film are provided so as to protrude upward with respect to the substrate plane.
  • Gate electrode material is deposited, and the gate electrode material deposited film is patterned to form a gate electrode Forming a step;
  • a process power for forming the gate electrode A method for manufacturing a field effect transistor according to invention 43, further comprising a step of providing a gate sidewall.
  • the etching is performed under the condition that the etching rate of the lowermost layer of the first insulating film layer is at least twice the etching rate of the etch stopper layer.
  • etching is performed under the condition that the etching rate of the lowermost layer of the first insulating film layer is 5 times or more of the etching rate of the etch stopper layer.
  • Process force for providing the gate sidewall After depositing a gate sidewall material on the entire surface, the etching rate of the gate sidewall material is higher than that of the etch stopper layer. 46.
  • step (48) The method of manufacturing a field effect transistor according to any one of inventions 42 to 47, wherein in the step (b) providing the first insulating film, the etching is reactive ion etching.
  • the following field effect transistor and a method for manufacturing the same can be provided.
  • the first insulating film may be further formed on the semiconductor region side with a SiO layer or with silicon, nitrogen, acid.
  • the field effect transistor according to invention 4 or 5 characterized by having a layer containing element.
  • the upper force is in turn an SiO layer, and the dielectric constant is higher than that of SiO.
  • the field effect transistor of invention 20 is the field effect transistor of invention 20.
  • the cap insulating film further includes a SiO layer below the Si N layer.
  • the field effect transistor according to invention 22 characterized by the above.
  • the field effect transistor further protrudes upward from the etch stop layer, extends in a direction orthogonal to the direction of the channel current, and is connected to sandwich the plurality of semiconductor regions
  • a source Z drain region provided in each semiconductor region is electrically connected in common via a semiconductor region included in the connection region, and
  • Tdig can be defined by the thickness of the upper buried insulating film 31, variations in Tdig are reduced.
  • the variation amount of the original Tdig is Tdigl
  • the variation amount Tdig2 in this process is reduced to (Tdi gl X etch stopper layer 32 etching rate / upper buried insulating film 31 etching rate). Therefore, variations in off-current and parasitic capacitance are reduced.
  • the Tdig can be set smaller in the present invention than in the conventional technique.
  • the Tdig that stabilizes the Tdig dependency is smaller in the present invention than the Tdig value in which the off-current value is less dependent on the Tdig in the conventional technology
  • the Tdig set value is set to the Tdig dependency force S of the off-current. Even when trying to set a region (in the present invention, the amount of variation in Tdig is originally small, but in order to further stabilize the characteristics), the set value of Tdig can be made smaller than in the prior art.
  • Tdig is small, the burden on the process is reduced, and the parasitic capacitance between the protruding gate and the substrate and between the protruding gate and the source Z drain is also small.
  • the gate electrode protruding below the semiconductor layer Since the capacitance between the side surface or the lower surface and the lower portion of the semiconductor layer (the lower region of the semiconductor layer) is increased, the controllability of the gate electrode with respect to the potential of the lower portion of the semiconductor layer is improved, and the off-current is reduced.
  • FIG. 1 A sectional view for explaining the first embodiment.
  • FIG. 2 is a sectional view for explaining the first embodiment.
  • FIG. 3 is a sectional view for explaining the first embodiment.
  • FIG. 4 is a sectional view for explaining the first embodiment.
  • FIG. 5 is a sectional view for explaining the first embodiment.
  • FIG. 6 is a plan view for explaining the first embodiment.
  • FIG. 7 is a drawing for explaining the effect of the invention.
  • FIG. 8 is a cross-sectional view illustrating a second embodiment
  • FIG. 9 is a cross-sectional view illustrating a second embodiment
  • FIG. 10 is a cross-sectional view illustrating a second embodiment
  • FIG. 11 is a cross-sectional view illustrating a second embodiment
  • FIG. 12 is a cross-sectional view illustrating a second embodiment
  • FIG. 13 is a plan view for explaining the second embodiment.
  • FIG. 14 is a drawing for explaining the effect of the invention.
  • FIG. 15 is a cross-sectional view illustrating a third embodiment
  • FIG. 16 is a cross-sectional view illustrating a third embodiment
  • FIG. 17 is a sectional view for explaining a third embodiment.
  • FIG. 18 is a cross-sectional view illustrating a third embodiment
  • FIG. 19 is a sectional view for explaining a third embodiment.
  • FIG. 20 is a plan view for explaining a preferred embodiment of the present invention.
  • FIG. 21 is a sectional view for explaining a preferred embodiment of the present invention.
  • FIG. 22 is a cross-sectional view illustrating a preferred embodiment of the present invention.
  • FIG. 23 is a sectional view for explaining a preferred embodiment of the present invention.
  • FIG. 24 is a sectional view for explaining a preferred embodiment of the present invention.
  • FIG. 25 is a cross-sectional view illustrating a preferred embodiment of the present invention.
  • FIG. 27 is a cross-sectional view illustrating a conventional technique
  • the FinFET of the present invention is (1) having a ⁇ gate structure, and (2) the material used for at least the lowermost layer of the first insulating film is resistant to etching of the first insulating film under predetermined conditions.
  • the etching rate is higher than that of the constituent material of the stopper stopper layer.
  • FIG. 1 (a), Fig. 2 (a), Fig. 3 (a), Fig. 4 (a) and 05 (a) are Fig. 1 (c), Fig. 2 (c), Fig. 3 (c) and Fig. 4 respectively.
  • (c) drawing showing the cross section along the ⁇ —A 'cross section of Fig. 6 in the order of the process, Fig. 1 (b), Fig. 2 (b), Fig. 3 (b), Fig. 4 (b), Fig. 5 (b) is a drawing in which the cross sections taken along the BB ′ cross section of FIG. 1 (c), FIG. 2 (c), FIG. 3 (c), FIG. 4 (c), and FIG. .
  • an SOI substrate in which a semiconductor layer 3 is laminated on a support substrate 1 with a buried insulating layer 2 interposed therebetween is prepared.
  • the buried insulating layer 2 is formed from the lower buried insulating film 3 from the support substrate side.
  • Etch stock layer 32 and upper buried insulating film (first insulating film) 31 are stacked in this order (Fig. L (a)).
  • a cap insulating film is provided on the top (upper surface) of the semiconductor layer 3 of the SOI substrate.
  • FIG. 1 (b) shows the case where the cap insulating film is composed of the first cap insulating film 8 and the second cap insulating film 9.
  • the material of the support substrate 1 is generally a silicon substrate, but other materials may be used.
  • the support substrate may be a semiconductor or an insulator.
  • the material of the upper buried insulating film 31 and the material of the etch stopper layer 32 are the etch stopper layer.
  • the etch stopper layer a material having an etching rate lower than that of the first insulating film is selected for the etching under the predetermined conditions used for etching the upper buried insulating film 31).
  • the etching rate of the etch stopper layer 32 is 1Z2 times or less, more preferably 1Z5 times or less the etching rate of the upper buried insulating film 31.
  • the upper buried insulating film 31 is made of SiO and etched.
  • the atomic composition ratio may be changed to some extent from SiO and SiN within the range in which the above-described conditions of the etching rate are maintained. Also, the upper layer embedded
  • Both the edge film 31 and the etch stopper layer 32 may be mixed with other atoms at a certain rate in SiO and Si N, respectively, within the range in which the above conditions of the etching rate are maintained.
  • the etch stopper layer 32 may be made of a high dielectric constant material such as hafnium silicate, hafnium oxide, tantalum oxide, or alumina.
  • the material of the cap insulating film is not particularly limited, but when using a multilayer cap insulating film, the force to use the same material layer as the etch stapling layer 32 as the uppermost layer, at least the same as the etch stopper layer 32 inside
  • the cap insulating film material is the same as the etch stopper layer 32, the upper buried insulating film 31 described later is etched and the gate electrode becomes a semiconductor layer.
  • the layer of the same material as the etch stopper layer 32 is resistant to etching, so the cap insulating film is etched. It is preferable in that it is difficult.
  • resistance to etching means that the etching rate is lower than that of the main etching material to be etched in the corresponding etching process.
  • Etching of material having etching resistance The rate is typically 1Z2 or less compared to the main material to be etched that is the target of etching.) 0 If the layer of the same material as the etch stopper layer 32 is not included, the cap insulating film It should be thick enough not to be lost by etching. Further, instead of using the same material as that of the etch stop layer 32 for each of the above-mentioned regions constituting the cap insulating film, the etching rate is low with respect to the etching for forming the buried insulating film digging portion 41 and the etch stopper layer 32 is Cap insulation film made of different materials May be used for each of the above areas.
  • the first cap insulating film 8 can be made of SiO and the second cap insulating film 9 can be made of Si N.
  • Both the first cap insulating film 8 and the second cap insulating film 9 may be deposited by a film forming technique such as a CVD method.
  • the first cap insulating film 8 may be a thermal acid film.
  • the total thickness of the buried insulating layer 2 is not particularly limited, but is usually about 50 nm to 1 ⁇ m.
  • the lower buried insulating film 33 typically has a high dielectric constant for the purpose of obtaining adhesion between the supporting substrate 1 and the buried insulating layer and reducing the capacitance between the source Z drain region and the substrate. This is a layer inserted under the etch stopper layer 32 in which Si N is used.
  • the thickness is usually about 50 nm to 1 ⁇ m.
  • underlayer embedding is usually about 50 nm to 1 ⁇ m.
  • the source can be obtained even if there is no underlying buried insulating film 33, such as when the required adhesion between the etched stock layer 32, the support substrate 1 and the buried insulating layer is obtained, or when the etched stopper layer 32 is thick. If the capacitance between the Z drain region and the substrate is suppressed to a necessary level, the lower buried insulating film 33 may not be provided.
  • the semiconductor layer 3 and the cap insulating films (8 and 9) are patterned by a normal lithographic process and an etching process to form an element region (FIG. 2).
  • the upper buried insulating film 31 is etched in an area on both sides of the semiconductor layer by an etching process such as RIE to form a buried insulating layer digging portion 41.
  • the etching conditions for etching the upper buried insulating film 31 are selected so that the etching rate of the upper buried insulating film 31 is higher than the etching rate for the etch stopper layer 32 (FIG. 3).
  • the upper buried insulating film 31 is removed, and the etch stop layer is exposed.
  • the resist pattern used in the processing of FIG. 2 is removed, and then the upper buried insulating film 31 is etched using the second cap insulating film 9 as a mask. Leave the unfilled insulating film 31 with the resist as a mask. You can chin.
  • the depth of the buried insulating layer digging portion 41 becomes the depth Tdig of the gate electrode extension portion. Since the etch stopper layer 32 is not etched or only slightly etched, the Tdig can be defined by the thickness of the upper buried insulating film in the present invention, and the Tdig varies due to the variation in etching. Can be suppressed.
  • T dig 1 the maximum value of T dig variation caused by etching variations when not using the present invention is Tdig 1
  • Tdig 2 Tdigl X etch stopper layer
  • Etch stopper layer 32 is Si N, upper layer embedded completely
  • the etching rate in the SiO RIE process is usually Si N
  • Tdig2 can usually be less than 1Z2 times Tdigl.
  • a gate insulating film 4 is formed on the side surface of the semiconductor layer 3 in the same manner as in a normal MOSFET forming process, and a gate electrode material is deposited and notched to form a gate electrode 5.
  • the gate electrode is used as a mask for high concentration.
  • impurity n-channel in the case of the transistor n-type dopant, p Ji catcher channel in the case of transistor p-type dopant. typically introduced to the impurity concentration is on 1 X 10 19 cm_ 3) were introduced by ion implantation Then, the source / drain region 6 is formed to complete the transistor (FIG. 4).
  • the side surface of the silicon layer (semiconductor region) exposed by etching is once thermally oxidized to form a sacrificial oxide film, and the sacrificial oxide film is diluted with dilute hydrofluoric acid.
  • the etching damage layer on the side surface of the semiconductor layer 3 may be removed by performing a step of removing the film. Further, after forming the sacrificial oxide film, channel ion implantation may be performed.
  • gate sidewalls 14 made of an insulating film silicide regions 15 with strong forces such as cobalt silicide, nickel silicide, and interlayer breaks with strong forces such as SiO.
  • An edge film 16, a metal contact 17, and a wiring 18 are formed (FIGS. 5 and 6).
  • the FinFET of the present invention formed by the above manufacturing method typically has an upper buried insulating film 31 further formed below the semiconductor layer, thereby filling the upper layer.
  • An etch stopper layer 32 is further provided below the buried insulating film 31.
  • the gate electrode 5 is provided on both side surfaces of the upper buried insulating film 31.
  • the upper buried insulating film 31 does not exist below the gate electrode that exists on the side of the upper buried insulating film 31 in which the gate electrode extends below the lower end of the semiconductor layer.
  • the lower end of the gate electrode is in contact with the etch stopper layer 32 on both sides of the upper buried insulating film 31 (however, Si N
  • the lower end of the gate electrode is in contact with the etch stop layer 32.
  • the widths of the semiconductor layer 3 and the upper buried insulating film 31 are substantially the same (however, there may be slight differences due to process reasons such as gate oxidation, sacrificial oxidation, wet etching, and cleaning).
  • the upper buried insulating film 31 is made of SiO and the etch stopper layer 32 is made of SiN,
  • the upper buried insulating film made of Si 2 O is formed below the gate electrode. 31 on both sides of the upper buried insulating film 31
  • the lower end of the gate electrode is in contact with the etch stopper layer 32 made of SiN.
  • Tdig is substantially equal to the thickness of the upper buried insulating film 31 (for reasons of the process, the semiconductor layer is provided on both sides of the position where the upper surface of the etch stopper layer 32 is provided with the semiconductor layer. A little lower than the position, even if it is a force,).
  • Tdig can be defined by the thickness of the upper buried insulating film 31, variation in Tdig is reduced. If the original Tdig variation amount is Tdig 1, the variation amount Tdig2 in this process is reduced to (Tdigl X etch stopper layer 32 etching rate / upper buried insulating film 31 etching rate). Therefore, variation in off-current and variation in parasitic capacitance are reduced.
  • the upper buried insulating film is SiO and the etch stopper layer is Si N
  • Figure 7 shows the results of calculating the off-state current as in 27 (a).
  • the total thickness of the buried insulating film was 130 nm, and the lower buried insulating film was omitted.
  • the off-state current shown as the prior art in the figure is the result of FIG.
  • the present invention has the following second effect in addition to the above-mentioned first effect that Tdig variation can be suppressed.
  • the off-current is suppressed particularly in the region where Tdig is 20 nm or less as compared with the conventional technique. Therefore, in the present invention, the Tdig can be set smaller than the conventional technique.
  • the Tdig dependency of the off-current value in the conventional technology is reduced when Tdig> 20 nm.
  • Tdig 7.5 nm or more, so the set value of Tdig depends on the Tdig dependency of the off-current. Even when the region is set to be small (in the present invention, the variation amount of Tdig is originally small, but in order to further stabilize the characteristics), the set value of Tdig can be made smaller than that of the prior art.
  • the second effect of the above typical example is that a material (Si N) having a higher dielectric constant than the upper buried insulating film (SiO 2) is used for the etch stopper layer as the material of the etch stopper layer.
  • the dielectric constant of the etch stop layer is higher than the dielectric constant of the upper buried insulating film (typically, the dielectric constant of SiO).
  • the first purpose of inserting the lower buried insulating film 33 is to reduce the parasitic capacitance between the gate electrode and the substrate and the parasitic capacitance between the source Z drain region and the substrate.
  • the lower buried insulating film 33 is preferably made of SiO.
  • the purpose is to use the lower buried insulating film 33 formed as a bonding surface.
  • the adhesive surface is either the upper interface, lower interface, or the lower buried insulating film 33 inside the lower buried insulating film 33. There may be.
  • the second embodiment is an example of the first embodiment, and the buried insulating layer 2 has a two-layer structure of an upper buried insulating film (first insulating film) 31 (Si N) and an etch stop layer 32 (SiO 2).
  • the material used for the upper buried insulating film 31 and the etch stopper layer 32 is opposite to that of the typical example. Also, in the process of etching the upper buried insulating film 31, the typical example is Conditions that reverse the relationship between the etching rates of Si N and SiO
  • etching by RIE using a mixed gas of CHF, O, and Ar For example, etching by RIE using a mixed gas of CHF, O, and Ar.
  • etching by RIE may be performed at an oxygen flow rate ratio smaller than point A.
  • an O flow rate ratio is typically used in which the SiO 2 etching rate is at least twice that of the Si N etching rate.
  • Etching with IE may be performed.
  • typically the Si N etch rate is
  • etching conditions for RIE include the type of etching gas and the temperature in the etching chamber. By changing the degree, pressure, RF power, etc., the magnitude relationship between the etching rates for the first insulating film and the etching stopper layer can be adjusted so that the etching rate for the first insulating film becomes higher.
  • the magnitude relationship between the etching rates of the two materials is not uniquely determined by the material, but is determined by the material type and the etching method 'condition.
  • the etching method and conditions are selected so as to satisfy the invention condition that the etch stopper layer has etching resistance in the step of etching the upper buried insulating film 31.
  • the Si N etching rate is higher than the SiO etching rate.
  • Si N etching rate is more than twice the SiO etching rate
  • the etch stop layer 32 is made of SiO having a low dielectric constant and excellent adhesion in the production of the SOI substrate by the bonding process.
  • the upper part of the cap insulating film 22 is made of the same material as the etch stop layer 32 (the cap insulating film 22 is SiO).
  • a layer made of the same material as that of the layer 32 it is preferable to use a layer made of the same material as that of the layer 32, or to insert a layer made of the same material as that of the etch stopper layer 32 at least inside thereof.
  • FIG. 8 and subsequent figures a case where a single-layer SiO film is applied as the cap insulating film 22 is shown.
  • the atomic composition ratio of the upper buried insulating film 31 and the etch stopper layer 32 is changed from Si N and SiO to some extent within the range where the above etching rate is maintained.
  • the upper buried insulating layer is formed using the etch stopper layer 32 (SiO 2) as a stopper.
  • the etching rate of the embedded insulating film 31 (Si N) is the same as that for the etch stopper layer 32.
  • the etch stopper layer 32 is Even if not etched or slightly etched.
  • Tdig is a force determined by the amount of etching in the buried insulating layer. In this case, Tdig can be defined by the thickness of the upper buried insulating film, so that variations in Tdig are reduced.
  • the etching rate of the upper buried insulating film 31 (Si N) is
  • the etching rate for the etch stopper layer 32 can be increased by increasing the oxygen flow rate, for example, in RIE.
  • the upper buried insulating film 31 is Si N, and the etch stopper layer 3
  • an upper buried insulating film 31 made of SiN is provided below the semiconductor layer 3 so that both sides are sandwiched between the gate electrodes.
  • a very thin layer in this case a very thin SiO layer, is not inserted between the side surface of the gate electrode and the upper buried insulating film 31.
  • the layer is not essential to the operation of the present invention! Therefore, even in such a case, in this specification, the gate electrode is in contact with the side surface of the upper buried insulating film 31.
  • Tdigl the maximum value of Tdig variation due to etching variation in the prior art is Tdigl
  • Tdig2 the maximum value Tdig of variation Tdig in this process is Tdig2.
  • Tdig can be defined by the thickness of the upper-layer embedded insulating film, so that variations in Tdig are reduced.
  • the variation Tdig2 in this process is (Tdigl X etch stopper layer 32 (Etching rate / etching rate of upper-layer buried insulating film 31). Therefore, variations in off-current and parasitic capacitance are reduced.
  • the upper buried insulating film 31 is Si N
  • the etch stopper layer 32 is SiO
  • Tdig is changed.
  • Figure 14 shows the simulation results for off-state current.
  • the element structure and calculation conditions other than the buried insulating layer structure are the same as in Fig. 7.
  • the off-state current shown as the prior art in the figure is the result of FIG.
  • the second effect of the second embodiment is that the off-state current is smaller than that of a normal ⁇ -gate FinFET.
  • the upper buried insulating film is Si.
  • the second effect is that the upper buried insulating layer has a higher dielectric constant than SiO other than Si N!
  • the second effect is that the dielectric constant of the upper buried insulating film sandwiched between the gate electrodes protruding below the lower end of the semiconductor layer is different from the SiO film that forms the buried insulating film in the conventional FinFET. It is an effect obtained by being higher than.
  • the third embodiment is made of a material having a dielectric constant higher than that of the material constituting the upper buried insulating film 31 or the material constituting the etch stop layer 32.
  • the buried high dielectric constant film 35 is provided in the lower buried insulating film 33.
  • the buried high dielectric constant film 35 increases the electrostatic capacitance between the lower part of the gate electrode and the lower part of the semiconductor layer, thereby increasing the controllability of the potential of the lower part of the semiconductor layer by the gate electrode and suppressing the off current.
  • SiO constitutes the upper buried insulating film 31.
  • the high dielectric constant film 35 is typically made of SiN.
  • an etch stop layer with respect to the configuration of the second embodiment.
  • a lower buried insulating film 33 is added to the bottom of 32, and the lower buried insulating film 33 is formed as an upper buried high dielectric constant film 35 (typically Si N, typical thickness is lOnm to 50 nm),
  • the buried insulating film 36 of the lower part made of SiO is composed of two layers of the buried insulating film 36 of the lower part made of SiO.
  • the buried high dielectric constant film 35 increases the electrostatic capacitance between the lower part of the gate electrode and the lower part of the semiconductor layer, and increases the controllability of the potential of the lower part of the semiconductor layer by the gate electrode, which is further compared to the second embodiment. There is an effect of suppressing the off-current.
  • FIG. 16, FIG. 17, FIG. 18, and FIG. 19 are drawings corresponding to FIG. 8, FIG. 9, FIG. 10, FIG.
  • the buried buried insulating film 33 A form having a buried high dielectric constant film 35 may be formed in a part of the film.
  • the buried insulating film 33 is thin SiO (typically lOnm or less in thickness) from above,
  • It has a three-layer structure of buried high dielectric constant film 35 and buried buried insulating film 36 made of SiO.
  • each embodiment of the present invention is applied to an element region having a multi-fin structure in which a plurality of fins (semiconductor regions) are combined. May be.
  • the AA ′ cross section of FIG. 20 has a shape corresponding to the A A cross section of each embodiment of the present invention.
  • the fins in FIG. 20 are arranged so that the directions of channel currents flowing in the fins are parallel to each other.
  • an independent gate electrode and source Z drain region are provided for each fin.
  • connection region 7 extending in a direction orthogonal to the channel current direction and connected via the fins is a part of the source Z drain region.
  • the connection region 7 is composed of a semiconductor region extending in a direction orthogonal to the channel current direction.
  • One gate electrode is formed so as to straddle the fins connected in the connection region 7.
  • FIGS. 21 (a), 21 (b), and 21 (c) are cross sections corresponding to the cross sections of FIGS. 4 (a), 11 (a), and 18 (a), respectively.
  • FIGS. 22 (a) and 22 (b) An example in which the lower buried insulating film 36 is omitted is shown in FIGS. 22 (a) and 22 (b).
  • 22 (a) and 22 (b) are cross sections corresponding to the cross sections of FIGS. 4 (a) and 18 (a).
  • the etch stopper layer may be used as a stopper in forming the gate sidewall.
  • Figure 23 (b) shows a cross-section of the C--C 'section in Fig. 23 (a)
  • Fig. 24 (b) shows a step-by-step drawing of the side wall formation process in Fig. 23 (b).
  • Figure 24 (c) corresponds to Figure 4 (c).
  • the embodiment described here is a modification of the first embodiment.
  • the upper buried insulating film 31 is SiO
  • the etch stop layer 32 is S.
  • lower buried insulating film 33 is SiO
  • first cap insulating film 8 is SiO
  • the insulating film 9 is SiN.
  • the material of the gate cap film 42 (typically Si N, typical thickness is 20 to 50 nm)
  • the sidewall insulating film 44 is flattened by CMP using the gate cap film 42 as a stopper (FIG. 24A).
  • the upper portion of the sidewall insulating film 44 is selectively etched (the etching amount is typically 20 to 50 nm), and the entire sidewall is thinly masked (typically SiN, typically
  • the mask 43 is formed in a side wall shape (FIG. 24 (b)).
  • the sidewall insulating film 44 is etched so that the sidewall insulating film 44 remains only on the side surface of the gate electrode 5. Then, the gate sidewalls 14 are formed on the side surfaces of the gate electrode 5. At this time, the etch stop layer 32 is formed on the side wall insulating film in the portion where the gate electrode force is also separated. It becomes a stopper when etching 44, and can prevent the buried buried insulating film and the like from being etched as long as the sidewall insulating film 44 is etched.
  • the gate sidewall may be formed only on the side surface of the gate electrode without forming the gate sidewall on the side surface of the semiconductor layer 3 at a position away from the gate electrode force. Therefore, it is possible to grow an epitaxial layer that becomes the source Z drain region on the side surface of the semiconductor layer after forming the gate sidewall, or to silicide the side surface of the semiconductor layer after forming the gate sidewall. Become.
  • Each embodiment of the present invention may be applied to a form in which a part of the gate electrode goes partially under the semiconductor layer (semiconductor region).
  • Figure 25 shows the configuration corresponding to Fig. 4 (a).
  • DIBL drain induced barrier bite wing
  • the material of the etch stop layer has an etching rate higher than that of the first insulating film with respect to etching under a predetermined condition used for etching the upper buried insulating film 31.
  • a predetermined condition used for etching the upper buried insulating film 31.
  • the etching under a predetermined condition is an etching condition in which the etching rate for the upper buried insulating film 31 is higher than the etching rate for the etch stopper layer 32 (typically twice or more).
  • the etch stopper layer 32 is made of Si.
  • the conditions for etching SiO with RIE are usually the etching with respect to SiO.
  • High dielectric rate such as hafnium silicate, hafnium oxide, tantalum oxide, alumina
  • the etching stopper layer 32 is made of SiO.
  • the material is made of a material with a slight change in atomic composition
  • the upper buried insulating film 31 (or the lowermost layer of the upper buried insulating film 31)
  • the etching rate for SiO is Si as the predetermined condition.
  • the etching rate is lower than the etching rate for SiO under this specified condition
  • Si N (or a material whose atomic composition has changed slightly from Si N)
  • the etching rate for SiO is higher than the etching rate for Si N
  • the etching rate for high dielectric constant materials such as hafnium silicate, hafnium oxide, tantalum oxide, and alumina is usually lower than that for SiO.
  • the etching rate for SiO is Ettin for Si N.
  • a condition higher than that of the great may be selected, and a high dielectric constant material such as hafnium silicate, acid-hafnium, acid-tantalum, or alumina may be used as the material of the etch stopper layer.
  • a high dielectric constant material such as hafnium silicate, acid-hafnium, acid-tantalum, or alumina
  • the material embedded in the upper buried insulating film 33 (or the lowermost layer of the upper buried insulating film 33) contains a large amount of nitrogen (typically Si N or Si N force.
  • the predetermined condition is typically etching with respect to Si N.
  • the upper layer is etched more than the etching rate for Si N under this specified condition.
  • a material with a low rate is a material with a low nitrogen content, typically SiO (
  • the etch stopper layer 32 in the step of forming the buried insulating layer digging portion 41, may not be etched at all, or a part thereof may be etched.
  • the upper buried insulating film 31 may have a multilayer structure.
  • the upper buried insulating film 31 made of SiN
  • the upper buried insulating film 31 The part in contact with the upper semiconductor layer 3 is SiO or SiON (typically 1.5 nm force or 20 nm)
  • the lower part of the part formed of SiO or SiON may be formed of Si N (SiO 2
  • Si N region is the stoichiometry to some degree
  • compositional power may also be shifted. ) o If the portion of the upper buried insulating film 31 that is in contact with the upper semiconductor layer 3 is made of SiO or SiON, it is different from the case where the semiconductor layer 3 is on the Si N film.
  • the interface state density between the semiconductor layer 3 and the upper buried insulating film 31 can be reduced.
  • the material forming the portion in contact with the etch stop layer 32 can be selectively etched with respect to the etch stop layer 32 (an etching rate higher than that of the etch stopper layer 32, (Preferably 2 times or more, more preferably 5 times or more).
  • the lower buried insulating film may be composed of a plurality of layers.
  • the support substrate may be an insulating film or a semiconductor layer.
  • the layer immediately below the first insulating film is the etch stop layer
  • the bottom layer is the support substrate
  • the etch stop layer is between the support substrate and the etch stop layer.
  • the layer is a lower buried insulating film.
  • the etch stopper layer may also be a multilayer.
  • at least the uppermost layer of the etch stopper layer (the layer in contact with the first insulating film) and the lowermost layer are resistant to etching for forming the buried insulating layer digging portion 41 (buried insulating layer digging portion 41).
  • the etching rate is lower than that of the material to be etched, typically less than 1Z2 times.
  • the etch stopper layer is a single layer, and when the etch stopper layer is a multilayer, typically all the layers forming the etch stopper layer are buried in the buried insulating layer digging portion 41. Resistant to etching to form.
  • the etch stopper layer is composed of a layer exposed by etching for forming the buried insulating layer digging portion 41 and a layer above this layer, or the buried insulating layer digging due to process variations.
  • the layer 41 may be exposed by etching to form the portion 41 and a layer above this layer.
  • a part of the insulating film provided below the semiconductor layer that is, any one of the upper buried insulating film 31, the etch stagger layer 32, the lower buried insulating film 33, or the upper buried insulating film 31 is provided.
  • one of the etch stopper layer 32 located below the semiconductor layer 3 and the lower buried insulating film 33 located below the semiconductor layer 3 A material with a higher dielectric constant than SiO
  • the material with high electrical conductivity is typically Si N, or Huffium silicate, Hough
  • the etch stop layer in the specific example shown in FIG. 7, the upper buried insulating film Is SiO, and the etch stopper is Si N).
  • Tdig is 7.5 nm or more, that is, 1/4 times or more of Wfin
  • the off-current reaches the minimum value and stabilizes, so Tdig is preferably 7.5 nm or more, that is, 1Z4 times or more of Wfin. I can say that.
  • the off-current no longer changes in the region where Tdig is 7.5 nm or more. Therefore, if Tdig is 7.5 nm or more, the variation in off-current is extremely large even if Tdig varies! Small! /, Point !, and preferred!
  • Tdig is preferably 15nm or less, that is, 1Z2 times Wfin or less.
  • the Tdig when a material having a dielectric constant higher than that of the etch stop layer is used for the upper buried insulating film (in the specific example shown in FIG.
  • the film is Si N and the etch stopper is SiO
  • the Tdig is 25 nm (Wfin 5 Z7 times) or more, reaching the minimum value and stable.
  • the margin it is preferable that Tdig force is Onm or less, that is, 1.3 times Wfin or less.
  • Tdig is 40 nm or less, that is, 1.3 times Wfin or less.
  • the portion corresponding to the upper buried insulating film has a thickness corresponding to the range of Tdig described in this specification. It is desirable. That is, the thickness force of the upper buried insulating film is 40 nm or less, or 15 nm or less, and typically the upper buried insulating film has a thickness of 7.5 nm or more.
  • the uppermost buried insulating film of the SOI substrate having the multilayer buried insulating film used in the present invention is a force corresponding to the upper buried insulating film or a part of the upper buried insulating film.
  • the thickness of the uppermost buried insulating film of the SOI substrate having a multilayer buried insulating film used in the present invention is 40 nm or less, or 15 nm or less.
  • the SOI substrate used in the present invention is manufactured as follows, for example. First, on the first silicon substrate, an upper buried insulating film, an etch stop layer, and a lower buried insulating film are deposited in this order by a film forming technique such as a CVD method or an ALD (atomic layer deposition) method. Then, the second silicon substrate and the lower buried insulating film are bonded by thermocompression bonding. Then, the first silicon substrate is thinned to form a semiconductor layer. The second silicon substrate becomes a support substrate. When forming the semiconductor layer by thinning the first silicon substrate, a technology such as Smart Cut (registered trademark) or ELTRAN (registered trademark) may be used.
  • Smart Cut registered trademark
  • ELTRAN registered trademark
  • the lower buried insulating film, or the lower buried insulating film and the etch stopper layer, or the lower buried insulating film, the etch stop layer, and the upper buried insulating film are formed on the second silicon substrate, and the second Only the layer that is not formed on the silicon substrate may be formed on the first silicon substrate.
  • the materials for the upper buried insulating film, the etch stopper layer, and the lower buried insulating film conform to the structure used for the transistor described in the present invention.
  • the upper buried insulating film is SiO
  • the upper buried insulating film is the first silicon
  • the substrate may be formed by thermal oxidation.
  • the upper-layer buried insulating film is a multilayer film and its uppermost layer
  • the SiO layer may be formed by thermally oxidizing the first silicon substrate.
  • the lower buried insulating film is a SiO layer
  • the lower buried insulating film is a second silicon substrate.
  • the lower buried insulating film is a multilayer film, and the lowermost layer is SiO.
  • the SiO layer may be formed by thermal oxidation of the second silicon substrate.
  • a substrate in which a plurality of insulating films are stacked below the semiconductor layer as described above, for example, the uppermost layer is a half layer.
  • a SiO layer corresponding to the first insulating film and an etch stop layer are formed below the semiconductor layer.
  • the Si N layer corresponding to the first insulating film and the etch stop layer are formed under the semiconductor layer.
  • a corresponding SiO layer is provided. Also, corresponding to the various embodiments described in this specification.
  • a plurality of insulating films are provided below the semiconductor layer.
  • the lower portions of the plurality of insulating films provided under the semiconductor layer are held by a support substrate made of a semiconductor (typically silicon) or an insulator (sapphire, quartz, or the like).
  • a support substrate made of a semiconductor (typically silicon) or an insulator (sapphire, quartz, or the like).
  • the semiconductor layer may be a semiconductor other than silicon, such as force SiGe, which is typically a silicon layer.
  • the semiconductor layer may be a stack of different semiconductor layers!
  • the buried insulating film is typically provided so as to extend over the entire wafer and spread over the entire range in which at least a plurality of transistors are provided.
  • a layer having the same function is formed on both the first silicon substrate and the second silicon substrate, and the layers having the same function are bonded to each other. You may do it.
  • an upper buried insulating film, an etch layer, and a lower buried insulating film are formed in this order on a first silicon substrate, and a lower buried insulating film is formed on a second silicon substrate, The lower buried insulating film and the lower buried insulating film may be bonded to each other on the second silicon substrate.
  • the present invention is usually applied to a fine transistor having a gate length of 180 nm or less. Typical gate lengths are 25 nm to 90 nm.
  • Fin width Wfin width of semiconductor layer 3 in the horizontal direction in FIG. 5 (a) is usually 5 nm to 50 nm. Typically from lOnm to 35 nm. However, in a fine transistor whose gate length is less than 50 nm, the fin width Wfin may be 5 nm or less.
  • the height Hfin of the semiconductor layer is typically 15nm to 70nm.
  • the gate electrode is made of polysilicon, or a conductive material such as metal or metal silicide.
  • the channel formation region (the portion covered with the gate electrode) of the semiconductor layer forming the Fin region may or may not be doped with impurities.
  • an n-type impurity is usually introduced in an n-channel transistor and an n-type impurity is introduced in a p-channel transistor.
  • the n-type is n-channel transistor to the source Z drain region, an impurity high concentration of p-type is p-channel transistor (typically 10 19 CM_ 3 or more, and typically 10 19 CM_ 3 or more) is introduced into .
  • N-type impurities are typically donor impurities such as As, P, and Sb
  • p-type impurities are typically acceptor impurities such as In, B, and A1.
  • the channel formation region (the portion of the semiconductor layer sandwiched between the source Z and drain regions and covered with the gate electrode) may be subjected to low-concentration channel ion implantation. Injection may not be performed.
  • a channel forming region adjacent to the first conductivity type source Z drain region may have a halo region into which the second conductivity type impurity is introduced over a certain width.
  • the cross section of the semiconductor layer, various insulating films, and the second gap insulating film is rectangular is illustrated as a typical example.
  • the etching process thermal oxidation is performed. Due to the influence of the manufacturing process such as the process, the cross section may have a form deviated from the rectangle. For example, a corner of the semiconductor layer may be rounded by a thermal oxidation process such as sacrificial oxidation or gate oxidation. Also, for example, due to the influence of the etching process such as RIE, the side surfaces of each component such as the semiconductor layer and the upper buried insulating film may have a taper or a gentle curved surface.
  • composition ratio of atoms in a plurality of materials having elemental power such as materials such as SiO 2 and Si N, used as components of the field effect transistor in each embodiment.
  • the stoichiometric composition power may be shifted to some extent within the range where the effect of the invention can be obtained.
  • elements that are not included in the stoichiometric composition are effective for the invention. It may be mixed to some extent within the range obtained.
  • the thickness of the etch stopper layer is not particularly limited, but is usually about 5 nm to 150 nm. However, it is preferable to exceed the minimum thickness at which an effect can be obtained as an etch stop given by the following equation.
  • X is the ratio of the thickness of the insulating film to the specified value of the variation in the etching rate. That is, 0.2 for 20% variation.
  • the product of (l + x) Z (l-X) indicates the etching amount in the portion with the highest etching rate when the entire upper buried insulating film is to be etched in the portion with the lowest etching rate.
  • a typical value for X is 0.2.
  • the “base” means an arbitrary plane parallel (horizontal) to the substrate.

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　オフ電流や寄生容量のばらつきが少ないπゲートＦｉｎＦＥＴの構造、製造方法を提供する。また、オフ電流抑制能力をより強く発揮させることできるよう、素子の構造を改良する。 　第１絶縁膜と半導体領域が、基体平面に対して上方に突起するように設けられ、ゲート電極と、ゲート絶縁膜と、ソース／ドレイン領域とを有し、半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、第１絶縁膜は、所定条件でのエッチングに対して、少なくとも第１絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。

Description

電界効果型トランジスタ用の基板、電界効果型トランジスタ及びその製造 方法
技術分野
[0001] 本発明は、オフ電流や寄生容量のばらつきが少ない πゲートタイプの電界効果型ト ランジスタに関する。
背景技術
[0002] 従来の電界効果型トランジスタ（以下、 FinFETと記載）につ 、て、平面図を図 26、 平面図 26の A— A，断面を図 27 (a)、平面図 26の B— B'断面を図 27 (b)に示す。
[0003] 例えば、特開昭 64— 8670号公報及び特開 2002— 118255号公報に開示されて いるようにシリコン基板 1上に埋め込み絶縁層 2が形成され、その上部に半導体層 3 が突起するように設けられ、半導体層 3の側面にはゲート絶縁膜 4が設けられ、ゲート 絶縁膜に接して、半導体層 3をまたぐように、ゲート電極 5が設けられる。半導体層 3 のゲート電極に覆われない部分の半導体層 3には第一導電型の不純物が高濃度に 導入されたソース Zドレイン領域 6が形成される。ゲート電極に電圧を印加することに より、ゲート電極に対向した位置で半導体層にキャリアが誘起され、第一導電型のチ ャネルが形成され、第一導電型の電界効果型トランジスタとして動作する。
[0004] 半導体層 3上にゲート絶縁膜より厚いキャップ絶縁膜 22が設けられ、半導体層の側 面にチャネルが形成される場合をダブルゲート構造の FinFET (以下、ダブルゲート FinFETと記載）、半導体層 3上にキャップ絶縁膜 22が設けられず、半導体層 3上に ゲート絶縁膜 4が設けられ、半導体層の側面及び上面にチャネルが形成される場合 をトライゲート構造の FinFET (以下、トライゲート FinFETと記載）という。
[0005] ジョン一タエ、パーク、外 2名、「IEEE ELECTRON DEVICE LETTERSJ , 2 001年 8月、第 22卷、第 8号、 p. 405—406に開示されているように FinFETのひと つの形態として、半導体層 3の下端よりも下側に向かって、ゲート電極の下端が深さ T digだけ延長された形態を、ゲート電極がギリシャ文字のパイに似ることから、 πゲート 構造の FinFET (以下、 πゲート FinFETと記載）と呼ぶ。これを図 27 (a)に示す。こ の構造では、ゲート電極のうち半導体層の下端力 下に延長された部分が、半導体 層下部の電位に対するゲート電極の制御性を高める効果を持っため、 ON— OFF 遷移の急峻性 (サブスレツショルド特性）が向上し、オフ電流が抑制されるという特徴 がある。
[0006] なお本明細書では、半導体層 3の高さを Fin高さ Hfin、半導体層 3のソース Zドレイ ン領域を結ぶ方向に垂直で、基板面（トランジスタが形成されているウェハの面）に平 行な方向の半導体層 3の幅（図 27 (a)では紙面内で、横方向の幅）を、 Fin幅 Wfinと 呼ぶ。
発明の開示
[0007] (1) πゲート FinFETは、ゲート電極の突起深さ Tdig (図 27 (a) )が変化すると、 Td igに依存して、オフ電流が変化するという性質がある。 Tdigはゲート電極 5の形成に 先立って、ゲート電極 5が形成される位置の埋め込み絶縁層 2をエッチングによって どれだけ掘り込んでおくかによつて決まる力 一般にエッチング量のばらつきは、ロー デイング効果の影響や、エッチングチャンバ内の状態の影響を受け、精密に制御す ることは難しく、したがって Tdigがばらつき、その結果、オフ電流もばらついてしまう。
[0008] 図 28は、図 27 (a)及び（b)の πゲート FinFETにおいて、オフ電流への Tdigの影 響をシミュレーションした結果を表したものである。図 28より、オフ電流が Tdigに依存 して変化することが分かる。なお、図 27 (a)のシミュレーションは、フィン高さ Hfinが 2 Onm、フィン幅 Wfinが 30nm、ゲート長が 40nm、ゲート酸化膜厚が 2nm、キャップ 絶縁膜は無く半導体層上に厚さ 2nmのゲート絶縁膜がある nチャネルのトライゲート FinFETについて、計算したものである。チャネルドーピングはなし、ゲート電極の仕 事関数はミツドギャップ (n+シリコンの伝導帯より、価電子帯側に 0. 6eVの位置）とし た。ドレイン電圧 1. 0V、ゲート電圧 0Vにおけるドレイン電流をオフ電流とした。埋め 込み絶縁層全体の厚さは 130nmとした。
[0009] (2)また、 Tdigがばらつくと、ゲート電極下端と基板間の距離が変わるので、ゲート 電極下端と基板間の寄生容量（図 27 (a)の C1)もばらつく。また、ゲート電極のうち 半導体層下端よりも下に突起した部分と、ソース Zドレイン領域間の寄生容量も、 Tdi gに依存してばらつく。 [0010] これらの寄生容量がばらつくと、トランジスタの動作速度がばらつく。したがって、ォ フ電流や寄生容量のばらつきが少ない πゲート FinFETの構造、製造方法が望まれ る。
[0011] また、ばらつきの問題とは別に、 πゲート FinFETの特徴であるオフ電流抑制能力 をより強く発揮させることができるよう、素子の構造を改良することが望まれる。例えば 、図 28では Tdigが 15nm以上で、オフ電流の減り方が 1 X 10_11A程度で飽和して いるが、オフ電流をより抑制できる素子構造が望まれる。
[0012] 本発明によれば、下記の電界効果型トランジスタ及びその製造方法を提供すること ができる。
[0013] (1) 1層以上力 なる第 1絶縁膜と、該第 1絶縁膜上に設けられた半導体領域が、 基体平面に対して上方に突起するように設けられ、
該半導体領域の上部力ゝら該半導体領域及び第 1絶縁膜を跨ぐように設けられたゲ ート電極と、該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶 縁膜と、該ゲート電極を挟むように半導体領域内に設けられたソース Zドレイン領域 とを有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トラン ジスタであって、
該第 1絶縁膜は、所定条件でのエッチングに対して、少なくとも該第 1絶縁膜の最 下層よりもエッチングレートが低い材料力もなるエッチストッパ層上に設けられている ことを特徴とする電界効果型トランジスタ。
[0014] (2)突起状の半導体領域と、該半導体領域の上部力 該半導体領域の下端の位 置より下方まで延在するように設けられたゲート電極と、該半導体領域の下方にゲー ト電極で挟まれるように設けられた第 1絶縁膜と、該ゲート電極と半導体領域の少なく とも側面の間に設けられたゲート絶縁膜と、該ゲート電極を挟むように半導体領域内 に設けられたソース Zドレイン領域とを有し、該半導体領域の少なくとも側面にチヤネ ルが形成される電界効果型トランジスタであって、
該第 1絶縁膜は、所定条件でのエッチングに対して、少なくとも該第 1絶縁膜の最 下層よりもエッチングレートが低い材料力もなるエッチストッパ層上に設けられている ことを特徴とする電界効果型トランジスタ。 [0015] (3)前記半導体領域より下方に、 SiOよりも誘電率が高い材料力 なる層を有する
2
ことを特徴とする発明 1又は 2の電界効果型トランジスタ。
[0016] (4)前記第 1絶縁膜が、少なくとも前記エッチストツバ層側に SiOよりも誘電率が高
2
い材料からなる層を有することを特徴とする発明 1〜3の何れかの電界効果型トラン ジスタ。
[0017] (5)前記エッチストツバ層が、少なくとも前記第 1絶縁膜側に SiO層を有することを
2
特徴とする発明 4の電界効果型トランジスタ。
[0018] (6)前記エッチストッパ層の下部に、上力 順に SiOよりも誘電率が高い材料から
2
なる層、 SiO層を有することを特徴とする発明 4又は 5の電界効果型トランジスタ。
2
[0019] (7)前記第 1絶縁膜が、前記エッチストツバ層側に SiO層を有することを特徴とする
2
発明 3の電界効果型トランジスタ。
[0020] (8)前記エッチストツバ層が、少なくとも前記第 1絶縁膜側に SiOよりも誘電率が高
2
い材料力もなる層を有することを特徴とする発明 7の電界効果型トランジスタ。
[0021] (9)前記エッチストツバ層の下部に SiO層を有することを特徴とする発明 7又は 8の
2
電界効果型トランジスタ。
[0022] (10)前記 SiOよりも誘電率が高い材料力 Si Nであることを特徴とする発明 3〜
2 3 4
9の電界効果型トランジスタ。
[0023] (11)前記半導体領域の上面と前記ゲート電極との間に、少なくとも 1層のキャップ 絶縁膜を有することを特徴とする発明 1〜10の電界効果型トランジスタ。
[0024] (12)前記キャップ絶縁膜が、前記エッチストツバ層と同じ材料力もなる層を有するこ とを特徴とする発明 11の電界効果型トランジスタ。
[0025] (13)前記キャップ絶縁膜の最上層が、前記エッチストツバ層と同じ材料力もなる層 であることを特徴とする発明 12の電界効果型トランジスタ。
[0026] (14)前記第 1絶縁膜の厚さが 40nm以下であることを特徴とする発明 1〜13の電 界効果型トランジスタ。
[0027] ( 15)前記第 1絶縁膜の厚さが 15nm以下であることを特徴とする発明 1〜 13の電 界効果型トランジスタ。
[0028] (16)前記第 1絶縁膜の厚さが 7. 5nm以上 40nm以下であることを特徴とする発明 1〜 13の電界効果型トランジスタ。
[0029] (17)前記第 1絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する 方向の幅の 1. 3倍以下であることを特徴とする発明 1〜13の電界効果型トランジスタ
[0030] (18)前記第 1絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する 方向の幅の 1Z2倍以下であることを特徴とする発明 1〜13の電界効果型トランジス タ。
[0031] (19)前記第 1絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する 方向の幅の 1Z4倍以上 1. 3倍以下であることを特徴とする発明 1〜13の電界効果 型トランジスタ。
[0032] (20) Si N層上に、 Si Nよりもエッチングレートが高くなる条件でエッチングにより
3 4 3 4
形成された SiO領域と、
2
該 SiO領域上に設けられた半導体領域と、
2
該半導体領域の上部から該半導体領域及び SiO領域を跨ぐように設けられたゲ
2
ート電極と、
該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、 該ゲート電極を挟むように半導体領域内に設けられたソース Zドレイン領域と、 を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型ト ランジスタ。
[0033] (21)前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜を有する ことを特徴とする発明 20の電界効果型トランジスタ。
[0034] (22)前記キャップ絶縁膜として Si N層を有することを特徴とする発明 21の電界効
3 4
果型トランジスタ。
[0035] (23) SiO層上に、 SiOよりもエッチングレートが高くなる条件でエッチングにより形
2 2
成された Si N領域と、
3 4
該 Si N領域上に設けられた半導体領域と、
3 4
該半導体領域の上部から該半導体領域及び Si N領域を跨ぐように設けられたゲ
3 4
ート電極と、 該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、 該ゲート電極を挟むように半導体領域内に設けられたソース Zドレイン領域と、 を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型ト ランジスタ。
[0036] (24)前記 SiO層の下部に、上力 順に Si N層、 SiO層を有することを特徴とす
2 3 4 2
る発明 23の電界効果型トランジスタ。
[0037] (25)前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜として SiO 層を有することを特徴とする発明 23又は 24の電界効果型トランジスタ。
2
[0038] (26)前記キャップ絶縁膜として、更に前記 SiO層の下部に Si N層を有することを
2 3 4
特徴とする発明 25の電界効果型トランジスタ。
[0039] (27)前記エッチングが、反応性イオンエッチングであることを特徴とする発明 1〜2
6の電界効果型トランジスタ。
[0040] (28)前記第 1絶縁膜のチャネル電流と直交する方向の幅が、前記半導体領域の チャネル電流と直交する方向の幅よりも狭いことを特徴とする発明 1〜19の電界効果 型トランジスタ。
[0041] (29)前記電界効果型トランジスタは、基体表面から上方に突起した複数の半導体 領域力 各半導体領域内を流れるチャネル電流の方向が互いに平行となるように配 列されて!ヽることを特徴とする発明 1〜28の電界効果型トランジスタ。
[0042] (30)半導体層と、該半導体層の下部に SiO層と Si N層とが交互に積層された層
2 3 4
を有することを特徴とする電界効果型トランジスタ用の基板。
[0043] (31)上カゝら順に半導体層、 Si N層、 SiO層を有することを特徴とする電界効果
3 4 2
型トランジスタ用の基板。
[0044] (32)上カゝら順に半導体層、 SiO層、 Si N層、 SiO層を有することを特徴とする電
2 3 4 2
界効果型トランジスタ用の基板。
[0045] (33)上から順に半導体層、 Si N層、 SiO層、 Si N層、 SiO層を有することを特
3 4 2 3 4 2
徴とする電界効果型トランジスタ用の基板。
[0046] (34)上力 順に半導体層、第 1絶縁膜層、所定条件でのエッチングに対して該第 1絶縁膜層よりもエッチングレートが低い材料力もなるエッチストッパ層を有することを 特徴とする電界効果型トランジスタ用の基板。
[0047] (35)前記エッチングが、反応性イオンエッチングであることを特徴とする発明 34の 電界効果型トランジスタ用の基板。
[0048] (36)前記第 1絶縁膜層の厚さが 30nm以下であることを特徴とする発明 34又は 35 の電界効果型トランジスタ用の基板。
[0049] (37)前記第 1絶縁膜層の厚さが 15nm以下であることを特徴とする発明 34又は 35 の電界効果型トランジスタ用の基板。
[0050] (38)前記第 1絶縁膜層の厚さが 7. 5nm以上 30nm以下であることを特徴とする発 明 34又は 35の電界効果型トランジスタ用の基板。
[0051] (39)前記第 1絶縁膜層が SiO層であることを特徴とする発明 38の電界効果型トラ
2
ンジスタ用の基板。
[0052] (40)前記半導体層がシリコン層であることを特徴とする、発明 30〜39の何れかの 電界効果型トランジスタ用の基板。
[0053] (41)前記半導体層が単結晶のシリコン層であることを特徴とする、発明 30〜39の 何れかの電界効果型トランジスタ用の基板。
[0054] (42)少なくとも 1つの第 1絶縁膜と、該第 1絶縁膜上に設けられた半導体領域が、 基体平面に対して上方に突起するように設けられ、該半導体領域の上部から第 1絶 縁膜及び半導体領域を跨ぐように設けられたゲート電極を有し、該半導体領域の少 なくとも側面にチャネルが形成される電界効果型トランジスタの製造方法であって、 (a)上力 順に少なくとも半導体層、 1層以上力もなる第 1絶縁膜層、エッチストツバ層 を有する基板にエッチングを行 ヽ、該第 1絶縁膜層上に突起した半導体領域を形成 する工程と、（b)該第 1絶縁膜層の半導体領域が設けられた以外の部分を、該第 1絶 縁膜層の少なくとも最下層のエッチングレートが前記エッチストッパ層のエッチングレ ートよりも高くなる条件で、エッチストツバ層に達するまでエッチングを行い、該半導体 領域の下部に該エッチストツバ層から上方に突起した第 1絶縁膜を設ける工程とを有 することを特徴とする電界効果型トランジスタの製造方法。
[0055] (43)前記半導体領域の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、該ゲート電極材料堆積膜をパターユングしてゲート電極 を形成する工程と、
該ゲート電極を挟んだ前記半導体領域の両側に不純物を導入してソース Zドレイ ン領域を形成する工程と、
を更に有することを特徴とする発明 42に記載の電界効果型トランジスタの製造方法。
[0056] (44)前記ゲート電極を形成する工程力 ゲートサイドウォールを設ける工程を有す ることを特徴とする発明 43の電界効果型トランジスタの製造方法。
[0057] (45)前記 (b)第 1絶縁膜を設ける工程において、前記第 1絶縁膜層の最下層のェ ッチングレートが、前記エッチストッパ層のエッチングレートの 2倍以上となる条件でェ ツチングを行うことを特徴とする発明 42〜44の電界効果型トランジスタの製造方法。
[0058] (46)前記 (b)第 1絶縁膜を設ける工程において、前記第 1絶縁膜層の最下層のェ ッチングレートが、前記エッチストッパ層のエッチングレートの 5倍以上となる条件でェ ツチングを行うことを特徴とする発明 42又は 43の電界効果型トランジスタの製造方法
[0059] (47)前記ゲートサイドウォールを設ける工程力 全面にゲートサイドウォール材料 を堆積させた後、該ゲートサイドウォール材料のエッチングレートが前記エッチストツ パ層のエッチングレートよりも高くなるような条件でエツチノくックを行う工程であること を特徴とする発明 44の電界効果型トランジスタの製造方法。
[0060] (48)前記 (b)第 1絶縁膜を設ける工程において、前記エッチングが、反応性イオン エッチングであることを特徴とする発明 42〜47の何れかの電界効果型トランジスタの 製造方法。
[0061] (49)前記 (a)半導体領域を形成する工程において、複数の半導体領域を、各半 導体領域を流れるチャネル電流の方向が互いに平行となるように配列することを特徴 とする発明 42〜48の何れかの電界効果型トランジスタの製造方法。
[0062] また、本発明によれば更に、下記の電界効果型トランジスタ及びその製造方法を提 供することができる。
[0063] (50)前記第 1絶縁膜が、更に前記半導体領域側に SiO層又は、ケィ素、窒素、酸
2
素を含有する層を有することを特徴とする発明 4又は 5の電界効果型トランジスタ。
[0064] (51)前記エッチストッパ層の下部に、上力も順に SiO層、 SiOよりも誘電率が高 い材料力もなる層を有することを特徴とする発明 7又は 8の電界効果型トランジスタ。
[0065] (52)前記 Si N層の下部に、 SiO層を有することを特徴とする発明 20の電界効果
3 4 2
型トランジスタ。
[0066] (53)前記 Si N層の下部に、上力 順に SiO層、 Si N層を有することを特徴とす
3 4 2 3 4
る発明 20の電界効果型トランジスタ。
[0067] (54)前記キャップ絶縁膜として、更に前記 Si N層の下部に SiO層を有することを
3 4 2
特徴とする発明 22の電界効果型トランジスタ。
[0068] (55)前記複数の半導体領域は、各半導体領域にそれぞれ独立のソース Zドレイ ン領域及びゲート電極が設けられていることを特徴とする発明 29の電界効果型トラン ジスタ。
[0069] (56)前記電界効果型トランジスタは、更に前記エッチストツバ層から上方に突起し 、前記チャネル電流の方向と直交する方向に延在して、前記複数の半導体領域を挟 んで連結する連結領域を有し、
各半導体領域内に設けられたソース Zドレイン領域は、該連結領域に含まれる半 導体領域を介して電気的に共通接続され、且つ
前記ゲート電極は、該連結領域で連結された複数の半導体領域を跨ぐように形成 されていることを特徴とする発明 29の電界効果型トランジスタ。
[0070] Tdigを上層埋め込み絶縁膜 31の厚さで規定できるので、 Tdigのばらつきが減る。
元の Tdigのばらつき量を Tdiglとすると、このプロセスでのばらつき量 Tdig2は（Tdi gl Xエッチストッパ層 32のエッチングレート/上層埋め込み絶縁膜 31のエッチング レート）に縮小する。したがってオフ電流のばらつき、寄生容量のばらつきが低減され る。
[0071] 本発明の構造では従来技術に比べてオフ電流が抑制されるので、本発明では従 来技術よりも Tdigを小さく設定できる。また、従来技術でオフ電流値の Tdig依存性が 小さくなる Tdigの値よりも、本発明では Tdig依存性が安定する Tdigが小さいので、 T digの設定値をオフ電流の Tdig依存性力 S小さい領域に設定しょうとする場合 (本発明 ではもともと Tdigのばらつき量は小さいが、さらに特性を安定させるため）にも、 Tdig の設定値を従来技術より小さくできる。 [0072] Tdigが小さいとプロセスへの負担が減る上、突き出したゲートと基板間、突き出した ゲートとソース Zドレイン間の寄生容量も小さくなるという長所がある。
[0073] また、埋め込み絶縁膜 (上層埋め込み絶縁膜、エッチストツバ層、下層埋め込み絶 縁膜など)の少なくとも一部の層の誘電率を大きくすることにより、半導体層よりも下部 に突起したゲート電極の側面または下面と、半導体層下部（半導体層のうち下部の 領域)との静電容量が大きくなるので、半導体層下部の電位に対するゲート電極の制 御性が向上し、オフ電流が縮小する。
図面の簡単な説明
[0074] [図 1]第一実施形態を説明する断面図
[図 2]第一実施形態を説明する断面図
[図 3]第一実施形態を説明する断面図
[図 4]第一実施形態を説明する断面図
[図 5]第一実施形態を説明する断面図
[図 6]第一実施形態を説明する平面図
[図 7]発明の効果を説明する図面
[図 8]第二実施形態を説明する断面図
[図 9]第二実施形態を説明する断面図
[図 10]第二実施形態を説明する断面図
[図 11]第二実施形態を説明する断面図
[図 12]第二実施形態を説明する断面図
[図 13]第二実施形態を説明する平面図
[図 14]発明の効果を説明する図面
[図 15]第三実施形態を説明する断面図
[図 16]第三実施形態を説明する断面図
[図 17]第三実施形態を説明する断面図
[図 18]第三実施形態を説明する断面図
[図 19]第三実施形態を説明する断面図
[図 20]本発明の好ましい実施形態を説明する平面図 [図 21]本発明の好ましい実施形態を説明する断面図
[図 22]本発明の好ましい実施形態を説明する断面図
[図 23]本発明の好ましい実施形態を説明する断面図
[図 24]本発明の好ましい実施形態を説明する断面図
[図 25]本発明の好ましい実施形態を説明する断面図
[図 26]従来の技術を説明する平面図
[図 27]従来の技術を説明する断面図
[図 28]従来の技術における課題の説明図
[図 29]エッチングレートと O流量との関係を説明ずる図
2
発明を実施するための最良の形態
[0075] 本発明の FinFETは、（1) πゲート構造を有する点、（2)第 1絶縁膜の少なくとも最 下層に用いられる材料は、第 1絶縁膜に対する所定条件でのエッチングに対してェ ツチストッパ層の構成材料よりもエッチングレートが高い点に特徴がある。
[0076] (第一の実施形態）
図 1 (a)、図 2 (a)、図 3 (a)、図 4 (a)、 05 (a)はそれぞれ図 1 (c)、図 2 (c)、図 3 (c) 、図 4 (c)、図 6の Α— A'断面における断面を工程の順を追って記載した図面、図 1 ( b)、図 2 (b)、図 3 (b)、図 4 (b)、図 5 (b)はそれぞれ図 1 (c)、図 2 (c)、図 3 (c)、図 4 ( c)、図 6の B—B'断面における断面を工程の順を追って記載した図面である。
[0077] まず、支持基板 1上に、埋め込み絶縁層 2を介して半導体層 3が積層された SOI基 板を用意する。但し、埋め込み絶縁層 2は、支持基板側から、下層埋め込み絶縁膜 3
3、エッチストツバ層 32、上層埋め込み絶縁膜 (第 1絶縁膜) 31、の 3層がこの順に積 層した構造を持つ（図 l (a) )。
[0078] この SOI基板の半導体層 3の上部（上面）に、キャップ絶縁膜を設ける。図 1 (b)に はキャップ絶縁膜が第一のキャップ絶縁膜 8と第二のキャップ絶縁膜 9からなる場合 を示した。支持基板 1の材質は一般的にはシリコン基板であるが、これ以外の材料で も良い。また支持基板は半導体でも絶縁体でも良い。
[0079] 上層埋め込み絶縁膜 31の材料と、エッチストッパ層 32の材料は、エッチストッパ層
32に対して、上層埋め込み絶縁膜 31を選択的にエッチングできるように選ぶ (すな わち、エッチストッパ層の材料は、上層埋め込み絶縁膜 31のエッチングに用いられる 所定条件でのエッチングに対して第 1絶縁膜よりもエッチングレートが低い材料を選 択する）。典型的にはエッチストッパ層 32のエッチングレートが上層埋め込み絶縁膜 31のエッチングレートの 1Z2倍以下、より好ましくは 1Z5倍以下であることが好まし い。典型的な材料の組み合わせの例として、上層埋め込み絶縁膜 31を SiO、エッチ
2 ストッパ層 32を Si Nとする例が挙げられる。この場合、上層埋め込み絶縁膜 31、ェ
3 4
ツチストッパ層 32とも、エッチングレートの上記条件が保たれる範囲内で、それぞれ S iO、 Si Nから、ある程度原子構成比が変化していても良い。また、上層埋め込み絶
2 3 4
縁膜 31、エッチストッパ層 32とも、エッチングレートの上記条件が保たれる範囲内で 、それぞれ SiO、 Si Nに、ある程度の割合で他の原子が混入するものであっても良
2 3 4
い。また、エッチストッパ層 32にハフニウムシリケート、酸化ハフニウム、酸化タンタル 、アルミナなどの高誘電率材料を用いても良い。
キャップ絶縁膜の材質に特に制限はないが、特に多層のキャップ絶縁膜を用いる 場合は、その最上層にエッチストツバ層 32と同じ材質の層を用いる力、少なくともそ の内部にエッチストッパ層 32と同じ材質の層を挿入し、単層のキャップ絶縁膜を用 ヽ る場合は、キャップ絶縁膜の材質をエッチストツバ層 32と同じにすると、後述の上層 埋め込み絶縁膜 31をエッチングしてゲート電極が半導体層（半導体領域)の下部に 延長される領域 (埋め込み絶縁膜掘り込み部 41)を形成する工程において、エッチス トツパ層 32と同じ材質の層がエッチングに耐性を持つので、キャップ絶縁膜がエッチ ングされにくいという点で好ましい。 （なお、本明細書においてエッチングに対する耐 性とは、該当するエッチング工程において目的のエッチングの対象となる主たる被ェ ツチング材料に比べてエッチングレートが低 ヽことを言う。エッチング耐性を持つ材料 のエッチングレートは、 目的のエッチングの対象となる主たる被エッチング材料に比 ベて、典型的には 1Z2倍以下である。 ) 0エッチストッパ層 32と同じ材質の層を入れ ない場合は、キャップ絶縁膜がエッチングにより失われない程度に厚くしておけば良 い。また、エッチストツバ層 32と同じ材質をキャップ絶縁膜を構成する上記各領域に 用いるかわりに、埋め込み絶縁膜掘り込み部 41を形成するエッチングに対してエツ チングレートが低ぐかつエッチストッパ層 32とは異なる材料をキャップ絶縁膜を構成 する上記各領域に用いても良 、。
[0081] 上層埋め込み絶縁膜 31を SiO、エッチストッパ層 32を Si Nとする場合、典型的
2 3 4
には第一キャップ絶縁膜 8は SiO、第二キャップ絶縁膜 9は Si Nで構成すれば良
2 3 4
い。第一キャップ絶縁膜 8、第二キャップ絶縁膜 9はともに CVD法などの製膜技術に より堆積してもよい。また第一キャップ絶縁膜 8は熱酸ィ匕膜であっても良い。
[0082] 埋め込み絶縁層 2全体の厚さに特に制限はないが、通常は 50nmから 1 μ m程度 である。
[0083] 下層埋め込み絶縁膜 33は支持基板 1と埋め込み絶縁層との接着性を得ることと、 ソース Zドレイン領域一基板間の容量を縮小することを目的に、典型的には誘電率 が高い Si Nが使われるエッチストッパ層 32の、下部に挿入する層であり、典型的に
3 4
は SiOである。通常その厚さは 50nmから 1 μ m程度である。但し、下層埋め込み絶
2
縁膜 33がなくともエッチストツバ層 32と支持基板 1と埋め込み絶縁層との間に必要な 接着性が得られる場合、あるいはエッチストツバ層 32が厚い場合などで下層埋め込 み絶縁膜 33がなくともソース Zドレイン領域一基板間の容量が必要な程度に抑制さ れる場合は、下層埋め込み絶縁膜 33を設けなくても良い。
[0084] 以下、第一の実施形態の電界効果型トランジスタの製造方法の一例を説明する。
[0085] 通常のリソグラフイエ程及びエッチング工程により、半導体層 3、キャップ絶縁膜 (8 及び 9)をパターユングし、素子領域を形成する（図 2)。
[0086] エッチストッパ層 32をストッパとして、半導体層の両側の領域で、上層埋め込み絶 縁膜 31を RIEなどのエッチング工程によりエッチングし、埋め込み絶縁層掘り込み部 41を形成する。上層埋め込み絶縁膜 31をエッチングする際のエッチング条件は、上 層埋め込み絶縁膜 31のエッチングレートが、エッチストッパ層 32に対するエッチング レートよりも大きくなるように選択する（図 3)。
[0087] この工程により半導体層の両側の領域では、上層埋め込み絶縁膜 31は除去され、 エッチストツバ層が露出する。
[0088] なお、ここでは図 2の加工で用いたレジストパターンを除去したのち、第二キャップ 絶縁膜 9をマスクに、上層埋め込み絶縁膜 31をエッチングした力 図 2の加工の後レ ジストパターンを除去せずに残し、レジストをマスクに上層埋め込み絶縁膜 31をエツ チングしても良い。
[0089] 後の工程で埋め込み絶縁層掘り込み部 41にゲート電極材料が埋め込まれるので、 埋め込み絶縁層掘り込み部 41の深さが、ゲート電極延長部の深さ Tdigになる。エツ チストッパ層 32はエッチングされないか、エッチングされてもわずかであるので、した がって、本発明で Tdigを上層埋め込み絶縁膜の厚さで規定でき、エッチングのばら つきが原因で Tdigがばらつくことを抑制できる。
[0090] 詳しく説明すると、本発明を使わない場合にエッチングのばらつきによって生じる T digのばらつきの最大値を Tdig 1とすると、このプロセスでの Tdigのばらつきの最大 値 Tdig2は (Tdigl Xエッチストッパ層 32のエッチングレート/上層埋め込み絶縁膜 31のエッチングレート）に縮小する。エッチストッパ層 32が Si N、上層埋め込み絶
3 4
縁膜 31が SiOの場合、 SiOの RIEプロセスにおけるエッチングレートは通常 Si N
2 2 3 4 の 2倍以上にすることが可能なので、 Tdig2は通常 Tdiglの 1Z2倍以下にすること が可能である。
[0091] 半導体層 3の側面に、通常の MOSFET形成プロセスと同様にゲート絶縁膜 4を形 成し、ゲート電極材料を堆積、ノターユングすることによりゲート電極 5を形成、ゲート 電極をマスクに高濃度の不純物（nチャネルトランジスタの場合は n型ドーパント、 pチ ャネルトランジスタの場合は p型ドーパント。通常は不純物濃度が 1 X 1019cm_3上に なるように導入)をイオン注入などにより導入し、ソース/ドレイン領域 6を形成して、ト ランジスタが完成する（図 4)。
[0092] この時、ゲート絶縁膜の形成に先立って、エッチングにより露出したシリコン層（半 導体領域)の側面を一旦熱酸化して犠牲酸化膜を形成し、希フッ酸により犠牲酸ィ匕 膜を除去する工程を実施し、半導体層 3の側面のエッチングダメージ層を除去しても 良い。また、犠牲酸化膜を形成したのち、チャネルイオン注入を行っても良い。
[0093] 通常の MOSFET作成プロセスと同様に、絶縁膜よりなるゲート側壁 14、コバルトシ リサイド、ニッケルシリサイドなど力もなるシリサイド領域 15、 SiOなど力もなる層間絶
2
縁膜 16、金属よりなるコンタクト 17、配線 18を形成する（図 5及び 6)。
[0094] 以上の製造方法により形成される本発明の FinFETは、図 5及び 6に示されるように 典型的には半導体層の下部に更に上層埋め込み絶縁膜 31が形成され、上層埋め 込み絶縁膜 31の下部に更にエッチストッパ層 32が設けられる。ゲート電極に覆われ た領域のチャネル方向に垂直な断面（図 5 (a)に相当する断面)では、上層埋め込み 絶縁膜 31の両側側面にゲート電極 5が設けられる。ゲート電極が半導体層の下端よ りも下に延在する上層埋め込み絶縁膜 31の側方に存在するゲート電極の下部には 上層埋め込み絶縁膜 31が存在しない。また、上層埋め込み絶縁膜 31の両側側方に おいてゲート電極の下端はエッチストッパ層 32に接する（但し、ゲート酸ィ匕時に Si N
3 よりなるエッチストツバ層 32上に薄い酸ィ匕膜が形成されるなどの工程上の理由により
4
、ゲート電極の下端とエッチストッパ層 32の間にごく薄い層、この場合はごく薄い SiO 層、が挿入されても力まわない。このようなごく薄い層は本発明の作用において本質
2
的なものではないので、このような場合も本明細書においては、ゲート電極の下端は エッチストツバ層 32に接する、と記載する。 ) oなお、半導体層 3と上層埋め込み絶縁 膜 31の幅はほぼ同じである（但し、ゲート酸化、犠牲酸化、ウエットエッチング、洗浄 などの工程上の理由により、若干の相違があってもかまわない。 ) o
[0095] 上層埋め込み絶縁膜 31が SiO、エッチストッパ層 32が Si Nよりなる典型例では、
2 3 4
ゲート電極に覆われた領域のチャネル方向に垂直な断面（図 5 (a)に相当する断面） において、半導体層 3の下部にゲート電極に両側面を挟まれるように、 SiOよりなる
2 上層埋め込み絶縁膜 31が設けられ、上層埋め込み絶縁膜 31の両側側方において 半導体層の下端よりも下にゲート電極が延在する領域ではゲート電極の下部には Si Oよりなる上層埋め込み絶縁膜 31がなぐ上層埋め込み絶縁膜 31の両側側方にお
2
いてゲート電極の下端が Si Nよりなるエッチストッパ層 32に接する。
3 4
[0096] このため本発明では Tdigはほぼ上層埋め込み絶縁膜 31の厚さと等しくなる（工程 上の理由により、エッチストッパ層 32の上面が半導体層が設けられる位置の両側で、 半導体層が設けられる位置に比べて若干下がって 、ても力まわな 、)。
[0097] 本発明では、 Tdigを上層埋め込み絶縁膜 31の厚さで規定できるので、 Tdigのば らつきが減る。元の Tdigのばらつき量を Tdig 1とすると、このプロセスでのばらつき量 Tdig2は (Tdigl Xエッチストッパ層 32のエッチングレート/上層埋め込み絶縁膜 31 のエッチングレート）に縮小する。したがってオフ電流のばらつき、寄生容量のばらつ きが低減される。 [0098] 上層埋め込み絶縁膜が SiO、エッチストッパ層が Si Nである典型例について、図
2 3 4
27 (a)と同様にオフ電流を計算した結果を図 7に示す。シミュレーションにおいて、埋 め込み絶縁膜全体の厚さは 130nmとし、下層埋め込み絶縁膜は省略した。図中に 従来技術として示したオフ電流は、図 28の結果である。
[0099] 本発明は Tdigのばらつきを抑制できるという上述の第一の効果に加えて、以下の 第二の効果を持つことが図 7からわかる。本発明の構造では従来技術に比べて特に Tdigが 20nm以下の領域で、オフ電流が抑制されるので、本発明では従来技術より も Tdigを小さく設定できる。また、従来技術ではオフ電流値の Tdig依存性が小さくな るのは Tdig> 20nmである力 本発明では Tdig = 7. 5nm以上で安定するので、 Td igの設定値をオフ電流の Tdig依存性が小さ 、領域に設定しょうとする場合 (本発明 ではもともと Tdigのばらつき量は小さいが、さらに特性を安定させるため）にも、 Tdig の設定値を従来技術より小さくできる。
[0100] Tdigが小さいとプロセスへの負担が減る上、突き出したゲート電極と基板間、突き 出したゲート電極とソース zドレイン間の寄生容量も小さくなるという長所がある。
[0101] なお、前記典型例における第二の効果は、エッチストッパ層の材料として、エッチス トツパ層に上層埋め込み絶縁膜 (SiO )よりも誘電率が高い材料 (Si N )を用いたこ
2 3 4
とにより、エッチストッパ層を通したゲート電極と半導体層との間の静電気的カップリン グが増し、半導体層下部の電位分布に対するゲート電極の制御性が増したことにより もたらされたものである。この効果は、エッチストッパ層に Si N以外の材料を用いた
3 4
場合にお 、ても、エッチストツバ層の誘電率が上層埋め込み絶縁膜の誘電率 (典型 的には SiOの誘電率)よりも高ければ得られる。
2
[0102] なお、下層埋め込み絶縁膜 33を挿入する第一の目的は、ゲート電極と基板間の寄 生容量およびソース Zドレイン領域と基板間の寄生容量を低減することである。この 目的から、 Si Nにより構成されるエッチストッパ層 32よりも誘電率が低い材料、典型
3 4
的には SiOにより、下層埋め込み絶縁膜 33を構成することが好ましい。第二の目的
2
は、張り合わせプロセスにより SOI基板を形成する際、接着性の良い SiOにより構成
2 された下層埋め込み絶縁膜 33を接着面とする目的である。なお、接着面は下層埋め 込み絶縁膜 33の上部界面、下部界面、下層埋め込み絶縁膜 33の内部のいずれに あっても良い。
[0103] また、上層埋め込み絶縁膜及びエッチストツバ層のそれぞれの材料として、上層埋 め込み絶縁膜が SiOでエッチストッパ層が Si Nという組み合わせ力 典型的な組
2 3 4
み合わせとして挙げることができ、この典型例のトランジスタについてその特性を計算 した結果を第一の実施形態において示した力 上層埋め込み絶縁膜のエッチングに 対してエッチストッパ層が耐性を持つような他の材料の組み合わせを用いても良!、。
[0104] (第二の実施形態）
第二実施形態は、第一実施形態の一例であり、埋め込み絶縁層 2が、上層埋め込 み絶縁膜 (第 1絶縁膜) 31 (Si N )とエッチストツバ層 32 (SiO )の 2層構造である形
3 4 2
態である。
[0105] なお、第一実施形態の末尾において、上層埋め込み絶縁膜 31として SiO層、エツ
2 チストツバ層 32として Si N層を用いた例を典型例として挙げたが、第二実施形態で
3 4
は前記典型例とは、上層埋め込み絶縁膜 31とエッチストッパ層 32に用いる材料が逆 になっており、また上層埋め込み絶縁膜 31をエッチングして加工する工程において も、前記の典型例とは、 Si Nと SiOのエッチングレートの大小関係が逆になる条件
3 4 2
を用いる。例えば、 CHF、 O、 Arの混合ガスを用いた RIEによるエッチングにおい
3 2
て、混合ガス中の O流量比が 0に近いとき、 SiOのエッチングレートの方力 Si N
2 2 3 4 のエッチングレートよりも大きい。そこで、 o流量比を 0に近い値力 徐々に大きくし
2
ていくと、 Si Nのエッチングレートが増大し、 SiOのエッチングレートが減少する（図
3 4 2
29)。そして、図中の A点で SiOと Si Nのエッチングレートが同一となり、 A点よりも
2 3 4
O流量比を増加させると、 SiOと Si Nのエッチングレートの大小関係は逆転する。
2 2 3 4
[0106] 例えば、第一実施形態の前記典型例の FinFETを製造する場合には、点 Aよりも 小さい酸素流量比で RIEによるエッチングを行えば良い。この場合、典型的には SiO のエッチングレートが Si Nのエッチングレートの 2倍以上となる O流量比を用いる。
2 3 4 2
また、第二実施形態の FinFETを製造する場合には、点 Aよりも大きい O流量比で R
2
IEによるエッチングを行えば良い。この場合、典型的には Si Nのエッチングレートが
3 4
SiOのエッチングレートの 2倍以上となる O流量比を用いる。
2 2
[0107] RIEのエッチング条件としてはその他、エッチングガスの種類、エッチング室内の温 度、圧力、 RF電力等を変えることによって、第 1絶縁膜に対するエッチングレートがェ ツチストッパ層に対するエッチングレートよりも大きくなるように、両者に対するエツチン グレートの大小関係を調節することができる。
[0108] このように同じ二つの材料であっても、両者に対するエッチングレートの大小関係は 材料によって一義的に決まるわけではなぐ材料の種類とエッチング方法 '条件によ つて決まるので、本実施形態及び本発明の各実施形態では、上層埋め込み絶縁膜 31をエッチングする工程においてエッチストッパ層がエッチング耐性を持つという発 明の条件を満たすように、エッチング方法 ·条件を選択する。
[0109] なお、第二実施形態では、 Si Nのエッチングレートは SiOのエッチングレートより
3 4 2
も大きく設定される。 Si Nのエッチングレートは SiOのエッチングレートの 2倍以上
3 4 2
であることが特に好ましい。
[0110] 第二の実施形態ではエッチストツバ層 32が誘電率が低ぐまた張り合わせ工程によ る SOI基板の作成において接着性に優れる SiOであるので、エッチストッパ層 32の
2
下部に下層埋め込み絶縁膜を設ける必要がない。
[0111] また、キャップ絶縁膜 22の上部は、エッチストツバ層 32と同じ材質 (キャップ絶縁膜 22は SiO )とし、多層のキャップ絶縁膜を用いる場合は、その最上層にエッチストツ
2
パ層 32と同じ材質の層を用いるか、少なくともその内部にエッチストッパ層 32と同じ 材質の層を挿入することが好ましい。図 8以降の図では、キャップ絶縁膜 22として、 単層の SiO膜を適用した場合を示す。
2
[0112] この場合、上層埋め込み絶縁膜 31、エッチストッパ層 32とも、エッチングレートの上 記条件が保たれる範囲内で、それぞれ Si N、 SiOから、ある程度原子構成比が変
3 4 2
化して 、ても良ぐまた他の元素がある程度混入しても良 、。
なお、図 8、図 9、図 10、図 11、図 12、図 13は、それぞれ第一実施形態の図 1、図 2 、図 3、図 4、図 5、図 6に対応する図面である。
[0113] 本実施形態では、エッチストッパ層 32 (SiO )をストッパとして、上層埋め込み絶縁
2
膜 31 (Si N )をエッチングし、埋め込み絶縁層掘り込み部 41を形成する際、上層埋
3 4
め込み絶縁膜 31 (Si N )のエッチングレートは、エッチストッパ層 32に対するエッチ
3 4
ングレートよりも大きくなるように条件を選択するので、エッチストッパ層 32はエツチン グされないか、エッチングされてもわずかである。 Tdigは埋め込み絶縁層のエツチン グ量によって決まる力 この場合 Tdigを上層埋め込み絶縁膜の厚さで規定できるの で、 Tdigのばらつきが減る。上層埋め込み絶縁膜 31 (Si N )のエッチングレートは、
3 4
エッチストッパ層 32に対するエッチングレートよりも大きくなるようにするには、例えば RIEにお 、て酸素流量を多くすることにより実現される。
[0114] 図 12及び 13に示されるように上層埋め込み絶縁膜 31が Si N、エッチストッパ層 3
3 4
2が SiOよりなる本実施形態では、ゲート電極に覆われた領域のチャネル方向に垂
2
直な断面（図 5 (a)に相当する断面）において、半導体層 3の下部に更にゲート電極 に両側面を挟まれるように、 Si Nよりなる上層埋め込み絶縁膜 31が設けられ、上層
3 4
埋め込み絶縁膜 31の両側側方において半導体層の下端よりも下にゲート電極が延 在する領域の下部には Si Nよりなる上層埋め込み絶縁膜 31がなぐ上層埋め込み
3 4
絶縁膜 31の両側側方においてゲート電極の下端が SiOよりなるエッチストッパ層 32
2
に接する。
[0115] なお、ゲート酸化時に Si Nよりなる上層埋め込み絶縁膜 31の両側に薄い酸ィ匕膜
3 4
が形成されるなどの工程上の理由により、ゲート電極の側面と上層埋め込み絶縁膜 3 1の間にごく薄い層、この場合はごく薄い SiO層、が挿入されても力まわない。このよ
2
うなごく薄 、層は本発明の作用にお ヽて本質的なものではな!、ので、このような場合 においても、本明細書においては、ゲート電極は上層埋め込み絶縁膜 31の側面に 接する、とする。
[0116] 第一実施形態に記載した通り、第二実施形態においても、従来技術におけるエツ チングのばらつきによる Tdigのばらつきの最大値を Tdiglとすると、このプロセスでの ばらつきの Tdigの最大値 Tdig2は（Tdigl Xエッチストッパ層 32のエッチングレート Z上層埋め込み絶縁膜 31のエッチングレート）に縮小する。
[0117] 他の工程のプロセス条件は、埋め込み絶縁層 2及びキャップ絶縁膜 22の構成が異 なることを除いて、第一実施形態において記載したものと同じである。
[0118] 第一実施形態に記載した通り、第二実施形態においても、 Tdigを上層埋め込み絶 縁膜の厚さで規定できるので、 Tdigのばらつきが減る。元の Tdigのばらつき量を Tdi glとすると、このプロセスでのばらつき量 Tdig2は（Tdigl Xエッチストッパ層 32のェ ツチングレート/上層埋め込み絶縁膜 31のエッチングレート）に縮小する。したがつ てオフ電流のばらつき、寄生容量のばらつきが低減される。
[0119] 上層埋め込み絶縁膜 31を Si N、エッチストッパ層 32を SiOとし、 Tdigを変化させ
3 4 2
た場合のオフ電流のシミュレーション結果を図 14に示す。埋め込み絶縁層構造以外 の素子構造、計算条件は図 7の場合と同じである。図中に従来技術として示したオフ 電流は、図 28の結果である。
[0120] Tdigが同一である場合、通常の πゲート FinFETに比べて、オフ電流が小さいこと が第二実施形態の第二の効果として挙げられる。
[0121] 効果が飽和する領域 (Tdig> 30nm)におけるオフ電流は、通常の πゲート FinFE
Tの 1/3倍程度まで縮小する。これは、本実施形態では上層埋め込み絶縁膜が Si
3
Nであるためこの層の誘電率が大きぐ下部に突起したゲート電極と、半導体層下部
4
との静電容量が大きくなるので、半導体層下部の電位に対するゲート電極の制御性 が向上することによる。
[0122] また第二の効果は、上層埋め込み絶縁層に Si N以外の SiOよりも誘電率が高!ヽ
3 4 2
材料を用いた場合にも得られる。
[0123] 第二の効果は、半導体層の下端よりも下に突起したゲート電極によって挟まれた上 層埋め込み絶縁膜の誘電率が、従来の FinFETにお 、て埋め込み絶縁膜を構成す る SiOよりも高いことによって得られる効果である。
2
[0124] (第三の実施形態）
図 19に示されるように第三の実施形態は、第一の実施形態において、上層埋め込 み絶縁膜 31を構成する材料、またはエッチストツバ層 32を構成する材料よりも誘電 率が高い材料よりなる埋め込み高誘電率膜 35層を下層埋め込み絶縁膜 33の中に 設けるものである。埋め込み高誘電率膜 35はゲート電極下部と半導体層下部との間 の静電気的容量を増すことにより、ゲート電極による半導体層下部領域の電位の制 御性を増し、オフ電流を抑制する効果がある。 SiOが上層埋め込み絶縁膜 31を構
2
成する材料、またはエッチストツバ層 32を構成する材料として用いられる場合、高誘 電率膜 35は典型的には Si Nにより構成する。
3 4
[0125] 第三の実施形態の典型例として、第二実施形態の構成に対して、エッチストツバ層 32の下部に下層埋め込み絶縁膜 33を追加し、下層埋め込み絶縁膜 33が、上部の 埋め込み高誘電率膜 35 (典型的には Si N、典型的膜厚は lOnmから 50nm)と、下
3 4
部の SiOよりなる下部の埋め込み絶縁膜 36の二層により構成される場合が挙げられ
2
る。埋め込み高誘電率膜 35はゲート電極下部と半導体層下部との間の静電気的容 量を増し、ゲート電極による半導体層下部領域の電位の制御性を増し、第二の実施 形態に比べて、さらにオフ電流を抑制する効果がある。
[0126] 図 15、図 16、図 17、図 18、図 19は、それぞれ第一実施形態の図 8、図 9、図 10、 図 11、図 12に対応する図面である。
[0127] また、上層埋め込み絶縁膜 31が SiO、エッチストッパ層 32が Si Nである場合に
2 3 4
おいても、エッチストッパ層 32が薄く（典型的には 15nm以下）、エッチストッパ層を通 したゲート電極下部と半導体層下部との間の静電気的容量が小さい場合には、下層 埋め込み絶縁膜 33の一部に、埋め込み高誘電率膜 35を持つ形態を形成しても良 い。例えば、埋め込み絶縁膜 33が、上から薄い SiO (典型的には厚さ lOnm以下）、
2
埋め込み高誘電率膜 35、 SiOよりなる下部の埋め込み絶縁膜 36の三層構造であつ
2
ても良い。
[0128] (発明の他の実施形態）
本発明の各実施形態では素子領域が単一の矩形である場合を示したが、複数の フィン (半導体領域)が組み合わされたマルチフィン構造の素子領域に、本発明の各 実施形態を適用しても良い。この場合、図 20の A—A'断面が本発明の各形態の A A断面に対応する形状をもつ。図 20の各フィンは、各フィン内を流れるチャネル電 流の方向が互いに平行となるように配列されている。また、図 20 (a)の電界効果型ト ランジスタでは、各フィンごとに独立したゲート電極及びソース Zドレイン領域が設け られている。図 20 (b)の電界効果型トランジスタでは、各フィン以外に更に、チャネル 電流の方向と直交する方向に延在して各フィンを挟んで連結する連結領域 7がソー ス Zドレイン領域の一部として、設けられている。連結領域 7は、チャネル電流の方向 と直交する方向に延在する半導体領域よりなる。また、連結領域 7で連結されたフィ ンを跨ぐように一つのゲート電極が形成されて 、る。
[0129] 本発明の各実施形態は、キャップ絶縁膜がない、トライゲート構造にも使用しても良 い。この場合に形成される形態を、図 21 (a)、図 21 (b)、図 21 (c)に示す。図 21 (a) 、図 21 (b)、図 21 (c)は、それぞれ図 4 (a)、図 11 (a)、図 18 (a)の断面に対応する 断面である。
[0130] 下部の埋め込み絶縁膜 36を省略した場合の例を図 22 (a)、図 22 (b)に示す。図 2 2 (a) ,図 22 (b)は図 4 (a)、図 18 (a)の断面に対応する断面である。
[0131] エッチストッパ層をゲートサイドウォール形成の際のストッパとして使用しても良い。
これを図 23、図 24に示す。上面図 23 (a)の C— C '断面を図 23 (b)に、図 23 (b)断 面においてサイドウォール形成工程を順を追って描いたものを図 24 (a)、図 24 (b)、 図 24 (c)に示す。図 24 (a)は図 4 (c)に対応している。ここに述べる実施形態は第一 実施形態の変形例であり、上層埋め込み絶縁膜 31は SiO、エッチストツバ層 32は S
2
i N、下層埋め込み絶縁膜 33は SiO、第一キャップ絶縁膜 8は SiO、第二キャップ
3 4 2 2
絶縁膜 9は Si Nである。
3 4
[0132] 図 3から図 4に至る工程において、ゲート電極材料を堆積したのち、ゲートキャップ 膜 42の材料 (典型的には Si N、典型的膜厚は 20から 50nm)を堆積し、ゲート電極
3 4
材料とゲートキャップ膜材料をゲート電極のパターンにパターユングすることにより、 図 24 (a)のように、ゲート電極 5の上にゲートキャップ膜 42が積層した形状を形成す る。続いて全体にサイドウォール絶縁膜 44を厚く（典型的には SiO、典型的膜厚は 5
2
OOnm)堆積し、ゲートキャップ膜 42をストッパとする CMPにより、サイドウォール絶縁 膜 44を平坦化する（図 24 (a) )。
[0133] 次にサイドウォール絶縁膜 44の上部を選択的にエッチングし (エッチング量は典型 的には 20から 50nm)、全体に薄くサイドウォール用マスク（典型的には Si N、典型
3 4 的膜厚は 10から 50nm)を堆積し、これをエッチバックすること〖こより、露出したゲート キャップ膜 42の側面、または露出したゲートキャップ膜 42とゲート電極 5の側面に、 サイドウォール用マスク 43を側壁状に形成する（図 24 (b) )。
[0134] 次に、ゲートキャップ膜 42とサイドウォール用マスク 43をマスクに、サイドウォール絶 縁膜 44をエッチングすることにより、サイドウォール絶縁膜 44をゲート電極 5の側面だ けに残るように加工し、ゲート電極 5の側面にゲートサイドウォール 14を形成する。こ のとき、ゲート電極力も離れた部分ではエッチストツバ層 32が、サイドウォール絶縁膜 44をエッチングする際のストッパとなり、サイドウォール絶縁膜 44をエッチングするェ 程にぉ 、て、下層埋め込み絶縁膜等がエッチングされてしまうことを防ぐことができる
[0135] この方法でゲートサイドウォールを形成すると、ゲート電極力 離れた位置の半導体 層 3の側面にはゲートサイドウォールを形成せずに、ゲート電極の側面だけにゲート サイドウォールを形成することができるので、ゲートサイドウォールの形成後に半導体 層の側面にソース Zドレイン領域となるェピタキシャル層を成長させたり、あるいはゲ ートサイドウォールの形成後に半導体層の側面をシリサイドィ匕することなどが可能に なる。
[0136] 本発明の各実施形態は、ゲート電極の一部が、半導体層（半導体領域)下部に一 部回り込む形態に適用しても良い。図 4 (a)に対応する形態を図 25に示す。すなわ ち、この FinFETでは、上層埋め込み絶縁層のチャネル電流方向と直交する方向の 幅力 半導体層のチャネル電流方向と直交する方向の幅よりも狭くなつており、半導 体領域下部のコーナー部が絶縁膜を介してゲート電極で覆われていることに特徴が ある。このため、通常の πゲート FinFETに比べて、 DIBL (ドレインインデュースドバ リア一口一ウィング)をさらに抑制できるので、ゲート電極の制御性をさらに向上させる ことができ、本発明におけるオフ電流抑制効果をより強めることができる。
[0137] 本発明では、第一実施形態に記載した通り、エッチストツバ層の材料は、上層埋め 込み絶縁膜 31のエッチングに用いられる所定条件でのエッチングに対して第 1絶縁 膜よりもエッチングレートが低い材料を選択する。所定条件のエッチングとは、上層埋 め込み絶縁膜 31に対するエッチングレートがエッチストッパ層 32に対するエッチング レートより大きい（典型的には 2倍以上)エッチング条件である。
[0138] 通常、 SiOを RIEによりエッチングする際に使用する条件は、 SiOに対するエッチ
2 2
ングレートが Si Nに対するエッチングレートより大きいので、エッチストッパ層 32が Si
3 4
Oよりなる場合あるいは SiO力も若干の原子構成の変化がある材料よりなる場合で
2 2
あり、エッチストツバ層が Si Nである場合には、前記所定条件に当てはまる。
3 4
[0139] また、通常 SiOを RIEによりエッチングする際の条件は、 SiOに対するエッチング
2 2
レートがハフニウムシリケート、酸化ハフニウム、酸化タンタル、アルミナなどの高誘電 率材料に対するエッチングレートより大きいので、エッチストッパ層 32が SiOよりなる
2 場合あるいは SiO力 若干の原子構成の変化がある材料よりなる場合には、前記所
2
定条件に当てはまる。
[0140] 典型的には、上層埋め込み絶縁膜 31 (あるいは上層埋め込み絶縁膜 31の最下層
(エッチストッパ層に接する層））が SiOあるいは SiOから若干の原子構成の変化が
2 2
ある材料である場合には、前記所定条件として、 SiOに対するエッチングレートが Si
2 3
Nに対するエッチングレートより大きい条件を選択すればよぐエッチストッパ層につ
4
V、てはこの所定条件下で SiOに対するエッチングレートよりもエッチングレートが低く
2
なる材料として、典型的には、 Si N (あるいは Si Nから若干原子構成が変化した材
3 4 3 4
料)を選べば良い。
[0141] また、 SiOに対するエッチングレートが Si Nに対するエッチングレートより大きい
2 3 4
条件であれば、ハフニウムシリケート、酸化ハフニウム、酸化タンタル、アルミナなどの 高誘電率材料に対するエッチングレートが通常 SiOに対するエッチングレートより小
2
さいので、所定条件として、 SiOに対するエッチングレートが Si Nに対するエツチン
2 3 4
グレートより大きい条件を選択し、エッチストッパ層の材料としてハフニウムシリケート、 酸ィ匕ハフニウム、酸ィ匕タンタル、アルミナなどの高誘電率材料を用いても良い。
[0142] また、上層埋め込み絶縁膜 33 (または上層埋め込み絶縁膜 33の最下層）が窒素を 多く含む材料 (典型的には Si N、あるいは Si N力 若干の原子構成の変化がある
3 4 3 4
材料)である場合には、前記所定条件として、典型的には Si Nに対するエッチング
3 4
レートが SiOに対するエッチングレートより大きい条件を選択すればよぐエッチスト
2
ッパ層についてはこの所定条件下で Si Nに対するエッチングレートよりもエッチング
3 4
レートが低くなる材料として、窒素の含有量が少ない材料、典型的には、 SiO (ある
2 いは SiO力 若干原子構成が変化した材料)を選べば良 、。
2
[0143] 本発明の各実施形態において、埋め込み絶縁層掘り込み部 41を形成する工程に おいて、エッチストッパ層 32は全くエッチングされなくてもよぐまた一部がエッチング されても良い。
[0144] 本発明の各実施形態において、上層埋め込み絶縁膜 31は多層構造を持っても良 い。例えば Si Nである上層埋め込み絶縁膜 31に代えて、上層埋め込み絶縁膜 31 の上部の半導体層 3に接する部分を SiOや SiON (典型的には 1. 5nm力ら 20nm)
2
で形成し、 SiOや SiONで形成された部分の下部を Si Nで形成しても良い（SiO
2 3 4 2 の領域、 Si Nの領域は原子の構成比、構成する原子の種類がある程度化学量論
3 4
的な組成力もずれても良い。 ) o上層埋め込み絶縁膜 31のうち、上部の半導体層 3に 接する部分を SiOや SiONで構成すると、半導体層 3が Si N膜上にある場合と比
2 3 4
ベて、半導体層 3と上層埋め込み絶縁膜 31との間の界面準位密度を減らすことがで きる。
但し、上層埋め込み絶縁膜 31が多層構造を持つ場合においても、エッチストツバ層 32に接する部分を成す材料は、エッチストツバ層 32に対して選択的にエッチングで きる（エッチストッパ層 32よりも大きなエッチングレート、好ましくは 2倍以上、より好まし くは 5倍以上)材料により構成される。
[0145] また、各実施形態において、下層埋め込み絶縁膜は複数の層からなっていても良 い。支持基板は絶縁膜であっても半導体層であっても良い。各実施形態において、 第 1絶縁膜よりも下方に複数の絶縁膜のみが積層されている場合、第 1絶縁膜直下 の層をエッチストツバ層、最下層を支持基板、エッチストツバ層と支持基板の間の層を 下層埋め込み絶縁膜とする。
[0146] また、エッチストッパ層も多層であっても良い。この場合、少なくともエッチストッパ層 の最上層（第 1絶縁膜に接する層）と最下層は埋め込み絶縁層掘り込み部 41を形成 するためのエッチングに対して耐性を持つ（埋め込み絶縁層掘り込み部 41を形成す るためのエッチングに対して、エッチングの対象となる材料よりエッチングレートが小さ い。典型的には 1Z2倍以下。；)。
[0147] 但し、典型的にはエッチストッパ層は単層であり、またエッチストッパ層は多層である 場合は典型的にはエッチストツバ層を形成するすべての層が埋め込み絶縁層掘り込 み部 41を形成するためのエッチングに対して耐性を持つ。
[0148] また、エッチストッパ層は、埋め込み絶縁層掘り込み部 41を形成するためのエッチ ングにより露出する層及びこの層より上の層により構成され、あるいはプロセスのばら つきにより埋め込み絶縁層掘り込み部 41を形成するためのエッチングによって露出 する可能性のある層及びこの層より上の層により構成される。 [0149] 本発明においては、半導体層の下方に設けられる絶縁膜の一部、すなわち、上層 埋め込み絶縁膜 31、エッチストツバ層 32、下層埋め込み絶縁膜 33のいずれか、ある いは上層埋め込み絶縁膜 31のうち半導体層 3の下部に位置する一部、エッチストツ パ層 32のうち半導体層 3の下部に位置する一部、下層埋め込み絶縁膜 33のうち半 導体層 3の下部に位置する一部のいずれかに、 SiOよりも誘電率が高い材料が設け
2
られると、ゲート電極のうち半導体層の下端よりも下に突起した領域の下面または側 面と、半導体層の下端近傍との静電気的な結合が増し、ゲート電極による半導体層 の下端近傍の電位制御性が強くなるので、トランジスタの性能が改善する。具体的に は、サブスレショルドスウィングが縮小し、オフ電流が低減する。これら、 SiOよりも誘
2 電率が高い材料は典型的には Si Nであり、あるいは、ハフ二ユウムシリケート、ハフ
3 4
二ユウムオキサイド、アルミナ等の高誘電率材料である。但し、ここに挙げた材料にお ける原子の構成比、構成する原子は、化学量論的組成カゝらある程度外れていても良 い。
[0150] 本発明の第一実施形態で上層埋め込み絶縁膜よりも誘電率が高い材料をエッチス トツパ層に用 、た場合 (図 7にオフ電流を示した具体例においては、上層埋め込み絶 縁膜が SiO、エッチストッパ層が Si N )は、図 7のように特に Tdigが小さい領域でォ
2 3 4
フ電流低減効果が大きい。この場合、 Tdigが 7. 5nm以上、すなわち Wfinの 1/4倍 以上において、オフ電流が最小値に達して安定するので、 Tdigは 7. 5nm以上、す なわち Wfinの 1Z4倍以上が好ましいと言える。また、図 7においては Tdigが 7. 5n m以上の領域において、オフ電流は変化しなくなるので、 Tdigが 7. 5nm以上である と、 Tdigがばらつ!/ヽてもオフ電流のばらつきが極めて小さ!/、点にお!、て好まし!/、が、 Tdigが大きすぎてもプロセス上の負担が増し、またゲート電極と支持基板間の寄生 容量や、ゲート電極とソース Zドレイン領域間の寄生容量が増すので、プロセス上の マージンを考えると、 Tdigが 15nm以下、すなわち Wfinの 1Z2倍以下であることが 好ましい。
[0151] また、第二の実施形態においては、エッチストツバ層よりも誘電率が高い材料を上 層埋め込み絶縁膜に用いた場合（図 14にオフ電流を示した具体例においては、上 層埋め込み絶縁膜が Si N、エッチストッパ層が SiO )は、 Tdigが 25nm (Wfinの 5 Z7倍)以上で最小値に達して安定している。図 7の場合と同様に Tdigが大きすぎて もプロセス上の負担が増し、またゲート電極と支持基板間の寄生容量や、ゲート電極 とソース Zドレイン領域間の寄生容量が増すので、プロセス上のマージンを考えると、 Tdig力 Onm以下、すなわち Wfinの 1. 3倍以下であることが好ましい。
[0152] また、図 7、図 14の結果を考え合わせると、本発明においては、一般に、 Tdigが 40 nm以下、すなわち Wfinの 1. 3倍以下であることが好ましいと言える。
[0153] また、本発明で用いられる多層の埋め込み絶縁膜を持つ SOI基板は、上層埋め込 み絶縁膜に相当する部分は、本明細書に記載した Tdigの範囲に相当する厚さであ ることが望ましい。すなわち、上層埋め込み絶縁膜の厚さ力 40nm以下、または 15 nm以下であり、また典型的には上層埋め込み絶縁膜の厚さが 7. 5nm以上である。
[0154] また、本発明で用いられる多層の埋め込み絶縁膜を持つ SOI基板の最上層の埋 め込み絶縁膜は、上層埋め込み絶縁膜に相当する力、あるいは上層埋め込み絶縁 膜の一部であるから、本発明で用いられる多層の埋め込み絶縁膜を持つ SOI基板の 最上層の埋め込み絶縁膜の厚さは、 40nm以下、または 15nm以下である。
[0155] 本発明で用いる SOI基板は例えば以下のように製造する。まず第一のシリコン基板 上に上層埋め込み絶縁膜、エッチストツバ層、下層埋め込み絶縁膜をこの順に CVD 法、 ALD (atomic layer deposition:原子層成長）法などの製膜技術により堆積 する。そして第二のシリコン基板と下層埋め込み絶縁膜とを加熱圧着して接着する。 そして第一のシリコン基板を薄膜化し半導体層を形成する。第二のシリコン基板は支 持基板となる。第一のシリコン基板を薄膜ィ匕して半導体層を形成する際にはスマート カット (登録商標）、 ELTRAN (登録商標)などの技術を用いても良い。また、下層埋 め込み絶縁膜、あるいは下層埋め込み絶縁膜とエッチストッパ層と、あるいは下層埋 め込み絶縁膜とエッチストツバ層と上層埋め込み絶縁膜を、第二のシリコン基板に形 成し、第二のシリコン基板に形成されない層だけを第一のシリコン基板に形成しても 良い。なお、上層埋め込み絶縁膜、エッチストツバ層、下層埋め込み絶縁膜の材料 は本発明に記載したトランジスタに用いられる構成に従う。
[0156] ここで、上層埋め込み絶縁膜が SiOの場合、上層埋め込み絶縁膜は第一のシリコ
2
ン基板を熱酸ィ匕して形成しても良い。上層埋め込み絶縁膜が多層膜でその最上層 が SiO層の場合、その SiO層は第一のシリコン基板を熱酸ィ匕して形成しても良い。
2 2
下層埋め込み絶縁膜が SiO層の場合、下層埋め込み絶縁膜は第二のシリコン基板
2
を熱酸化して形成しても良い。下層埋め込み絶縁膜が多層膜でその最下層が SiO
2 層の場合、その SiO層は第二のシリコン基板を熱酸ィ匕して形成しても良い。
2
[0157] このように半導体層下部に複数の絶縁膜（1層以上の第 1絶縁膜、エッチストツバ層 、 1層以上の下層埋め込み絶縁膜)が積層された基板としては、例えば、最上層が半 導体層であり、その下部に SiO層と Si N層とが交互に積層された基板を用いること
2 3 4
ができる。
[0158] また、典型的には半導体層下部に第 1絶縁膜に相当する SiO層、エッチストツバ層
2
に対応する Si N層、その下部に下層埋め込み絶縁膜に対応する SiO層が設けら
3 4 2
れる。あるいは、半導体層下部に第 1絶縁膜に相当する Si N層、エッチストツバ層に
3 4
対応する SiO層が設けられる。また、本明細書に掲載した各種実施形態に対応した
2
複数の絶縁膜が半導体層下部に設けられる。
[0159] また、半導体層下部に設けられた複数の絶縁膜の下部は半導体 (典型的にはシリ コン)または絶縁体 (サファイア、石英など)よりなる支持基板により保持される。
[0160] また半導体層は典型的にはシリコン層である力 SiGeなどシリコン以外の半導体で あっても良 、。また半導体層は異種の半導体層が積層されたものであっても良!、。
[0161] また、埋め込み絶縁膜は典型的にはウェハ全体に広がり、少なくとも複数のトランジ スタが設けられる一定の範囲の全体にわたってひろがるように設けられる。
[0162] 第一のシリコン基板と第二のシリコン基板の双方に同一機能の層（上層埋め込み絶 縁膜、エッチストツバ層、下層埋め込み絶縁膜のいずれか)を形成し、同一機能の層 同士を接着しても良い。例えば、第一のシリコン基板上に上層埋め込み絶縁膜、エツ チストツバ層、下層埋め込み絶縁膜をこの順に形成し、第二のシリコン基板上の下層 埋め込み絶縁膜を形成し、第一のシリコン基板上の下層埋め込み絶縁膜と、第二の シリコン基板上に下層埋め込み絶縁膜を互いに接着しても良い。
[0163] 本発明は通常ゲート長 180nm以下の微細トランジスタに適用される。典型的なゲ 一ト長は 25nmから 90nmである。
[0164] フィン幅 Wfin (図 5 (a)の紙面内横方向の半導体層 3の幅）は通常 5nmから 50nm であり、典型には lOnmから 35nmである。但し、ゲート長が 50nmを切るような微細 なトランジスタにおいてはフィン幅 Wfinが 5nm以下であっても良い。半導体層の高さ Hfinは典型的には 15nmから 70nmである。
[0165] ゲート電極はポリシリコン、あるいは金属、金属シリサイドなどの導電性材料により構 成される。
[0166] Fin領域を形成する半導体層の、チャネル形成領域 (ゲート電極に覆われた部分） には、不純物をドーピングしてもよぐドーピングしなくても良い。ゲート電極がポリシリ コンの場合には、通常 nチャネルトランジスタでは p型の、 pチャネルトランジスタでは n 型の不純物が導入される。また、ソース Zドレイン領域には nチャネルトランジスタで は n型の、 pチャネルトランジスタでは p型の不純物が高濃度（通常 1019cm_3以上、 典型的には 1019cm_3以上）に導入される。 n型不純物は典型的には As、 P、 Sb等の ドナー不純物、 p型不純物は典型的には In、 B、 A1等のァクセプタ不純物である。
[0167] また、チャネル形成領域 (半導体層のうちソース Zドレイン領域に挟まれた部分で、 ゲート電極に覆われた部分。 )には低濃度のチャネルイオン注入が行われてもよぐ チャネルイオン注入が行われなくてもよい。また、第一導電型のソース Zドレイン領域 に隣接したチャネル形成領域に、ある一定の幅にわたって第二導電型の不純物が 導入されるハロー領域を持っても良い。
[0168] また、本明細書の図面においては、典型的な例として半導体層、各種絶縁膜、第 ニキヤップ絶縁膜の断面が長方形である場合を図示したが、実際にはエッチングェ 程、熱酸化工程などの製造工程の影響により、断面が長方形からずれた形態を持つ ても良い。例えば、犠牲酸化、ゲート酸ィ匕などの熱酸ィ匕工程によって半導体層のコー ナ一部が丸みを持っても良い。また、例えば RIEなどのエッチング工程の影響により 、半導体層、上層埋め込み絶縁膜などの各構成部分の側面がテーパーを持ったり、 ゆるやかな曲面を持っても良!、。
[0169] なお、各実施形態において電界効果型トランジスタの構成要素として用いられる、 複数の元素力 なる材料、例えば SiO 、 Si Nなどの材料、における原子の構成比
2 3 4
は、発明の効果が得られる範囲で、化学量論的組成力もある程度ずれたものであつ てもかまわない。また、化学量論的組成において含まれない元素が、発明の効果が 得られる範囲で、ある程度混入されても良い。
エッチストッパ層の厚さに特に制限はないが、通常 5nmから 150nm程度である。伹 し、以下の式により与えられるエッチストツバとして効果が得られる最低限度の厚さを 超えることが好ましい。
(上層埋め込み絶縁膜の厚さ） X (l+x)/(l-x) X (エッチストッパ層のエッチング レート） / (上層埋め込み絶縁膜のエッチングレート）
但し、 Xは絶縁膜の厚さのエッチングレートのバラツキ量の規定値に対する比である 。すなわち、 20%ばらつく場合は 0.2である。（l+x)Z(l— X)という積は、最もエツ チングレートが低い部分において、上層埋め込み絶縁膜の全体をエッチングしょうと した場合、最もエッチングレートが大きい部分におけるエッチング量を示す。 Xの典型 的な値は 0.2である。
なお、本発明にお ヽて「基体」とは基板に平行 (水平)な任意の平面を意味する。

Claims

請求の範囲
[1] 1層以上力 なる第 1絶縁膜と、該第 1絶縁膜上に設けられた半導体領域が、基体 平面に対して上方に突起するように設けられ、
該半導体領域の上部力ゝら該半導体領域及び第 1絶縁膜を跨ぐように設けられたゲ ート電極と、該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶 縁膜と、該ゲート電極を挟むように半導体領域内に設けられたソース Zドレイン領域 とを有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トラン ジスタであって、
該第 1絶縁膜は、所定条件でのエッチングに対して、少なくとも該第 1絶縁膜の最 下層よりもエッチングレートが低い材料力もなるエッチストッパ層上に設けられている ことを特徴とする電界効果型トランジスタ。
[2] 突起状の半導体領域と、該半導体領域の上部から該半導体領域の下端の位置よ り下方まで延在するように設けられたゲート電極と、該半導体領域の下方にゲート電 極で挟まれるように設けられた第 1絶縁膜と、該ゲート電極と半導体領域の少なくとも 側面の間に設けられたゲート絶縁膜と、該ゲート電極を挟むように半導体領域内に 設けられたソース Zドレイン領域とを有し、該半導体領域の少なくとも側面にチャネル が形成される電界効果型トランジスタであって、
該第 1絶縁膜は、所定条件でのエッチングに対して、少なくとも該第 1絶縁膜の最 下層よりもエッチングレートが低い材料力もなるエッチストッパ層上に設けられている ことを特徴とする電界効果型トランジスタ。
[3] 前記半導体領域より下方に、 SiOよりも誘電率が高い材料力 なる層を有すること
2
を特徴とする請求項 1又は 2に記載の電界効果型トランジスタ。
[4] 前記第 1絶縁膜が、少なくとも前記エッチストツバ層側に SiOよりも誘電率が高い材
2
料からなる層を有することを特徴とする請求項 1〜3の何れか 1項に記載の電界効果 型トランジスタ。
[5] 前記エッチストツバ層が、少なくとも前記第 1絶縁膜側に SiO層を有することを特徴
2
とする請求項 4に記載の電界効果型トランジスタ。
[6] 前記エッチストッパ層の下部に、上力 順に SiOよりも誘電率が高い材料力 なる 層、 SiO層を有することを特徴とする請求項 4又は 5に記載の電界効果型トランジス
2
タ。
[7] 前記第 1絶縁膜が、前記エッチストツバ層側に SiO層を有することを特徴とする請
2
求項 3に記載の電界効果型トランジスタ。
[8] 前記エッチストツバ層が、少なくとも前記第 1絶縁膜側に SiOよりも誘電率が高い材
2
料力 なる層を有することを特徴とする請求項 7に記載の電界効果型トランジスタ。
[9] 前記エッチストツバ層の下部に SiO層を有することを特徴とする請求項 7又は 8に
2
記載の電界効果型トランジスタ。
[10] 前記 SiOよりも誘電率が高い材料力 Si Nであることを特徴とする請求項 3〜9の
2 3 4
何れ力 1項に記載の電界効果型トランジスタ。
[11] 前記半導体領域の上面と前記ゲート電極との間に、少なくとも 1層のキャップ絶縁 膜を有することを特徴とする請求項 1〜10の何れか 1項に記載の電界効果型トランジ スタ。
[12] 前記キャップ絶縁膜が、前記エッチストツバ層と同じ材料力もなる層を有することを 特徴とする請求項 11に記載の電界効果型トランジスタ。
[13] 前記キャップ絶縁膜の最上層が、前記エッチストツバ層と同じ材料力もなる層である ことを特徴とする請求項 12に記載の電界効果型トランジスタ。
[14] 前記第 1絶縁膜の厚さが 40nm以下であることを特徴とする請求項 1〜13の何れか
1項に記載の電界効果型トランジスタ。
[15] 前記第 1絶縁膜の厚さが 15nm以下であることを特徴とする請求項 1〜13の何れか
1項に記載の電界効果型トランジスタ。
[16] 前記第 1絶縁膜の厚さが 7. 5nm以上 40nm以下であることを特徴とする請求項 1
〜 13の何れか 1項に記載の電界効果型トランジスタ。
[17] 前記第 1絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向 の幅の 1. 3倍以下であることを特徴とする請求項 1〜13の何れか 1項に記載の電界 効果型トランジスタ。
[18] 前記第 1絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向 の幅の 1Z2倍以下であることを特徴とする請求項 1〜13の何れ力 1項に記載の電界 効果型トランジスタ。
[19] 前記第 1絶縁膜の厚さが、前記半導体領域のチャネル電流の方向と直交する方向 の幅の 1Z4倍以上 1. 3倍以下であることを特徴とする請求項 1〜13の何れか 1項に 記載の電界効果型トランジスタ。
[20] Si N層上に、 Si Nよりもエッチングレートが高くなる条件でエッチングにより形成
3 4 3 4
された SiO領域と、
2
該 SiO領域上に設けられた半導体領域と、
2
該半導体領域の上部から該半導体領域及び SiO領域を跨ぐように設けられたゲ
2
ート電極と、
該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、 該ゲート電極を挟むように半導体領域内に設けられたソース Zドレイン領域と、 を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型ト ランジスタ。
[21] 前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜を有することを 特徴とする請求項 20に記載の電界効果型トランジスタ。
[22] 前記キャップ絶縁膜として Si N層を有することを特徴とする請求項 21に記載の電
3 4
界効果型トランジスタ。
[23] SiO層上に、 SiOよりもエッチングレートが高くなる条件でエッチングにより形成さ
2 2
れた Si N領域と、
3 4
該 Si N領域上に設けられた半導体領域と、
3 4
該半導体領域の上部から該半導体領域及び Si N領域を跨ぐように設けられたゲ
3 4
ート電極と、
該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、 該ゲート電極を挟むように半導体領域内に設けられたソース Zドレイン領域と、 を有し、該半導体領域の側面にチャネルが形成されることを特徴とする電界効果型ト ランジスタ。
[24] 前記 SiO層の下部に、上力も順に Si N層、 SiO層を有することを特徴とする請求
2 3 4 2
項 23に記載の電界効果型トランジスタ。
[25] 前記半導体領域の上面と前記ゲート電極との間に、キャップ絶縁膜として SiO層を
2 有することを特徴とする請求項 23又は 24に記載の電界効果型トランジスタ。
[26] 前記キャップ絶縁膜として、更に前記 SiO層の下部に Si N層を有することを特徴
2 3 4
とする請求項 25に記載の電界効果型トランジスタ。
[27] 前記エッチングが、反応性イオンエッチングであることを特徴とする請求項 1〜26の 何れ力 1項に記載の電界効果型トランジスタ。
[28] 前記第 1絶縁膜のチャネル電流と直交する方向の幅が、前記半導体領域のチヤネ ル電流と直交する方向の幅よりも狭いことを特徴とする請求項 1〜19の何れか 1項に 記載の電界効果型トランジスタ。
[29] 前記電界効果型トランジスタは、基体表面から上方に突起した複数の半導体領域 力 各半導体領域内を流れるチャネル電流の方向が互いに平行となるように配列さ れていることを特徴とする請求項 1〜28の何れか 1項に記載の電界効果型トランジス タ。
[30] 半導体層と、該半導体層の下部に SiO層と Si N層とが交互に積層された層を有
2 3 4
することを特徴とする電界効果型トランジスタ用の基板。
[31] 上カゝら順に半導体層、 Si N層、 SiO層を有することを特徴とする電界効果型トラ
3 4 2
ンジスタ用の基板。
[32] 上力も順に半導体層、 SiO層、 Si N層、 SiO層を有することを特徴とする電界効
2 3 4 2
果型トランジスタ用の基板。
[33] 上力も順に半導体層、 Si N層、 SiO層、 Si N層、 SiO層を有することを特徴と
3 4 2 3 4 2
する電界効果型トランジスタ用の基板。
[34] 上力 順に半導体層、第 1絶縁膜層、所定条件でのエッチングに対して該第 1絶縁 膜層よりもエッチングレートが低い材料力もなるエッチストツバ層を有することを特徴と する電界効果型トランジスタ用の基板。
[35] 前記エッチングが、反応性イオンエッチングであることを特徴とする請求項 34に記 載の電界効果型トランジスタ用の基板。
[36] 前記第 1絶縁膜層の厚さが 30nm以下であることを特徴とする請求項 34又は 35に 記載の電界効果型トランジスタ用の基板。
[37] 前記第 1絶縁膜層の厚さが 15nm以下であることを特徴とする請求項 34又は 35に 記載の電界効果型トランジスタ用の基板。
[38] 前記第 1絶縁膜層の厚さが 7. 5nm以上 30nm以下であることを特徴とする請求項
34又は 35に記載の電界効果型トランジスタ用の基板。
[39] 前記第 1絶縁膜層が SiO層であることを特徴とする請求項 38に記載の電界効果
2
型トランジスタ用の基板。
[40] 前記半導体層がシリコン層であることを特徴とする、請求項 30〜39の何れか 1項に 記載の電界効果型トランジスタ用の基板。
[41] 前記半導体層が単結晶のシリコン層であることを特徴とする、請求項 30〜39の何 れカ 1項に記載の電界効果型トランジスタ用の基板。
[42] 少なくとも 1つの第 1絶縁膜と、該第 1絶縁膜上に設けられた半導体領域が、基体 平面に対して上方に突起するように設けられ、該半導体領域の上部から第 1絶縁膜 及び半導体領域を跨ぐように設けられたゲート電極を有し、該半導体領域の少なくと も側面にチャネルが形成される電界効果型トランジスタの製造方法であって、 (a)上力 順に少なくとも半導体層、 1層以上力もなる第 1絶縁膜層、エッチストツバ層 を有する基板にエッチングを行 ヽ、該第 1絶縁膜層上に突起した半導体領域を形成 する工程と、（b)該第 1絶縁膜層の半導体領域が設けられた以外の部分を、該第 1絶 縁膜層の少なくとも最下層のエッチングレートが前記エッチストッパ層のエッチングレ ートよりも高くなる条件で、エッチストツバ層に達するまでエッチングを行い、該半導体 領域の下部に該エッチストツバ層から上方に突起した第 1絶縁膜を設ける工程とを有 することを特徴とする電界効果型トランジスタの製造方法。
[43] 前記半導体領域の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、該ゲート電極材料堆積膜をパターユングしてゲート電極 を形成する工程と、
該ゲート電極を挟んだ前記半導体領域の両側に不純物を導入してソース Zドレイ ン領域を形成する工程と、
を更に有することを特徴とする請求項 42に記載の電界効果型トランジスタの製造方 法。
[44] 前記ゲート電極を形成する工程が、ゲートサイドウォールを設ける工程を有すること を特徴とする請求項 43に記載の電界効果型トランジスタの製造方法。
[45] 前記 (b)第 1絶縁膜を設ける工程において、前記第 1絶縁膜層の最下層のエツチン グレートが、前記エッチストッパ層のエッチングレートの 2倍以上となる条件でエツチン グを行うことを特徴とする請求項 42〜44の何れ力 1項に記載の電界効果型トランジ スタの製造方法。
[46] 前記 (b)第 1絶縁膜を設ける工程において、前記第 1絶縁膜層の最下層のエツチン グレートが、前記エッチストッパ層のエッチングレートの 5倍以上となる条件でエツチン グを行うことを特徴とする請求項 42〜44の何れ力 1項に記載の電界効果型トランジ スタの製造方法。
[47] 前記ゲートサイドウォールを設ける工程が、全面にゲートサイドウォール材料を堆積 させた後、該ゲートサイドウォール材料のエッチングレートが前記エッチストッパ層の エッチングレートよりも高くなるような条件でエッチバックを行う工程であることを特徴と する請求項 44に記載の電界効果型トランジスタの製造方法。
[48] 前記 (b)第 1絶縁膜を設ける工程にぉ 、て、前記エッチングが、反応性イオンエツ チングであることを特徴とする請求項 42〜47の何れか 1項に記載の電界効果型トラ ンジスタの製造方法。
[49] 前記 (a)半導体領域を形成する工程にお!ヽて、複数の半導体領域を、各半導体領 域を流れるチャネル電流の方向が互いに平行となるように配列することを特徴とする 請求項 42〜48の何れか 1項に記載の電界効果型トランジスタの製造方法。
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