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WO2018101480A1 - 個体認証用半導体チップ、個体認証媒体及び個体認証方法 - Google Patents

個体認証用半導体チップ、個体認証媒体及び個体認証方法 Download PDF

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WO2018101480A1
WO2018101480A1 PCT/JP2017/043388 JP2017043388W WO2018101480A1 WO 2018101480 A1 WO2018101480 A1 WO 2018101480A1 JP 2017043388 W JP2017043388 W JP 2017043388W WO 2018101480 A1 WO2018101480 A1 WO 2018101480A1
Authority
WO
WIPO (PCT)
Prior art keywords
individual authentication
source
individual
drain
semiconductor chip
Prior art date
Application number
PCT/JP2017/043388
Other languages
English (en)
French (fr)
Inventor
法元　盛久
祐樹 有塚
大八木　康之
誠也 葛西
松本　勉
成瀬　誠
直也 竪
Original Assignee
大日本印刷株式会社
国立大学法人北海道大学
国立大学法人横浜国立大学
国立大学法人九州大学
国立研究開発法人情報通信研究機構
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大日本印刷株式会社, 国立大学法人北海道大学, 国立大学法人横浜国立大学, 国立大学法人九州大学, 国立研究開発法人情報通信研究機構 filed Critical 大日本印刷株式会社
Publication of WO2018101480A1 publication Critical patent/WO2018101480A1/ja

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    • B42D—BOOKS; BOOK COVERS; LOOSE LEAVES; PRINTED MATTER CHARACTERISED BY IDENTIFICATION OR SECURITY FEATURES; PRINTED MATTER OF SPECIAL FORMAT OR STYLE NOT OTHERWISE PROVIDED FOR; DEVICES FOR USE THEREWITH AND NOT OTHERWISE PROVIDED FOR; MOVABLE-STRIP WRITING OR READING APPARATUS
    • B42D25/00—Information-bearing cards or sheet-like structures characterised by identification or security features; Manufacture thereof
    • B42D25/30—Identification or security features, e.g. for preventing forgery
    • B42D25/324—Reliefs
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B42D25/405—Marking
    • B42D25/43—Marking by removal of material
    • B42D25/445—Marking by removal of material using chemical means, e.g. etching
    • G—PHYSICS
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Definitions

  • the present invention relates to an individual authentication semiconductor chip, an individual authentication medium, and an individual authentication method.
  • Biometric information is information that includes physical features such as fingerprints and veins, behavioral features such as voice and handwriting, etc., for user authentication of mobile phones and bank cash cards, authentication of computer login authority, etc. It's being used.
  • development of an artefact metrics technique for authenticating an artifact having unique information similar to such biometric information using the unique information has been promoted.
  • Artifact metrics technology is a promising technology for enhancing safety and reliability in transactions using artifacts such as certificates and credit cards.
  • artifact metrics technology granular light reflection patterns, magnetic fiber magnetic patterns, randomly recorded magnetic patterns, random magnetic patterns of magnetic stripes, random charges of memory cells, incorporated in a medium such as a credit card
  • Patent Document 1 An artificial pattern with extremely low reproducibility such as a quantity pattern and a resonance pattern of a conductive fiber is used as unique information.
  • Patent Document 2 based on an image of a fine concavo-convex pattern, which is an artificial pattern with extremely low reproducibility, a technique for authenticating an individual by matching processing using the image has been proposed (see Patent Document 2).
  • Patent Document 1 The various artificial patterns described in Patent Document 1 can be used as unique information for authenticating an artificial object, but it is difficult to make an extremely small chip, and it is difficult to incorporate it into an IC card or the like. There is a problem that.
  • Patent Document 2 Although the artificial pattern described in Patent Document 2 can be easily made into a very small chip, it is necessary to use an image captured by an electron microscope or an optical microscope for individual authentication. There is a problem that the miniaturization of this is an obstacle to practical use.
  • the present invention provides an individual authentication semiconductor chip having individual specific information, an individual authentication medium, and an individual authentication method capable of individual authentication using a small individual authentication device. Objective.
  • the present invention provides a semiconductor chip used for authenticating an individual, a semiconductor substrate having a first surface and a second surface opposite thereto, and the first surface of the semiconductor substrate.
  • An individual authentication having a fine concavo-convex structure unique to the individual formed between the drain region and the source region formed on the side and the drain region and the source region on the first surface of the semiconductor substrate;
  • the minimum pattern interval of the fine concavo-convex structure is less than 10 nm (Invention 2).
  • the fine concavo-convex structure is formed by using a resist structure formed by deforming at least part of a resist pattern formed on the first surface of the semiconductor substrate as a mask.
  • the first surface side is formed by etching (Invention 3).
  • the present invention also provides an individual authentication medium comprising the base and the semiconductor chip for individual authentication according to the above inventions (Inventions 1 to 3) incorporated in the base (Invention 4). .
  • the present invention is a method for authenticating an individual using the individual authentication medium according to the above invention (invention 4), wherein a source-drain voltage is applied between the source electrode and the drain electrode in the individual authentication semiconductor chip.
  • a source / drain current measurement step of measuring the source / drain current between the source electrode and the drain electrode, which is applied while changing, and individual authentication for authenticating the individual based on the measured source / drain current An individual authentication method characterized by including a process (Invention 5).
  • the source / drain current specific to the fine concavo-convex structure of the semiconductor chip for individual authentication which is measured in advance, and the source / drain current measurement step are measured. It is preferable to authenticate the individual by comparing the source / drain current (Invention 6).
  • the source / drain current inherent to the fine concavo-convex structure is obtained by applying a predetermined gate voltage to a selected gate electrode arbitrarily selected from the plurality of elongated gate electrodes. In the state where the source / drain voltage is applied between the source electrode and the drain electrode while changing, the source / drain voltage is measured in advance. It is preferable to measure the source / drain current in a state where a predetermined gate voltage is applied to the selection gate electrode selected when the source / drain current is measured in advance (Invention 7).
  • the present invention it is possible to provide a semiconductor chip for individual authentication having individual unique information, an individual authentication medium, and an individual authentication method that can be used for individual authentication using a small individual authentication device.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor chip for individual authentication according to an embodiment of the present invention.
  • FIG. 2 is a perspective view showing a schematic configuration of a semiconductor chip for individual authentication according to an embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing one step in the method for manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3B is a cross-sectional view showing one step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3C is a cross-sectional view showing a step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing one step in the method for manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3B is a cross-sectional view showing one step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3C is
  • FIG. 3D is a cross-sectional view showing a step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3E is a cross-sectional view showing a step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3F is a cross-sectional view showing a step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 3G is a cross-sectional view showing one step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 4A is a cross-sectional view showing a step in the method for manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 4B is a cross-sectional view showing one step in the method for manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 4C is a cross-sectional view showing a step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 4D is a cross-sectional view showing one step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 4E is a cross-sectional view showing one step in the method of manufacturing an individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 4F is a cross-sectional view showing one step in the method of manufacturing a semiconductor chip for individual authentication according to one embodiment of the present invention.
  • FIG. 5E are process flow diagrams showing the respective steps in the method for manufacturing the individual authentication structure (fine concavo-convex structure) according to one embodiment of the present invention in cross-sectional views.
  • FIG. 6A to FIG. 6D are process flow diagrams showing each step in another aspect of the method for producing the individual authentication structure (fine concavo-convex structure) according to one embodiment of the present invention in a cross-sectional view.
  • FIG. 7A is a plan view showing a schematic configuration of the individual authentication medium in one embodiment of the present invention
  • FIG. 7B is a back view showing a schematic configuration of the individual authentication medium in one embodiment of the present invention.
  • FIG. 8 is a schematic diagram for explaining the operation principle of the individual authentication semiconductor chip according to the embodiment of the present invention.
  • FIG. 9A to FIG. 9C are process flow diagrams showing the respective steps in the method for manufacturing an individual authentication semiconductor chip according to another embodiment of the present invention in cross-sectional views.
  • FIG. 10 is a plan view showing a schematic configuration of a multi-gate GaAs nanowire field effect transistor used in the simulation test of Test Example 1.
  • FIG. 11A is a graph (No. 1) showing a waveform of a source / drain current measured in a simulation test of Test Example 1; 11B is a graph (No. 2) showing a waveform of a source / drain current measured in a simulation test of Test Example 1.
  • FIG. FIG. 11C is a graph (part 3) illustrating a waveform of the source / drain current measured in the simulation test of Test Example 1.
  • FIG. 11D is a graph (No. 4) illustrating waveforms of source / drain currents measured in the simulation test of Test Example 1.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor chip for individual authentication according to this embodiment
  • FIG. 2 is a perspective view showing a schematic configuration of a semiconductor chip for individual authentication according to this embodiment.
  • the semiconductor chip 10 for individual authentication includes a semiconductor substrate 11 having a first surface 11 a and a second surface 11 b facing the first surface 11 a, and a first surface 11 a of the semiconductor substrate 11.
  • An individual authentication structure 12 provided thereon, a gate insulating film 13 provided on the individual authentication structure 12, and a plurality of elongated gate electrodes 14G provided on the gate insulating film 13;
  • the drain region 15D and the source region 15S formed on the first surface 11a of the semiconductor substrate 11 near the both end portions 141 and 142 of the gate electrode 14G are electrically connected to the drain region 15D and the source region 15S, respectively.
  • a drain electrode 16D and a source electrode 16S connected to each other.
  • the semiconductor substrate 11 is not particularly limited.
  • a p-type or n-type silicon substrate, a ZnO substrate, a diamond substrate, or the like can be used. Of these, it is preferable to use a p-type silicon substrate. .
  • the semiconductor substrate 11 has a mesa region 111 provided with the individual authentication structure 12 located substantially at the center of the first surface 11a, and an alignment mark 112 located near the periphery of the first surface 11a.
  • the thickness of the semiconductor substrate 11 is not particularly limited, and is, for example, about 0.1 to 0.8 mm.
  • the size of the semiconductor substrate 11 (size in plan view) is not particularly limited, and is, for example, about 100 to 2000 ⁇ m. Since the size of the semiconductor chip for individual authentication 10 is determined by the size of the semiconductor substrate 11 (size in plan view), the semiconductor chip for individual authentication can be reduced by reducing the size of the semiconductor substrate 11 as much as possible. Ten miniaturizations can be achieved.
  • the gate insulating film 13 is provided so as to cover the individual authentication structure 12 (the fine concavo-convex structure 121), and has a silicon oxide film, silicon nitride film, silicon oxynitride film, aluminum oxide film or the like having a thickness of about 2 to 10 nm. It is comprised by the single layer film or laminated film.
  • a plurality of elongated gate electrode 14G is applied configured to be able to gate voltage V G substantially has parallel in parallel, independently of each gate electrode 14G with each other.
  • a predetermined gate voltage V G for example, threshold voltage V T
  • An inversion layer 15C that continues between the drain region 15D and the source region 15S is formed on the first surface 11a of the semiconductor substrate 11 immediately below (between the drain region 15D and the source region 15S).
  • each gate electrode 14G of the gate voltage V G is applied Different shapes.
  • the individual authentication semiconductor chip 10 by applying a gate voltage V G to the gate electrode 14G that is arbitrarily selected, to obtain the waveform of the specific source-drain current I DS, the specific source-drain The individual can be authenticated based on the waveform of the current IDS .
  • Width W 14G in the transverse direction of the gate electrode 14G is, for example, about 0.01 ⁇ 1.0 .mu.m, and preferably about 0.05 ⁇ 0.5 [mu] m.
  • the length L 14G in the longitudinal direction of the gate electrode 14G is, for example, about 0.5 to 5 ⁇ m, preferably about 1 to 2 ⁇ m.
  • the thickness (film thickness) T 14G of the gate electrode 14G is, for example, about 50 to 500 nm, preferably about 100 to 200 nm.
  • the pitch of the plurality of gate electrodes 14G (the length between the centers of adjacent gate electrodes 14G in the short direction) P 14G is, for example, about 0.02 to 2.0 ⁇ m, preferably about 0.1 to 1.0 ⁇ m. .
  • the conductive material constituting the gate electrode 14G is not particularly limited, and examples thereof include aluminum, an aluminum alloy, metal silicide, and polysilicon.
  • the drain region 15D and the source region 15S are formed on the first surface 11a side of the semiconductor substrate 11 in the vicinity of both end portions 141, 142 in the longitudinal direction of the gate electrode 14G.
  • the drain region 15D and the source region 15S are formed on the first surface 11a side of the semiconductor substrate 11 by doping a p-type or n-type dopant (impurity) by an ion implantation method, a thermal diffusion method, or the like with the gate electrode 14G interposed therebetween. P-type or n-type semiconductor layer.
  • Each of the drain electrode 16D and the source electrode 16S is provided on each of the drain region 15D and the source region 15S, and preferably provided so as not to overlap the gate electrode 14G in the thickness direction.
  • the thickness (film thickness) of the drain electrode 16D and the source electrode 16S is, for example, about 50 to 500 nm, and preferably about 100 to 200 nm.
  • the conductive material constituting the drain electrode 16D and the source electrode 16S is not particularly limited, and examples thereof include aluminum, aluminum alloy, metal silicide, and polysilicon.
  • FIGS. 3A to 3G and FIGS. 4A to 4F are process flow diagrams showing the respective steps in the method for manufacturing the individual authentication semiconductor chip according to the present embodiment in cross-sectional views.
  • a semiconductor substrate 11 having a first surface 11a and a second surface 11b opposite to the first surface 11a is prepared, and a resist pattern 21 corresponding to the mesa region 111 and a resist corresponding to the alignment mark 112 are formed on the first surface 11a of the semiconductor substrate 11.
  • a pattern 22 is formed (see FIG. 3A).
  • the resist material constituting the resist patterns 21 and 22 is not particularly limited, and known resist materials used in various lithography can be used.
  • the first surface 11a of the semiconductor substrate 11 is etched using the resist patterns 21 and 22 as a mask, and the resist patterns 21 and 22 are removed to form the mesa region 111 and the alignment mark 112 on the first surface 11a of the semiconductor substrate 11. (See FIG. 3B).
  • the individual authentication structure 12 (fine concavo-convex structure 121) is formed on the mesa region 111 of the first surface 11a of the semiconductor substrate 11 (see FIG. 3C).
  • FIG. 5A to FIG. 5E are process flow diagrams showing the respective steps in the method for producing the individual authentication structure (fine concavo-convex structure) in the present embodiment in cross-sectional views.
  • An energy ray sensitive resist is applied on the mesa region 111 of the semiconductor substrate 11 to form a resist layer 30 (see FIG. 5A).
  • a known negative or positive resist material that can react by irradiation with a desired energy beam such as an electron beam, an X-ray, or an ultraviolet ray is used.
  • the negative type is International Publication 2009.
  • Examples of the resist composition described in Japanese Patent No. 060869 resist composition containing a calix resorcinarene derivative having a predetermined structure, an acid generator and a crosslinking agent), and ZEP520A manufactured by Nippon Zeon Co., Ltd., and the like.
  • the thickness of the resist layer 30 can be appropriately set according to the physical strength of the resist material, the shape, dimensions, pitch, etc. of the resist pattern, and can be set to about 10 to 500 nm, for example.
  • a latent image 31 of a resist pattern is formed by irradiating a desired portion of the resist layer 30 (a portion where the individual authentication structure 12 (fine concavo-convex structure 121) is to be formed) with an energy beam (see FIG. 5B).
  • the energy ray is appropriately selected according to the type of resist material.
  • the resist layer 30 is developed to form a resist pattern 32 (see FIG. 5C), and by applying an external force to the resist pattern 32, the resist having at least a part of the resist deformed portion 41 in which the resist pattern 32 is deformed.
  • a structure 40 is formed (see FIG. 5D).
  • the resist pattern 32 before applying the external force is a pillar-shaped pattern such as a substantially circular shape or a substantially rectangular shape in a plan view, a line-and-space pattern, or a combination of these patterns. It is possible to form a resist structure 40 in which at least a part of the deformed portion 41 includes a resist 32 that is irregularly (randomly) deformed (deformed such as inclination, collapse, or slip). In the resist deformation portion 41, the minimum distance between the resist patterns 32 is preferably 10 nm or less, and particularly preferably 5 nm or less.
  • the external force applied to the resist pattern 32 for example, the surface tension of the rinse treatment liquid in the drying process of the rinse treatment performed after the development processing, the electrostatic force generated by charging by charged particle beam irradiation, the fluid pressure by fluid ejection, Examples include vibration pressure of sonic vibration, and at least one of these external forces is applied to the resist pattern 32.
  • the resist pattern 32 can be easily deformed, and the resist structure 40 having randomness and fineness of a pattern that is extremely difficult to reproduce artificially is obtained. Can be formed.
  • the semiconductor substrate 11 is etched by etching the first surface 11a of the semiconductor substrate 11 using the resist structure 40 as a mask (for example, dry etching such as reactive ion etching and reactive gas etching; physical etching such as ion milling).
  • the individual authentication structure 12 (fine concavo-convex structure 121) is formed on the mesa region 111 of the first surface 11a (see FIG. 5E).
  • the fine concavo-convex structure 121 having various shapes and dimensions can be formed, and the minimum pattern of the fine concavo-convex structure 121 can be formed.
  • the interval can be preferably 10 nm or less, particularly preferably 5 nm or less.
  • a gate insulating film 13 covering the first surface 11a of the semiconductor substrate 11 is formed with a thickness of about 2 to 10 nm (see FIG. 3D).
  • the method for forming the gate insulating film 13 is not particularly limited.
  • the surface thermal oxidation method of the first surface 11a of the semiconductor substrate 11 or the sputtering of the insulating material (SiO 2 or the like) constituting the gate insulating film 13 is used.
  • Method, CVD method, atomic layer deposition (ALD) method, laser ablation method and the like are examples of the gate insulating film 13.
  • a substantially uniform gate insulating film 13 may be formed along the fine concavo-convex structure 121 of the first surface 11a of the semiconductor substrate 11, or an insulating material constituting the gate insulating film 13 is formed, and the insulating film
  • the gate insulating film 13 may be formed by planarizing the film by CMP or the like.
  • a resist pattern 23 having openings corresponding to the drain region 15D and the source region 15S is formed on the gate insulating film 13 (see FIG. 3E), and the resist pattern 23 is used as a mask from the opening.
  • the exposed gate insulating film 13 is etched, and the exposed first surface 11a of the semiconductor substrate 11 is doped with a dopant (conductivity type impurity) by ion implantation (see FIG. 3F).
  • Examples of the dopant to be doped (conductivity type impurities) include P and As.
  • the resist pattern 23 is removed, and an annealing process is performed at a predetermined temperature. Thereby, the doped dopant (conductivity type impurity) is activated, and the drain region 15D and the source region 15S are formed (see FIG. 3G).
  • the doped dopant conductivity type impurity
  • a thin film 16 having a thickness of about 50 to 500 nm made of a conductive material constituting the drain electrode 16D and the source electrode 16S is formed so as to cover the gate insulating film 13, the drain region 15D, and the source region 15S (see FIG. (See FIG. 4A).
  • a resist pattern 24 corresponding to the drain electrode 16D and the source electrode 16S is formed (see FIG. 4B).
  • the conductive material thin film 16 is etched using the resist pattern 24 as a mask, and an annealing process is performed at a predetermined temperature, thereby forming the drain electrode 16D and the source electrode 16S (see FIG. 4C).
  • a resist pattern 25 having an opening corresponding to the gate electrode 14G is formed (see FIG. 4D).
  • a thin film 14 made of a conductive material constituting the gate electrode 14G and having a thickness of about 50 to 500 nm is formed on the resist pattern 25.
  • the resist pattern 25 is removed (lifted off) to form the gate electrode 14G (see FIG. 4F). In this way, the individual authentication semiconductor chip 10 according to the present embodiment is manufactured.
  • the individual authentication structure 12 (fine concavo-convex structure 121) is formed on the mesa region 111 of the first surface 11a of the semiconductor substrate 11 by the lithography process, but is limited to such an embodiment. It is not something.
  • a mold 50 in which a fine uneven structure 51 having irregular (random) unevenness is formed is prepared (see FIG. 6A) and applied onto the mesa region 111 of the semiconductor substrate 11.
  • the individual authentication structure 12 (fine concavo-convex structure 121) may be formed (see FIG. 6D).
  • FIG. 7A is a plan view showing a schematic configuration of the individual authentication medium in the present embodiment
  • FIG. 7B is a rear view thereof.
  • a credit card will be described as an example of the individual authentication medium 1.
  • the present invention is not limited to this. For example, various personal authentication cards, passports, driver's licenses, various securities, various guarantees. Etc.
  • the individual authentication medium 1 in the present embodiment includes a flat base 2 made of an appropriate material such as a resin, and a plurality of structures each having a predetermined function are provided on each of the first surface 2a and the second surface 2b of the base 2. It has been.
  • the first surface 2a of the base 2 incorporates an IC chip 3 in which various information such as security information is stored, and the individual authentication semiconductor chip 10 according to the present embodiment.
  • On the second surface 2b of the base 2 is provided a magnetic stripe 4 in which various information is stored.
  • a method for authenticating an individual using such an individual authentication medium 1 will be described.
  • Individual authentication method in this embodiment is applied while varying the source-drain voltage V DS between the drain electrode 16D and source electrode 16S in an individual authentication semiconductor chip 10, the source between the drain electrode 16D and source electrode 16S It includes a source-drain current measuring step of measuring the drain current I DS, based on the measured source-drain current I DS, the individual authentication process to authenticate the individual.
  • the drain electrode 16D and the drain electrode 16D are applied while applying a predetermined gate voltage V G to one or more gate electrodes 14G selected from among the plurality of gate electrodes 14G of the individual authentication semiconductor chip 10.
  • the source / drain voltage V DS applied between the source electrodes 16S is changed within a predetermined range.
  • the individual authentication structure 12 formed immediately below the gate electrode 14G is irregular (random) and has a fine concavo-convex structure 121 having irregularities with extremely low reproducibility. including.
  • the gate insulating film 13 formed on the fine concavo-convex structure 121 varies along the longitudinal direction of the gate electrode 14G due to the presence of the fine concavo-convex structure 121, the gate insulating film Due to the variation in the thickness of 13, the distance between the gate electrode 14G and the first surface 11a of the semiconductor substrate 11 varies.
  • V G for example, threshold voltage V T
  • V G for example, threshold voltage V T
  • the variation in the height of the fine concavo-convex structure 121 is as small as several tens to several hundreds of nanometers.
  • the charge shielding effect along the shape of the concavo-convex structure 121 is difficult to be achieved, and the inversion layer (channel) 15C conforming to the shape of the fine concavo-convex structure 121 is not formed.
  • V G for example, threshold voltage V T .
  • the carrier (electron or hole) density has variations along the channel length direction (longitudinal direction of the gate electrode 14G).
  • the inversion layer (channel) 15C has a unique carrier (electron or hole) density distribution along the channel length direction (longitudinal direction of the gate electrode 14G) in each individual authentication semiconductor chip 10.
  • Each inversion layer 15C formed on the first surface 11a of the semiconductor substrate 11 immediately below each gate electrode 14G in the single individual authentication semiconductor chip 10 also has a unique carrier (electron or hole) density distribution.
  • the shift of the pinch-off point appears as a change in the waveform of the measured source / drain current I DS (for example, an irregular change (kink phenomenon) appearing in the waveform of the source / drain current I DS ).
  • an irregular change for example, an irregular change (kink phenomenon) appearing in the waveform of the source / drain current I DS .
  • the change in intrinsic waveform of the source-drain current I DS appears in an individual authentication semiconductor chip 10 according to, in response to specific carriers (electrons or holes) density distribution of the inversion layer (channel) 15C.
  • the source If the source / drain current I DS when the drain voltage V DS is changed (increased) within a predetermined range is measured in advance and the characteristics appearing in the waveform of the source / drain current I DS are registered and stored, and the source-drain current I DS which is measured under predetermined conditions using the individual authentication medium 1, by the matching processing between the registered source-drain current I DS which is registered and stored, it is possible to authenticate the individual.
  • a matching processing method between the measured source / drain current I DS and the registered source / drain current I DS for example, a method of performing matching processing with the maximum value of the cross-correlation coefficient, or feature extraction such as eigenvalue / eigenvector, etc. And a method using principal component analysis based on the above.
  • the semiconductor chip 10 for individual authentication As described above, according to the semiconductor chip 10 for individual authentication according to this embodiment, it can be easily incorporated into a medium such as a credit card, and individual authentication can be performed with high accuracy by measuring the source / drain current IDS. Therefore, individual authentication can be performed using a small individual authentication device.
  • the method for manufacturing the individual authentication semiconductor chip 10, particularly the method for forming the drain region 15 ⁇ / b> D and the source region 15 ⁇ / b> S has been described by taking a method of doping a dopant (conductivity type impurity) by ion implantation as an example.
  • a dopant conductivity type impurity
  • the present invention is not limited to such an embodiment.
  • P, As, or the like as a donor element is contained on a mask (SiO 2 or the like) 26 having a predetermined opening formed on the first surface 11a of the semiconductor substrate 11.
  • the n-type diffusion layer forming composition 15 is applied (FIG. 9A), and the drain region 15D and the source region 15S are formed by thermally diffusing the donor element (FIG. 9B), and then finely formed on the mesa region 111.
  • the uneven structure 121 may be formed (FIG. 9C).
  • Test Example 1 A multi-gate GaAs nanowire field effect transistor (see FIG. 10) in which four Schottky gates G1 to G4 are orthogonal to the GaAs nanowire Nw was prepared. Then, in a state where predetermined gate voltages V G1 to V G4 are applied to the respective Schottky gates G1 to G4 of the multi-gate GaAs nanowire field effect transistor, the source / drain voltage V DS applied to the GaAs nanowire Nw is set to 0 to 3 The source / drain current I DS was measured by changing the voltage within a range of 0.0V. The results are shown in FIGS. 11A to 11D.
  • the horizontal axis represents the source / drain voltage V DS
  • the vertical axis represents the source / drain current I DS
  • Figure 11A is applied to the Schottky gate G2 ⁇ gate voltage V G2 ⁇ V G4 of 0.6V to G4, sweeping the gate voltage V G1 applied to the Schottky gate G1 for each 0.1V in the range of 0 ⁇ 1V
  • 0.6V gate voltages V G1 , V G3 and V G4 are applied to Schottky gates G1, G3 and G4, and the gate voltage V G2 applied to Schottky gate G2 is 0 in the range of 0 to 1V. This is a waveform of the source / drain current I DS when swept every 1V.
  • FIG. 11C 0.6V gate voltages V G1 , V G2 and V G4 are applied to Schottky gates G1, G2 and G4, and the gate voltage V G3 applied to Schottky gate G3 is 0 in the range of 0 to 1V. This is a waveform of the source / drain current I DS when swept every 1V.
  • Figure 11D applies a 0.6V gate voltage V G1 ⁇ V G3 of the Schottky gate G1 ⁇ G3, sweeping the gate voltage V G4 applied to the Schottky gate G4 per 0.1V in the range of 0 ⁇ 1V
  • the electron density of the inversion layer immediately below the Schottky gate varies.
  • the position of the different parts of the electron density, from the waveform of the specific source-drain current I DS is obtained by irregular (random) fine concavo-convex structure 12, electrons in the semiconductor chip 10 for each individual authentication Density divergent portion is unique, the waveform of the specific source-drain current I DS is the obtained presumed. Therefore, in the individual authentication semiconductor chip 10 to obtain the waveform of the source-drain current I DS, it is considered possible to authenticate the individual by the individual authentication medium 1 to which the individual authentication semiconductor chip 10 is incorporated .
  • the present invention is useful in a field where individual authentication using unique features of an artifact is required.

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Abstract

小型の個体認証装置を用いて個体認証が可能な、個体の固有情報を有する個体認証用半導体チップ１０は、第１面１１ａ及びそれに対向する第２面１１ｂを有する半導体基板１１と、半導体基板１１の第１面１１ａ側に形成されてなるドレイン領域１５Ｄ及びソース領域１５Ｓと、ドレイン領域１５Ｄ及びソース領域１５Ｓの間に形成されてなる、個体に固有の微細凹凸構造１２１を有する個体認証構造体１２と、個体認証構造体１２上に設けられてなる絶縁膜１３と、絶縁膜１３上に設けられてなり、互いに略平行に並列する複数の長尺状のゲート電極１４Ｇと、複数の長尺状のゲート電極１４Ｇの両端近傍のそれぞれに位置し、ドレイン領域１５Ｄ及びソース領域１５Ｓのそれぞれに接続されてなるドレイン電極１６Ｄ及びソース電極１６Ｓとを備える。

Description

個体認証用半導体チップ、個体認証媒体及び個体認証方法
　本発明は、個体認証用半導体チップ、個体認証媒体及び個体認証方法に関する。
　各人に固有のバイオメトリック情報を利用して個人の認証を行うバイオメトリクス技術が様々な技術分野で実用化されている。バイオメトリック情報は、指紋、静脈等の身体的特徴、音声、筆跡等の行動的特徴等を含む情報であって、携帯電話や銀行キャッシュカードの利用者認証、コンピュータへのログイン権限の認証等に利用されている。近年、このようなバイオメトリック情報と同様の固有情報を有する人工物を、当該固有情報を利用して認証する人工物メトリクス技術の開発が進められている。
　人工物メトリクス技術は、証書、クレジットカード等の人工物を用いた取引の場面で、安全性や信頼性を高める手段として有望視されている技術である。従来、人工物メトリクス技術に関し、クレジットカード等の媒体に組み込まれた、粒状物の光反射パターン、磁性ファイバの磁気パターン、ランダム記録された磁気パターン、磁気ストライプのランダム磁気パターン、メモリセルのランダム電荷量パターン、導電性ファイバの共振パターン等の再現性の極めて低い人工パターンを固有情報として利用する技術が提案されている（特許文献１参照）。
　また、再現性の極めて低い人工パターンである微細凹凸パターンの画像に基づき、当該画像を用いたマッチング処理により個体を認証する技術が提案されている（特許文献２参照）。
国際公開第２００７／０７２７９３号 特開２０１４－１６６６９５号公報
　上記特許文献１に記載の各種人工パターンは、人工物の認証用の固有情報として利用され得るものであるが、極めて微小なチップにすることが困難であって、ＩＣカード等に組み込むことが困難であるという問題がある。
　また、上記特許文献２に記載の人工パターンは、微小なチップにすることは容易であるものの、個体認証のためには電子顕微鏡や光学顕微鏡によって撮像された画像を用いる必要があり、個体認証装置の小型化が実用化の障害となっているという問題がある。
　このような課題に鑑みて、本発明は、小型の個体認証装置を用いて個体認証が可能な、個体の固有情報を有する個体認証用半導体チップ、個体認証媒体及び個体認証方法を提供することを目的とする。
　上記課題を解決するために、本発明は、個体を認証するために用いられる半導体チップであって、第１面及びそれに対向する第２面を有する半導体基板と、前記半導体基板の前記第１面側に形成されてなるドレイン領域及びソース領域と、前記半導体基板の前記第１面上における前記ドレイン領域及び前記ソース領域の間に形成されてなる、前記個体に固有の微細凹凸構造を有する個体認証構造体と、前記個体認証構造体上に設けられてなる絶縁膜と、前記絶縁膜上に設けられてなり、互いに略平行に並列する複数の長尺状のゲート電極と、前記複数の長尺状のゲート電極の両端近傍のそれぞれに位置し、前記ドレイン領域及び前記ソース領域のそれぞれに接続されてなるドレイン電極及びソース電極とを備えることを特徴とする個体認証用半導体チップを提供する（発明１）。
　上記発明（発明１）においては、前記微細凹凸構造の最小パターン間隔が１０ｎｍ未満であるのが好ましい（発明２）。
　上記発明（発明１，２）においては、前記微細凹凸構造は、半導体基材の第１面上に形成されたレジストパターンの少なくとも一部を変形させてなるレジスト構造体をマスクとして当該半導体基材の第１面側をエッチングすることにより形成されてなるのが好ましい（発明３）。
　また、本発明は、基体と、前記基体に組み込まれてなる、上記発明（発明１～３）に係る個体認証用半導体チップとを備えることを特徴とする個体認証媒体を提供する（発明４）。
　さらに、本発明は、上記発明（発明４）に係る個体認証媒体を用いて個体を認証する方法であって、前記個体認証用半導体チップにおける前記ソース電極及び前記ドレイン電極間にソース・ドレイン電圧を変化させながら印加し、前記ソース電極及び前記ドレイン電極の間のソース・ドレイン電流を計測するソース・ドレイン電流計測工程と、計測された前記ソース・ドレイン電流に基づいて、前記個体を認証する個体認証工程とを含むことを特徴とする個体認証方法を提供する（発明５）。
　上記発明（発明５）において、前記個体認証工程において、予め計測されている前記個体認証用半導体チップの前記微細凹凸構造に固有のソース・ドレイン電流と、前記ソース・ドレイン電流計測工程にて計測された前記ソース・ドレイン電流とを対比し、前記個体を認証するのが好ましい（発明６）。
　上記発明（発明６）において、前記微細凹凸構造に固有のソース・ドレイン電流は、前記複数の長尺状のゲート電極のうちから任意に選択された選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース電極及び前記ドレイン電極間に前記ソース・ドレイン電圧を変化させながら印加することで予め計測されたものであり、前記ソース・ドレイン電流計測工程において、前記微細凹凸構造に固有のソース・ドレイン電流が予め計測されるときに選択された前記選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース・ドレイン電流を計測するのが好ましい（発明７）。
　本発明によれば、小型の個体認証装置を用いて個体認証が可能な、個体の固有情報を有する個体認証用半導体チップ、個体認証媒体及び個体認証方法を提供することができる。
図１は、本発明の一実施形態に係る個体認証用半導体チップの概略構成を示す断面図である。 図２は、本発明の一実施形態に係る個体認証用半導体チップの概略構成を示す斜視図である。 図３Ａは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図３Ｂは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図３Ｃは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図３Ｄは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図３Ｅは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図３Ｆは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図３Ｇは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図４Ａは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図４Ｂは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図４Ｃは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図４Ｄは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図４Ｅは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図４Ｆは、本発明の一実施形態に係る個体認証用半導体チップの製造方法における一工程を示す断面図である。 図５Ａ～図５Ｅは、本発明の一実施形態に係る個体認証構造体（微細凹凸構造）の作製方法における各工程を断面図にて示す工程フロー図である。 図６Ａ～図６Ｄは、本発明の一の実施形態に係る個体認証構造体（微細凹凸構造）の作製方法の他の態様における各工程を断面図にて示す工程フロー図である。 図７Ａは、本発明の一実施形態における個体認証媒体の概略構成を示す平面図であり、図７Ｂは、本発明の一実施形態における個体認証媒体の概略構成を示す裏面図である。 図８は、本発明の一実施形態に係る個体認証用半導体チップにおける動作原理を説明するための概略図である。 図９Ａ～図９Ｃは、本発明の他の実施形態に係る個体認証用半導体チップの製造方法における各工程を断面図にて示す工程フロー図である。 図１０は、試験例１の模擬試験において用いた多重ゲートＧａＡｓナノワイヤ電界効果トランジスタの概略構成を示す平面図である。 図１１Ａは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その１）である。 図１１Ｂは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その２）である。 図１１Ｃは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その３）である。 図１１Ｄは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その４）である。
　本発明の実施の形態について、図面を参照しながら説明する。
　図１は、本実施形態に係る個体認証用半導体チップの概略構成を示す断面図であり、図２は、本実施形態に係る個体認証用半導体チップの概略構成を示す斜視図である。
　図１及び図２に示すように、本実施形態に係る個体認証用半導体チップ１０は、第１面１１ａ及びそれに対向する第２面１１ｂを有する半導体基板１１と、半導体基板１１の第１面１１ａ上に設けられている個体認証構造体１２と、個体認証構造体１２上に設けられているゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられている複数の長尺状のゲート電極１４Ｇと、ゲート電極１４Ｇの両端部１４１，１４２近傍であって、半導体基板１１の第１面１１ａ上に形成されているドレイン領域１５Ｄ及びソース領域１５Ｓと、ドレイン領域１５Ｄ及びソース領域１５Ｓのそれぞれに電気的に接続されているドレイン電極１６Ｄ及びソース電極１６Ｓとを備える。
　半導体基板１１としては、特に限定されるものではなく、例えば、ｐ型又はｎ型のシリコン基板、ＺｎＯ基板、ダイヤモンド基板等を用いることができるが、これらのうちｐ型シリコン基板を用いるのが好ましい。
　半導体基板１１は、その第１面１１ａの略中央に位置する個体認証構造体１２が設けられているメサ領域１１１と、第１面１１ａの周縁部近傍に位置するアライメントマーク１１２とを有する。
　半導体基板１１の厚さは、特に限定されるものではなく、例えば、０．１～０．８ｍｍ程度である。半導体基板１１の大きさ（平面視における大きさ）もまた特に限定されるものではなく、例えば、１００～２０００μｍ程度である。半導体基板１１の大きさ（平面視における大きさ）により、個体認証用半導体チップ１０の大きさが決定されるため、半導体基板１１の大きさを可能な限り小さくすることで、個体認証用半導体チップ１０の小型化を達成することができる。
　ゲート絶縁膜１３は、個体認証構造体１２（微細凹凸構造１２１）を覆うように設けられており、厚さ２～１０ｎｍ程度のシリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、酸化アルミニウム膜等の単層膜又は積層膜により構成される。
　複数の長尺状のゲート電極１４Ｇは、互いに略平行に並列しており、各ゲート電極１４Ｇに独立してゲート電圧ＶGを印加可能に構成されている。後述するように、本実施形態に係る個体認証用半導体チップ１０において、各ゲート電極１４Ｇに所定のゲート電圧ＶG（例えば、しきい値電圧ＶT）が印加されると、各ゲート電極１４Ｇの直下（ドレイン領域１５Ｄとソース領域１５Ｓとの間）の半導体基板１１の第１面１１ａ上に、ドレイン領域１５Ｄとソース領域１５Ｓとの間を連続する反転層１５Ｃが形成される。複数のゲート電極１４Ｇ直下には、不規則（ランダム）な凹凸を有する微細凹凸構造１２１が形成されているため、一のゲート電極１４Ｇにゲート電圧ＶGが印加されたときにそのゲート電極１４Ｇ直下に形成される反転層１５Ｃと、他のゲート電極１４Ｇにゲート電圧ＶGが印加されたときにそのゲート電極１４Ｇ直下に形成される反転層１５Ｃとでは、ゲート電極１４Ｇの長手方向に沿ったキャリア（電子又は正孔）密度の分布が異なる。その結果、ドレイン電極１６Ｄ及びソース電極１６Ｓ間に印加されるソース・ドレイン電圧ＶDSを変化させたときのソース・ドレイン電流ＩDSの波形は、ゲート電圧ＶGが印加されるゲート電極１４Ｇごとに異なる形状となる。すなわち、個体認証用半導体チップ１０においては、任意に選択されたゲート電極１４Ｇにゲート電圧ＶGを印加することにより、固有のソース・ドレイン電流ＩDSの波形が得られ、この固有のソース・ドレイン電流ＩDSの波形に基づいて、個体を認証することができる。
　ゲート電極１４Ｇの短手方向の幅Ｗ14Gは、例えば、０．０１～１．０μｍ程度、好ましくは０．０５～０．５μｍ程度である。ゲート電極１４Ｇの長手方向の長さＬ14Gは、例えば、０．５～５μｍ程度、好ましくは１～２μｍ程度である。ゲート電極１４Ｇの厚み（膜厚）Ｔ14Gは、例えば、５０～５００ｎｍ程度、好ましくは１００～２００ｎｍ程度である。複数のゲート電極１４Ｇのピッチ（隣接するゲート電極１４Ｇの短手方向中心間の長さ）Ｐ14Gは、例えば、０．０２～２．０μｍ程度、好ましくは０．１～１．０μｍ程度である。
　ゲート電極１４Ｇを構成する導電材料としては、特に限定されるものではなく、例えば、アルミニウム、アルミニウム合金、金属シリサイド、ポリシリコン等が挙げられる。
　ドレイン領域１５Ｄ及びソース領域１５Ｓは、ゲート電極１４Ｇの長手方向の両端部１４１，１４２の近傍における半導体基板１１の第１面１１ａ側に形成されている。ドレイン領域１５Ｄ及びソース領域１５Ｓは、半導体基板１１の第１面１１ａ側に、ゲート電極１４Ｇを挟むようにしてｐ型又はｎ型ドーパント（不純物）をイオン注入法、熱拡散法等によりドープして形成されるｐ型又はｎ型半導体層である。
　ドレイン電極１６Ｄ及びソース電極１６Ｓのそれぞれは、ドレイン領域１５Ｄ及びソース領域１５Ｓのそれぞれの上に設けられており、好ましくは厚み方向においてゲート電極１４Ｇに重ならないように設けられている。ドレイン電極１６Ｄ及びソース電極１６Ｓの厚み（膜厚）は、例えば、５０～５００ｎｍ程度であり、好ましくは１００～２００ｎｍ程度である。
　ドレイン電極１６Ｄ及びソース電極１６Ｓを構成する導電材料としては、特に限定されるものではなく、例えば、アルミニウム、アルミニウム合金、金属シリサイド、ポリシリコン等が挙げられる。
　上述した個体認証用半導体チップ１０は、例えば以下のようにして製造され得る。図３Ａ～図３Ｇ及び図４Ａ～図４Ｆは、本実施形態に係る個体認証用半導体チップの製造方法における各工程を断面図にて示す工程フロー図である。
　第１面１１ａ及びそれに対向する第２面１１ｂを有する半導体基板１１を準備し、当該半導体基板１１の第１面１１ａ上に、メサ領域１１１に相当するレジストパターン２１及びアライメントマーク１１２に相当するレジストパターン２２を形成する（図３Ａ参照）。レジストパターン２１，２２を構成するレジスト材料としては、特に限定されるものではなく、各種リソグラフィーに用いられる公知のレジスト材料を用いることができる。
　レジストパターン２１，２２をマスクとして半導体基板１１の第１面１１ａをエッチングし、レジストパターン２１，２２を除去することで、半導体基板１１の第１面１１ａにメサ領域１１１及びアライメントマーク１１２を形成する（図３Ｂ参照）。
　続いて、半導体基板１１の第１面１１ａのメサ領域１１１上に個体認証構造体１２（微細凹凸構造１２１）を形成する（図３Ｃ参照）。
　かかる個体認証構造体１２（微細凹凸構造１２１）は、以下のようにして作製され得る。図５Ａ～図５Ｅは、本実施形態における個体認証構造体（微細凹凸構造）の作製方法における各工程を断面図にて示す工程フロー図である。
　半導体基板１１のメサ領域１１１上にエネルギー線感応型レジストを塗布してレジスト層３０を形成する（図５Ａ参照）。エネルギー線感応型レジストとしては、電子線、Ｘ線、紫外線等の所望のエネルギー線の照射により反応し得るネガ型又はポジ型の公知のレジスト材料が用いられ、例えば、ネガ型としては国際公開２００９／０６０８６９号に記載のレジスト組成物（所定の構造を有するカリックスレゾルシンアレン誘導体、酸発生剤及び架橋剤を含有するレジスト組成物）、ポジ型としては日本ゼオン社製のＺＥＰ５２０Ａ等が挙げられる。レジスト層３０の厚みは、レジスト材料の物理的強度、レジストパターンの形状、寸法、ピッチ等に応じて適宜設定され得るものであり、例えば、１０～５００ｎｍ程度に設定され得る。
　レジスト層３０の所望の部位（個体認証構造体１２（微細凹凸構造１２１）の形成予定部位）にエネルギー線を照射してレジストパターンの潜像３１を形成する（図５Ｂ参照）。エネルギー線としては、レジスト材料の種類に応じて適宜選択される。
　レジスト層３０に現像処理を施してレジストパターン３２を形成し（図５Ｃ参照）、当該レジストパターン３２に外力を付与することで、レジストパターン３２が変形したレジスト変形部４１を少なくとも一部に有するレジスト構造体４０を形成する（図５Ｄ参照）。
　外力を付与する前のレジストパターン３２は、平面視略円形、略矩形等のピラー状パターン、ラインアンドスペース状パターン、又はこれらのパターンの組み合わせ等であり、外力が付与されることで、レジストパターン３２が不規則（ランダム）に変形（傾斜、倒壊、滑り等の変形）したレジストを変形部４１少なくとも一部に有するレジスト構造体４０を形成することができる。レジスト変形部４１においては、レジストパターン３２の最小間隔が１０ｎｍ以下であるのが好ましく、５ｎｍ以下であるのが特に好ましい。
　レジストパターン３２に付与される外力としては、例えば、現像処理後に行われるリンス処理の乾燥工程におけるリンス処理液の表面張力、荷電粒子線照射による帯電で発生する静電気力、流体噴射による流体圧力、超音波振動の振動圧等が挙げられ、これらの外力のうちの少なくとも１種がレジストパターン３２に付与される。これらの外力がレジストパターン３２に付与されることで、レジストパターン３２を容易に変形させることができ、人為的に再現することが極めて困難なパターンのランダム性及び微細性を有するレジスト構造体４０を形成することができる。
　レジスト構造体４０をマスクとして半導体基板１１の第１面１１ａをエッチング（例えば、反応性イオンエッチング、反応性ガスエッチング等のドライエッチング；イオンミリングのような物理エッチング等）することで、半導体基板１１の第１面１１ａのメサ領域１１１上に個体認証構造体１２（微細凹凸構造１２１）を形成する（図５Ｅ参照）。なお、半導体基板１１のエッチングレートとレジスト構造体４０のエッチングレートとを適宜設定することにより、種々の形状、寸法の微細凹凸構造１２１を形成することができ、当該微細凹凸構造１２１におけるパターンの最小間隔を好ましくは１０ｎｍ以下、特に好ましくは５ｎｍ以下にすることができる。
　次に、半導体基板１１の第１面１１ａを被覆するゲート絶縁膜１３を、２～１０ｎｍ程度の厚みで形成する（図３Ｄ参照）。ゲート絶縁膜１３を形成する方法は、特に限定されるものではなく、例えば、半導体基板１１の第１面１１ａの表面熱酸化法、ゲート絶縁膜１３を構成する絶縁材料（ＳｉＯ2等）のスパッタリング法、ＣＶＤ法、原子層堆積（ＡＬＤ）法、レーザーアブレーション法等が挙げられる。なお、半導体基板１１の第１面１１ａの微細凹凸構造１２１に沿って略均一なゲート絶縁膜１３を形成してもよいし、ゲート絶縁膜１３を構成する絶縁材料を成膜し、当該絶縁膜をＣＭＰ等により平坦化することでゲート絶縁膜１３を形成してもよい。
　ゲート絶縁膜１３を形成した後、ドレイン領域１５Ｄ及びソース領域１５Ｓに対応する開口を有するレジストパターン２３をゲート絶縁膜１３上に形成し（図３Ｅ参照）、当該レジストパターン２３をマスクとして、開口から露出するゲート絶縁膜１３をエッチングし、露出した半導体基板１１の第１面１１ａに、イオン注入法によりドーパント（導電型不純物）をドープする（図３Ｆ参照）。ドープされるドーパント（導電型不純物）としては、例えば、Ｐ、Ａｓ等が挙げられる。
　続いて、レジストパターン２３を除去し、所定の温度でアニール処理を行う。これにより、ドープされたドーパント（導電型不純物）が活性化され、ドレイン領域１５Ｄ及びソース領域１５Ｓが形成される（図３Ｇ参照）。
　次に、ドレイン電極１６Ｄ及びソース電極１６Ｓを構成する導電材料からなる、厚さ５０～５００ｎｍ程度の薄膜１６を、ゲート絶縁膜１３及びドレイン領域１５Ｄ及びソース領域１５Ｓを被覆するようにして形成する（図４Ａ参照）。そして、ドレイン電極１６Ｄ及びソース電極１６Ｓに対応するレジストパターン２４を形成する（図４Ｂ参照）。当該レジストパターン２４をマスクとして導電材料薄膜１６をエッチングし、所定の温度でアニール処理を施すことで、ドレイン電極１６Ｄ及びソース電極１６Ｓを形成する（図４Ｃ参照）。
　続いて、ゲート電極１４Ｇに相当する開口を有するレジストパターン２５を形成し（図４Ｄ参照）、ゲート電極１４Ｇを構成する導電材料からなる、厚さ５０～５００ｎｍ程度の薄膜１４を、レジストパターン２５の開口及びレジストパターン２５を被覆するように形成した後（図４Ｅ参照）、当該レジストパターン２５を除去（リフトオフ）することで、ゲート電極１４Ｇを形成する（図４Ｆ参照）。このようにして、本実施形態に係る個体認証用半導体チップ１０が製造される。
　なお、上記製造方法において、個体認証構造体１２（微細凹凸構造１２１）は、リソグラフィー工程により半導体基板１１の第１面１１ａのメサ領域１１１上に形成されているが、このような態様に限定されるものではない。例えば、図６Ａ～図６Ｄに示すように、不規則（ランダム）な凹凸を有する微細凹凸構造５１が形成されたモールド５０を準備し（図６Ａ参照）、半導体基板１１のメサ領域１１１上に塗布したインプリントレジスト膜６０に当該モールド５０の微細凹凸構造５１を転写して転写膜６１を形成し（図６Ｂ，図６Ｃ参照）、その転写膜６１をマスクとして半導体基板１１をエッチングすることにより、個体認証構造体１２（微細凹凸構造１２１）を形成してもよい（図６Ｄ参照）。
　上述した個体認証用半導体チップ１０は、所定の基体に組み込まれることで個体認証媒体１として用いることができる。図７Ａは、本実施形態における個体認証媒体の概略構成を示す平面図であり、図７Ｂは、その裏面図である。なお、本実施形態において、個体認証媒体１としてクレジットカードを例に挙げて説明するが、これに限定されるものではなく、例えば、各種個人認証カード、パスポート、運転免許書、各種証券、各種保証書等が挙げられる。
　本実施形態における個体認証媒体１は、樹脂等の適宜の素材よりなる平板状の基体２を備え、基体２の第１面２ａ及び第２面２ｂのそれぞれに所定の機能を有する構造が複数設けられている。基体２の第１面２ａには、セキュリティ情報等の各種情報が記憶されてなるＩＣチップ３と、本実施形態に係る個体認証用半導体チップ１０とが組み込まれている。基体２の第２面２ｂには、各種情報が記憶されてなる磁気ストライプ４が設けられている。
　このような個体認証媒体１を用いて個体を認証する方法について説明する。
　本実施形態における個体認証方法は、個体認証用半導体チップ１０におけるドレイン電極１６Ｄ及びソース電極１６Ｓ間にソース・ドレイン電圧ＶDSを変化させながら印加し、ドレイン電極１６Ｄ及びソース電極１６Ｓの間のソース・ドレイン電流ＩDSを計測するソース・ドレイン電流計測工程と、計測されたソース・ドレイン電流ＩDSに基づいて、個体を認証する個体認証工程とを含む。
　ソース・ドレイン電流計測工程において、個体認証用半導体チップ１０の複数のゲート電極１４Ｇのうちから選択された１又は２以上のゲート電極１４Ｇに所定のゲート電圧ＶGを印加しながら、ドレイン電極１６Ｄ及びソース電極１６Ｓ間に印加するソース・ドレイン電圧ＶDSを所定の範囲で変化させる。
　本実施形態に係る個体認証用半導体チップ１０において、ゲート電極１４Ｇ直下に形成されている個体認証構造体１２は、不規則（ランダム）であって、極めて再現性の低い凹凸を有する微細凹凸構造１２１を含む。
　図８に示すように、微細凹凸構造１２１の存在により、ゲート電極１４Ｇの長手方向に沿って、微細凹凸構造１２１上に形成されるゲート絶縁膜１３の厚みにバラツキが生じると、このゲート絶縁膜１３の厚みのバラツキにより、ゲート電極１４Ｇと半導体基板１１の第１面１１ａとの距離にバラツキが生じる。その結果として、所定のゲート電圧ＶG（例えば、しきい値電圧ＶT）が印加されることでゲート電極１４Ｇ直下の半導体基板１１の第１面１１ａ上に形成される反転層（チャネル）１５Ｃは、チャネル長方向（ゲート電極１４Ｇの長手方向）に沿ってキャリア（電子又は正孔）密度のバラツキ（厚みのバラツキ）を有することになる（図８参照）。
　なお、微細凹凸構造１２１上に形成されるゲート絶縁膜１３の厚みが実質的に均一である場合、微細凹凸構造１２１の高さのバラツキが数十～数百ｎｍ程度と小さいことで、当該微細凹凸構造１２１の形状に沿った電荷遮蔽効果が奏され難く、当該微細凹凸構造１２１の形状に則した反転層（チャネル）１５Ｃが形成されない。その結果、所定のゲート電圧ＶG（例えば、しきい値電圧ＶT）が印加されることでゲート電極１４Ｇ直下の半導体基板１１の第１面１１ａ上に形成される反転層（チャネル）１５Ｃにおけるキャリア（電子又は正孔）密度は、チャネル長方向（ゲート電極１４Ｇの長手方向）に沿ってバラツキを有することになる。
　このように、反転層（チャネル）１５Ｃは、各個体認証用半導体チップ１０において、チャネル長方向（ゲート電極１４Ｇの長手方向）に沿った固有のキャリア（電子又は正孔）密度分布を有するとともに、一の個体認証用半導体チップ１０における各ゲート電極１４Ｇ直下の半導体基板１１の第１面１１ａ上に形成される各反転層１５Ｃにおいても固有のキャリア（電子又は正孔）密度分布を有する。ゲート電極１４Ｇにゲート電圧ＶGが印加され、ソース・ドレイン電圧ＶDSを増大させたときにピンチオフ点がシフトする。そのピンチオフ点のシフトが、測定されるソース・ドレイン電流ＩDSの波形の変化（例えば、ソース・ドレイン電流ＩDSの波形に現われる不規則な変化（キンク現象）等）として現われるが、本実施形態に係る個体認証用半導体チップ１０においては、反転層（チャネル）１５Ｃの固有のキャリア（電子又は正孔）密度分布に対応して、ソース・ドレイン電流ＩDSの固有の波形の変化が現われる。したがって、個体認証媒体１に組み込まれている個体認証用半導体チップ１０において１又は２以上のゲート電極１４Ｇを選択し、選択されたゲート電極１４Ｇに所定のゲート電圧ＶGを印加した状態で、ソース・ドレイン電圧ＶDSを所定の範囲で変化（増大）させたときのソース・ドレイン電流ＩDSを予め測定して当該ソース・ドレイン電流ＩDSの波形に現われる特徴を登録・保管しておけば、当該個体認証媒体１を用いて所定の条件で測定されるソース・ドレイン電流ＩDSと、登録・保管されている登録ソース・ドレイン電流ＩDSとのマッチング処理により、個体を認証することができる。
　測定されたソース・ドレイン電流ＩDSと、登録ソース・ドレイン電流ＩDSとのマッチング処理方法としては、例えば、相互相関係数の最大値をもってマッチング処理を行う方法、固有値・固有ベクトル等の特徴抽出に基づく主成分分析を用いる方法等が挙げられる。
　上述したように、本実施形態に係る個体認証用半導体チップ１０によれば、クレジットカード等の媒体に容易に組み込むことができ、ソース・ドレイン電流ＩDSの測定により高精度に個体認証をすることができるため、小型の個体認証装置を用いて個体認証をすることができる。
　以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
　上記実施形態において、個体認証用半導体チップ１０を製造する方法、特にドレイン領域１５Ｄ及びソース領域１５Ｓを形成する方法として、イオン注入によりドーパント（導電型不純物）をドープする方法を例に挙げて説明したが、本発明はこのような態様に限定されるものではない。例えば、図９Ａ～図９Ｃに示すように、半導体基板１１の第１面１１ａに形成された、所定の開口を有するマスク（ＳｉＯ2等）２６の上にドナー元素としてのＰ、Ａｓ等を含有するｎ型拡散層形成組成物１５を塗布して（図９Ａ）、当該ドナー元素を熱拡散することによりドレイン領域１５Ｄ及びソース領域１５Ｓを形成し（図９Ｂ）、その後、メサ領域１１１上に微細凹凸構造１２１を形成してもよい（図９Ｃ）。
　以下、試験例等を挙げて本発明をさらに詳細に説明するが、本発明は下記の試験例等に何ら限定されるものではない。
〔試験例１〕
　４つのショットキーゲートＧ１～Ｇ４がＧａＡｓナノワイヤＮｗに直交する多重ゲートＧａＡｓナノワイヤ電界効果トランジスタ（図１０参照）を準備した。そして、当該多重ゲートＧａＡｓナノワイヤ電界効果トランジスタの各ショットキーゲートＧ１～Ｇ４に所定のゲート電圧ＶG1～ＶG4を印加した状態で、ＧａＡｓナノワイヤＮｗに印加するソース・ドレイン電圧ＶDSを０～３．０Ｖの範囲内で変化させ、ソース・ドレイン電流ＩDSを測定した。結果を図１１Ａ～図１１Ｄに示す。
　図１１Ａ～図１１Ｄに示すグラフにおいて、横軸はソース・ドレイン電圧ＶDSを、縦軸はソース・ドレイン電流ＩDSを示す。図１１Ａは、ショットキーゲートＧ２～Ｇ４に０．６Ｖのゲート電圧ＶG2～ＶG4を印加し、ショットキーゲートＧ１に印加するゲート電圧ＶG1を０～１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。図１１Ｂは、ショットキーゲートＧ１，Ｇ３，Ｇ４に０．６Ｖのゲート電圧ＶG1，ＶG3，ＶG4を印加し、ショットキーゲートＧ２に印加するゲート電圧ＶG2を０～１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。図１１Ｃは、ショットキーゲートＧ１，Ｇ２，Ｇ４に０．６Ｖのゲート電圧ＶG1，ＶG2，ＶG4を印加し、ショットキーゲートＧ３に印加するゲート電圧ＶG3を０～１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。図１１Ｄは、ショットキーゲートＧ１～Ｇ３に０．６Ｖのゲート電圧ＶG1～ＶG3を印加し、ショットキーゲートＧ４に印加するゲート電圧ＶG4を０～１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。
　図１１Ａ～図１１Ｄに示すグラフから明らかなように、各ショットキーゲートＧ１～Ｇ４に印加するゲート電圧ＶG1～ＶG4を所定の範囲で掃引したとき、ピンチオフ点近傍における電流変化の相違、キンク現象の現われる位置や数等、それぞれに固有のソース・ドレイン電流ＩDSの波形が得られることが確認された。
　ショットキーゲートＧ１～Ｇ４のいずれかに印加するゲート電圧ＶG1～ＶG4を掃引すると、そのショットキーゲート直下における反転層の電子密度が変動する。この電子密度の相違する部分の位置により、固有のソース・ドレイン電流ＩDSの波形が得られることからすると、不規則（ランダム）な微細凹凸構造１２により、各個体認証用半導体チップ１０において電子密度の相違する部分が固有となり、固有のソース・ドレイン電流ＩDSの波形が得られると推認される。そのため、当該個体認証用半導体チップ１０において当該ソース・ドレイン電流ＩDSの波形を得ることで、当該個体認証用半導体チップ１０が組み込まれた個体認証媒体１により個体を認証することができると考えられる。
　本発明は、人工物の固有の特徴を用いる個体認証を行う必要のある分野において有用である。
１…個体認証媒体
１０…個体認証用半導体チップ
１１…半導体基板
１２…個体認証構造体
１２１…微細凹凸構造
１３…ゲート絶縁膜
１４Ｇ…ゲート電極
１５Ｄ…ドレイン領域
１５Ｓ…ソース領域
１５Ｃ…反転層
１６Ｄ…ドレイン電極
１６Ｓ…ソース電極

Claims (7)

  1. 　個体を認証するために用いられる半導体チップであって、
    　第１面及びそれに対向する第２面を有する半導体基板と、
    　前記半導体基板の前記第１面側に形成されてなるドレイン領域及びソース領域と、
    　前記半導体基板の前記第１面上における前記ドレイン領域及び前記ソース領域の間に形成されてなる、前記個体に固有の微細凹凸構造を有する個体認証構造体と、
    　前記個体認証構造体上に設けられてなる絶縁膜と、
    　前記絶縁膜上に設けられてなり、互いに略平行に並列する複数の長尺状のゲート電極と、
    　前記複数の長尺状のゲート電極の両端近傍のそれぞれに位置し、前記ドレイン領域及び前記ソース領域のそれぞれに接続されてなるドレイン電極及びソース電極と
    を備えることを特徴とする個体認証用半導体チップ。
  2. 　前記微細凹凸構造の最小パターン間隔が１０ｎｍ未満であることを特徴とする請求項１に記載の個体認証用半導体チップ。
  3. 　前記微細凹凸構造は、半導体基材の第１面上に形成されたレジストパターンの少なくとも一部を変形させてなるレジスト構造体をマスクとして当該半導体基材の第１面側をエッチングすることにより形成されてなることを特徴とする請求項１又は２に記載の個体認証用半導体チップ。
  4. 　基体と、
    　前記基体に組み込まれてなる、請求項１～３のいずれかに記載の個体認証用半導体チップと
    を備えることを特徴とする個体認証媒体。
  5. 　請求項４に記載の個体認証媒体を用いて個体を認証する方法であって、
    　前記個体認証用半導体チップにおける前記ソース電極及び前記ドレイン電極間にソース・ドレイン電圧を変化させながら印加し、前記ソース電極及び前記ドレイン電極の間のソース・ドレイン電流を計測するソース・ドレイン電流計測工程と、
    　計測された前記ソース・ドレイン電流に基づいて、前記個体を認証する個体認証工程と
    を含むことを特徴とする個体認証方法。
  6. 　前記個体認証工程において、予め計測されている前記個体認証用半導体チップの前記微細凹凸構造に固有のソース・ドレイン電流と、前記ソース・ドレイン電流計測工程にて計測された前記ソース・ドレイン電流とを対比し、前記個体を認証することを特徴とする請求項５に記載の個体認証方法。
  7. 　前記微細凹凸構造に固有のソース・ドレイン電流は、前記複数の長尺状のゲート電極のうちから任意に選択された選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース電極及び前記ドレイン電極間に前記ソース・ドレイン電圧を変化させながら印加することで予め計測されたものであり、
    　前記ソース・ドレイン電流計測工程において、前記微細凹凸構造に固有のソース・ドレイン電流が予め計測されるときに選択された前記選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース・ドレイン電流を計測することを特徴とする請求項６に記載の個体認証方法。
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