JP2000516778A - 結合された論理ゲートおよびラッチ - Google Patents

Abstract

(57)【要約】 回路（３００）は、ゲート動作の間、定常状態での電力消費が低下するように、論理ゲート（３１０、３２０）とラッチの機能を結合する。この回路は２個のモード、フロースルーモードとラッチモード、で動作する。フロースルーモードでは、１個またはそれ以上のデジタル入力信号（Ｘ１−ＸＮ）を受信するゲート部分（３１０）が、入力信号上の所望のブール論理機能の相補演算を実行しかつ内部信号を提供する。ゲート部分は、内部信号を提供している間、定常状態の電力消費を持つことが可能である。この回路のラッチ部分（３３０）におけるインバータ（３５０）は、内部信号を反転して、入力信号の所望の論理的結合を表す出力信号（Ｚ）を生成する。このインバータは、ＣＭＯＳ電圧の全範囲内で出力信号を形成する。ラッチモードでは、このゲート部分は、この回路のラッチ部分が所望の出力信号を保持する間、定常状態の電力消費を停止するためにディスエーブルとされる。

Description

【発明の詳細な説明】 結合された論理ゲートおよびラッチ 技術分野 本発明はデジタル論理回路に関し、さらに特定すると、レベル感度が高くかつ ラッチ出力を有する論理回路に関する。 背景技術 ＮＡＮＤゲートおよびＮＯＲゲートのような論理ゲートは、入力信号の状態の 論理的な結合を示す出力信号を生成するものとして周知である。論理ゲートを実 現するために多くの方法が知られている。疑似ｎＭＯＳによるこのような論理ゲ ートは、その実現の一例である。図１は、ＣＭＯＳ工程を使用して製造すること ができる従来の疑似ｎＭＯＳ論理ゲート１００のブロック図である。論理ゲート １００は、複数の２値入力信号Ｘ１〜ＸＮを受信し、入力信号Ｘ１〜ＸＮの状態 の論理的結合を示す２値出力信号Ｚを形成する。論理ゲート１００は、プルアッ プ素子として動作する電流源１２０とプルダウンネットワーク１１０（一般的に はｎチャンネルＭＯＳＦＥＴで構成される）を含む。電流源１２０は一般的には 、ｐチャンネルＭＯＳＦＥＴを用いて形成され、そのソースは電源電圧ＶＤＤに 、ドレインは論理ゲート１００の出力端子１３０にさらにそのゲートは基準電圧 ＶＳＳ（接地電位）に接続されている。プルダウンネットワーク１１０は、入力 信号Ｘ１〜ＸＮの所望の論理結合状態が“偽”即ち２値の“０”である場合、プ ルダウンネットワーク１１０が出力端子１３０を基準電圧ＶＳＳに短絡するよう に構成されている。これにより、出力信号Ｚは２値の“０”即ち“偽”に引き下 げられる。入力状態の所望の論理結合が“真”即ち２値の“１”である場合、プ ルダウンネットワーク１１０を通るどの完全なパスも電流を通さず；さらに電流 源１２０は出力信号Ｚを２値の“１”即 ち“真”に引き上げる。 疑似ｎＭＯＳ論理ゲート１００の利点は、複雑な論理機能が望まれる場合でも 、比較的単純で簡単なトランジスタネットワーク１１０が出力信号Ｚをプルダウ ンすることができる点である。疑似ｎＭＯＳ論理ゲート１００の欠点は、出力信 号Ｚが２値の“０”で安定している場合に、プルダウンネットワーク１１０を介 して流れる電流による電力消費である。この電流によって、疑似ｎＭＯＳ論理ゲ ートは一般にのＣＭＯＳゲートよりも多くの電力を消費し、従って適正な電力が 確実に供給されるように特別の注意が必要である。この定常的な電力消費によっ て、疑似ｎＭＯＳ論理ゲートは、低電力回路に適さないものとなっている。 疑似ｎＭＯＳ論理ゲート１００のその他の欠点は、２値の“０”での出力信号 Ｚが基準電位ＶＳＳより高いこと；および疑似ｎＭＯＳ論理ゲート１００の出力 がＣＭＯＳゲートの入力に接続されていると、入力が変化しない場合であっても 、２値“０”状態の電圧レベルによりＣＭＯＳゲートが電力を消費することであ る。ＣＭＯＳゲートは通常、入力がスイッチする場合のみ電力を消費するので、 入力が安定している場合での電力の消費は想定されておらずかつ望ましくない。 これは、疑似ｎＭＯＳ論理ゲートとＣＭＯＳ回路の混合を思い止まらせる。 ラッチは、別のタイプの周知のデジタル回路である。図２は、レベル感度が高 いラッチ２００のブロック図を示す。ラッチ２００は、スイッチ２４０および２ ７０、インバータ２５０および２６０から構成され、２つのモード、フロースル ーモードおよびラッチモー ド、で動作する。フロースルーモードでは、スイッチ２４０はクローズされ（即 ち、導通し）、スイッチ２７０はオープンしている（即ち、導通しない）ので、 入力データ信号Ｄはインバータ２５０の入力ノード２８２に印加される。フロー スルーモードでは、インバ 補形であり、インバータ２６０からの出力信号Ｑは入力信号Ｄと同じ２値状態を 有している。ラッチモードでは、データスイッチ２４０がオープンして、入力信 号Ｄをノード２８２から切り離し、データスイッチ２７０がクローズしてノード ２８４をノード２８２に短 ッチモードに入った時の論理状態を保持する。通常、スイッチ２４０と２７０は 、イネーブル信号によって制御される送信ゲートである。イネーブル信号が２値 状態の一方である場合、ラッチ２００はフロースルーモードであり；さらにイネ ーブル信号が２値状態の他方である場合、ラッチ２００はラッチモードにある。 発明の要約 本発明の一観点によれば、一個の回路が論理ゲートとレベル感度が高いラッチ を結合する。このラッチでは、ラッチの動作モードを制御する信号によって、論 理ゲートへの電力がイネーブルとされ、さらにディスエーブルとされる。従って 、ラッチがＣＭＯＳ互換の電圧レベルを有する出力信号を保持している間、論理 ゲートをディスエーブルとして電力の消費を防ぐ。一実施形態では、論理ゲート は、１個のイネーブルを有する電流源を備えた疑似ｎＭＯＳ論理ゲートである。 フロースルーモードの場合、論理ゲートの電流源はイネーブルとされ；更に論理 ゲートは入力信号の論理的な結合である出力信号を有する。ラッチは論理ゲート からの出力信号を反転する 。ラッチモードの場合、電流源はディスエーブルとされ、さらにラッチはＣＭＯ Ｓレベルの出力信号を維持する。ディスエーブル（またはターンオフ）とされた 電流源はラッチの出力信号に影響しないが、この回路はフロースルーモードにお いてのみ定常電力を消費するため、電力の消費が減少する。ラッチモードでは、 一旦内部回路ノードが安定化すると電力消費は停止する。これにより、論理ゲー トの元の速度を保ちながら、消費される全電流量を減少させることができる。ラ ッチされた出力信号は更に完全にＣＭＯＳ互換であり、殆ど電源または基準電圧 レベル（ＶＤＤまたはＶＳＳ）である。これにより、安定状態において、ＣＭＯ Ｓ論理ゲートに静的な電力消費を引き起こすことなく、出力信号を標準のＣＭＯ Ｓ論理ゲートに直接接続することが可能となる。 図面の簡単な説明 図１は、従来の疑似ｎＭＯＳ論理ゲートのブロック図である。 図２は、従来のレベル感度が高いラッチのブロック図である。 図３は、本発明の実施形態に基づく、結合された論理ゲートとラッチのブロッ ク図である。 図４は、図３に示す回路のＣＭＯＳ実施形態の配線図である。 図５および図６は、出力信号が変化した場合に図４の回路において発生した波 形を示す。 図７および８は、本発明に基づくゲート／ラッチ回路のその他の実施形態のブ ロック図である。 図９は、本発明に基づく、結合された論理ゲートおよびラッチのその他の実施 形態の回路図である。 異なる図において同じ参照記号を使用する場合は、類似のまたは同一の構成要 素を示す。 実施形態 本発明の一観点によれば、結合されたゲートおよびラッチ（同様にここではゲ ート／ラッチと称する）は、静的電力消費を減少し、速度を向上しかつＣＭＯＳ 互換の出力信号を形成するために、論理ゲートにラッチ機能を組み込む。このゲ ート／ラッチ回路は、出力信号が入力信号の状態に依存するフロースルーモード で動作し、かつ出力信号を低電力消費の安定状態に保つラッチモードで動作する 。ラッチモードで動作している間は、入力信号は出力信号を妨害することなく変 化することができ、更に出力信号は完全にＣＭＯＳ互換である。 図３は、本発明の実施形態に基づくゲート／ラッチ３００のブロック図である 。ゲート／ラッチ３００は、プルダウンネットワーク３１０およびラッチ３３０ の入力端子に結合された電流源３２０を含む。スイッチ３４１、３４２および３ ７０はゲート／ラッチ３００に対して動作モードを選択する。スイッチ３４１と ３４２は、共にクローズし（導通）かつオープンする（導通を停止する）ために “連結”されている。スイッチ３７０はスイッチ３４１と３４２がクローズされ た場合オープンし、スイッチ３４１と３４２がオープンした場合、クローズする 。 スイッチ３４１と３４２がクローズし、スイッチ３７０がオープンすると、ゲ ート／ラッチ３００はフロースルーモードで動作する。スイッチ３４１は電流源 ３２０をラッチ３３０のインバータ３５０の入力ノード３８２に接続する。スイ ッチ３４２は、プルダウンネットワーク３１０をノード３８２に接続し、かつス イッチ３７０はラッチ３３０中のインバータ３６０をノード３８２から切り離す 。フロースルーモードでは、ゲート／ラッチ３００は、入力信号Ｘ１〜ＸＮの状 態の所望の論理結合の結果を示す出力信号Ｚを生成す る。この所望の論理結合は、ブール機能の何れかである。プルダウンネットワー ク３１０は、信号Ｘ１〜ＸＮの状態上での所望のブール演算の結果が“真”即ち “１”の場合、ノード３８２を（スイッチ３４２を介して）基準電圧ＶＳＳに接 続する事によって、かつその結果が“偽”即ち“０”である場合基準電圧ＶＳＳ からノード３８２を切り離すことによって、所望のブール演算の相補機能を実行 する。この様にして、フロースルーモードでは、プルダウンネットワーク３１０ は所望のブール演算結果が真の場合ノード３８２の電圧を２値の“０”に向かっ て引っ張り；かつ所望のブール演算結果が偽の場合は電流源３２０はノード３８ ２の電圧を２値の“１”に向かって引っ張る。インバータ３５０は、入力ノード ３８２の電圧に相補であり、そのため所望の論理結合に一致する出力信号Ｚを生 成する。 インバータ３６０からの出力電圧は信号Ｚに相補的であり、かつノード３８２ における電圧と同じ２値状態である。本発明のその他の実施形態では、プルダウ ンネットワーク３１０は、（反転されているよりもむしろ）正しい極性で所望の ブール演算を実行し、ノード３８２またはインバータ３６０の何れかからの出力 信号Ｚは所望の出力信号である。インバータ３６０からの出力信号を用いること の欠点は、２個のインバータ３５０と３６０による伝搬遅延であり、これにより 出力信号の生成が遅れる。ノード３８２の電圧はインバータ３５０または３６０ を介した遅延の影響を受けないが、しかしフロースルーモードでは、２値状態の “０”の場合、プルダウンネットワーク３１０中の抵抗がノード３８２における 電圧を基準電圧ＶＳＳ以上とする。 ゲート／ラッチ３００は、スイッチ３４１および３４２がオープンでスイッチ ３７０がクローズの場合、ラッチモードで動作する。 スイッチ３４１と３４２は、ノード３８２を電流源３２０とプルダウンネットワ ーク３１０から切り離し、スイッチ３７０はインバータ３６０の出力端子をノー ド３８２に接続する。ラッチモードでは、電流源３２０またはプルダウンネット ワーク３１０を介して電流が流れない。これは、電流源３２０またはプルダウン ネットワーク３１０が電圧ＶＤＤとＶＳＳ間で連続して接続されていないためで ある。ノード３８２は電流源３２０とプルダウンネットワーク３１０とから分離 されており、インバータ３６０がノード３８２の電圧を制御することを可能とす る。この結果、正のフィードバックが生じ、ゲート／ラッチ３００が最初にラッ チモードに入った時に信号ＺおよびＺが持っていた電圧レベルに従って、信号Ｚ およびＺをセットする。 図４は、ラッチされた出力を有する‘２−ＩＡＮＤ−ＯＲ’ゲートを構成する ＣＭＯＳゲート／ラッチ４００を示す。ゲート／ラッチ４００は、論理的関係‘ Ｚ＝（Ａ１ ＡＮＤ Ａ２）ＯＲ Ｂ１’に基づいて、入力信号Ａ１、Ａ２およ びＢ１から出力信号Ｚを生成する。ゲート／ラッチ４００は、ゲート／ラッチ３ ００について記載したものに相当する構成要素を含んでいる。ゲート／ラッチ４ ００において、プルダウンネットワーク３１０は、‘２−１ ＡＮＤ−ＯＲ−Ｉ ＮＶＥＲＴ’機能をｎチャンネルトランジスタ４１１〜４１３を用いて実行する 。入力信号Ａ１およびＡ２は、ノード４１５と基準電圧ＶＳＳ間に直列に接続さ れたトランジスタ４１１と４１２のゲートに印加される。従って、トランジスタ ４１１と４１２は、入力信号Ａ１とＡ２が両方とも２値の“１”状態である場合 導通する。入力信号Ｂ１は、トランジスタ４１３のゲートに印加される。このト ランジスタ４１３は、ノード４１５と基準電圧ＶＳＳ間に接続され、かつトラン ジスタ４１１と４１２に並列である。ト ランジスタ４１３は、入力信号Ｂ１が２値の“１”状態にある場合、導通する。 従って、ネットワーク３１０は、信号Ａ１とＡ２が共に２値の“１”の場合、ま たは信号Ｂ１が２値の“１”の場合に導通する。トランジスタ４１１〜４１３は 、印加された入力信号に依存して、‘ＮＡＮＤ’、‘ＮＯＲ’、‘ＡＮＤ−ＯＲ −ＩＮＶＥＲＴ’、および‘ＯＲ−ＡＮＤ ＩＮＶＥＲＴ’を実行する。例えば 、信号Ｂ１が２値の０に固定されていると、ゲート／ラッチ４００は、信号Ａ１ とＡ２の論理ＡＮＤを実行する。本発明の他の実施形態では、更に複雑なあるい はより簡単なプルダウンネットワークを、更に多くのあるいは少ない入力信号と トランジスタを有するその他の論理演算のために、使用することができる。 ｎチャンネルＭＯＳトランジスタ４４２は、スイッチ３４２を構成し、さらに ｐチャンネルトランジスタ４４１はスイッチ３４１と電流源３２０の両者を構成 する。トランジスタ４４１の大きさは、プルアップ電流の大きさを決定し、かつ プルダウンネットワーク３１０を形成するトランジスタ４１１から４１３の大き さに従って選択される。ｐチャンネルトランジスタ４７１とｎチャンネルトラン ジスタ４７２を含むパスゲートはスイッチ３７０を形成する。各インバータ３５ ０と３６０は、通常のＣＭＯＳインバータであり、ｐチャンネルトランジスタ４ ５１または４６１および電源電圧ＶＤＤと基準電圧ＶＳＳ間に直列に接続された ｎチャンネルトランジスタ４５２または４６２を含んでいる。 イネーブル信号Ｅは、ゲート／ラッチ４００がフロースルーモードままたはラ ッチモードの何方で動作するかを制御する。ゲート／ラッチ４００において、イ ネーブル信号Ｅの２値状態“０”および“１”が、ラッチモードおよびフロース ルーモードにそれぞれ対応する。（少しの回路変更によって相捕的な構成も取り うる。）ゲー ト／ラッチ４００中のインバータ４９０は、イネーブル信号Ｅに相 ト３７０をオープンとする。 フロースルーモードにおいて、ノード３８２の電圧（即ち、信号 ４１３までの大きさに対するｐチャンネルトランジスタ４４１の大 ｛（Ａ１ ＡＮＤ Ａ２）ＯＲ Ｂ１｝を表すが、しかしプルダウンネットワー ク３１０の抵抗は２値状態が“０”の場合信号Ｚを基準電圧ＶＳＳより高く維持 する様に、接続される。これによって、接続されたＣＭＯＳゲートは定常状態の 電力を引き出す。インバータ３５０は、出力信号Ｚが｛（Ａ１ ＡＮＤ Ａ２） ＯＲ Ｂ１｝を表す様に信号Ｚを反転し、かつ出力信号Ｚを２値の“０”と“１ ”のレベルが電圧ＶＳＳおよびＶＤＤにそれぞれほぼ等しくなるようにセットす る。 図５は、入力信号Ａ１、Ａ２およびＢ１が変化し出力信号Ｚを低下させる場合 の、図４のゲート／ラッチ４００における電圧を示している。ゲート／ラッチ４ ００は、入力信号Ａ１、Ａ２およびＢ１が２値の“０”に低下した場合の時間５ ２１においてラッチモードにある。Ａ１、Ａ２およびＢ１の論理的組み合わせの 変更が出力信号Ｚに伝わる様に、イネーブル信号Ｅは、時間５１１と５１２の間 において０ボルト（ＶＳＳ）から３．０ボルト（ＶＤＤ）にパルス的に変化し、 一時的にゲート／ラッチ４００をフロースルーモード 、ｐチャンネルトランジスタ４４１を通る電流に応答して上昇し；ある遅延の後 、出力信号Ｚは低下する。時間５１２において、イネ ーブル信号Ｅは低下し、ゲート／ラッチ４００をラッチモードに切 てインバータ３５０は出力信号Ｚを基準電圧ＶＳＳに引き下げる。 電圧ＶＤＤにまで押し上げ、ゲート／ラッチ４００内で電力消費を遮断する。ゲ ート／ラッチ４００に対する速効的な効果は、プルダ ０および３６０が有効な２値出力電圧を形成するに十分な程度に高いかまたは低 い必要があるのみである。ゲート／ラッチ４００は従って従来の疑似ｎＭＯＳゲ ートよりも速い。 図６は、入力信号Ａ１、Ａ２およびＢ１が時間６２１において立ち上がった場 合のタイミング図を示す。信号Ａ１、Ａ２およびＢ１における立ち上がりによっ て、プルダウンネットワーク３１０におけるトランジスタ４１１〜４１３はオン する。イネーブル信号Ｅは、ゲート／ラッチ４００を時間６１１においてフロー スルーモードにスイッチし、それによってプルダウンネットワーク３１０が信号 であるがしかし、インバータ３５０をして出力信号Ｚを引き上げさせるために十 分な程度には低い。インバータ４７０を介したフィー 停止させる。 ゲート／ラッチ４００がラッチモードに戻った場合、インバータ 強するように、イネーブル信号Ｅは、ゲート／ラッチ４００の動作 ハイ状態に留まっていなければならない。さもないと、信号Ｚは状態を変えず、 または中間（または準安定）状態で終了する。これはラッチ回路の共通の問題で ある。ゲート／ラッチ４００をフロースルーモードにより長い期間に渡って保つ ことによって、準安定状態に対する可能性は減少するが、しかし出力信号Ｚのス イッチングの間に消費される全電力は増加する。 図５および６はゲート／ラッチ４００がフロースルーモードに切り替わる前に 起こる入力信号における遷移を示すが、若し入力信号Ａ１、Ａ２、およびＢ１に おける変化の後でのフロースルーモードの時間が出力信号Ｚが変化を引き起こす のに十分である場合は、入力信号Ａ１、Ａ２、Ｂ１はゲート／ラッチ４００をフ ロースルーモードに設定したあとで遷移することができる。出力信号Ｚを入力信 号Ａ１、Ａ２およびＢ１の所望の結合に確実に一致させるために必要な時間を、 セットアップ時間と称する。従来のラッチも同じようなセットアップ時間を有し ているが、ラッチに対してはこのセットアップ時間は出力信号が一個の入力信号 に一致するのに必要な時間である。 図７は、本発明のその他の実施形態に基づくゲート／ラッチ７００のブロック 図を示す。ゲート／ラッチ７００は、図３のスイッチ３４２が取り除かれ、スイ ッチ３４１が直接プルダウンネットワーク３１０に結合されかつスイッチ７４２ がプルダウンネットワーク３１０とゲート／ラッチ７００のノード３８２間に挿 入された点を除いては、図３のゲート／ラッチと同じである。ゲート／ラッチ７ ００は、ゲートラッチ３００と実質的に同じ方法で動作する。スイッチ３４１と ７４２は共に連結されており、フロースルーモードとラッチモード間でゲート／ ラッチ７００をスイッチするために、ス イッチ３７０と反対に動作する。ノード３８２の電圧を最大に振るために必要で あるので、ノード３８２を最も引き上げあるいは引き下げるために、ＣＭＯＳ回 路において、スイッチ７４２は転送ゲート（結合したｐチャンネルトランジスタ およびｎチャンネルトランジスタ）で無ければならない。 図８は、本発明の更にその他の実施形態に基づくゲート／ラッチ８００のブロ ック図である。スイッチ３７０が省略された点を除いて、ゲート／ラッチ８００ は図３のゲート／ラッチと同じである。インバータ３５０と３６０はラッチ機能 を実行するが、インバータ３６０は電流源３２０からの電流の幾らかを弱め、そ れによってノード３８２における電圧変化の速度を低下さることができる。 図９は、本発明のその他の実施形態に基づくゲート／ラッチ９００を示す。ゲ ート／ラッチ９００は図４のゲート／ラッチ４００と同じ構成要素を多く含み、 更にそれらの構成要素に関する上述の記載はゲート／ラッチ９００に同様に適用 される。３状態バッファ９７０がゲート／ラッチ４００におけるスイッチ３７０ とインバータ３６０に置き代わってその機能を実行する点で、ゲート／ラッチ９ ００は、ゲート／ラッチ４００と異なっている。３状態バッファ９７０は、電源 電圧ＶＤＤとノード３８２間に直列に接続されたｐチャンネルトランジスタ９６ １と９７１、およびノード３８２と基準電圧ＶＳＳ間に直列に接続されたｎチャ ンネルトランジスタ９７２と９６２を含む。ｐチャンネルトランジスタ９７１と ｎチャンネルトランジスタ９７２は、３状態バッファ９７０をイネーブルとしか つディスエーブルとし、ｐチャンネルトランジスタ４６１とｎチャンネルトラン ジスタ４６２はゲートを共に結合してインバータ対を ジスタ４４１と４４２をクローズし、プルダウンネットワーク３１ ０とトランジスタ４４１がノード３８２上の電圧を制御するように、３状態バッ ファ９７０をディスエーブルとする。ラッチモードでは、信号ＥとＥはトランジ スタ４４１と４４２をオープンし、３状態バッファ９７０がインバータ３５０か らの出力信号を反転するように３状態バッファ９７０をイネーブルとする。 本発明を特定の実施形態を参照して説明したが、その説明はこの発明の応用の 一例に過ぎず、限定と取るべきではない。特に、上記議論の多くが論理機能を実 現するためにプルダウンネットワークを使用するものを目的としているが、本発 明のその他の実施形態は、論理機能をプルアップネットワークまたはプルアップ とプルダウンネットワークの結合によって実現するものをも含む。開示された実 施形態の特徴の、その他の様々な応用および組み合わせは、以下の請求の範囲に 規定する本発明の範囲内である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ， ＵＧ，ＵＺ，ＶＮ，ＹＵ

Claims (1)

1. 【特許請求の範囲】 １．ラッチ； 前記ラッチの入力端子に結合した出力端子を有する論理ゲートであって、該論 理ゲートへの入力信号が一定の電圧に選択された場合該論理ゲートを介した電力 がイネーブルである間前記論理ゲートは電力を消費するもの；および 前記ラッチがラッチモードで動作する場合前記論理ゲートを介した電力をディ スエーブルとするように結合され、前記ラッチがフロースルーモードで動作する 場合は前記論理ゲートを介した電力をイネーブルとするように結合されたスイッ チ回路；を備える回路。 ２．前記スイッチ回路は、前記ラッチの入力端子と第１の電圧を有する電源間 に結合された第１のトランジスタを有し、前記第１のトランジスタは前記ラッチ がフロースルーモードで動作している場合クローズし、前記ラッチがラッチモー ドで動作する場合オープンするものであり；さらに 前記論理ゲートは、前記ラッチの入力端子と第２の電圧を有する電源間に結合 されたトランジスタのネットワークを有している、請求項１に記載の回路。 ３．前記第１の電圧は本回路の電源電圧であり、前記第２の電圧は本回路の接 地電池である、請求項２に記載の回路。 ４．前記入力信号は、前記ネットワーク中のトランジスタのゲートに印加され 、さらに前記ネットワークは前記入力信号の状態に対するブール演算が第１の結 果を有する場合導通し、かつ該ネットワークは前記入力信号の状態に対する前記 ブール演算が前記第１の結果とは相違する第２の結果を有する場合導通しないも のである、請求項２に記載の回路。 ５．前記スイッチ回路は更に前記ネットワークと前記ラッチの入力端子間に結 合された第２のトランジスタを備え、前記第２のトランジスタは前記ラッチがフ ロースルーモードで動作する場合クローズし、前記ラッチがラッチモードで動作 する場合オープンするものである、請求項４に記載の回路。 ６．前記ラッチは第１の反転回路と第２の反転回路を備え； 前記ラッチの前記入力端子は前記第１の反転回路の入力端子に結合され； 前記第１の反転回路の出力端子は前記第２の反転回路の入力端子に結合され； 更に 前記スイッチ回路は更に、前記ラッチがラッチモードで動作している場合前記 第２の反転回路から前記第１の反転回路の前記入力端子に出力電圧を印加する手 段を備えている； 請求項２に記載の回路。 ７．前記第１の反転回路はインバータである、請求項６に記載の回路。 ８．前記第２の反転回路はインバータである、請求項７に記載の回路。 ９．前記第２の反転回路は３状態バッファである、請求項６に記載の回路。 １０．以下の構成要素を備える回路： 第１のインバータ； 前記第１のインバータの入力端子に結合された電流源であって、該電流源はイ ネーブル端子を有するもの； 前記第１のインバータの入力端子と定電圧源との間に接続されたトランジスタ のネットワークであって、この回路への入力信号は該ネットワーク中のトランジ スタのゲートに印加され、前記ネットワ ークは前記入力信号の状態のブール演算が第１の結果を有する場合導通状態では ないものと；さらに 前記第１のインバータの出力端子に結合された入力端子と前記第１のインバー タの入力端子に結合された出力端子を有する第２のインバータであって、該第２ のインバータは前記電流源のイネーブル端子に結合されたイネーブル端子を有し 、前記第２のインバータは前記電流源がディスエーブルの場合イネーブルであり 、かつ前記第２のインバータは前記電流源がイネーブルの場合ディスエーブルで あるもの。 １１．前記電流源は、電源電圧と前記インバータの入力端子間に結合されたト ランジスタを備え、該トランジスタのゲートは前記イネーブル端子を構成する、 請求項１０に記載の回路。 １２．所望の論理演算の実行結果を示す出力信号を生成するための方法であっ て、該方法は、 トランジスタのネットワークに入力信号を印加するステップであって、前記ネ ットワークは前記入力信号の状態の第１の論理演算の結果が第１の値である場合 、ノードにおける電圧を第１のレベルに向かって引っ張るものと； 前記ノードに電流源を接続するステップであって、前記電流源は、前記入力信 号の状態の前記第１の論理演算の結果が第２の値である場合、前記ノードの電圧 を第２のレベルに向かって引っ張るものと； 前記ノードから前記電流源を切り離すステップと； ラッチ回路を前記ノードに接続するステップであって、前記ラッチ回路は、前 記電流を切り離した場合前記ノードの電圧に依存して前記第１のレベルまたは第 ２のレベルに前記ノードの電圧を設定するものと；さらに 前記ノードの電圧によって出力信号を生成するステップ；とを備える方法。 １３．入力信号を前記トランジスタのネットワークに印加するステップは、前 記ノードと前記第１のレベルの電源電圧ノード間に接続された複数のトランジス タのゲートに前記入力信号を印加するステップを含む、請求項１２に記載の方法 。 １４．前記電流源は、前記ノードと前記第２のレベルの電源電圧ノード間に接 続されたトランジスタを含み； 電流源を前記ノードに接続するステップは、前記トランジスタをターンオンす るステップを備え；さらに 前記電流源を前記ノードから切り離すステップは、前記トランジスタをターン オフするステップを備える、請求項１３に記載の方法。 １５．前記電流源は前記ノードと電圧源間に接続されたトランジスタを備え； 電流源を前記ノードに接続するステップは、前記トランジスタをターンオンす るステップを備え、かつ 前記ノードから前記電流源を切り離すステップは、前記トランジスタをターン オフするステップを備える、請求項１２に記載の方法。 １６．前記第１のレベルは接地電位であり、前記第２のレベルは電源電圧レベ ルである、請求項１２に記載の方法。