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WO1998034275A1 - Semiconductor device incorporating mos element and method for manufacturing the same - Google Patents

Semiconductor device incorporating mos element and method for manufacturing the same Download PDF

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WO1998034275A1
WO1998034275A1 PCT/JP1998/000337 JP9800337W WO9834275A1 WO 1998034275 A1 WO1998034275 A1 WO 1998034275A1 JP 9800337 W JP9800337 W JP 9800337W WO 9834275 A1 WO9834275 A1 WO 9834275A1
Authority
WO
WIPO (PCT)
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region
resist layer
gate
source
semiconductor device
Prior art date
Application number
PCT/JP1998/000337
Other languages
English (en)
French (fr)
Inventor
Tomoyuki Furuhata
Original Assignee
Seiko Epson Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corporation filed Critical Seiko Epson Corporation
Priority to JP53271298A priority Critical patent/JP3733595B2/ja
Priority to EP98901018A priority patent/EP0921563A4/en
Priority to US09/155,357 priority patent/US6337250B2/en
Publication of WO1998034275A1 publication Critical patent/WO1998034275A1/ja

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    • H10D84/401—Combinations of FETs or IGBTs with BJTs

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a technique for preventing quality deterioration due to charge-up occurring when ions are implanted into a source formation region or a drain formation region of a semiconductor device.
  • a field oxide film (LOCOS film) is formed on a silicon substrate, a gate insulating film is formed, and a gate electrode is further laminated on the gate insulating film. Thereafter, a step of ion-implanting impurities such as arsenic and phosphorus into the source formation region and the drain formation region is performed.
  • LOC film field oxide film
  • a floating gate type nonvolatile semiconductor memory device is known.
  • a field oxide film LOC film
  • a tunnel oxide film and a floating gate are stacked on the active surface.
  • a control gate is formed on the floating gate via an insulating film, and thereafter, a step of ion-implanting impurities such as arsenic into the source and drain formation regions is performed.
  • any of the above-mentioned MOS type semiconductor devices or semiconductor devices having a multi-layered gate electrode such as a floating gate type nonvolatile semiconductor memory device
  • the whole wafer is A resist layer for covering is formed, and only the implantation region corresponding to the source or drain formation region is opened, and ion implantation is performed through the opening while the other portions are masked.
  • the conventional manufacturing method has a problem that the gate insulating film is deteriorated due to charge-up when ions are implanted into the source or drain formation region.
  • charge flows through the opening edge of the resist layer to the gate insulating film due to ion implantation, causing dielectric breakdown or generating a large amount of electrically neutral electron traps in the insulating film. Raise the threshold value.
  • the problem is gate isolation This is particularly noticeable when the film is thin.
  • An object of the present invention is to provide a simple process without increasing the number of steps, thereby preventing deterioration of the quality of a gate insulating film due to charge-up at the time of ion implantation and having excellent data retention characteristics. And a method of manufacturing the same.
  • a method for manufacturing a semiconductor device including a MOS element according to the present invention includes the steps of forming a gate insulating film on a semiconductor substrate, forming a gate electrode on the gate insulating film, and forming a source forming region and a drain. A step of ion-implanting an impurity into the formation region, and ion-implanting the impurity into the source formation region and the drain formation region. A resist used for preventing the introduction of impurities in at least one of the step of ion implantation into the source formation region and the step of ion implantation into the drain formation region. A wall surface reaching the gate insulating film is formed in the layer at a position separated from the gate electrode.
  • a method for manufacturing a semiconductor device including a MOS element according to the present invention includes the following steps (a) to (h).
  • the gate insulating film is deteriorated due to the charge induced during the ion implantation process by forming the wall surface reaching the gate insulating film in a part of the masking resist layer. Can be prevented.
  • the wall surface can be constituted by, for example, an opening formed in a resist layer. That is, by providing, for example, an opening in the resist layer, first, the electric charge accumulated on the surface of the resist layer flows to the substrate side via the wall surface constituting the opening, thereby forming the gate electrode. Secondly, it is possible to suppress the accumulation of charges in the nearest gate insulating film. Second, the area of the resist layer can be reduced as compared with the case where the opening is not provided.
  • the amount of charges accumulated on the surface of the resist layer functioning as a dielectric can be reduced.
  • a large amount of electrically neutral electron traps are generated in the dielectric breakdown and the insulating film, which increases the threshold value.
  • the value of the amount of charge Qbd which leads to the breakdown of the tunnel oxide film, increases. It is possible to prevent the gate insulating film from deteriorating due to charging up, such as lowering.
  • the resist layer can be formed in a discontinuous state for each cell unit or for each block unit including a plurality of cells.
  • a resist layer divided into a plurality of parts is formed as a result.
  • the opening of the resist layer may be partially formed.
  • charges are transferred through the wall of the opening formed in the resist layer at a position away from the gate electrode. It just needs to be able to move.
  • the position and shape of the opening are not particularly limited.
  • the opening is not limited to the one formed inside the resist layer, but also includes a mode in which the outside of the resist layer is removed.
  • the present invention is particularly effective when the thickness of the gate insulating film is small.
  • the gate insulating film (gate oxide film, tunnel oxide film) has a thickness of 5 to 15 nm. Suitable for S element.
  • the present invention relates to a general MOS device in which the gate electrode has a single conductive layer, a MOS device having a multilayer gate electrode having a floating gate and a control gate, or a single conductive device.
  • Semiconductor devices including various MOS devices, such as a MOS device having a MOS electrode having a layered gate electrode and a MOS device having a multi-layered gate electrode including a floating gate and a control gate. Applicable to manufacturing methods.
  • a semiconductor device including the MS element of the present invention is manufactured by the manufacturing method according to any one of claims 1 to 12.
  • these semiconductor devices include a semiconductor substrate, a source region and a drain region formed of an impurity diffusion layer formed on the semiconductor substrate, a gate insulating film formed on a surface of the semiconductor substrate, and the gate.
  • a gate electrode formed on a surface of an insulating film;-the source region and the drain region are formed of impurity diffusion layers formed by different ion implantation processes, and at least the source region and the drain region are formed.
  • One has a first impurity diffusion layer occupying almost the whole of the source region or the drain region, and a second impurity diffusion layer partially present at a position distant from the gate electrode.
  • the second impurity diffusion layer is formed in the manufacturing method of the present invention by introducing impurities into the semiconductor substrate from the opening in, for example, an ion implantation step using a resist layer having the opening as a mask. It is a thing.
  • the semiconductor device of the present invention can be suitably applied to a semiconductor device including a MOS element having a thin gate insulating film, and is typically used as an erasable programmable read only memory (EPROM), Erasable programmable read-only memory (EEPROM), flash EEPROM, embedded (non-volatile) memory (Embedded) memory, PLD (Prog ama b 1 e Logic Device), etc. Can be.
  • EPROM erasable programmable read only memory
  • EEPROM Erasable programmable read-only memory
  • flash EEPROM embedded (non-volatile) memory
  • PLD Prog ama b 1 e Logic Device
  • 1A and 1B are a plan view and a cross-sectional view showing a configuration of a resist layer when ions are implanted into a source forming region in the first embodiment.
  • FIGS. 3A and 3B are a plan view and a cross-sectional view showing the configuration of a resist layer when ions are implanted into a source forming region in the second embodiment.
  • FIGS. 5A and 5B are a plan view and a cross-sectional view showing the configuration of a resist layer when ions are injected into a source forming region in a manufacturing method as a comparative example.
  • 6A to 6C are plan views showing embodiments of the resist layer.
  • FIG. 7A and 7B are a plan view and a cross-sectional view showing a configuration of a resist layer when ions are implanted into a source forming region in the third embodiment.
  • FIG. 7C is a flash memory cell according to the third embodiment.
  • FIG. 8 is a diagram showing an equivalent circuit of a flash memory cell according to the fourth embodiment.
  • FIG. 9 is a sectional view of the flash memory cell shown in FIG.
  • FIG. 10 is a schematic diagram of an array using the flash memory cells shown in FIG. 8 and FIG.
  • FIG. 11 is a layout diagram of the flash memory cell shown in FIG. 8 and FIG. FIGS. 12A to 12G are diagrams showing the steps of manufacturing the flash memory cell shown in FIGS.
  • FIG. 13 is a plan view showing a resist layer in a manufacturing process of a flash memory cell for comparison.
  • FIG. 14 is a graph showing the data retention characteristics of each memory cell performed for the example and comparative example of the flash memory cell shown in FIGS.
  • FIGS. 15A and 15B are a plan view and a cross-sectional view, respectively, showing the configuration of a resist layer when ions are implanted into a source region in the fifth embodiment.
  • FIG. 15C is a flow chart according to the fifth embodiment.
  • FIG. 4 is a cross-sectional view of a flash memory cell.
  • FIGS. 1A and 1B are a plan view showing the structure of a resist layer when ions are implanted into a source forming region, and a cross-sectional view taken along the line X--X 'in FIG. 1A. It is a figure showing the main process of the manufacturing method concerning an example. 1A and 1B correspond to the process of FIG. 2B.
  • the manufacturing method will be described in the order of steps based on FIGS. 2A to 2E.
  • a field oxide film 12 is formed in a predetermined region on a P-type silicon substrate 10 in advance, and a gate oxide film 14 of about 5 to 15 nm is formed on the active surface of the silicon substrate 10.
  • a polycrystalline silicon layer is formed on the gate oxide film 14
  • a resist layer having a predetermined pattern is stacked on the polycrystalline silicon layer, and etching is performed using the resist layer as a mask.
  • a gate electrode 20 is formed (FIG. 2A).
  • a gate electrode 20 is formed for each cell on the P-type silicon substrate 10, and after that, ion implantation of arsenic (A s) or phosphorus (P) into the source forming region 22 is performed.
  • first resist layer 24 Prior to the step of ion implantation into source forming region 22, first resist layer 24 having an opening region at least in a portion corresponding to source forming region 22 is formed (FIG. 2B).
  • the first resist layer 24 formed at the time of ion implantation into the source formation region 22 is formed so as to have an isolated pattern for each cell. More specifically, as shown in FIGS. 1A and 1B, the resist layer 24 is set so that the source forming region 22 to be ion-implanted is fully opened, and the drain forming region 26 is formed. In this case, an opening 30 composed of a wall surface reaching the gate insulating film 14 is formed between adjacent cells. That is, in the drain formation region 26, the resist layer 24 is formed into the resist layer 24a and the resist layer 24b for each cell by the opening 30 reaching the gate oxide film 14. It is formed in a divided state.
  • an impurity for example, arsenic or phosphorus is ion-implanted as an N-type impurity to form a source region 22a (FIG. 2C).
  • the impurity is injected into the silicon substrate 10 through the opening 30, so that the impurity diffusion layer 23 ( A second impurity diffusion layer is formed.
  • the resist layer 24 is removed.
  • a second resist layer 32 having an opening in the drain formation region 26 is formed (FIG. 2D).
  • the drain region 26a can be formed by ion-implanting an impurity, for example, an N-type impurity such as arsenic or phosphorus.
  • the impurity diffusion layer 23 doped through the opening 30 of the resist layer 24 is formed in an overlapping state. As a result, the diffusion resistance of the drain region is reduced.
  • the impurity diffusion layer 23 is formed at a position sufficiently distant from the gate electrode 20, so that the transistor characteristics are not adversely affected.
  • the semiconductor device 100 according to this embodiment can be formed (FIG. 2E).
  • the isolated resist layer 24 (24a, 24b) is formed for each cell unit. Therefore, the area of the resist layer is considerably smaller than when the resist layer is continuously formed on the entire surface of the substrate. Therefore, the accumulation of charges induced on the resist layer 24 is relatively reduced, and the amount of charges flowing to the gate oxide film 14 immediately below the gate electrode 20 can be reduced.
  • the resist layers 24a and 24b each have an edge wall surface A that is in contact with the gate electrode 20 and an edge wall surface B that forms the opening 30, charge is concentrated. The moist areas will be dispersed.
  • a resist layer 32 may be formed also on the impurity diffusion layer 23 to prevent excessive impurities from being introduced into the impurity diffusion layer 23.
  • FIGS. 6A to 6C show examples of plane patterns of the first resist layer formed at the time of ion implantation into the source formation region 22. That is, the resist layer 24A in FIG. A has a pattern structure that is continuous in the longitudinal direction (Y) of the gate electrode 20. On the other hand, the first resist layer 24 B shown in FIG. B is set to have a length substantially equal to or slightly larger than the width of the gate oxide film 14 in the longitudinal direction (Y) of the gate electrode 20. Have been.
  • the resist r-layer structure shown in Figs. 6A and 6B has a small capacity at the edge wall B that forms the opening 30, and the gate oxide film or tunnel in the cell part due to the dispersion effect of charge concentration during ion implantation. Deterioration of the oxide film can be suppressed. Comparing FIGS. A and B, the resist layer 24 B in FIG. B has a relatively smaller area than the resist layer 24 A in FIG. As a result, the effect of suppressing the deterioration of the gate oxide film or the tunnel oxide film becomes higher. Therefore, it is desirable to form an isolated resist layer for each single cell. No. In addition, a resist layer can be formed in block units by using a plurality of cells as one block.
  • the opening 30 formed in the first resist layer 24C has an arbitrary planar shape such as a circular shape or a rectangular shape, with respect to the longitudinal direction of the drain region. It may be a discontinuous opening.
  • the pattern of the resist layer can take various forms depending on the type of device and design items.
  • FIGS. 3A and 3B are a plan view showing the structure of the resist layer when ions are implanted into the source forming region and a cross-sectional view taken along the line XX ′ of FIG. 3A.
  • FIGS. FIG. 3 is a view showing main steps of the method.
  • a field oxide film 12 is formed on a P-type silicon substrate 10 in advance, and then the active surface of the silicon substrate 10 is formed. Then, a tunnel oxide film 14a of about 50 to 120 nm is formed. A first polycrystalline silicon layer for forming a floating gate 16 is laminated on the tunnel oxide film 14a and the field oxide film 12 and further formed on the surface of the polycrystalline silicon layer.
  • a single-layer oxide film, or an interlayer insulating film (ONO film) 18 having a three-layer structure consisting of an oxide film, a nitride film and an oxide film is formed by a chemical vapor deposition method (CVD method) or a thermal oxidation method.
  • the oxide film include a silicon oxide film (Si 2 ) and Si OF
  • examples of the nitride film include a silicon nitride film and a silicon oxynitride film.
  • a second polycrystalline silicon layer for forming a control gate 20 a is laminated on the surface of the interlayer insulating film 18. Then, a resist layer having a predetermined pattern shape is overlapped, etching is performed using the resist layer as a mask, and the resist layer is removed to form a gate electrode 25 having a stacked structure (FIG. 4A).
  • the floating gate is placed on the P-type silicon substrate 10 for each cell unit.
  • a gate-electrode 25 comprising a gate 16, an interlayer insulating film 18, and a control gate 20 a is formed.
  • ion implantation of impurities such as arsenic (A s) and phosphorus (P) is performed in the source forming region 22.
  • a first resist layer 24 having an opening region at least in a portion corresponding to the source forming region 22 is formed.
  • the resist layer 24 is formed separately for each cell unit.
  • the resist layer 1 is formed by dividing the resist layer.
  • the resist layer 1 is formed on the entire surface of the wafer, and thereafter, only the source forming region is opened by patterning, and the other portions function as an ion shielding film.
  • the tunnel oxide film 14a and the interlayer insulating film 18 have a capacity of series coupling, the charge accumulated on the surface of the large-area resist layer 1 during ion irradiation is reduced.
  • the resist layer 1 is easily accumulated on the floating gate 16 and the control gate 20a through the edge wall surface A of the opening of the resist layer 1.
  • this charge flows through the tunnel oxide film 14a immediately below the floating gate 16 and causes a reduction in the charge amount Qbd value of the tunnel oxide film 14a or causes dielectric breakdown.
  • the number of possible write / erase operations of the flash memory is reduced, and the data retention characteristics are deteriorated. For example, defects such as single-bit charge loss occur.
  • the resist layer 24 formed at the time of ion implantation into the source formation region 2.2 is formed so as to have an isolated pattern for each cell. Specifically, as shown in FIGS. 3A and 3B, the resist layer 24 is set so that the source forming region 22 to be ion-implanted is entirely open, and the drain forming region is formed. In the region 26, a slit-like opening 30 composed of a wall surface reaching the tunnel oxide film 14a is formed between adjacent cells. In other words, in the drain formation region 26, the resist layer 24a and the resist layer 24b are separated for each cell by the opening 30 reaching the tunnel oxide film 14a. It is formed in a separated state.
  • the resist layer 24 (24a, 24b) has a rectangular planar shape, and has an edge wall surface A of an opening region corresponding to the source forming region 22 to be ion-injected, and a tunnel oxide film 14a.
  • the edge wall surface B of the opening 30 in contact with the opening is parallel, and the other pair of edges is in contact with the field oxide film 12.
  • arsenic (As) or phosphorus (P) ions are implanted into the silicon substrate 10 to form a source region.
  • the implantation conditions are, for example, an acceleration energy of 35 to: LOO keV and a dose of 1 ⁇ 10 14 to 5 ⁇ 10 15 / cm 2 .
  • a second resist layer 32 having an opening region in the drain formation region 26 is laminated.
  • the resist layer 32 is different from the first embodiment in that the outer periphery is not extended over the field oxide film 12 (FIG. 4D), and the outer side wall (edge wall surface B) is formed in the source region 22. It is formed so as to reach the tunnel oxide film 14a of a.
  • the edge wall surface B constituting the second resist layer 32 can achieve the same function as the edge wall surface B of the opening 30 of the first resist layer 24 shown in FIG. It can be regarded as the opening 40 of the second resist layer 32 formed on the oxide film 14a.
  • arsenic (As) or phosphorus (P) ions are implanted into the silicon substrate 10 to form the drain region 26a.
  • the implantation conditions are, for example, an acceleration energy of 35 to 50 keV and a dose of 1 ⁇ 10 15 to: L ⁇ 10 16 / cm 2 (FIG. 4D).
  • the second resist layer 32 is removed from the silicon substrate 10, and heat treatment is performed, as shown in FIG. An area 26a is formed.
  • the impurity diffusion layer 23 doped through the opening 30 of the first resist layer 24 is formed in an overlapping state.
  • an impurity diffusion layer 22 b doped similarly is formed through the opening 40 of the second resist layer 32.
  • the diffusion resistance of the drain region and the source region is reduced. Since the impurity diffusion layers 23 and 22b are formed at positions sufficiently separated from the gate electrode 25, the transistor characteristics are not adversely affected. Subsequent processing can employ the same steps as in the past.
  • a resist layer 32 is also provided on the N + -type impurity diffusion layer 23 to prevent excessive ions from being implanted into the ⁇ ⁇ ⁇ -type diffusion layer 23. Good.
  • a semiconductor device 200 such as a flash memory including a MOS element having a skip structure shown in FIG. 4 can be obtained.
  • the first resist layer 24 is formed for each cell unit, so that the resist layer is not continuous over the entire surface of the wafer,
  • the area of the layer can be set small. Therefore, accumulation of charges induced on the resist layer 24 is relatively reduced, and the amount of charges flowing through the tunnel oxide film 14a immediately below the floating gate 16 can be reduced. As a result, quality degradation such as a dielectric breakdown of the tunnel oxide film 14a and a decrease in the amount of charge Qbd is suppressed.
  • the first resist layers 24a and 24b have an edge wall surface A that is in contact with the control gate 20a and an edge wall surface B that forms the opening 30, the charge is concentrated. Parts that are likely to be dispersed will be dispersed.
  • a gate electrode 25 having a stack structure forms a series connection type capacitor, while Since the edge wall B has a single capacitance, the insulation resistance at the edge wall B is smaller than that of the edge wall A. Therefore, the charges generated on the first resist layers 24a and 24b easily flow along the edge wall B constituting the opening 30 from the edge wall A, and the tunnel immediately below the floating gate 16 is formed.
  • the amount of charge passing through oxide film 14a can be relatively reduced. Therefore, it is possible to prevent a decrease in the charge amount Q bd during the ion implantation into the source formation region 22 and suppress the deterioration of the tunnel oxide film 14 a. Can be controlled. As a result, the number of possible write / erase operations can be improved and the data retention characteristics can be improved, and the reliability of the flash memory can be improved.
  • the second resist layer 32 used for ion implantation into the drain formation region 26 shown in FIG. 4D is different from the first embodiment in that the method of the present invention is applied to the first and second resist layers.
  • the method of the present invention is applied in the step of implanting ions into the source formation region and the drain formation region, the charge-up accompanying the ion implantation is more reliably performed than when the present invention is applied to either one of the implantation steps. Adverse effects can be suppressed.
  • a configuration may be such that the opening 30 is provided only in the first resist layer and the opening is not provided in the second resist layer. That is, providing at least one of the opening 30 and the opening 40 when forming at least one of the source region and the drain region is effective in preventing the charge amount Qbd from decreasing.
  • a flash memory in which electrons are exchanged by a Fowler-Nordheim tunnel on the source side, particularly in the configuration as in the second embodiment, is used. Then, it is better to provide the opening 30 when forming the source region. This prevents the charge amount Q b d of the tunnel oxide film from decreasing at the source region and the floating gate end due to the influence of charge-up damage at the time of ion implantation.
  • FIGS. 7A to 7C show a third embodiment.
  • This embodiment is an example in which the present invention is applied to a two-transistor flash memory cell having two transistors in a single cell.
  • 7A and 7B are a plan view and a cross-sectional view showing the configuration of a resist layer when ions are implanted into a source forming region.
  • FIG. 7C is a cross-sectional view showing a flash memory cell.
  • This flash memory cell has a memory transistor region 34 and a selection transistor region 36.
  • 7A to 7C substantially the same portions as those in the second embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIGS. 7A and 7B when ions are implanted into the source formation region 22, FIGS. 7A and 7B As shown in (1), at least a part of the drain forming region 26 is masked by the resist layer 38 (38a, 38b) in the select transistor region 36 in the memory transistor region 34 having the stacked structure.
  • the source forming region 22 to be ion-implanted is set so as to be fully opened by the isolated resist layer 38a, and the adjacent selection transistor is formed in the drain forming region 26.
  • the region other than the opening 30 formed between the region 36 and the region 36 is masked.
  • the select transistor region 36 the region other than the opening 30 is masked by the resist layer 38b.
  • the charge amount Qbd due to the charge concentration on the tunnel oxide film 14a in the memory transistor region 34 having the stacked structure is reduced. Deterioration and occurrence of dielectric breakdown can be suppressed, and characteristics such as the number of times of writing / erasing and the data retention characteristics can be improved.
  • FIG. 8 shows a schematic diagram of a flash memory cell 400 according to the present embodiment.
  • the flash memory cell 400 includes a selection transistor 401 and a memory transistor 402.
  • the select transistor 401 has a gate electrode 401A, and the memory transistor has a floating gate 403 and a control gate 404.
  • select transistor 401 the N-channel MOSFET, has a threshold voltage of about 0.7 volts.
  • Vpp positive programming high voltage
  • a programming pulse of about 5 volts is applied for 100 microseconds.
  • the drain region 407 of the memory transistor 402 (also the source region of the select transistor 401) is formed by the high-concentration diffusion layer 510 of the substrate (see FIG. 12F). , Give a detailed description).
  • This ion implantation into the drain region enhances the electric field in the channel region 511 near the drain region 407. This accelerates the conduction electrons and creates a distribution of energetic electrons that is active enough to overcome the potential energy barrier, moving through the thin oxide layer to the floating gate 403 (eg, Hot Eloktron injection).
  • This heavily doped ion implant increases the programming speed by an order of magnitude.
  • the width of the select transistor 401 is typically 2.0 to 5.0 m, compared to the width of the storage transistor 402 being 0.5 to 1.5 m.
  • the selection transistor 410 uses a small part of the pulse voltage applied to the drain region.
  • the source region 408 of the memory transistor 402 is also formed by the high-concentration diffusion layer 512 of the substrate (detailed description will be given in FIG. 12E).
  • the heavily diffused layer on this substrate increases the breakdown of the junction, which causes the flow during erasure. It significantly accelerates the transfer of conduction electrons from the gate. In this way, during the erase operation, the memory transistor 402 erases data to the extent that its threshold voltage becomes negative. Therefore, the memory transistor 402 cannot be turned off by the control gate 404.
  • the select transistor 401 prevents this over-erase from affecting the cell differential. Specifically, the threshold voltage of the selected transistor at 401 is maintained at about 0.7 volts.
  • FIG. 10 is a schematic diagram of a memory array 600 including a memory cell 400 0—400D. Each memory cell is identical to memory cell 400 (FIG. 8).
  • the drain region 400 of the select transistor 401 (the drain region of cells 400A and 400B) is coupled to the metal drain bit line 631, and the source region of the memory transistor 402 is connected.
  • the source region (the source region of cells 400A and 400B) is coupled to the metal source bit line 630.
  • the cell 400A and the 400D selection transistor are connected to the gate line 401A of the cell 401A, and the gate electrode 401A of the cell 401A is coupled to the lead line 520A.
  • Unit 404 is coupled to control line 521.
  • the control electrode is connected to the gate electrode 410A via the word line 520 and the control line 521 via the word line 520.
  • a standard voltage V cc (generally 5 volts) is applied to each of the cells 4 0 4, and at the same time, a conventional sense amplifier (not shown) connected to the bit line 6 31 in the drain region allows the cells 4 0. This can be achieved by detecting the read current flowing through ⁇ . If cell 40OA is erased (ie, the state of the floating gate 403 is zero or generally positive), both transistors 401 and 402 are turned on. Both are turned off, and a current flows that can be detected by the sense amplifier.
  • the threshold voltage of memory transistor 402 is set to the supply voltage.
  • the Vcc rises until it rises, thereby preventing current from flowing through the cell 40 OA.
  • the sense amplifier receives the voltage on the bit line in the drain region. Generates a feedback voltage to the bit line 630 in the source region. Therefore, the voltage on the bit line 630 in the source region during the read differential is increased. In this way, the voltage drop of the bit line 631 in the drain region is reduced. Therefore, according to the present embodiment, as compared with the conventional memory cell array, the time required for the bit line to return to the original state so that detection can be performed during the next logic state cycle is significantly reduced.
  • a major limitation in scaling memory transistors 402 is the requirement for punch-through. Due to the capacitive junction between the drain region 407 and the opening gate 403, the memory transistor 402 is typically turned off by coupling with the drain region 407. This capacitive junction limits the scalability of the channel length 5 11 (FIG. 9), thereby limiting the programming speed required for 5 V programming performance. Specifically, the capacitive junction from the drain region 407 to the floating gate 403 degrades the tolerance of the memory transistor 402 for punch-through, and thus the drain of the memory transistor 402 This limits the ability to handle area voltages.
  • the present embodiment solves this scaling problem by inserting a select transistor 401 (FIG. 9) in the cell 400.
  • the punch-through of the memory transistor 402 in the program mode is eliminated, so that the channel length 5111 can be scaled. Due to this scalability, the channel length 5 11 can be shortened, thereby significantly increasing the programming speed of the memory cell as compared with the conventional case.
  • the cell 405 has a program performance of 5 volts. Can be sufficiently achieved.
  • FIG. 11 shows an embodiment of a configuration of a memory cell 400 having an active diffusion region 7 ° 1 surrounded by an isolation region 702. Isolation region 702 typically comprises a thick isolation oxide layer to prevent conduction between adjacent memory cells.
  • the floating gate 403 is self-aligned with the control gate 404 (detailed in FIG. 12E).
  • the gate electrode 401A is formed of the same conductive layer used to form the control gate 404.
  • an appropriate dopant is ion-implanted into the junction region to form the ion-implanted source region and drain junction according to the present embodiment together with the conventional N-type junction. (Detailed in Figure 12E and Figure 12F).
  • contact holes 706 are formed by etching, and metal source lines 630 and metal drain lines 631 are deposited and etched.
  • FIG. 12A to 12G show steps for providing a memory cell of the present embodiment. Conventional steps and methods are well known to those skilled in the art and need not be described.
  • a field isolation region 802 is formed in a substrate 800.
  • a tunnel oxide layer 801 is grown on the exposed portion of the substrate 800 to a thickness of 8 to 13 nm.
  • FIG. 12B shows that a polysilicon layer 803 has been deposited and patterned to form a floating gate for a memory transistor.
  • the polysilicon layer .803 is typically deposited to a thickness of 80-170 nm and is doped with an N-type dopant, for example, phosphorous oxide (POCL 3 ).
  • POCL 3 phosphorous oxide
  • an energy of injection of 20 to 40 k eV other phosphorus or arsenic ions is carried out at the 5 E 14 / cm 2 ⁇ 5 E 1 5 / cm 2 dose.
  • an oxide layer-nitride layer-oxide layer (ONO layer) is provided on the above structure. Specifically, an oxide layer is grown on the above structure to a thickness of 10 to 20 nm by a thermal oxidation method. Next, a silicon nitride layer is deposited to a thickness of 10 to 2 O nm on the oxide layer. A final oxide layer is grown on this silicon nitride layer to a thickness of 3-5 nm by wet oxidation. You.
  • the photoresist layer (not shown) is removed so that the formed ON 0 layer 804 is removed except for the memory transistor region, ie, the ONO layer is formed only on the layer 803 shown in FIG. 12B. Used to be formed. This removal is typically performed by a series of steps such as wet etching, isotropic etching, and wet etching to reduce etching damage to the substrate. Subsequently, a gate oxide film of a selective transistor is grown on the exposed portion of the substrate to a thickness of 5 to 25 nm.
  • the control gate 805 and the gate 805 A of the memory transistor are formed by depositing polysilicon or polysilicon to a thickness of 250 to 400 nm.
  • Porisai de is the polysilicon (100 to 200 nm), Kei tungsten (WS i 2), Kei molybdenum (Mo S i 2), Kei of Chita Niumu (T i S i) or, Kei cobalt (Mo It is a combination of one of the silicides of Si 2 ) (100-200 nm).
  • Gate electrodes 805 and 805 A are then doped with an N-type dopant, eg, phosphorous oxide (P0C 18 ), or with another phosphorus or arsenic ion implant, and 20-40 KeV energy, to de one-flop at the dose of 2 E 15 / cm 2 ⁇ 6 E 1 5 / cm 2.
  • an N-type dopant eg, phosphorous oxide (P0C 18 )
  • P0C 18 phosphorous oxide
  • the gate electrodes 805 and 805A are patterned as shown in FIG. 12E.
  • Layers 803 and 804 are etched using conventional anisotropic etching and photoresist.
  • a 200-300 nm thick oxide layer is formed over the gate electrodes 805 and 805A, followed by a conventional anisotropic etch.
  • CD critical dimension
  • the control gate 805 and the floating gate of the memory transistor to be formed are self-aligned as shown in FIG. According to the self-alignment according to the present embodiment, it is possible to eliminate the variation due to the process which is observed in the conventional memory cell.
  • the first photoresist layer 806 is patterned to selectively expose source regions to be formed.
  • the resist layer 806 is formed by using the separated resist layers 806a and 806b as described above. In addition, it is possible to prevent the dielectric breakdown of the tunnel oxide film and the decrease in the charge Qbd value due to the charge-up in the subsequent ion implantation process.
  • the second photoresist layer 809 is patterned to selectively expose the drain region of the memory transistor (as well as the source region of the select transistor).
  • a first P-type ion implantation 8 1 for example 20 to 40 K e V energy, Boronio at 1 E 1 of 3 / cm 2 ⁇ 3 E 1 3 / cm 2 irradiation amount performs down injection, Eneru formic the second N-type ion implantation 8 10, for example 40 to 60 K e V, of 2 E 1 5 / cm 2 ⁇ 6 E 1 5 / cm 2 at dose, arsenic ion implantation I do.
  • the third photoresist layer 812 is patterned and the drain region of the select transistor is selectively exposed.
  • N-type ion implantation of the scan Tandado for example, at an energy of 40 to 60 K e V, of 2 E 1 5 / cm 2 ⁇ 6 E 15 / cm 2 at the dose Perform arsenic ion implantation.
  • the present embodiment which includes both the select transistor 401 (FIG. 8) and the memory transistor 402, provides many benefits.
  • erasing the memory transistor 402 leaves a negative threshold voltage on the memory cell 400, which causes a ground fault and eventually renders the circuit inoperable.
  • the selection transistor 401 Because of the selection transistor 401, the memory cell 400 does not conduct current even if the erase threshold voltage of the memory transistor 402 becomes negative.
  • the erase threshold voltage changes during the lifetime of the device and with the number of memory cells in the device and is difficult to control. Therefore, control of the erase threshold voltage is a major problem for high density flash memory devices. According to this embodiment This problem is completely eliminated by the selection transistor 401.
  • each bit line has a separate source metal connection.
  • the sense amplifier can effectively use this connection structure by providing a source bias voltage that controls the voltage drop on the drain bit line during sensing.
  • the feedback of this sense amplifier becomes active when a large number of memory cells are in a conductive state, so that the drain bit line is strongly pulled to the power supply voltage V ss (ground).
  • V ss ground
  • the time it takes to return from a lower bitline drain voltage to the original bitline voltage during a new sensing cycle depends on the bitline voltage after sensing.
  • punch-through in memory cells from the source region to the drain region will cause memory cells not selected during programming to leak.
  • the drain voltage available to program the selected memory cell is limited by the voltage effect of the bit line select logic load line. This increases the programming time of the selected cell.
  • the problem that can lead to punch-through for EPROMs and flash memory cells without access gates is that this generally limits the minimum cell gate length.
  • the punch-through voltage is lower for floating gate devices than for general MOS devices. This is because the high drain voltage capacitively couples to the cell's floating gate.
  • This capacitive coupling causes the effective floating gate voltage to rise, which results in the transistor being turned on by the normal inversion channel of the device instead of the subsurface punch-through found in ordinary MOS transistors. Begin to conduct. Capacitive junctions are not proportional to the scaling of the gate channel length, which limits the scaling of floating gate devices. If the selected transistor is included in the memory cell as in this embodiment, the punch The memory transistor channel length can be reduced to the limit of read disturb since the memory voltage is taken to the access gate. This means that the target channel length of the memory transistor can be shortened, which allows (i) higher read current during logic operation and faster detection, and (ii) It is possible to increase the programming speed. Programming speed increases exponentially by reducing channel length.
  • control gate and the access gate are in a mutually dependent relationship.
  • all control gates are set to 5 V and the selected access gate is pulled from 0 V to 5 V. In this way, the capacity of a memory bit is not advantageously coupled to the bit line for it.
  • the present embodiment it is possible to reduce the amount of charge flowing through the tunnel oxide film immediately below the floating gate in the ion implantation step, and prevent the dielectric breakdown of the tunnel oxide film and the decrease in the charge Qbd value. As a result, the number of times of writing / erasing and the data retention characteristics of the flash memory can be improved.
  • the data retention characteristics of each memory cell were obtained.
  • a 1 Mbit flash EEPROM was created and used as a sample.
  • the data retention ratio with respect to the standing time was obtained while keeping the sample temperature constant in a constant temperature bath at 250 ° C.
  • a comparative sample was formed using the resist layer having the structure shown in FIG. 13 instead of the structure shown in FIG. 12E for the first resist layer used in the manufacturing process.
  • reference numeral 22 denotes a source forming region
  • reference numeral 26 denotes a drain forming region
  • reference numeral 25 denotes a gate electrode of a memory transistor
  • reference numeral 20 denotes a gate electrode 20 of a selected transistor.
  • the resist layer 27 is entirely formed in a region other than the source formation region 22.
  • the comparative sample formed using such a first resist layer 27 is also the same as the sample of the above embodiment.
  • the data retention characteristics of each memory cell were determined. -The data retention characteristics obtained for the samples of Examples and Comparative Examples are shown in FIG. In Fig. 14, the horizontal axis represents the standing time, and the vertical axis represents the overnight retention rate.
  • the data retention rate was determined assuming that the data retention amount when the leaving time was 0 was 100%. As is clear from FIG. 14, according to the example of the present invention, it was confirmed that the data retention rate could be kept almost constant over about 500 hours. On the other hand, in the sample of the comparative example, it can be seen that the data retention rate decreases to about 90% when the standing time is 500 hours.
  • FIGS. 15A to 15C show a fifth embodiment.
  • FIGS. 15A and 15B are a plan view and a cross-sectional view showing the configuration of a resist layer when ions are implanted into a source formation region.
  • FIG. 15C is a cross-sectional view showing a flash memory cell.
  • a split-gate flash memory has a gate insulating film 14, floating gate 16, interlayer insulating film 18 and control gate 20a stacked in a single cell.
  • a tunnel oxide film 14a is formed between the floating gate 16 and the control gate 20a.
  • the manufacturing method of the present invention can also be applied to this split gate type flash memory. That is, as shown in FIGS. 15A and 15B, the resist layer 24 has an opening for implanting ions of impurities into the source forming region 22 and an opening 30 in the drain forming region 26. Are formed. By providing this opening 30, similarly to the above-described embodiment, the charge accumulated on the surface of the resist layer 24 in the ion implantation step is gated via the edge wall surface B constituting the opening 30. By moving to the formation region 26, it is possible to prevent the dielectric breakdown or the decrease in the charge Qbd value in the tunnel oxide film 14a and the gate oxide film 14 immediately below the floating gate 16 and the like. As a result, it has an improved number of possible write / erase operations and high data retention characteristics.
  • the MOS device having the split structure or the split structure is described.
  • the present invention can be similarly applied to a semiconductor device having another multi-layered gate electrode.
  • an insulating film is formed between multiple conductive films in a multi-layered gate electrode, dielectric breakdown occurs to the weakest of the insulating films such as gate oxide films or tunnel oxide films and interlayer insulating films. Is easy to occur. That is, even when a gate electrode having a multi-layer structure is used, the same problem as described above with respect to a gate electrode having a single-layer structure occurs.
  • a weak film is a film in which dielectric breakdown or a decrease in the charge amount Q bd is most likely to occur. Whether a film is likely to cause dielectric breakdown or a decrease in the amount of charge Qbd depends on film characteristics such as film thickness and film quality.
  • a gate electrode such as a floating gate or a control gate has two or more layers, an interlayer insulating film is formed between the gate electrodes. And in some structures, the ion implantation process can cause dielectric breakdown in the gate oxide or other interlayer dielectrics.
  • the present invention is effective not only in the case of a semiconductor device having a single gate electrode but also in the case of a semiconductor device having a multi-layered gate electrode. Further, the present invention is effective even in the case of a semiconductor device having a single gate electrode and a gate electrode having a multilayer structure as a combination of these.
  • the present invention is particularly effective for a MOS device having a thin gate oxide film or a tunnel oxide film of 5 to 15 nm having a large capacity. Further, although the present invention shows an example in which ions are implanted into the source forming region in the embodiments other than the second embodiment, the present invention can be similarly applied to ion implantation into the drain forming region.

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Description

明 細 書 -
M〇 S素子を含む半導体装置およびその製造方法
【技術分野】
本発明は半導体装置およびその製造方法に係り、 特に半導体装置のソース形成 領域あるいはドレイン形成領域に不純物をイオン注入する際に発生するチャージ アップに起因する品質劣化を防止する技術に関する。
【背景技術】
一般に、 M O S型半導体装置の製造においては、 シリコン基板上にフィールド 酸化膜 （L O C O S膜） を形成した後、 ゲート絶縁膜を形成し、 さらにゲート絶 縁膜上にゲート電極を積層する。 その後、 ソース形成領域およびドレイン形成領 域にひ素ゃリンなどの不純物をイオン注入する工程が行われている。
また、 フローティングゲート型の不揮発性半導体記憶装置が知られている。 例 えば、 スタックト構造の M O S素子を用いた不揮発性メモリの製造においては、 シリコン基板上にフィールド酸化膜 （L O C O S膜） を形成した後、 活性面にト ンネル酸化膜およびフローティングゲ一トを積層し、 さらにフローティングゲ一 ト上に絶縁膜を介してコントロールゲートを形成し、 その後、 ソースおよびドレ ィン形成領域にひ素などの不純物をイオン注入する工程が行われている。
上述の M O S型半導体装置、 あるいはフローティングゲート型の不揮発性半導 体記憶装置などの多層構造のゲート電極を有する半導体装置のいずれの場合にも、 半導体基板にイオン注入する際には、 ウェハ全体を覆うレジスト層を作成し、 ソ —スあるいはドレイン形成領域に対応する注入領域部分のみを開口させておき、 それ以外の部分をマスキングさせた状態で、 前記開口を通じてイオン注入を行つ ている。
しかし、 従来の製造方法では、 ソースあるいはドレイン形成領域にイオン注入 する際に、 チャージアップによりゲート絶縁膜が劣化する問題があった。 すなわ ち、 イオン注入により電荷がレジスト層の開口縁部を介してゲート絶縁膜に流れ ることにより絶縁破壊を生じたり、 絶縁膜中に電気的に中性な電子トラップが多 量に生成されて閾値を高く してしまう問題等が生じる。 この問題は、 ゲート絶縁 膜が薄い場合に特に顕著となる。 そして、 これらの問題はイオン注入後の高温ァ ニール処理によって回復される可能性が指摘されているものの、 プロセス温度を 高くすることは LS Iの高性能化のための障害となってしまう。
また、 スタック ト構造の EPROM、 EEPROM等に代表されるフラッシュ メモリにおいては、 イオン注入時のチャージアツプによりデ一夕保持特性の不良 (たとえば単ビッ トチャージロス） が発生する可能性があり、 品質の信頼性が問 題となっていた。 すなわち、 不揮発性メモリにおいては、 トンネル酸化膜の寿命、 つまり トンネル酸化膜が破壊に至る通過電荷量 Qb dは、 トンネル酸化膜の形成 後の製造工程においてトンネル酸化膜を通過する電荷量 Qp (Pro c e s s- Induced Charge) に相当する分だけ、 酸化膜の形成方法などで決 定されるイントリンシックな電荷量 Q iより低下していまう。 その結果、 前記通 過電荷量 Qb dの大きさが関係する不揮発性メモリの可能な書き込み/消去回数 には限界があり、 またデータ保持特性の劣化 （単ビッ トチャージロス） が発生す る可能性がある。
このようなィォン注入時のチヤ一ジアップに起因する品質劣化の問題に対して、 ソース側のフローティングゲ一ト側壁部分に絶縁層を形成した後にイオン注入す ることも提案されている （日本国特開平 7— 202046号公報参照） 。 しかし、 この技術では、 側壁絶縁層の形成工程を別途に行わなければならず、 工程処理的 に煩雑さが増大してしまう。
【発明の開示】
本発明の目的は、 工程数の増大を招くことなく簡易な処理によって、 イオン注 入時におけるチヤ一ジアップによるゲ一ト絶縁膜の品質劣化を生じさせることの ない、 デ一夕保持特性に優れた半導体装置およびその製造方法を提供することに ある。
本発明に係る MO S素子を含む半導体装置の製造方法は、 半導体基板上にゲ一 ト絶縁膜を形成する工程、 このゲート絶縁膜上にゲート電極を形成する工程、 お よびソース形成領域およびドレイン形成領域に不純物をイオン注入する工程を含 み、 かつ前記ソース形成領域および前記ドレイン形成領域への不純物のイオン注 入が異なるイオン注入工程を経て行われ、 ― 前記ソース形成領域へのイオン注入工程および前記ドレイン形成領域へのィォ ン注入工程の少なくとも一方において、 不純物の導入を阻止するために用いられ るレジスト層に、 前記ゲート電極と離れた位置に前記ゲート絶縁膜に到達する壁 面が形成される。
また、 本発明に係る M O S素子を含む半導体装置の製造方法は、 以下の工程 ( a ) ないし （h ) を含む。
( a ) 半導体基板上にゲート絶縁膜を形成する工程、
( b ) 前記ゲート絶縁膜上にゲート電極を形成する工程、
( c ) ソース形成領域あるいはドレイン形成領域を含む第 1のイオン注入領域 以外の領域をマスキングするための第 1のレジスト層を形成する工程であって、 前記第 1のレジスト層には前記ゲート絶縁膜に到達する壁面が形成される工程、
( d ) 前記第 1のイオン注入領域に不純物をイオン注入することによって、 ソ ース領域あるいはドレイン領域を形成する工程、
( e ) 前記第 1のレジスト層を除去する工程、
( f ) ドレイン形成領域あるいはソース形成領域を含む第 2のイオン注入領域 以外の領域をマスキングするための第 2のレジスト層を形成する工程、
( g ) 前記第 2のイオン注入領域に不純物をイオン注入することによって、 ド レイン領域あるいはソース領域を形成する工程、 および
( h ) 前記第 2のレジスト層を除去する工程。
これらの製造方法によれば、 マスキングのためのレジスト層の一部にゲ一ト絶 縁膜に到達する壁面を形成することにより、 イオン注入工程時に誘起される電荷 に起因するゲート絶縁膜の劣化を防止することができる。 前記壁面は、 たとえば レジスト層に形成された開口部によって構成することができる。 すなわち、 レジ スト層にたとえば開口部を設けることにより、 第 1に、 レジスト層の表面に蓄積 された電荷が前記開口部を構成する壁面を経由して基板側に流れることにより、 ゲ一ト電極直近のゲート絶縁膜に電荷が蓄積されることを抑制することができ、 第 2に、 レジスト層の面積を前記開口部を設けない場合に比較して小さくするこ とができ、 誘電体として機能するレジスト層の表面に蓄積する電荷の量を低減さ せることができる。 その結果、 絶縁破壊や絶縁膜中に電気的に中性な電子トラッ プが多量に生成されて閾値を高くしてしまうこと、 ならびにトンネル酸化膜が破 壊に至る通過電荷量 Q b dの値を低下させること、 などの、 チヤ一ジアップに起 因するゲート絶縁膜の劣化を防止することができる。
前記レジスト層は、 各セル単位毎あるいは複数セルからなるブロック単位毎に 不連続の状態で形成することができる。 そして、 前記レジスト層の開口部をスリ ッ ト状に連続的に形成した場合には、 結果的に複数に分割されたレジスト層を構 成する。 また、 前記レジスト層の開口部は部分的に形成されていてもよい。 要す るに、 イオン注入によるチャージアップによってゲート電極直近のゲ一ト絶縁膜 に悪影響を及ぼさないために、 ゲート電極から離れた位置においてレジスト層に 形成された開口部の壁面を介して電荷を移動させることができればよい。 この機 能を達成できれば、 開口部の位置や形状は特に限定されない。 また、 開口部は、 レジスト層の内側に形成されたものに限らず、 レジスト層の外側を除去したよう な態様をも含む。
本発明は、 前記ゲート絶縁膜の膜厚が小さいときに特に有効であって、 たとえ ばゲート絶縁膜 （ゲート酸化膜， トンネル酸化膜） が 5〜 1 5 n mの膜厚を有す る M〇 S素子に好適である。
本発明は、 前記ゲート電極が単一の導電層を有する一般的な M O S素子はもち ろんのこと、 フローティングゲートおよびコントロ一ルゲートを有する多層構造 のゲート電極を有する M O S素子、 あるいは単一の導電層からなるゲート電極を 有する M O S素子と、 フロ一ティングゲートおよびコントロールゲートを含む多 層構造のゲート電極を有する M 0 S素子とを含む半導体装置など、 各種の M 0 S 素子を含む半導体装置の製造方法に適用できる。
本発明の M〇 S素子を含む半導体装置は、 請求項 1ないし 1 2のいずれかに記 載の製造方法によって製造される。 具体的には、 これらの半導体装置は、 半導体 基板、 前記半導体基板に形成された不純物拡散層からなるソース領域およびドレ イン領域、 前記半導体基板の表面に形成されたゲート絶縁膜、 および前記ゲート 絶縁膜の表面に形成されたゲート電極を含み、 - 前記ソース領域および前記ドレイン領域は異なるイオン注入工程によって形 成された不純物拡散層からなり、 前記ソ一ス領域および前記ドレイン領域の少な くとも一方は、 該ソース領域あるいはドレイン領域のほぼ全体を占める第 1の不 純物拡散層と、 前記ゲート電極と離れた位置に部分的に存在する第 2の不純物拡 散層とを有する。
前記第 2の不純物拡散層は、 本発明の製造方法において、 たとえば開口部を有 するレジスト層をマスクとして用いたイオン注入工程で、 前記開口部から半導体 基板に不純物が導入されることによって形成されたものである。
本発明の半導体装置は、 膜厚の薄いゲート絶縁膜を有する MO S素子を含む半 導体装置に好適に適用でき、 代表的な用途として、 消去プログラム可能な読み取 り専用メモリ （EPROM) 、 電気的消去プログラム可能な読み取り専用メモリ (EEPROM) 、 フラッシュ EEPROM、 これらの不揮発性メモリを有する ェンべデヅ ト (Embedded) メモリ、 PLD (P r o g r ama b 1 e Lo gi c D e v i c e) などをあげることができる。
【図面の簡単な説明】
図 1A， Bは、 第 1の実施例において、 ソース形成領域にイオン注入するとき のレジスト層の構成を示す平面図および断面図である。
図 2 A〜Eは、 第 1の実施例に係る製造方法の主要工程を示す図である。 図 3A， Bは、 第 2の実施例において、 ソース形成領域にイオン注入するとき のレジスト層の構成を示す平面図および断面図である。
図 4 A〜Eは、 第 2の実施の例に係る製造方法の主要工程を示す図である。 図 5A, Bは、 比較例としての製造方法における、 ソース形成領域にイオン注 入するときのレジスト層の構成を示す平面図と断面図である。
図 6A〜Cは、 レジスト層の態様を示す平面図である。
図 7A， Bは、 第 3の実施例において、 ソース形成領域にイオン注入するとき のレジスト層の構成を示す平面図および断面図であり、 図 7 Cは第 3の実施例に 係るフラッシュメモリセルの断面図である。 図 8は、 第 4の実施例に係るフラッシュメモリセルの等価回路を示す図である。 図 9は、 図 8に示すフラッシュメモリセルの断面図である。
図 1 0は、 図 8および図 9に示したフラッシュメモリセルを用いたアレイの概 略図である。
図 1 1は、 図 8および図 9に示すフラッシュメモリセルのレイァゥト図である。 図 1 2 A〜Gは、 図 8および図 9に示すフラッシュメモリセルの製造工程を示 す図である。
図 1 3は、 比較用のフラッシュメモリセルの製造工程におけるレジスト層を示 す平面図である。
図 1 4は、 図 8および図 9に示すフラッシュメモリセルの実施例および比較例 について行った各メモリセルのデータ保持特性を示すグラフである。
図 1 5 A , Bは、 第 5の実施例において、 ソース領域にイオン注入するときの レジスト層の構成を示す平面図および断面図であり、 図 1 5 Cは第 5の実施例に 係るフラヅシュメモリセルの断面図である。
【発明を実施するための最良の形態】
(第 1の実施例）
まず、 本発明を単一のゲート電極からなる M O S型の半導体装置に適用した実 施例につき説明する。 図 1 Aおよび Bは、 ソース形成領域にイオン注入するとき のレジスト層の構成を示す平面図、 および図 1 Aにおける X— X ' 線の断面図を 示しており、 図 2 A〜Eは本実施例に係る製造方法の主要工程を示す図である。 図 1 A , Bは、 図 2 Bの工程に相当する。
図 2 A ~ Eに基づいて、 製造方法を工程順に説明する。
まず、 予め P型シリコン基板 1 0上の所定領域にフィールド酸化膜 1 2を形成 し、 次いでシリコン基板 1 0の活性表面に 5〜 1 5 n m程度のゲート酸化膜 1 4 を形成する。 そして、 ゲート酸化膜 1 4上に多結晶シリコン層を形成し、 さらに この多結晶シリコン層上に所定のパターン形状とされたレジスト層を重ね、 これ をマスクとしてエッチングを施した後、 レジスト層を除去することによりゲ一ト 電極 2 0を形成する （図 2 A ) 。 このようにして、 P型シリコン基板 1 0上にセル単位毎にゲート電極 2 0が形 成され、 この後に、 ソース形成領域 2 2に対するひ素 （A s ) やリン （P ) のィ オン注入がなされる。 このソース形成領域 2 2に対するイオン注入の工程に先立 つて、 少なくともソース形成領域 2 2に対応する部分に開口領域を有する第 1の レジスト層 2 4が作成される （図 2 B ) 。
本実施例では、 ソース形成領域 2 2へのイオン注入に際して形成される第 1の レジスト層 2 4は、 各セル毎に孤立したパターンとなるように形成されている。 具体的には、 図 1 A , Bに示すように、 レジスト層 2 4は、 イオン注入すべきソ —ス形成領域 2 2が全面的に開口するように設定されるとともに、 ドレイン形成 領域 2 6においては隣接するセルとの間に、 ゲ一ト絶縁膜 1 4に到達する壁面か ら構成される開口部 3 0が形成されている。 つまり、 このレジスト層 2 4は、 ド レイン形成領域 2 6において、 前記ゲート酸化膜 1 4に到達する開口部 3 0によ り、 各セル毎にレジスト層 2 4 aおよびレジスト層 2 4 bに分割された状態で形 成される。
このレジスト層 2 4をマスクとして、 不純物、 例えば N型不純物としてひ素あ るいはリンなどをイオン注入することにより、 ソース領域 2 2 aが形成される (図 2 C ) 。 そして、 この工程では、 同時に前記開口部 3 0を介して不純物がシ リコン基板 1 0内に注入されるため、 ソース領域 2 2 aと共にドレイン形成領域 2 6の一部に不純物拡散層 2 3 (第 2の不純物拡散層） が形成される。 そして、 イオン注入工程の後に前記レジスト層 2 4が除去される。
ついで、 ドレイン形成領域 2 6に開口領域を有する第 2のレジスト層 3 2が形 成される （図 2 D ) 。 第 2のレジスト層 3 2を形成した後に、 不純物例えばひ素 またはリンなどの N型不純物をイオン注入することにより、 ドレイン領域 2 6 a を形成することができる。 このドレイン領域 2 6 aにおいては、 図 2 Eで示すよ うに、 前記レジスト層 2 4の開口部 3 0を介してド一プされた不純物拡散層 2 3 が重なった状態で形成される。 その結果、 ドレイン領域の拡散抵抗が低減される。 そして、 この不純物拡散層 2 3は、 前記ゲート電極 2 0と十分に離れた位置に形 成されることにより、 トランジスタ特性に悪影響を与えることがない。 その後、 前記第 2のレジスト層 3 2を除去することにより、 本実施例に係る半 導体装置 1 0 0を形成することができる （図 2 E ) 。
この実施例によれば、 ソース形成領域 2 2にイオン注入を行う際、 セル単位毎 に孤立型レジスト層 2 4 ( 2 4 a， 2 4 b ) を形成している。 従って、 レジスト 層をゥヱハ全面に連続して形成した場合に比べ、 レジスト層の面積がかなり小さ くなる。 このため、 レジスト層 2 4上に誘起される電荷の蓄積が相対的に少なく なり、 ゲート電極 2 0直下のゲート酸化膜 1 4に流れる電荷量を少なくすること ができる。 また、 レジスト層 2 4 a、 2 4 bは、 それそれゲ一ト電極 2 0に接す る縁部壁面 Aと、 開口部 3 0を構成する縁部壁面 Bとを有するため、 電荷が集中 しゃすい部位が分散することになる。 その結果、 ゲート酸化膜 1 4における絶縁 破壊やトンネル酸化膜が破壊に至る通過電荷量 Q b d (以下、 「電荷量 Q b d」 という） の低下等の品質劣化が抑制される。 また、 図 2 Dの工程では、 不純物拡 散層 2 3上にもレジスト層 3 2を形成し、 不純物拡散層 2 3に過剰の不純物が導 入されることをさけてもよい。
(レジス ト層の形態例）
図 6 A〜Cには、 ソース形成領域 2 2へのイオン注入に際して形成される第 1 のレジスト層の平面パターンの例を示している。 すなわち、 同図 Aのレジスト層 2 4 Aはゲート電極 2 0の長手方向 （Y ) に連続するパターン構造である。 これ に対し、 同図 Bに示す第 1のレジスト層 2 4 Bは、 ゲート電極 2 0の長手方向 ( Y ) においてゲート酸化膜 1 4の幅とほぼ同程度あるいはそれよりやや大きい 長さに設定されている。
図 6 Aおよび Bに示すレジス r層構造は、 共に開口部 3 0を構成する縁部壁面 Bでのキャパシ夕が小さく、 イオン注入時の電荷集中の分散効果によりセル部分 のゲート酸化膜あるいはトンネル酸化膜の劣化を抑制することができる。 同図 A および Bを比較した場合、 同図 Bのレジスト層 2 4 Bは、 同図 Aのレジスト層 2 4 Aに比べて相対的に面積が小さくなり、 誘起される電荷の蓄積量が少なくなる ことにより、 ゲート酸化膜あるいはトンネル酸化膜の劣化を抑制する効果がより 高くなる。 したがって、 単一セル毎に孤立型レジスト層を形成することが望まし い。 また、 複数セルを 1ブロックとしてブロック単位のレジスト層を形成するこ ともできる。
さらに、 図 6 Cに示すように、 第 1のレジスト層 2 4 Cに形成される開口部 3 0は、 平面形状が円形や矩形などの任意の形状を有する、 ドレイン領域の長手方 向に対し不連続な開口部であってもよい。
レジスト層のパターンはデバイスの種類や設計事項によって各種の態様をとり うる。
(第 2の実施例）
次に、 本発明をスタック ト構造の M O S素子を有するフラッシュメモリの製造 に適用した実施例につき、 図面を参照して詳細に説明する。 図 3 Aおよび Bは、 ソース形成領域にイオン注入するときのレジスト層の構成を示す平面図および図 3 Aの X— X ' 線の断面図を示しており、 図 4 A〜Eは製造方法の主要工程を示 す図である。
スタック ト構造のフラッシュメモリを製造するには、 図 4 Aに示すように、 ま ず、 予め P型シリコン基板 1 0に対してフィールド酸化膜 1 2を形成し、 次いで シリコン基板 1 0の活性表面に 5 0 ~ 1 2 0 n m程度のトンネル酸化膜 1 4 aを 形成する。 このトンネル酸化膜 1 4 aおよび前記フィ一ルド酸化膜 1 2上にフロ —ティングゲ一ト 1 6を形成するための第 1の多結晶シリコン層を積層し、 更に この多結晶シリコン層の表面に単層の酸化膜、 または酸化膜， 窒化膜および酸化 膜からなる 3層構造の層間絶縁膜 （O N O膜） 1 8を化学気相成長法 （C V D法） あるいは熱酸化法等により形成する。 前記酸化膜としては、 シリコン酸化膜 （S i〇2 ) 、 S i O Fなどが、 窒化膜としては、 シリコン窒化膜、 シリコンォキシ窒 化膜などがある。
次いで、 層間絶縁膜 1 8の表面にコントロ一ルゲ一ト 2 0 aを形成するための 第 2の多結晶シリコン層を積層する。 そして、 所定のパターン形状とされたレジ スト層を重ね、 これをマスクとしてエッチングを施した後、 レジスト層を除去す ることにより、 スタックト構造のゲート電極 2 5を形成する （図 4 A ) 。
このようにして、 P型シリコン基板 1 0上にセル単位毎に、 フローティングゲ ート 1 6、 層間絶縁膜 1 8、 およびコントロ一ルゲ一ト 2 0 aからなるゲート-電 極 2 5が形成される。 この後に、 ソース形成領域 2 2に、 ひ素 （A s ) やリン ( P ) などの不純物のイオン注入が行われる。 このソース形成領域 2 2に対する イオン注入工程に先立って、 少なくともソース形成領域 2 2に対応する部分に開 口領域を有する第 1のレジスト層 2 4が作成される。 本実施例では、 図 3 A , B に示すように、 このレジスト層 2 4はセル単位毎に孤立して形成されている。 このようにレジスト層を分割レて形成する理由をより明らかにするために、 比 較例として図 5 A , Bに示すイオン注入法を説明する。 この比較例では、 レジス ト層 1をウェハの全面に形成し、 その後パターニングによってソース形成領域の みを開口させた構成とされ、 その他の部位はイオン遮蔽膜として機能させている。 この構造では、 トンネル酸化膜 1 4 aおよび層間絶縁膜 1 8により直列結合の容 量を持っていることから、 イオン照射の際に、 大面積のレジスト層 1の表面に蓄 積された電荷が、 レジスト層 1の開口部の縁部壁面 Aを通じてフローティングゲ ―ト 1 6およびコントロールゲ一ト 2 0 a上に蓄積されやすい状態にある。 そし て、 この電荷がフローティングゲ一ト 1 6直下のトンネル酸化膜 1 4 aを流れ、 トンネル酸化膜 1 4 aの電荷量 Q b d値の低下もしくは絶縁破壊を引き起こす要 因となる。 その結果、 フラッシュメモリの可能な書き込み/消去回数が減少し、 またデー夕保持特性が劣化し、 たとえば単ビッ トチャージロスなどの不良を生じ てしまう。
そこで、 本実施例では、 ソース形成領域 2.2へのイオン注入に際して形成され るレジスト層 2 4を各セル毎に孤立したパターンとなるように形成している。 具 体的には、 図 3 A， Bに示すように、 レジス ト層 2 4は、 イオン注入すべきソ一 ス形成領域 2 2が全面的に開口するように設定されるとともに、 ドレイン形成領 域 2 6においては隣接するセルとの間に、 トンネル酸化膜 1 4 aに達する壁面か ら構成されるスリッ ト状の開口部 3 0が形成されている。 つまり、 このレジスト 層 2 4は、 ドレイン形成領域 2 6において、 前記トンネル酸化膜 1 4 aに到達す る開口部 3 0により、 各セル毎にレジスト層 2 4 aおよびレジスト層 2 4 bが分 離した状態で形成される。 前記レジス ト層 24 ( 24 a, 24 b) は、 平面形状が矩形に形成され、 ィ-ォ ン注入すべきソース形成領域 22に対応する開口領域の縁部壁面 Aと、 トンネル 酸化膜 14 aに接する開口部 30の縁部壁面 Bが平行をなし、 他の一対の縁部は フィ一ルド酸化膜 12に接する形状となっている。
ついで、 シリコン基板 1 0に対して、 図 4 Bに示すように、 ソース領域の形成 のためにひ素 （As) あるいはリン （P) のイオン注入が行われる。 注入条件は、 たとえば、 加速エネルギ一 35〜： L O O keVでドーズ量 1 x 1014〜 5 x 10 15/cm2である。
そして、 シリコン基板 1 0上からレジスト層 24を除去した後、 熱処理を行う ことにより、 図 4 Cに示すように、 N型拡散層のソース領域 22 aが形成される。 このイオン注入に際して、 前記開口部 30を介して不純物がシリコン基板 1 0に 導入されるので、 ドレイン形成領域 26にも N+型不純物拡散層 23 (第 2の不純 物拡散層） が部分的に形成される。
ついで、 ドレイン形成領域 26に開口領域を有する第 2のレジスト層 32を積 層する。 このレジスト層 32は、 前記第 1の実施例と異なり、 その外周がフィー ルド酸化膜 1 2上まで延設されず （図 4D) 、 外側の側壁 （縁部壁面 B) がソ一 ス領域 22 aのトンネル酸化膜 14 aに到達する状態で形成されている。 このよ うな第 2のレジスト層 32を構成する縁部壁面 Bは、 図 4 Bで示した第 1のレジ スト層 24の開口部 30の縁部壁面 Bと同様な機能を達成でき、 従って トンネル 酸化膜 14 a上に形成された第 2のレジス卜層 32の開口部 40とみなすことが できる。
そして、 シリコン基板 1 0に対して、 ドレイン領域 26 aの形成のためにひ素 (As) あるいはリン （P) のイオン注入が行われる。 注入条件は、 たとえば、 加速エネルギー 35〜 50 k e Vでドーズ量 1 x 1015〜： L x 1016/cm2であ る （図 4D) 。
ついで、 ドレイン形成領域 2 6へのイオン注入後、 シリコン基板 10上から第 2のレジスト層 32を除去した後、 熱処理を行うことにより、 図 4 Eに示すよう に、 N ^型拡散層のドレイン領域 26 aが形成される。 このドレイン領域 26 aに おいては、 前記第 1のレジスト層 2 4の開口部 3 0を介してド一プされた不純物 拡散層 2 3が重なった状態で形成される。 また、 ソース領域 2 2 aには、 同様に 第 2のレジスト層 3 2の開口部 4 0を介してドープされた不純物拡散層 2 2 bが 形成される。 その結果、 ドレイン領域およびソース領域の拡散抵抗が低減される。 そして、 この不純物拡散層 2 3， 2 2 bは、 ゲート電極 2 5と十分に離れた位置 に形成されることにより、 トランジスタ特性に悪影響を与えることがない。 以後 の処理は従来と同様な工程を採用することができる。
図 4 Dの工程においては、 レジスト層 3 2を N +型不純物拡散層 2 3上にも設置 し、 Γ^Γ型拡散層 2 3に過剰なイオンが注入されるのを防ぐようにしてもよい。 以上の工程により、 図 4 Εに示すス夕ック ト構造の M O S素子を含むフラッシ ュメモリなどの半導体装置 2 0 0を得ることができる。
この実施例によれば、 ソース形成領域 2 2にイオン注入を行う際、 セル単位毎 に第 1のレジスト層 2 4を形成しており、 したがってレジスト層がウェハ全面に 連続しておらず、 レジスト層の面積を小さく設定できる。 このため、 レジスト層 2 4上に誘起される電荷の蓄積が相対的に少なくなり、 フローティングゲ一ト 1 6直下のトンネル酸化膜 1 4 aを流れる電荷量を少なくすることができる。 これ により トンネル酸化膜 1 4 aの絶縁破壊や電荷量 Q b dの低下等の品質劣化が抑 制される。 また、 第 1のレジス ト層 2 4 a、 2 4 bは、 コントロールゲート 2 0 aに接する縁部壁面 Aと、 開口部 3 0を構成する縁部壁面 Bとを有するため、 電 荷が集中しやすい部位が分散することになる.。
より詳細には、 第 1のレジスト層 2 4 a， 2 4 bの一方の縁部壁面 Aでは、 ス タック ト構造のゲート電極 2 5によって直列接続型の容量となっているのに対し、 他方の縁部壁面 Bでは単一型の容量となるため、 縁部壁面 Bでの絶縁耐カは前記 縁部壁面 Aのそれより小さい。 したがって、 第 1のレジスト層 2 4 a、 2 4 b上 に生じた電荷は縁部壁面 Aより開口部 3 0を構成する縁部壁面 Bに沿って流れや すく、 フローティングゲート 1 6直下のトンネル酸化膜 1 4 aを通過する電荷量 を相対的に小さくできる。 そのため、 ソース形成領域 2 2へのイオン注入に際し て電荷量 Q b dの低下を防止することができ、 トンネル酸化膜 1 4 aの劣化を抑 制できる。 その結果、 可能な書き込み/消去回数の向上およびデ一夕保持特性を 良好にすることができ、 フラッシュメモリの信頼性を改善できる。
以上のことは、 図 4 Dに示す、. ドレイン形成領域 2 6へのイオン注入に用いら れる第 2のレジスト層 3 2についても同様である。 本実施例では、 第 1および第 2のレジスト層について本発明の方法を適用している点で、 前記第 1の実施例と 異なる。 このように、 ソース形成領域およびドレイン形成領域へのイオン注入ェ 程で本発明の方法を適用すれば、 いずれか一方の注入工程に本発明を適用した場 合より確実にイオン注入に伴うチャージアップの悪影響を抑制できる。
また、 本実施例で、 第 1の実施例と同様に、 第 1のレジスト層のみに開口部 3 0を設け、 第 2のレジスト層に開口部を設けない構成としてもよい。 すなわち、 ソース領域あるいはドレイン領域の少なくとも一方を形成するときに、 開口部 3 0あるいは開口部 4 0を設ければ電荷量 Q b dの低下防止には効果がある。 いず れか一方の領域を形成するときのみ開口部を設ける場合には、 特に、 第 2の実施 例のような構成で、 ソース側でファウラーノルドハイムトンネルにより電子のや り取りをするフラッシュメモリでは、 ソース領域形成時に開口部 3 0を設けるよ うにしたほうがよい。 そうすれば、 イオン注入時のチャージアップダメージの影 響からソース領域とフロ一ティングゲ一ト端でのトンネル酸化膜の電荷量 Q b d 低下が回避されるからである。
(第 3の実施例）
次に、 図 7 A〜Cに第 3の実施例を示す。 この実施例は、 本発明を単一セル内 に 2個のトランジスタを有する 2 トランジスタフラッシュメモリセルに応用した 例である。 図 7 A , Bは、 ソース形成領域にイオン注入するときのレジスト層の 構成を示す平面図および断面図を示しており、 図 7 Cはフラッシュメモリセルを 示す断面図である。
このフラッシュメモリセルは、 メモリ トランジスタ領域 3 4と選択トランジス 夕領域 3 6とを有する。 図 7 A〜Cにおいて、 前記第 2の実施例と実質的に同一 の部分には同一の符号を付して、 その詳細な説明を省略する。
この実施例において、 ソース形成領域 2 2にイオン注入する場合、 図 7 A , B に示すように、 スタックト構造のメモリ トランジスタ領域 34では少なくともド レイン形成領域 26の一部を、 選択トランジスタ領域 36ではほぼ全体を、 レジ スト層 38 (38 a， 38 b) によりマスクして行う。 つまり、 メモリ トランジ ス夕領域 34では孤立型レジスト層 38 aによって、 イオン注入すべきソース形 成領域 22が全面的に開口するように設定されるとともに、 ドレイン形成領域 2 6においては隣接する選択トランジスタ領域 36との間に形成された開口部 30 以外の領域がマスキングされている。 そして、 選択トランジスタ領域 36では、 前記開口部 30以外の領域がレジスト層 38 bによってマスキングされている。 この第 3の実施例においても前述した第 2の実施例と同様に、 イオン注入に際 して、 スタックト構造のメモリ トランジスタ領域 34におけるトンネル酸化膜 1 4 aへの電荷集中による電荷量 Qb dの低下や絶縁破壊等の発生を抑制すること ができ、 可能な書き込み/消去回数ならびにデ一夕保持特性などの特性を向上で きる。
(第 4の実施例）
次に、 図 7 Cに示した 2 トランジスタフラッシュメモリセルと同様のタイプの メモリセルを用いた半導体装置について述べる。 この半導体装置の主たる技術内 容は、 本願出願人らによって既に出願された特許協力条約に基づく国際出願 （国 際出願番号 P C T/U S 97/10448) に記載され rこものである。 その主 要な部分を、 図 8〜図 12を参照して以下に記載する。 そして、 この半導体装置 の製造プロセスにおいて、 後に詳述するように、 本願発明の製造方法が適用され、 このことによって前述したと同様の作用効果を達成できる。
図 8は、 本実施例によるフラッシュメモリセル 400の概略図を示す。 フラヅ シュメモリセル 400は、 選択レランジス夕 40 1とメモリ トランジスタ 402 を有している。
選択トランジスタ 40 1はゲ一ト電極 40 1 Aを有し、 メモリ トランジスタは、 フローティングゲート 403とコントロールゲート 404を有している。 この実 施例において、 選択トランジスタ 40 1、 すなわち N—チャンネル MO S F E T は約 0. 7ボルトのしきい値電圧を有している。 メモリセル 4 0 0をプログラムにするには、 正のプログラム用高電圧 V p p、 例えば 1 2ボルト、 を選択トランジスタ 4 0 1のゲート電極 4 0 1 Aとメモリ ト ランジス夕 4 0 2のコントロールゲ一ト 4 0 4に印加し、 同時にメモリ トランジ ス夕 4 0 2のソース 4 0 8を接地電圧 V s sに保持し、 選択トランジスタ 4 0 1 のドレイン 4 0 6に正のプログラム用パルスを印加することで達成される。 例え ば、 約 5ボルトのプログラム用パルスを、 1 0 0マイクロ秒印加する。 図 9にお いて、 メモリ トランジスタ 4 0 2のドレイン領域 4 0 7 (選択トランジスタ 4 0 1のソース領域でもある） は、 基板の高濃度拡散層 5 1 0によって形成される (図 1 2 Fにおいて、 詳細な説明を行う） 。 このドレイン領域へのイオン注入は、 ドレイン領域 4 0 7に近いチャンネル領域 5 1 1の部分の電界を強化する。 これ によって伝導電子を加速し、 薄い酸化層を通過しフローティングゲ一ト 4 0 3へ と移動する、 電位エネルギ障壁を克服するに充分なほど活発な、 高工ネルギ電子 の分布を生成する （例えばホッ トエロク トロン注入） 。 このドレイン領域を高濃 度にドープするイオン注入によって、 プログラムの速度が一桁増加する。 記憶用 トランジスタ 4 0 2の幅が 0 . 5から 1 . 5〃mであるのに比較して、 選択トラ ンジス夕 4 0 1の幅は典型的に 2 . 0から 5 . 0 mであるので、 選択トランジ ス夕 4 0 1は、 印加されたドレイン領域のパルス電圧の微小部分を使う。
メモリセル 4 0 0の消去は、 メモリ トランジス夕 4 0 2のソース領域 4 0 8に 正の高電圧 V p pを印加し、 その一方で、 コントロールゲート 4 0 4を接地電圧 V s sに保持することによって達成される。 ·薄膜酸化層 （ゲート酸化膜） 4 0 5 (図 9 ) に高電界が生成され、 それによりフローティングゲート 4 0 3に集まつ た電子が電位エネルギ障壁を克服し薄膜酸化層 4 0 5を抜けて （例えば、 ファゥ ラ一 · ノルドハイムトンネルによって） メモリ トランジスタ 4 0 2のソース領域 4 0 8へと移動する。 消去中は、 ゲート電極 4 0 1 Aは接地され、 ドレイン領域 4 0 6は浮遊状態に保たれていろ。
メモリ トランジスタ 4 0 2のソース領域 4 0 8は、 また基板の高濃度拡散層 5 1 2により形成される （図 1 2 Eにおいて詳細説明を行う） 。 この基板の高濃度 拡散層は、 ジャンクションの絶縁破壊を増加させ、 これによつて消去中にフロー ティングゲートからの伝導電子の移動を著しく加速する。 このようにして、 消去 動作中にメモリ トランジスタ 4 0 2はそのしきい値電圧が負となる程度まで消去 がすすむ。 このため、 メモリ トランジスタ 4 0 2はコントロールゲート 4 0 4に よってターンオフできない。 しかしながら選択トランジスタ 4 0 1は、 この過剰 消去がセルの差動に影響を与えることを防止する。 具体的に言えば、 選択トラン ジス夕の 4 0 1のしきい値電圧は約 0 . 7ボルトに維持される。
図 1 0は、 メモリセル 4 0 0 Λ— 4 0 0 Dを含むメモリアレイ 6 0 0の概略図 を示す。 それそれのメモリセルはメモリセル 4 0 0 (図 8 ) と同一である。 選択 トランジス夕 4 0 1のドレイン領域 4 0 6 (セル 4 0 0 Aと 4 0 0 Bのドレイン 領域） は金属のドレインビッ トライン 6 3 1に結合されており、 メモリ トランジ ス夕 4 0 2のソ一ス領域 （セル 4 0 0 Aと 4 0 0 Bのソース領域） は金属ソース ビッ トライン 6 3 0に結合されている。 セル 4 0 O Aと 4 0 0 Dの選択トランジ ス夕 4 0 1のゲート電極 4 0 1 Aはヮードライン 5 2 0に結合されており、 セル 4 0 0 Aと 4 0 0 Dのコント口一ルゲ一ト 4 0 4はコント口一ルライン 5 2 1に 結合されている。
図 9においてセル 4 0 0 , 例えばセル 4 0 0 A、 の i売出しを行うには、 ワード ライン 5 2 0を介してゲ一ト電極 4 0 1 A , コントロールライン 5 2 1を介して コントロールゲート 4 0 4にそれぞれ標準電圧 V c c (—般的には 5ボルト） を 印加し、 それと同時にドレイン領域のビッ トライン 6 3 1につながれた従来のセ ンスアンプ （図示せず） によってセル 4 0 0 ·Αを流れる読み出し電流を検知する ことによって達成することができる。 もしセル 4 0 O Aが消去された場合 （すな わち、 フロ一ティングゲ一ト 4 0 3の電荷がゼロあるいは総体的に正となってい る状態） 、 トランジスタ 4 0 1と 4 0 2は両方ともターンオフされ、 センスアン プによって検知することのできる電流が流れる。 もし、 セル 4 0 0 Aがプログラ ムされる場合 （すなわち、 フローティングゲート 4 0 2が総体的に負の電荷をも つている場合） は、 メモリ トランジス夕 4 0 2のしきい値電圧が供給電圧 V c c をうわまわるまで上昇し、 それによつてセル 4 0 O A中に電流が流れるのを防ぐ c この構成によって、 ドレイン領域のビッ トラインの電圧を受けるセンスアンプ はソース領域のビッ トライン 6 3 0へのフィ一ドバック電圧を発生する。 それ jこ よって、 読み取り差動中のソース領域のビッ トライン 6 3 0上の電圧を増加させ る。 このようにして、 ドレイン領域のビッ トライン 6 3 1の電圧降下が減速され る。 そのため、 本実施例によれば従来のメモリセルアレイに比較して、 次の論理 状態サイクル中に検知が行えるようビッ トラインがもとの状態に復帰する時間が 著しく減少する。
メモリ トランジスタ 4 0 2をスケ一リングする上で主な制限となるのは、 パン チスルーに対する要求である。 ドレイン領域 4 0 7とフ口一ティングゲ一ト 4 0 3の容量接合により、 メモリ トランジスタ 4 0 2は典型的にドレイン領域 4 0 7 との結合によって夕一ンオフする。 この容量接合はチャンネル長 5 1 1 (図 9 ) のスケーラビリティを制限し、 それによつて 5 Vプログラミング性能に要するプ ログラミングスピードが向上しないよう制限してしまう。 具体的には、 ドレイン 領域 4 0 7からフローテイングゲ一ト 4 0 3への容量接合は、 メモリ トランジス 夕 4 0 2のパンチスルーに対する許容度を悪化させ、 そのためメモリ トランジス 夕 4 0 2のドレイン領域電圧を扱う能力を制限してしまう。 フリンジング容量、 すなわち平行面容量以外の容量、 の強い効果によって容量接合の効果はメモリ ト ランジス夕 4 0 2のゲ一トライン幅には比例しない。 したがって、 このドレイン 接合の効果は構造が小さくなるほど支配的になり、 アクセスゲートのない従来の E E P R〇 Mやフラッシュメモリにおいては、 重大なスケ一リング上の制約とな る。 ところで、 プログラミングの速度は、 有効チャンネル長の逆数に対して指数 的に増大する。
本実施例はこのスケーリングの問題を、 セル 4 0 0中に選択トランジスタ 4 0 1 (図 9 ) を挿入することによって解決している。 本実施例によれば、 プログラ ムモードにおけるメモリ トランジスタ 4 0 2のパンチスルーを除去するので、 チ ヤンネル長 5 1 1をスケールすることができる。 このスケ一ラビリティによって、 チャンネル長 5 1 1を短くすることができ、 これにより、 従来に比較して、 メモ リセルのプログラミング速度を著しく向上することができる。 更に、 ドレイン領 域 4 0 7にド一プを施すことにより、 セル 4 0 0は 5ボルトでのプログラム性能 を充分に達成することができる。 - 図 1 1は、 アイソレーション領域 702に囲まれた活性拡散領域 7◦ 1を有し たメモリセル 400の構成の一実施例を示している。 アイソレ一シヨン領域 70 2は典型的に近接するメモリセル間の導電を阻止するための厚いアイソレーショ ン酸化層からなる。 フロ一ティングゲ一ト 403はコントロールゲ一ト 404と 自己整合する （図 12 Eにおいて詳細に説明する） 。 ゲ一ト電極 40 1 Aはコン トロ一ルゲ一ト 404を形成するために使用したものと同じ導電層から形成され ている。 ゲート電極 40 1 A, 403並びに 404が確定されてから、 その接合 領域に適当なドーパントをイオン注入し従来の N型接合とともに、 本実施例によ るイオン注入されたソース領域、 ドレイン接合を形成する （図 12 E、 図 1 2 F において詳細に説明する） 。 最後に、 従来の酸化処理の後、 コンタク トホール 7 06がエッチングにより形成され、 金属ソースライン 630と金属ドレインライ ン 63 1を堆積し、 エッチングする。
図 12 Aから図 12 Gは、 本実施例のメモリセルを提供するステップを示して いる。 従来のステップ並びに方法に関しては当業者にとって公知であり、 それら の説明は省略する。 図 12 Aに示すように、 基板 800中にフィールドアイソレ —シヨン領域 802を形成する。 続いて、 基板 800の露出部上に、 8〜 1 3 n mの厚さの範囲でトンネル酸化層 80 1を成長させる。 図 1 2 Bは、 ポリシリコ ン層 803が堆積、 パターン化されて、 メモリ トランジスタのフロ一ティングゲ —トを形成した様子を示す。 ポリシリコン層.803は典型的に 80〜 1 70 nm の厚みに堆積され、 N型ド一パント、 例えば、 ォキシ酸化リン （POCL3) 、 を ド一ビングする。
その他の方法として、 他のリン或いはヒ素イオンの注入を 20〜40 k eVの エネルギで、 5 E 14/c m2〜 5 E 1 5 / c m2の照射量にて行う。 ついで、 酸 化層—窒化層—酸化層 （ONO層） が上記の構造上に設けられる。 具体的には、 酸化層を、 上記構造上に 1 0〜20 nmの厚さに熱酸化法によって成長させる。 次に、 酸化層上に 10~2 O nmの厚さで窒化シリコン層を堆積する。 最後の酸 化層を、 この窒化シリコン層上に 3〜 5 nmの厚さに湿式酸化法により成長させ る。 フォトレジスト層 （図示せず） は、 形成された ON 0層 804がメモリ ト-ラ ンジス夕領域を除いて除去されるよう、 すなわち、 図 12 Bに示された層 803 上だけに ONO層が形成されるようにするために使用される。 この除去処理は、 基板へのエッチングによる損傷を減らすため、 典型的に、 ウエッ トエッチング、 等方性エッチング、 ゥエツ トエッチングと言った一連のステップによって行う。 これに続いて、 基板の露出部分に選択トランジス夕のゲート酸化膜を 5〜 25 nmの厚みに成長させる。
図 12 Dに示すように、 メモリ トランジス夕のコントロ一ルゲート 805とゲ ート 805 Aはポリシリコン或いは、 ポリサイ ドを 250〜400 nmの厚さに 堆積したものである。 ポリサイ ドは、 ポリシリコン （ 100〜200 nm) に、 ケィ化タングステン （WS i2) 、 ケィ化モリブデン （Mo S i2) 、 ケィ化チタ ニゥム （T i S i) 或いは、 ケィ化コバルト （Mo S i2) ( 100〜 200 n m) のケィ化物のうちの一つを組み合わせたものである。 ゲート電極 805と 805 Aは次に N型ド一パント、 例えば、 ォキシ酸化リン （P0C 18) でド一プするか、 或いは、 他のリンまたはヒ素イオン注入を行い、 20〜40 K e Vのエネルギ、 2 E 15/cm2〜6 E 1 5/cm2の照射量でド一プする。
次に、 ゲート電極 805と 805 Aは図 1 2 Eに示すようにパターン化される。 従来の異方性ェツチング法とフォトレジストを使用し、 層 803と 804がエツ チングされる。 他の実施例によれば、 ゲート電極 805と 805 Aの上部に厚さ 200〜 300 nmに酸化層を形成し、 次に、 従来の異方性エッチングを行う。 酸化膜をエッチングマスクとして使うことで、 臨界寸法 （CD) の損失を減らし、 電極の縁部の形状のコントロールをしゃすくする。 どちらの方法においても、 形 成されるべきメモリ トランジスタのコントロールゲート 805とフ口一ティング ゲートは図 1 2に示すように自己整合される。 本実施例により自己整合によれば 従来のメモリセルに見られるプロセスによるばらつきを解消することができる。 次に、 第 1のフォトレジスト層 806をパターン化し、 形成されるべきソース 領域を選択的に露出する。 このレジスト層 806は、 図 1 2 Eに示すように、 分 離されたレジスト層 806 aおよび 806 bを用いることにより、 前述したよう に、 次工程のイオン注入工程で起きるチヤ一ジアップに起因するトンネル酸ィ t膜 の絶縁破壊や電荷量 Q b d値の低下などを防止することができる。
ソース領域を形成するには、 第 1の N型イオン注入 808、 例えば、 50〜 1 00 Ke Vのエネルギで、 2 E 14/cm2〜8 E 14/cm2の照射量にてリン イオン注入を行い、 そして第 2の N型イオン注入 807、 例えば 40〜60 Ke Vのエネルギ、 2 E 1 5/cm2〜6 E 157cm2の照射量にて、 ヒ素イオン注 入を行う。 両イオン注入とも、 従来どう りの時間と方法によって実施される。 この 2回のイオン注入により、 レジスト層 806の開口部 30を介して基板に 不純物 （リン， ヒ素） がド一プされ、 不純物拡散層 23 a, 23 bが形成される。 第 2のフォトレジスト層 809がパターン化されメモリ トランジスタのドレイ ン領域 （ならびに、 選択トランジスタのソース領域も） が選択的に露出される。 ドレイン領域を形成するには、 第 1の P型イオン注入 8 1 1、 例えば 20〜40 K e Vのエネルギ、 1 E 1 3/cm2〜3 E 1 3 / c m2の照射量にてボロンィォ ン注入を行い、 第 2の N型イオン注入 8 10、 例えば 40〜60 K e Vのェネル ギ、 2 E 1 5/cm2〜6 E 1 5/cm2の照射量にて、 ヒ素イオン注入を行う。 最後に、 第 3のフォトレジスト層 8 1 2がパターン化され、 選択トランジスタ のドレイン領域が選択的に露出される。 ドレイン領域 8 1 3を形成するには、 ス タンダードの N型イオン注入、 例えば、 40〜60 K e Vのエネルギで、 2 E 1 5/cm2〜6 E 15/ cm2の照射量にて、 ヒ素イオン注入を行う。
選択トランジスタ 40 1 (図 8) とメモリ トランジスタ 402を両方とも含む 本実施例によれば、 多くの利益が得られる。 第 1に、 メモリ トランジスタ 402 を消去することでメモリセル 400に負のしきい値電圧が残り、 これによつて、 漏電を生じ、 最終的には、 回路を作動不能にしてしまう。 選択トランジスタ 40 1があるため、 メモリ トランジスタ 402の消去しきい値電圧が負になったとし てもメモリセル 400は電流を通さない。 同業者にとって公知ではあるが、 消去 しきい値電圧はディバイスの寿命期間中に、 またディバイス中のメモリセルの数 により変化し、 制御することが難しい。 そのため、 消去しきい値電圧の制御は高 密度フラッシュメモリディバイスにとっては大きな問題となる。 本実施例による 選択トランジスタ 4 0 1によって、 この問題は完全に除去される。 - 第 2に、 それそれのメモリセルに選択トランジスタが含まれているので、 それ それのビッ トラインが別々のソース金属接続を有する。 センスアンプは、 検知中 にドレインビッ トラインの電圧低下を制御するソースバイアス電圧を提供するこ とで、 この接続構造を有効に利用することができる。 このセンスアンプのフィー ドバックは多数のメモリセルが導通状態にあるときにアクティブとなって、 この ためドレインビッ トラインは電源電圧 V s s (接地） に強く引かれる。 低いビッ トラインドレイン電圧から、 新たな検知サイクルのときにもとのビッ トライン電 圧に戻るまでの時間は、 検知した後のビッ トラインの電圧に左右される。 このソ —スフイードバックの技術を使うことにより、 本実施例では、 読み出し作動中に ァクティブなメモリセルの数が大幅に変化しても、 復帰時間を著しく制限するこ とができる。
第 3に、 ソース領域から ドレイン領域に向けてのメモリセル中に起こるパンチ スルーは、 プログラミング中に選択されていないメモリセルに漏電を起こす。 同 -一のビッ トラインに接続されたすベてのメモリセルからの漏電が蓄積すると、 選 択したメモリセルをプログラムするために使えるドレイン電圧が、 ビッ トライン 選択ロジックロードラインの電圧効果によって制限され、 これによつて選択され たセルのプログラミング時間が増加してしまう。 アクセスゲ一卜がない E P R O Mやフラッシュメモリセルにとってパンチスルーに起引する問題は、 一般に、 こ れが最小セルゲート長を制限してしまうことである。 パンチスルー電圧は一般的 な M O Sディバイスに比べフローティングゲートディバイスの方が低い。 これは セルのフローティングゲートに対して、 高ドレイン電圧が容量的に結合するため である。 この容量結合によって有効なフローティングゲ一ト電圧が上昇してしま い、 これによつて、 普通の M O S トランジスタに見られる表面下パンチスルーで はなくディバイスの正規の反転チャンネルの夕一ンオンによって、 トランジスタ が導通し始める。 容量接合はゲートチャンネル長のスケーリングに比例しないの で、 フローティングゲートディバイスのスケーリングに対して制限となる。 本実施例のようにメモリセルに選択トランジス夕が含まれていると、 パンチス —ル電圧がアクセスゲートにとられるので、 メモリ トランジスタのチャンネル長 をリードディスターブの限度まで縮小できる。 これは、 メモリ トランジスタのタ —ゲッ トチャンネル長を短くできることを意味し、 これによつて （ i ) 論理演算 中におけるより高い読み取り電流と、 より高速な検知とを可能にし、 また、 （ i i ) プログラミング速度をより高速にすることを可能とする。 チャンネル長を減 少させることでプログラミング速度は、 指数的に増大する。
第 4に、 本実施例によれば、 コントロールゲートとアクセスゲートは互いに依 存し合う関係にある。 読み取りモード中、 すべてのコントロールゲートは 5 Vに 設定され、 選択されたアクセスゲートは 0 Vから 5 Vに引き上げられる。 このよ うにして、 メモリビッ トの容量は、 それに対するビッ トラインに好都合なことに 結合されない。
第 5に、 本実施例によれば、 イオン注入工程でフローティングゲート直下のト ンネル酸化膜を流れる電荷量を少なくし、 トンネル酸化膜の絶縁破壊や電荷量 Q b d値の低下を防止できる。 その結果、 フラッシュメモリの可能な書き込み/消 去回数およびデ一夕保持特性を向上させることができる。
(実験例）
本発明の製造方法を適用して形成された、 図 1 0に示すメモリアレイを用いた フラッシュ E E P R O Mについて、 各メモリセルのデ一夕保持特性を求めた。 実 験においては、 1 Mビッ トのフラッシュ E E P R O Mを作成し、 これをサンプル として用いた。 実験は、 サンプルにデ一夕を書き込み後、 2 5 0 °Cの恒温槽でサ ンプル温度を一定に保持しながら、 放置時間に対するデ一夕保持率を求めた。 また、 比較のために、 製造工程で用いられる第 1のレジスト層を図 1 2 Eに示 す構造とした代わりに図 1 3に示す構造のレジスト層を用いて比較用サンプルを 形成した。 図 1 3において、 符号 2 2はソース形成領域を、 符号 2 6はドレイン 形成領域を、 符号 2 5はメモリ ランジス夕のゲート電極を、 符号 2 0は選択ト ランジス夕のゲート電極 2 0を示している。 そして、 レジスト層 2 7は、 ソース 形成領域 2 2以外の領域に全面的に形成されている。 このような第 1のレジスト 層 2 7を用いて形成された比較用サンプルについても、 前記実施例のサンプルと 同様にして各メモリセルのデータ保持特性を求めた。 - 実施例および比較例のサンプルについて求めたデータ保持特性を図 1 4に示す。 図 1 4において、 横軸は放置時間を示し、 縦軸はデ一夕保持率を示す。 そして、 デ一夕保持率は、 放置時間が 0の時のデータ保持量を 1 0 0 %として求めた。 図 1 4から明らかなように、 本発明の実施例によれば、 約 5 0 0時間にわたってデ —夕保持率をほぼ一定に保つことができることが確認された。 これに対し、 比較 例のサンプルにおいては、 放置時間が 5 0 0時間でデータ保持率が約 9 0 %まで 低下することがわかる。
(第 5の実施例）
図 1 5 A〜Cは、 第 5の実施例を示す。 図 1 5 A , Bは、 ソース形成領域にィ オン注入するときのレジスト層の構成を示す平面図および断面図を示しており、 図 1 5 Cはフラッシュメモリセルを示す断面図である。
この実施の形態は、 本発明をスプリッ トゲート型のフラッシュメモリに適用し た例である。 スプリッ トゲート型のフラッシュメモリは、 図 1 5 Cに示すように、 単一セルの中に、 ゲート絶縁膜 1 4、 フローティングゲート 1 6、 層間絶縁膜 1 8およびコントロールゲ一ト 2 0 aが積層され、 フローティングゲ一ト 1 6とコ ントロールゲ一ト 2 0 aとの間にトンネル酸化膜 1 4 aが形成されている。
このスプリッ トゲート型のフラッシュメモリにおいても、 本発明の製造方法を 適用するができる。 すなわち、 図 1 5 Aおよび Bに示すように、 レジスト層 2 4 は、 ソース形成領域 2 2に不純物のイオン注入を行うための開口領域を有すると ともに、 ドレイン形成領域 2 6において開口部 3 0が形成されている。 この開口 部 3 0を設けることにより、 前述した実施例と同様に、 イオン注入工程において レジスト層 2 4の表面に蓄積される電荷を開口部 3 0を構成する縁部壁面 Bを介 してゲート形成領域 2 6に移動させることにより、 トンネル酸化膜 1 4 aおよび フローティングゲート 1 6直下のゲート酸化膜 1 4における絶縁破壊もしくは電 荷量 Q b d値の低下等の発生を防止することができ、 その結果、 可能な書き込み /消去回数の向上および高いデ一夕保持特性などを有する。
上記実施例では、 ス夕ックト構造あるいはスプリッ ト構造の M O S素子につい て例示しているが、 本発明はその他の多層構造のゲート電極を有する半導体装置 に対しても同様に適用できる。 多層構造のゲート電極において、 複数の導電膜の 間に絶縁膜が形成される場合には、 ゲ一ト酸化膜若しくはトンネル酸化膜などの 絶縁膜および層間絶縁膜の中で最も弱い膜に絶縁破壊が起きやすい。 すなわち、 多層構造のゲート電極を有する場合であっても単層構造のゲート電極と同様に上 述のような問題、 すなわち、 不純物のイオン注入による電荷がレジスト層の開口 縁部を介して絶縁膜に電位差を生じさせ、 絶縁破壊もしくは電荷量 Q b d値の低 下を起こしたり、 絶縁膜中に電気的に中性な電子トラップが多量に生成され閾値 を高くしてしまう問題等がある。
ここで、 弱い膜とは、 最も絶縁破壊もしくは電荷量 Q b dの低下の起こりやす い膜である。 絶縁破壊もしくは電荷量 Q b dの低下の起こりやすい膜であるかど うかは、 膜厚や膜質等の膜特性による。 フローティングゲートやコント口一ルゲ —トなどのゲート電極が 2層以上の多層である場合、 ゲート電極間に層間絶縁膜 が形成される。 そして、 ある構造では、 イオン注入工程によってゲート酸化膜あ るいは他の層間絶縁膜に絶縁破壊を生ずることがある。
したがって、 単一のゲート電極を有する半導体装置の場合のみならず、 多層構 造のゲート電極を有する半導体装置の場合であっても、 本発明は有効である。 ま た、 これらの組み合わせとして、 単一のゲート電極および多層構造のゲート電極 を有する半導体装置の場合であっても、 本発明は有効である。
また、 本発明は、 特にキャパシ夕の大きい 5〜 1 5 n mの薄膜ゲート酸化膜も しくはトンネル酸化膜を有する M O S素子に有効である。 さらに、 本発明は、 第 2の実施例以外の実施例ではソース形成領域へのィォン注入時の例を示している が、 ドレイン形成領域へのイオン注入に際しても同様に適用できる。

Claims

請 求 の 範 囲 -
1. 半導体基板上にゲート絶縁膜を形成する工程、 このゲート絶縁膜上にゲ ート電極を形成する工程、 およびソース形成領域およびドレイン形成領域に不純 物をイオン注入する工程を含み、 かつ前記ソース形成領域および前記ドレイン形 成領域への不純物のィオン注入 異なるイオン注入工程を経て行われ、
前記ソース形成領域へのイオン注入工程および前記ドレイン形成領域へのィォ ン注入工程の少なくとも一方において、 不純物の導入を阻止するために用いられ るレジスト層に、 前記ゲート電極と離れた位置に前記ゲート絶縁膜に到達する壁 面が形成され、 該壁面を介して電荷を基板側に流すことができる、 MO S素子を 含む半導体装置の製造方法。
2. 以下の工程 （a) ないし （h) を含む、 MO S素子を含む半導体装置の 製造方法。
(a) 半導体基板上にゲート絶縁膜を形成する工程、
(b) 前記ゲ一ト絶縁膜上にゲート電極を形成する工程、
( c ) ソース形成領域あるいはドレイン形成領域を含む第 1のイオン注入領域 以外の領域をマスキングするための第 1のレジス ト層を形成する工程であって、 前記第 1のレジスト層には前記ゲート絶縁膜に到達する壁面が形成される工程、
(d) 前記第 1のイオン注入領域に不純物をイオン注入することによって、 ソ ース領域あるいはドレイン領域を形成する工程、
( e) 前記第 1のレジスト層を除去する: I：程、
(f ) ドレイン形成領域あるいはソース形成領域を含む第 2のィオン注入領域 以外の領域をマスキングするための第 2のレジス ト層を形成する工程、
(g) 前記第 2のイオン注入領域に不純物をイオン注入することによって、 ド レイン領域あるいはソース領域を形成する工程、 および
(h) 前記第 2のレジスト層を除去する工程。
3. 請求項 2において、
前記工程 （f ) において、 さらに、 前記第 2のレジスト層に前記ゲート絶縁膜 に到達する壁面が形成される工程が付加される、 MO S素子を含む半導体装置の 製造方法。 -
4. 請求項 1ないし 3のいずれかにおいて、
前記レジスト層は、 各セル単位毎あるいは複数セルからなるブロック単位毎に 不連続の状態で形成される、 MO S素子を含む半導体装置の製造方法。
5. 請求項 1ないし 4のいずれかにおいて、
前記ゲート絶縁膜に到達する壁面は、 前記レジスト層に形成された開口部によ つて構成される、 MO S素子を含む半導体装置の製造方法。
6. 請求項 5において、
前記開口部は、 前記レジスト層にスリッ ト状に連続的に形成されている、 MO S素子を含む半導体装置の製造方法。
7. 請求項 5において、
前記開口部は、 前記レジスト層に部分的かつ不連続に形成されている、 MOS 素子を含む半導体装置の製造方法。
8. 請求項 1ないし 7のいずれかにおいて、
前記ゲート絶縁膜は、 その膜厚が 5〜 1 5 nmである、 MO S素子を含む半導 体装置の製造方法。
9. 請求項 1ないし 8のいずれかにおいて、
前記ゲート電極は単一の導電層を有する、 MO S素子を含む半導体素子の製造 方法。
10. 請求項 1ないし 8のいずれかにおいて、
前記ゲート電極は、 複数の導電層を有し、 これらの導電層は絶縁層によって電 気的に分離されている、 MO S素子を含む半導体装置の製造方法。
1 1. 請求項 10において、
前記ゲ一ト電極は、 フロ一ティングゲートおよびコント口一ルゲートを含む、
MO S素子を含む半導体装置の製造方法。
1 2. 請求項 1ないし 8のいずれかにおいて、
単一の導電層からなる第 1のゲ一ト電極と、 フローティングゲ一トおよびコン トロールゲートを含む第 2のゲート電極を有する、 MO S素子を含む半導体装置 乙
の製造方法。 ―
1 3 . 請求項 1ないし 1 2のいずれかに記載の製造方法によって製造され、 半導体基板、 前記半導体基板に形成された不純物拡散層からなるソース領域お よびドレイン領域、 前記半導体基板の表面に形成されたゲート絶縁膜、 および 前記ゲ一ト絶縁膜の表面に形成されたゲート電極を含み、
前記ソース領域および前記ド しイン領域は異なるイオン注入工程によって形成 された不純物拡散層からなり、 前記ソース領域および前記ドレイン領域の少なく とも一方は、 該ソース領域あるいはドレイン領域のほぼ全体を占める第 1の不純 物拡散層と、 前記ゲート電極と離れた位置に部分的に存在する第 2の不純物拡散 層とを有する、 M O S素子を含む半導体装置。
1 4 . 請求項 1 3において、
前記ソース領域および前記ドレイン領域は、 いずれも、 第 1の不純物拡散層お よび第 2の不純物拡散層を有する、 M O S素子を含む半導体装置。
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