WO2018163012A1 - Semiconductor device and method for manufacturing semiconductor device - Google Patents
Semiconductor device and method for manufacturing semiconductor device Download PDFInfo
- Publication number
- WO2018163012A1 WO2018163012A1 PCT/IB2018/051210 IB2018051210W WO2018163012A1 WO 2018163012 A1 WO2018163012 A1 WO 2018163012A1 IB 2018051210 W IB2018051210 W IB 2018051210W WO 2018163012 A1 WO2018163012 A1 WO 2018163012A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- insulator
- oxide
- region
- conductor
- transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 349
- 238000000034 method Methods 0.000 title claims description 287
- 238000004519 manufacturing process Methods 0.000 title claims description 99
- 239000012212 insulator Substances 0.000 claims abstract description 712
- 239000004020 conductor Substances 0.000 claims abstract description 483
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 38
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 28
- 229910052727 yttrium Inorganic materials 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims description 17
- 238000009832 plasma treatment Methods 0.000 claims description 16
- 238000007654 immersion Methods 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 description 176
- 239000001301 oxygen Substances 0.000 description 173
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 171
- 230000006870 function Effects 0.000 description 143
- 229910052739 hydrogen Inorganic materials 0.000 description 142
- 239000001257 hydrogen Substances 0.000 description 141
- 230000015654 memory Effects 0.000 description 129
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 120
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 113
- 239000012535 impurity Substances 0.000 description 113
- 239000000758 substrate Substances 0.000 description 97
- 230000002829 reductive effect Effects 0.000 description 88
- 229910052751 metal Inorganic materials 0.000 description 76
- 238000013473 artificial intelligence Methods 0.000 description 72
- 239000000463 material Substances 0.000 description 72
- 239000002184 metal Substances 0.000 description 72
- 239000003990 capacitor Substances 0.000 description 69
- 239000010410 layer Substances 0.000 description 63
- 229910052757 nitrogen Inorganic materials 0.000 description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 55
- 238000010438 heat treatment Methods 0.000 description 55
- 229910052710 silicon Inorganic materials 0.000 description 55
- 239000010703 silicon Substances 0.000 description 55
- 229910044991 metal oxide Inorganic materials 0.000 description 53
- 230000015572 biosynthetic process Effects 0.000 description 49
- 238000012545 processing Methods 0.000 description 49
- 230000004888 barrier function Effects 0.000 description 47
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 47
- 229910001868 water Inorganic materials 0.000 description 47
- 238000000231 atomic layer deposition Methods 0.000 description 43
- 150000004706 metal oxides Chemical class 0.000 description 43
- 238000009792 diffusion process Methods 0.000 description 40
- 238000004544 sputter deposition Methods 0.000 description 39
- 238000005229 chemical vapour deposition Methods 0.000 description 38
- 239000011701 zinc Substances 0.000 description 38
- 229910052735 hafnium Inorganic materials 0.000 description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 35
- 229910052581 Si3N4 Inorganic materials 0.000 description 33
- 239000002019 doping agent Substances 0.000 description 33
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 33
- 230000008569 process Effects 0.000 description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 33
- 229910052814 silicon oxide Inorganic materials 0.000 description 33
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 31
- 239000007789 gas Substances 0.000 description 31
- 238000006243 chemical reaction Methods 0.000 description 29
- 125000004429 atom Chemical group 0.000 description 28
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 26
- 238000005530 etching Methods 0.000 description 24
- 229910052738 indium Inorganic materials 0.000 description 24
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 24
- 150000002431 hydrogen Chemical class 0.000 description 23
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 21
- 238000010586 diagram Methods 0.000 description 20
- 238000004549 pulsed laser deposition Methods 0.000 description 20
- 238000001451 molecular beam epitaxy Methods 0.000 description 19
- 238000003860 storage Methods 0.000 description 19
- 229910052721 tungsten Inorganic materials 0.000 description 19
- 239000010937 tungsten Substances 0.000 description 19
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 18
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 18
- 229910052799 carbon Inorganic materials 0.000 description 17
- 229910000449 hafnium oxide Inorganic materials 0.000 description 17
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 17
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 15
- 239000013078 crystal Substances 0.000 description 15
- -1 hafnium aluminate Chemical class 0.000 description 15
- 239000000203 mixture Substances 0.000 description 15
- 229910052719 titanium Inorganic materials 0.000 description 15
- 239000010936 titanium Substances 0.000 description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 229910052796 boron Inorganic materials 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 14
- 238000013528 artificial neural network Methods 0.000 description 13
- 239000012298 atmosphere Substances 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- 239000002356 single layer Substances 0.000 description 12
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 11
- 238000004891 communication Methods 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 229910052731 fluorine Inorganic materials 0.000 description 11
- 239000011737 fluorine Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 229910052715 tantalum Inorganic materials 0.000 description 11
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- 229920005989 resin Polymers 0.000 description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- 230000007547 defect Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- 230000002349 favourable effect Effects 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 9
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 9
- 238000000926 separation method Methods 0.000 description 9
- 238000011282 treatment Methods 0.000 description 9
- 229910001928 zirconium oxide Inorganic materials 0.000 description 9
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 8
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 8
- 239000002585 base Substances 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 8
- 239000000969 carrier Substances 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- 229910052749 magnesium Inorganic materials 0.000 description 8
- 239000011777 magnesium Substances 0.000 description 8
- 238000002156 mixing Methods 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- 239000011733 molybdenum Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 125000004430 oxygen atom Chemical group O* 0.000 description 8
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 8
- 229910052726 zirconium Inorganic materials 0.000 description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 7
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 7
- 229910052801 chlorine Inorganic materials 0.000 description 7
- 238000012937 correction Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052779 Neodymium Inorganic materials 0.000 description 6
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 6
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 6
- 238000003795 desorption Methods 0.000 description 6
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 6
- 229910001195 gallium oxide Inorganic materials 0.000 description 6
- 229910052746 lanthanum Inorganic materials 0.000 description 6
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 6
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 description 6
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 6
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 6
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 5
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 5
- 229910052783 alkali metal Inorganic materials 0.000 description 5
- 150000001340 alkali metals Chemical class 0.000 description 5
- 150000001342 alkaline earth metals Chemical class 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 5
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 5
- 229910052742 iron Inorganic materials 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 5
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 5
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 5
- 229910001930 tungsten oxide Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910052725 zinc Inorganic materials 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910052684 Cerium Inorganic materials 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 4
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000004760 aramid Substances 0.000 description 4
- 229920003235 aromatic polyamide Polymers 0.000 description 4
- ZMIGMASIKSOYAM-UHFFFAOYSA-N cerium Chemical compound [Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce] ZMIGMASIKSOYAM-UHFFFAOYSA-N 0.000 description 4
- 238000013527 convolutional neural network Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 239000002159 nanocrystal Substances 0.000 description 4
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 229910052717 sulfur Inorganic materials 0.000 description 4
- 239000011593 sulfur Substances 0.000 description 4
- 229910052720 vanadium Inorganic materials 0.000 description 4
- 239000004677 Nylon Substances 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 239000004952 Polyamide Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 3
- 230000001154 acute effect Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 229910052788 barium Inorganic materials 0.000 description 3
- 229910052790 beryllium Inorganic materials 0.000 description 3
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical group [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 229910000416 bismuth oxide Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- TYIXMATWDRGMPF-UHFFFAOYSA-N dibismuth;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Bi+3].[Bi+3] TYIXMATWDRGMPF-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000011156 metal matrix composite Substances 0.000 description 3
- 229910000484 niobium oxide Inorganic materials 0.000 description 3
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 125000004433 nitrogen atom Chemical group N* 0.000 description 3
- 229920001778 nylon Polymers 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229920002647 polyamide Polymers 0.000 description 3
- 229920000515 polycarbonate Polymers 0.000 description 3
- 239000004417 polycarbonate Substances 0.000 description 3
- 229920000728 polyester Polymers 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229920000098 polyolefin Polymers 0.000 description 3
- 229910052712 strontium Inorganic materials 0.000 description 3
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical group [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000036772 blood pressure Effects 0.000 description 2
- 229910052795 boron group element Inorganic materials 0.000 description 2
- 229910052800 carbon group element Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000839 emulsion Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 229910052743 krypton Inorganic materials 0.000 description 2
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 230000001151 other effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052696 pnictogen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004611 spectroscopical analysis Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000013589 supplement Substances 0.000 description 2
- 238000004506 ultrasonic cleaning Methods 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- FIPWRIJSWJWJAI-UHFFFAOYSA-N Butyl carbitol 6-propylpiperonyl ether Chemical compound C1=C(CCC)C(COCCOCCOCCCC)=CC2=C1OCO2 FIPWRIJSWJWJAI-UHFFFAOYSA-N 0.000 description 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 238000011276 addition treatment Methods 0.000 description 1
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000036760 body temperature Effects 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 238000004868 gas analysis Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 238000007645 offset printing Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 229910002076 stabilized zirconia Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Definitions
- One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
- One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
- a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
- a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
- a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may include a semiconductor device.
- one embodiment of the present invention is not limited to the above technical field.
- One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
- one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
- Integrated Circuit Integrated Circuit: IC
- LSI and VLSI technologies that have higher integration ICs are used.
- Such an IC is mounted on a circuit board, for example, a printed wiring board, and is used as one of components of various electronic devices constituting a computer, an information terminal, a display device, an automobile, and the like.
- AI artificial intelligence
- desktop computers As computers and information terminals, desktop computers, laptop computers, tablet computers, smartphones, mobile phones and the like are known.
- Silicon-based semiconductor materials are widely known as semiconductor materials used for semiconductor elements, but oxide semiconductors have attracted attention as other materials.
- a transistor using an oxide semiconductor has extremely small leakage current in a non-conduction state.
- a low power consumption CPU using a characteristic that a transistor including an oxide semiconductor has low leakage current is disclosed (see Patent Document 1).
- An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability. Another object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long period of time. Another object of one embodiment of the present invention is to provide a semiconductor device with high data writing speed. Another object of one embodiment of the present invention is to provide a novel semiconductor device.
- An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device with high productivity. Another object of one embodiment of the present invention is to provide a semiconductor device with high design freedom. Another object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
- One embodiment of the present invention includes an oxide, an insulator, and a conductor which sandwiches the insulator and overlaps with the first region of the oxide, and the oxide includes In, the element M (M Includes Al, Ga, Y, or Sn) and Zn, and the oxide has a second region adjacent to the first region, and the concentration of the element M in the second region is This is a semiconductor device having a concentration higher than that of the element M in the region.
- An oxide a first insulator over the oxide, a second insulator adjacent to a side surface of the first insulator, and a first region of oxide sandwiched between the first insulator and And the oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn, and the oxide is adjacent to the first region.
- the second region has a region overlapping with the second insulator, and the concentration of the element M in the second region is higher than the concentration of the element M in the first region. is there.
- the oxide may further include a third region, and the third region is preferably adjacent to the second region.
- the concentration of the element M in the second region is preferably larger than the concentration of the element M in the first region and the concentration of the element M in the third region.
- the carrier density of the first region is preferably lower than the carrier density of the second region, and the carrier density of the second region is preferably lower than the third carrier density.
- the element M is preferably Ga.
- a first mask and a second mask are formed over an oxide containing In, the element M (M is Al, Ga, Y, or Sn), and Zn, and the oxide
- the addition of the element M is preferably performed using one or a plurality of methods selected from an ion implantation method, an ion doping method, a plasma treatment, and a plasma immersion ion implantation method.
- the element M is preferably Ga.
- a semiconductor device having favorable electrical characteristics can be provided.
- a semiconductor device in which fluctuation in electrical characteristics is suppressed, stable electrical characteristics, and reliability is improved can be provided.
- a semiconductor device capable of holding data for a long period can be provided.
- a semiconductor device with high data writing speed can be provided.
- a novel semiconductor device can be provided.
- a semiconductor device that can be miniaturized or highly integrated can be provided.
- a highly productive semiconductor device can be provided.
- a semiconductor device with a high degree of design freedom can be provided.
- a semiconductor device that can reduce power consumption can be provided.
- a semiconductor device in which a manufacturing process is simplified and a manufacturing method thereof can be provided. Further, according to one embodiment of the present invention, a semiconductor device with a reduced area and a manufacturing method thereof can be provided.
- 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
- 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
- 4A and 4B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
- 4A and 4B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
- 4A and 4B are a cross-sectional view of a semiconductor device according to one embodiment of the present invention and a graph showing a concentration distribution of a metal element.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- FIG. 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
- FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
- FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
- FIG. 10 is a circuit diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
- FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
- FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
- 10A and 10B are a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, a circuit diagram, and a timing chart illustrating an operation example of the semiconductor device.
- FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
- 4A and 4B are a circuit diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, and a timing chart illustrating an operation example of the semiconductor device.
- FIG. 1 is a block diagram illustrating a configuration example of an AI system according to one embodiment of the present invention.
- FIG. 10 is a block diagram illustrating an application example of an AI system according to one embodiment of the present invention.
- FIG. 10 is a schematic perspective view illustrating a configuration example of an IC incorporating an AI system according to one embodiment of the present invention.
- FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
- a top view also referred to as a “plan view”
- a perspective view a perspective view, and the like
- some components may not be described in order to facilitate understanding of the invention.
- description of some hidden lines may be omitted.
- the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
- the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
- X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
- an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
- Element, light emitting element, load, etc. are not connected between X and Y
- elements for example, switches, transistors, capacitive elements, inductors
- resistor element for example, a diode, a display element, a light emitting element, a load, or the like.
- an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
- the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows.
- the case where X and Y are electrically connected includes the case where X and Y are directly connected.
- a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
- Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.)
- a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
- Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down
- X and Y are functionally connected.
- the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
- a transistor is an element having at least three terminals including a gate, a drain, and a source.
- a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows between the source and drain via the channel region.
- a channel region refers to a region through which a current mainly flows.
- the functions of the source and drain may be switched when transistors having different polarities are employed or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
- the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
- the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
- the channel width is, for example, that a source and a drain face each other in a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or in a region where a channel is formed This is the length of the part.
- the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
- the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter “apparently” shown in the top view of the transistor).
- channel width Sometimes referred to as “channel width”).
- the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
- the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
- the apparent channel width may be referred to as “surrounded channel width (SCW)”.
- SCW surrounded channel width
- channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
- channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
- the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor.
- an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
- the impurities are included, for example, DOS (Density of States) of the semiconductor may increase or crystallinity may decrease.
- examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
- water may also function as an impurity.
- oxygen vacancies may be formed, for example, by mixing impurities.
- impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
- a silicon oxynitride film has a higher oxygen content than nitrogen in its composition.
- oxygen is 55 atomic% to 65 atomic%
- nitrogen is 1 atomic% to 20 atomic%
- silicon is 25 atomic% to 35 atomic%
- hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
- the silicon nitride oxide film has a nitrogen content higher than that of oxygen.
- nitrogen is 55 atomic% to 65 atomic%
- oxygen is 1 atomic% to 20 atomic%
- silicon is 25 atomic% to 35 atomic%
- hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
- the terms “film” and “layer” can be interchanged with each other.
- the term “conductive layer” may be changed to the term “conductive film”.
- the term “insulating film” may be changed to the term “insulating layer” in some cases.
- the term “insulator” can be restated as an insulating film or an insulating layer.
- the term “conductor” can be restated as a conductive film or a conductive layer.
- the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
- the transistors described in this specification and the like are field-effect transistors unless otherwise specified.
- the transistors described in this specification and the like are n-channel transistors unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be greater than 0 V unless otherwise specified.
- parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
- substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
- Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
- substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
- a barrier film is a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, the barrier film is referred to as a conductive barrier film. There is.
- a metal oxide is a metal oxide in a broad expression.
- Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
- oxide semiconductors also referred to as oxide semiconductors or simply OS
- the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing as OS FET, it can be translated into a transistor including an oxide or an oxide semiconductor.
- ⁇ Configuration Example 1 of Semiconductor Device> 1A, 1B, 1C, and 1D are a top view and a cross-sectional view of a transistor 200 according to one embodiment of the present invention.
- FIG. 1A is a top view of the transistor 200.
- 1B, 1C, and 1D are cross-sectional views of the transistor 200.
- FIG. 1B is a cross-sectional view taken along dashed-dotted line AB in FIG. 1A and also a cross-sectional view of the transistor 200 in the channel length direction.
- FIG. 1C is a cross-sectional view taken along dashed-dotted line CD in FIG. 1A and also a cross-sectional view of the transistor 200 in the channel width direction.
- FIG. 1D is a cross-sectional view taken along the dashed line EF in FIG. In the top view of FIG. 1A, some elements are omitted for clarity.
- the transistor 200 includes an insulator 214 and an insulator 216 which are disposed over a substrate (not shown), and a conductor 205 which is disposed so as to be embedded in the insulator 214 and the insulator 216.
- An insulator 220 disposed on the insulator 216 and the conductor 205, an insulator 222 disposed on the insulator 220, an insulator 224 disposed on the insulator 222, and an insulator Oxide 230 (oxide 230a, oxide 230b, and oxide 230c) disposed on 224, insulator 250 disposed on oxide 230, and conductive disposed on insulator 250.
- a body 260 (conductor 260a and conductor 260b), an insulator 272 arranged to be in contact with at least the side surface of insulator 250 and to cover conductor 260, oxide 230, and Having an insulator 274 arranged in contact with Entai 272, a.
- the transistor 200 has a structure in which the oxide 230a, the oxide 230b, and the oxide 230c are stacked as illustrated in FIG. 1, but the present invention is not limited thereto.
- a two-layer structure of the oxide 230a and the oxide 230b or a stacked structure of four or more layers may be used.
- a single layer including only the oxide 230b or only the oxide 230b and the oxide 230c may be provided.
- the structure in which the conductors 260a and 260b are stacked is described; however, the present invention is not limited to this.
- a single layer or a stacked structure of three or more layers may be used.
- FIG. 1B An enlarged view of a region 239 in the vicinity of the channel surrounded by a broken line in FIG. 1B is shown in FIG.
- the oxide 230 includes a region 234 functioning as a channel formation region of the transistor 200 and a region 231 functioning as a source region or a drain region (region 231a and region). 231b) and a region 232 (region 232a and region 232b).
- the region 231 functioning as a source region or a drain region is a region with high carrier density and low resistance.
- the region 234 functioning as a channel formation region is a region having a lower carrier density than the region 231 functioning as a source region or a drain region.
- the region 232 is a region that suppresses permeation of hydrogen and oxygen in the oxide 230. By providing such a region, mixing of hydrogen from the region 231 to the region 234 can be suppressed, and oxygen diffusion from the region 234 to the region 231 can be suppressed.
- the region that suppresses the permeation of hydrogen or oxygen is the concentration of the element 230 when the oxide 230 is an In—M—Zn oxide containing indium, the element M, and zinc. Can be provided by increasing the height.
- the element applicable to the element M include aluminum, gallium, yttrium, and tin.
- Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
- the element M may be a combination of a plurality of the aforementioned elements.
- FIG. 5B is a diagram showing the gallium concentration (Ga concentration) in each region when gallium is used as the element M.
- the gallium concentration in the region 232 is higher than the gallium concentrations in the region 231 and the region 234. By increasing the gallium concentration in the region 232, the region 232 can be a region in which permeation of hydrogen or oxygen is suppressed.
- the length of the region 234 in the channel length direction is about 5 nm to 300 nm
- the length of the region 232a and the region 232b in the channel length direction is preferably 0.1 nm to 100 nm, and preferably 1 nm to 10 nm. It is more preferable to make it below.
- the region 234 can have a higher oxygen concentration and a lower hydrogen concentration than the region 231. Moreover, this state can be maintained over a long period of time.
- a highly reliable semiconductor device having favorable electric characteristics can be obtained.
- the region 232 does not overlap with the conductor 260 functioning as a gate electrode; however, this embodiment is not limited thereto.
- the region 232 may overlap with the conductor 260 functioning as a gate electrode and may function as a so-called overlap region (also referred to as a Lov region).
- the region 231 is preferably in contact with the insulator 274.
- the region 231 preferably has a concentration of at least one of a metal element such as indium and an impurity element such as hydrogen and nitrogen higher than that of the region 232 and the region 234.
- the region 232 has a region overlapping with the insulator 272.
- the region 232 preferably has a concentration of at least one of a metal element such as indium and an impurity element such as hydrogen and nitrogen higher than that of the region 234.
- a metal element such as indium and an impurity element such as hydrogen and nitrogen
- the region 232 can have a lower carrier density than the region 231 functioning as a source region or a drain region and a higher carrier density than the region 234 functioning as a channel formation region.
- the region 232 functions as a junction region between the channel formation region and the source region or the drain region.
- a high resistance region is not formed between the region 231 functioning as a source region or a drain region and the region 234 functioning as a channel formation region, so that the on-state current of the transistor can be increased. ,preferable.
- the region 234 overlaps with the conductor 260.
- the region 234 is disposed between the region 232 a and the region 232 b, and at least one concentration of a metal element such as indium and an impurity element such as hydrogen and nitrogen is lower than that of the region 231 and the region 232. It is preferable.
- the boundary between the region 231, the region 232, and the region 234 may not be clearly detected.
- Concentrations of metal elements such as indium and impurity elements such as hydrogen and nitrogen detected in each region are not limited to stepwise changes in each region, but also continuously change in each region (also referred to as gradation). You may do it. In other words, the closer to the region 234 from the region 231 to the region 232, the lower the concentration of a metal element such as indium and an impurity element such as hydrogen and nitrogen.
- the region 234, the region 231, and the region 232 are formed in the oxide 230a, the oxide 230b, and the oxide 230c, but the present invention is not limited thereto. And at least the oxide 230b may be formed. For example, these regions may be formed only in the oxide 230b and the oxide 230c. Further, in the figure, the boundary of each region is displayed substantially perpendicular to the interface between the insulator 224 and the oxide 230, but this embodiment is not limited to this. For example, the region 232 may protrude toward the conductor 260 in the vicinity of the surface of the oxide 230b and recede toward the conductor 252a or the conductor 252b in the vicinity of the lower surface of the oxide 230b.
- the oxide 230 is preferably a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor). Since a transistor including an oxide semiconductor has extremely small leakage current (off-state current) in a non-conduction state, a semiconductor device with low power consumption can be provided.
- An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
- a transistor including an oxide semiconductor its electrical characteristics are likely to vary due to impurities and oxygen vacancies in the oxide semiconductor, and reliability may deteriorate.
- hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
- oxygen vacancies When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. Therefore, a transistor including an oxide semiconductor in which an oxygen vacancy is included in a channel formation region is likely to be normally on. For this reason, it is preferable that oxygen vacancies in the channel formation region be reduced as much as possible.
- the insulator 250 overlapping with the region 234 of the oxide 230 preferably contains more oxygen than oxygen (also referred to as excess oxygen) that satisfies the stoichiometric composition. That is, excess oxygen in the insulator 250 diffuses into the region 234, so that oxygen vacancies in the region 234 can be reduced.
- the insulator 272 is preferably provided in contact with the insulator 250.
- the insulator 272 preferably has a function of suppressing diffusion of at least one of oxygen (for example, oxygen atoms and oxygen molecules) (the above-described oxygen hardly transmits). Since the insulator 272 has a function of suppressing diffusion of oxygen, oxygen in the excess oxygen region is efficiently supplied to the region 234 without diffusing to the insulator 274 side.
- the region 232 is provided adjacent to the region 234, mixing of hydrogen from the region 231 into the region 234 and diffusion of oxygen supplied to the region 234 in the direction of the region 231 can be suppressed. Accordingly, formation of oxygen vacancies at the interface between the oxide 230 and the insulator 250 is suppressed, and the reliability of the transistor 200 can be improved.
- the transistor 200 is preferably covered with an insulator 274 having a barrier property to prevent entry of impurities such as water or hydrogen.
- An insulator having a barrier property is a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2, etc.), copper atoms, and the like. Insulators using an insulating material that has (which is difficult to transmit the above impurities).
- the conductor 260 may function as a first gate electrode.
- the conductor 205 may function as a second gate electrode.
- the threshold voltage of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked. In particular, by applying a negative potential to the conductor 205, the threshold voltage of the transistor 200 can be substantially shifted to the positive side. Further, when the threshold value of the transistor 200 is set higher than 0 V, off-state current can be reduced. Therefore, the drain current when the voltage applied to the conductor 260 is 0 V can be reduced.
- the conductor 205 functioning as the second gate electrode is provided so as to overlap with the oxide 230 and the conductor 260.
- the conductor 205 is preferably provided so that its length in the channel width direction is larger than that of the region 234 in the oxide 230.
- the conductor 205 preferably extends in a region outside the end where the region 234 of the oxide 230 intersects the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other through the insulator on the side surface of the oxide 230 in the channel width direction.
- the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode.
- a transistor structure that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
- a conductor 205a is formed in contact with the inner walls of the openings of the insulator 214 and the insulator 216, and a conductor 205b is formed further inside.
- the heights of the upper surfaces of the conductors 205a and 205b and the height of the upper surface of the insulator 216 can be approximately the same.
- the transistor 200 has a structure in which the conductors 205a and 205b are stacked, the present invention is not limited to this. For example, only the conductor 205b may be provided.
- the conductor 205a has a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom.
- impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom.
- a conductive material that has a function of suppressing diffusion of at least one of oxygen for example, oxygen atoms and oxygen molecules
- the oxygen is difficult to transmit.
- the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
- the conductor 205a When the conductor 205a has a function of suppressing diffusion of oxygen, the conductivity can be prevented from being reduced due to oxidation of the conductor 205b.
- a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used. Therefore, the conductor 205a may be a single layer or a stack of the above conductive materials. Thus, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 200 side through the conductor 205 from the insulator 214 can be suppressed.
- the conductor 205b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Note that although the conductor 205b is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above-described conductive material.
- the insulator 214 preferably functions as a barrier insulating film which prevents impurities such as water or hydrogen from entering the transistor from the substrate side. Therefore, the insulator 214 has a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom. It is preferable to use an insulating material (which is difficult for the impurities to pass through). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of at least one of oxygen (for example, oxygen atoms and oxygen molecules) (the above-described oxygen hardly transmits).
- oxygen for example, oxygen atoms and oxygen molecules
- the insulator 214 aluminum oxide, silicon nitride, or the like is preferably used.
- impurities such as hydrogen and water can be prevented from diffusing from the insulator 214 to the transistor side.
- diffusion of oxygen contained in the insulator 224 and the like to the substrate side from the insulator 214 can be suppressed.
- the insulator 216 functioning as an interlayer film preferably has a lower dielectric constant than the insulator 214.
- parasitic capacitance generated between the wirings can be reduced.
- the insulator 216 functioning as an interlayer film, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3) ) Or an insulator such as (Ba, Sr) TiO 3 (BST) can be used in a single layer or stacked layers.
- aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
- these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
- the insulator 220, the insulator 222, and the insulator 224 function as gate insulators.
- an oxide insulator containing more oxygen than oxygen that satisfies the stoichiometric composition is preferably used as the insulator 224 in contact with the oxide 230. That is, it is preferable that an excess oxygen region be formed in the insulator 224. By providing such an insulator containing excess oxygen in contact with the oxide 230, oxygen vacancies in the oxide 230 can be reduced and reliability can be improved.
- an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
- the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3 in TDS (Thermal Desorption Spectroscopy) analysis.
- the oxide film has a thickness of 0.0 ⁇ 10 20 atoms / cm 3 or more.
- the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
- the insulator 222 has a function of suppressing at least one diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit). Is preferred.
- the insulator 222 has a function of suppressing oxygen diffusion, oxygen in the excess oxygen region can be efficiently supplied to the oxide 230 without diffusing to the insulator 220 side.
- the conductor 205 can be prevented from reacting with oxygen in the excess oxygen region of the insulator 224.
- the insulator 222 is so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. By using a high-k material for the insulator that functions as a gate insulator, transistors can be miniaturized and highly integrated. In particular, it is preferable to use an insulating material such as aluminum oxide and hafnium oxide that has a function of suppressing diffusion of impurities and oxygen (the oxygen hardly transmits). In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the periphery of the transistor 200.
- aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
- these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
- the insulator 220 is preferably thermally stable.
- silicon oxide and silicon oxynitride are thermally stable, a stacked structure having a high thermal stability and a high dielectric constant can be obtained by combining with an insulator of a high-k material.
- the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient. Further, although the structure in which the insulator 220, the insulator 222, and the insulator 224 function as gate insulators in the transistor 200 is described, this embodiment is not limited thereto. For example, any two layers or one layer of the insulator 220, the insulator 222, and the insulator 224 may be provided as the gate insulator.
- the oxide 230 includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b.
- the oxide 230 includes a region 231, a region 232, and a region 234.
- at least part of the region 231 is preferably in contact with the insulator 274.
- at least part of the region 231 preferably has a concentration of at least one of a metal element such as indium, hydrogen, and nitrogen higher than that of the region 234.
- the region 231a or the region 231b functions as a source region or a drain region.
- at least part of the region 234 functions as a region where a channel is formed.
- the oxide 230 preferably includes a region 232.
- the region 232 is a junction region, the on-state current can be increased and the leakage current (off-state current) during non-conduction can be reduced.
- the oxide 230b is provided over the oxide 230a, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed. In addition, since the oxide 230b is provided under the oxide 230c, diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
- the region 234 provided in the oxide 230b is surrounded by the oxide 230a, the oxide 230c, the regions 232a, and 232b, and the concentration of impurities such as hydrogen and nitrogen in the region can be kept low. Can be kept high.
- a semiconductor device using the oxide 230 having such a structure has favorable electrical characteristics and high reliability.
- the oxide 230 has a curved surface between the side surface and the upper surface. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
- the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm at the end of the oxide 230b.
- a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
- an oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more is preferably used as the metal oxide to be the region 234. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a wide energy gap.
- metal oxides containing nitrogen may be collectively referred to as metal oxides.
- a metal oxide containing nitrogen may be referred to as a metal oxynitride.
- An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
- the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium) It is preferable to use a metal oxide such as neodymium, hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used as the oxide 230.
- the region 234 preferably has a stacked structure with oxides having different atomic ratios of metal atoms.
- the metal oxide used for the oxide 230b has an atomic ratio of the element M in the constituent elements of the metal oxide used for the oxide 230b. Is larger than the atomic ratio of the element M in the constituent elements.
- the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
- the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
- the oxide 230c a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
- An oxide can be used.
- the said composition shows the atomic ratio in the oxide formed on the board
- Ga: Zn 1: 3: 4 as the oxide 230a
- In: Ga: Zn 4: 2: 3 as the oxide 230b
- In: Ga: Zn 1: 3: 4 as the oxide 230c.
- the oxides 230a and 230c having a wide energy gap may be referred to as a wide gap
- the oxide 230b having a relatively narrow energy gap may be referred to as a narrow gap.
- the wide gap and the narrow gap will be described in [Configuration of metal oxide]. The above combination is preferable because the oxide 230b can be sandwiched between the oxide 230a and the oxide 230c having a higher gallium content.
- the region 231 is a region where resistance is reduced by adding a metal atom such as indium or an impurity to the metal oxide provided as the oxide 230. Note that each region has higher conductivity than at least the oxide 230b in the region 234. Note that in order to add impurities to the region 231, for example, plasma treatment, an ion implantation method in which an ionized source gas is added by mass separation, or an ion doping method in which an ionized source gas is added without mass separation A dopant that is at least one of a metal element such as indium and an impurity may be added using a plasma immersion ion implantation method or the like.
- the insulator 274 including an element serving as an impurity can be formed in contact with the oxide 230, whereby the impurity can be added to the region 231.
- the resistance of the region 231 is reduced by adding an element that forms oxygen vacancies or an element that is captured by oxygen vacancies.
- elements typically include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
- rare gas elements include helium, neon, argon, krypton, and xenon. Therefore, the region 231 may include one or more of the above elements.
- a film that extracts and absorbs oxygen contained in the region 231 may be used as the insulator 274.
- oxygen vacancies are generated in the region 231.
- hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, a rare gas, or the like is trapped in the oxygen vacancy, the resistance of the region 231 is reduced.
- the region 232 is a region in which a metal atom selected from the above elements M such as gallium is added to the metal oxide provided as the oxide 230.
- a metal atom selected from the above elements M such as gallium is added to the metal oxide provided as the oxide 230.
- metal atoms for example, plasma treatment, an ion implantation method in which an ionized source gas is added by mass separation, or ion doping in which an ionized source gas is added without mass separation.
- a metal element such as gallium may be added using a plasma immersion ion implantation method or the like.
- the region 232 the content of the element M such as gallium in the oxide 230 is higher than that in the region 234 or the region 231, so that the region 232 can be a region in which permeation of hydrogen or oxygen is suppressed.
- the element M such as gallium can be added to the region 232 by forming a film containing the element M such as gallium in contact with the oxide 230 by a sputtering method, a CVD method, or an ALD method.
- the resistance of the region 232 may be reduced.
- the high-resistance region is not formed between the region 234 where the channel is formed and the region 232, the on-state current and mobility of the transistor can be increased.
- the region 232 includes the source region and the drain region and the gate do not overlap with each other in the channel length direction, formation of unnecessary capacitance can be suppressed.
- leakage current at the time of non-conduction can be reduced.
- the insulator 250 functions as a gate insulating film.
- the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
- the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
- the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20.
- the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
- the insulator 250 By providing the insulator from which oxygen is released by heating as the insulator 250 in contact with the upper surface of the oxide 230c, oxygen can be effectively supplied to the region 234 of the oxide 230b.
- the region 232 is provided adjacent to the region 234, mixing of hydrogen from the region 231 into the region 234 and diffusion of oxygen supplied to the region 234 in the direction of the region 231 can be suppressed.
- the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced.
- the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
- the conductor 260 functioning as the first gate electrode includes a conductor 260a and a conductor 260b over the conductor 260a.
- As the conductor 260a titanium nitride or the like is preferably used.
- As the conductor 260b a metal having high conductivity such as tungsten can be used.
- the conductor 260 Overlap is preferably performed with an insulator such as the insulator 250 interposed therebetween and the oxide 230c. That is, it is preferable that the conductor 205, the insulator 220, the insulator 222, the insulator 224, the oxide 230c, the insulator 250, and the conductor 260 form a stacked structure outside the side surface of the oxide 230.
- the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. .
- An insulator 272 functioning as a barrier film is provided so as to be in contact with the side surface of the insulator 250 and cover the conductor 260.
- the insulator 272 may be formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
- an insulator including one or both of aluminum and hafnium can be used.
- the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
- oxygen in the insulator 250 can be prevented from diffusing outside.
- entry of impurities such as hydrogen and water into the oxide 230 from an end portion of the insulator 250 or the like can be suppressed.
- an upper surface and a side surface of the conductor 260 and a side surface of the insulator 250 can be covered with an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
- an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen can be covered with an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
- the insulator 272 functions as a barrier for protecting the gate electrode and the gate insulating film.
- the impurity element contained in the structure provided around the transistor 200 is diffused, so that the region 231a and the region 231b or the region There is a risk that 232a and the region 232b are electrically connected.
- the insulator 272 by forming the insulator 272, impurities such as hydrogen and water can be prevented from entering the insulator 250 and the conductor 260, and oxygen in the insulator 250 can be reduced. Can be prevented from spreading outside. Therefore, when the first gate voltage is 0 V, the source region and the drain region can be prevented from being electrically connected directly or through the region 232 or the like.
- the insulator 274 is provided to cover the insulator 272, the oxide 230, and the insulator 224.
- the insulator 274 is preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
- the insulator 274 is preferably formed using silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, aluminum nitride oxide, or the like.
- oxygen can be prevented from being transmitted through the insulator 274 and supplying oxygen to oxygen vacancies in the regions 231 a and 231 b, thereby reducing the carrier density.
- impurities such as water or hydrogen which are transmitted through the insulator 274 and mixed into the region 234 can be suppressed.
- the insulator 274 preferably includes at least one of hydrogen and nitrogen.
- an impurity such as hydrogen or nitrogen can be added to the region 231 of the oxide 230, so that the resistance of the region 231 can be reduced.
- An insulator 280 that functions as an interlayer film is preferably provided over the insulator 274.
- the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
- the insulator 280 may have a stacked structure including similar insulators.
- 2A, 2B, 2C, and 2D are a top view and a cross-sectional view of the transistor 200, the capacitor 100, and the periphery of the transistor 200 according to one embodiment of the present invention.
- a cell 600 illustrated in FIG. 2 includes the transistor 200 described above and the capacitor 100 in the same layer, so that part of the structure forming the transistor 200 is part of the structure forming the capacitor 100. And can be used together. That is, part of the structure of the transistor 200 may function as part of the structure of the capacitor 100.
- the capacitor 200 when the capacitor 200 is partially or entirely overlapped with the transistor 200, the total area of the projected area of the transistor 200 and the projected area of the capacitor 100 can be reduced.
- the transistor 200 is formed in the same process as the capacitor 100. Therefore, since the process can be shortened, productivity can be improved.
- FIGS an example of the cell array of this embodiment is illustrated in FIGS.
- a cell array can be formed by arranging the transistor 200 including the transistor 200 and the capacitor 100 illustrated in FIG. 2 in a matrix or matrix.
- FIG. 3A is a circuit diagram illustrating an embodiment in which the cells 600 illustrated in FIG. 2 are arranged in a matrix.
- a first gate of a transistor included in the cell 600 arranged in the row direction is electrically connected to a common WL (WL01, WL02, WL03).
- one of a source and a drain of a transistor included in a cell arranged in the column direction is electrically connected to a common BL (BL01 to BL06).
- the transistor included in each cell 600 may be provided with the second gate BG.
- the threshold value of the transistor can be controlled by the potential applied to BG.
- the first electrode of the capacitor included in the cell 600 is electrically connected to the other of the source and the drain of the transistor. At this time, the first electrode of the capacitor may be formed of a part of a structure forming the transistor.
- the second electrode of the capacitor included in the cell 600 is electrically connected to the PL.
- FIG. 3B shows a circuit 610 including the cell 600a electrically connected to WL02 and BL03 and the cell 600b electrically connected to WL02 and BL04 as part of the row in FIG. It is sectional drawing extracted. That is, FIG. 3B is a cross-sectional view of the cell 600a and the cell 600b.
- the cell 600a includes a transistor 200a and a capacitor 100a.
- the cell 600b includes a transistor 200b and a capacitor 100b.
- FIG. 4A is a circuit diagram showing a mode different from FIG. 3A in a circuit in which the cells 600 shown in FIG. 2 are arranged in a matrix.
- one of a source and a drain of a transistor included in a cell 600 adjacent in the row direction is electrically connected to a common BL (BL01, BL02, BL03).
- the BL is also electrically connected to one of a source and a drain of a transistor included in a cell arranged in the column direction.
- the first gates of the transistors included in the cells 600 adjacent in the row direction are electrically connected to different WLs (WL01 to WL06).
- the transistor included in each cell 600 may be provided with the second gate BG.
- the threshold value of the transistor can be controlled by the potential applied to BG.
- the first electrode of the capacitor included in the cell 600 is electrically connected to the other of the source and the drain of the transistor. At this time, the first electrode of the capacitor may be formed of a part of a structure forming the transistor.
- the second electrode of the capacitor included in the cell 600 is electrically connected to the PL.
- FIG. 4B illustrates a circuit 620 including the cell 600a electrically connected to WL04 and BL02 and the cell 600b electrically connected to WL03 and BL02 as part of the row in FIG. 4A. It is sectional drawing extracted. That is, FIG. 4B is a cross-sectional view of the cell 600a and the cell 600b.
- the cell 600a includes a transistor 200a and a capacitor 100a.
- the cell 600b includes a transistor 200b and a capacitor 100b.
- One of a source and a drain of the transistor 200a and one of a source and a drain of the transistor 200b are both electrically connected to BL02.
- the semiconductor device of one embodiment of the present invention includes the transistor 200, the capacitor 100, and the insulator 280 functioning as an interlayer film.
- a conductor 252 (a conductor 252a, a conductor 252b, a conductor 252c, and a conductor 252d) which is electrically connected to the transistor 200 and functions as a plug is provided.
- the conductor 252 is formed in contact with the inner wall of the opening of the insulator 280.
- the height of the upper surface of the conductor 252 and the height of the upper surface of the insulator 280 can be approximately the same.
- the transistor 200 has a structure in which the conductor 252 has two layers, the present invention is not limited to this.
- the conductor 252 may have a single layer or a stacked structure including three or more layers.
- the capacitor 100 has a structure in common with the transistor 200.
- the capacitor 100 in which part of the region 231 provided in the oxide 230 of the transistor 200 functions as one of the electrodes of the capacitor 100 is described.
- the capacitor 100 includes a part of the region 231 of the oxide 230, the insulator 274, and the conductor 130 over the insulator 274. Furthermore, it is preferable that at least a part of the conductor 130 overlap with a part of the region 231.
- Part of the region 231 of the oxide 230 functions as one of the electrodes of the capacitor 100, and the conductor 130 functions as the other of the electrodes of the capacitor 100. That is, the region 231 has a function as one of a source and a drain of the transistor 200 and a function as one of the electrodes of the capacitor 100. Part of the insulator 274 functions as a dielectric of the capacitor 100.
- the conductor 130 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Although not shown, the conductor 130 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
- the insulator 280 is preferably provided so as to cover the insulator 274 and the conductor 130. As in the case of the insulator 224, the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the film. Note that the insulator 280 may have a stacked structure including similar insulators.
- the insulator 280 preferably has a lower dielectric constant than the insulator 214.
- parasitic capacitance generated between the wirings can be reduced.
- the insulator 280 functioning as an interlayer film, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO3)
- an insulator such as (Ba, Sr) TiO 3 (BST) can be used in a single layer or a stacked layer.
- aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
- these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
- the conductor 252a, the conductor 252b, the conductor 252c, and the conductor 252d are provided in the opening formed in the insulator 280 or the like. Note that the upper surfaces of the conductor 252a, the conductor 252b, the conductor 252c, and the conductor 252d may have substantially the same height as the upper surface of the insulator 280.
- the conductor 252a is in contact with the region 231a functioning as one of the source region and the drain region of the transistor 200 through the opening formed in the insulator 280 and the insulator 274. Since the resistance of the region 231a is reduced, the contact resistance between the conductor 252a and the region 231a can be reduced.
- the conductor 252b is in contact with the conductor 130 that is one of the electrodes of the capacitor 100 through an opening formed in the insulator 280.
- the conductor 252c is in contact with the conductor 260 functioning as the first gate electrode of the transistor 200 through the insulator 280, the insulator 274, and the opening formed in the insulator 272.
- the conductor 252d is formed of the conductor 205 functioning as the second gate electrode of the transistor 200 through an opening formed in the insulator 280, the insulator 274, the insulator 224, the insulator 222, and the insulator 220. Is in contact with.
- the conductor 252a is preferably in contact with at least the upper surface of the oxide 230 and further in contact with the side surface of the oxide 230.
- the conductor 252a is preferably in contact with both or one of the side surface on the C side and the side surface on the D side on the side surface intersecting the channel width direction of the oxide 230.
- the conductor 252a may be in contact with the side surface on the A side at the side surface intersecting the channel length direction of the oxide 230.
- the conductor 252a is in contact with the side surface of the oxide 230 in addition to the top surface of the oxide 230, so that the contact area of the conductor 252a and the oxide 230 is not increased without increasing the contact area.
- the contact area between the conductor 252a and the oxide 230 can be reduced.
- the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
- the conductor 252 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
- the conductor 252 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
- the insulator 274 and the conductor in contact with the insulator 280 have a function of suppressing transmission of impurities such as water or hydrogen, as in the conductor 205a.
- impurities such as water or hydrogen
- the conductor 205a is preferably used.
- tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide is preferably used.
- the conductive material having a function of suppressing permeation of impurities such as water or hydrogen may be used in a single layer or a stacked layer. By using the conductive material, impurities such as hydrogen and water from an upper layer than the insulator 280 can be prevented from entering the oxide 230 through the conductor 252.
- an insulator having a function of suppressing transmission of impurities such as water or hydrogen may be provided in contact with the inner walls of the openings of the insulator 274 and the insulator 280 in which the conductor 252 is embedded.
- an insulator that can be used for the insulator 214, for example, aluminum oxide is preferably used. Accordingly, impurities such as hydrogen and water from the insulator 280 and the like can be prevented from entering the oxide 230 through the conductor 252.
- the insulator can be formed with good coverage by forming the insulator using, for example, an ALD method or a CVD method.
- a conductor functioning as a wiring may be provided in contact with the upper surface of the conductor 252.
- a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
- a substrate over which the transistor 200 is formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
- the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
- the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
- there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
- the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
- a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
- a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
- a substrate in which an element is provided may be used.
- the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
- a flexible substrate may be used as the substrate.
- a method for providing a transistor over a flexible substrate there is a method in which after a transistor is formed over a non-flexible substrate, the transistor is peeled off and transferred to a substrate which is a flexible substrate.
- a separation layer is preferably provided between the non-flexible substrate and the transistor.
- the substrate may have elasticity.
- the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
- the substrate has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, more preferably 15 ⁇ m to 300 ⁇ m.
- a semiconductor device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
- the substrate which is a flexible substrate for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used.
- a substrate that is a flexible substrate is preferably as the linear expansion coefficient is lower because deformation due to the environment is suppressed.
- the substrate which is a flexible substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
- the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a substrate that is a flexible substrate.
- Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
- a high-k material having a high relative dielectric constant is used for the insulator that functions as a gate insulator, so that transistors can be miniaturized and highly integrated. Become.
- an insulator functioning as an interlayer film a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
- Insulators having a high relative dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, zirconium oxide, aluminum and hafnium-containing oxides, aluminum and hafnium-containing oxynitrides, silicon and hafnium-containing oxides, silicon And oxynitride having hafnium or nitride having silicon and hafnium.
- Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
- silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained.
- the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
- silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
- a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
- Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
- An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
- an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
- a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
- an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used as the insulator 222 and the insulator 214.
- the insulator 222 and the insulator 214 can be formed using an insulator containing one or both of aluminum and hafnium.
- the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
- Examples of the insulator 220, the insulator 224, and the insulator 250 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum,
- An insulator containing neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer. Specifically, silicon oxide, silicon oxynitride, or silicon nitride is preferably included.
- the insulator 224 and the insulator 250 that function as gate insulators have a structure in which aluminum oxide, gallium oxide, hafnium aluminate, or hafnium oxide is in contact with the oxide 230, so that silicon oxide or silicon oxynitride is included. It is possible to prevent silicon to be mixed into the oxide 230.
- the insulator 224 and the insulator 250 by using silicon oxide or silicon oxynitride in contact with the oxide 230, aluminum oxide, gallium oxide, hafnium aluminate, or hafnium oxide, and silicon oxide or silicon oxynitride In some cases, a trap center is formed at the interface. In some cases, the trap center can change the threshold voltage of the transistor in the positive direction by capturing electrons.
- the insulator 274 functioning as a dielectric includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, and hafnium nitride oxide
- hafnium nitride, hafnium aluminate, or the like may be used.
- a stacked structure of a high-k material such as aluminum oxide and a material with high dielectric strength such as silicon oxynitride is preferable.
- the capacitive element 100 can secure a sufficient capacity with the high-k material, and the dielectric strength is improved with a material having a high dielectric strength. Therefore, electrostatic breakdown of the capacitive element 100 is suppressed, and the reliability of the capacitive element 100 is improved. Can be improved.
- the insulator 216 and the insulator 280 preferably include an insulator with a low relative dielectric constant.
- the insulator 216 and the insulator 280 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, It is preferable to have silicon oxide or resin having holes.
- the insulator 216 and the insulator 280 can be formed using silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or empty It is preferable to have a laminated structure of silicon oxide having holes and a resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
- an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
- the insulator 272 include aluminum oxide, hafnium oxide, hafnium aluminate, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide, and silicon nitride oxide. Alternatively, silicon nitride or the like may be used.
- Conductor a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc.
- a material containing one or more elements can be used.
- a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
- a plurality of conductive layers formed using the above materials may be stacked.
- a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
- a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
- a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
- the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
- a conductive material containing oxygen is preferably provided on the channel formation region side.
- a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used as the conductor functioning as a gate electrode.
- the above-described conductive material containing a metal element and nitrogen may be used.
- a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
- indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon were added Indium tin oxide may be used.
- indium gallium zinc oxide containing nitrogen may be used.
- the conductor 260, the conductor 205, the conductor 130, and the conductor 252 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium,
- a material containing one or more metal elements selected from zirconium, beryllium, indium, ruthenium, and the like can be used.
- a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
- a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
- an oxide semiconductor a metal oxide functioning as an oxide semiconductor
- the metal oxide applicable to the oxide 230 which concerns on this invention is demonstrated.
- the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
- the oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc is considered.
- the element M is aluminum, gallium, yttrium, tin, or the like.
- Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
- the element M may be a combination of a plurality of the aforementioned elements.
- metal oxides containing nitrogen may be collectively referred to as metal oxides.
- a metal oxide containing nitrogen may be referred to as a metal oxynitride.
- composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
- CAAC c-axis aligned crystal
- CAC Cloud-aligned Composite
- CAC-OS or CAC-metal oxide has a conductive function in part of a material and an insulating function in part of the material, and the whole material has a function as a semiconductor.
- the conductive function is a function of flowing electrons (or holes) serving as carriers
- the insulating function is an electron serving as carriers. It is a function that does not flow.
- a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily.
- CAC-OS or CAC-metal oxide by separating each function, both functions can be maximized.
- the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region.
- the conductive region has the above-described conductive function
- the insulating region has the above-described insulating function.
- the conductive region and the insulating region may be separated at the nanoparticle level.
- the conductive region and the insulating region may be unevenly distributed in the material, respectively.
- the conductive region may be observed with the periphery blurred and connected in a cloud shape.
- the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
- CAC-OS or CAC-metal oxide is composed of components having different band gaps.
- CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
- the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
- the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel region of a transistor, high current driving capability, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
- CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
- An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
- the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
- OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
- the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have a strain.
- the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
- Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
- a lattice arrangement such as a pentagon and a heptagon in the distortion.
- a clear crystal grain boundary also referred to as a grain boundary
- the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. This is probably because of this.
- the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
- In layer a layer containing indium and oxygen
- M, Zn elements M, zinc, and oxygen
- indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
- the CAAC-OS is an oxide semiconductor with high crystallinity.
- CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
- the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
- the nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
- the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
- the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
- the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
- Oxide semiconductors have various structures and different properties.
- the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
- the oxide semiconductor for a transistor, a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
- an oxide semiconductor with low carrier density is preferably used.
- the impurity concentration in the oxide semiconductor film may be decreased and the defect level density may be decreased.
- a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
- the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
- a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and thus may have a low density of trap states.
- the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
- Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
- the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
- the oxide semiconductor contains an alkali metal or an alkaline earth metal
- a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
- the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
- the nitrogen in the oxide semiconductor is preferably reduced as much as possible.
- the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS. Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
- the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
- an oxygen vacancy may be formed in some cases.
- electrons serving as carriers may be generated.
- a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
- the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
- FIG. 6A is a cross-sectional view of the transistor 201 in the channel length direction.
- FIG. 6B is a cross-sectional view of the transistor 202 in the channel length direction.
- FIG. 6C is a cross-sectional view of the transistor 203 in the channel length direction.
- a transistor 201 illustrated in FIG. 6A is different from the transistor 200 in at least the structure of the insulator over the conductor 260 and the shape of the insulator 272.
- the insulator 270 is provided over the conductor 260, and the insulator 271 is provided over the insulator 270.
- An insulator 272 is provided so as to be in contact with at least the side surface of the insulator 250, the side surface of the conductor 260, and the side surface of the insulator 270.
- the side surface of the oxide 230c and the side surface of the insulator 272 share the same surface.
- the insulator 274 is provided so as to cover the insulator 224, the oxide 230, the insulator 272, the insulator 270, and the insulator 271.
- the insulator 270 can function as a barrier film.
- the insulator 270 can be formed using a material similar to that of the insulator 272, and an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is preferably used.
- an insulator including one or both of aluminum and hafnium can be used.
- the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used. Thereby, the oxidation of the upper part of the conductor 260 can be prevented.
- impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250.
- the insulator 271 can function as a hard mask when the conductor 260 is processed.
- the side surface of the conductor 260 is substantially vertical, specifically, the angle between the side surface of the conductor 260 and the substrate surface is 75 ° to 100 °, preferably 80 ° to 95 °. It can be.
- the insulator 272 to be formed next can be formed into a desired shape.
- the insulator 272 is provided so as to be in contact with at least the side surface of the insulator 250, the side surface of the conductor 260, and the side surface of the insulator 270.
- the top surface and the side surface of the conductor 260 and the side surface of the insulator 250 can be covered with an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. .
- the insulator 270 and the insulator 272 function as a top barrier and a side barrier that protect the gate electrode and the gate insulating film, respectively.
- the oxide 230 includes the region 232, and similarly to the transistor 200, the entry of hydrogen from the region 231 to the region 234 and the diffusion of oxygen supplied to the region 234 toward the region 231 are suppressed. can do. Therefore, the transistor 201 has favorable electrical characteristics and improved reliability.
- the transistor 202 illustrated in FIG. 6B is a transistor in that at least the shape of the oxide 230c and the insulator 272, the conductor 263 is provided over the oxide 230, and the insulator 274 is not provided. Different from 200.
- the side surface of the oxide 230c and at least one side surface of the insulator 250 and the conductor 260 share the same surface.
- a conductor 263 is provided over the region 231.
- oxygen in the oxide 230 in contact with the conductor 263 is absorbed by the conductor 263, oxygen vacancies are generated in the oxide 230, and the metal element from the conductor 263
- impurity elements such as hydrogen and nitrogen are mixed in the oxide 230 in contact with the conductor 263, so that the resistance of the region is reduced and the region 231 is formed.
- the insulator 272 is provided so as to cover the insulator 224, the conductor 263, the oxide 230, the insulator 250, and the conductor 260.
- the insulator 272 is provided so as to be in contact with at least the side surface of the insulator 250 and cover the conductor 260.
- an upper surface and a side surface of the conductor 260 and a side surface of the insulator 250 can be covered with an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. Accordingly, oxidation of the conductor 260 and mixing of impurities such as water or hydrogen into the oxide 230 through the conductor 260 and the insulator 250 can be suppressed. Therefore, the insulator 272 functions as a barrier that protects the gate electrode and the gate insulating film.
- the oxide 230 includes the region 232, and similarly to the transistor 200, the entry of hydrogen from the region 231 to the region 234 and the diffusion of oxygen supplied to the region 234 toward the region 231 are suppressed. can do. Accordingly, the transistor 202 has favorable electrical characteristics and improved reliability.
- a transistor 203 illustrated in FIG. 6C is different from the transistor 201 illustrated in FIG. 6A in at least the width of the region 232 in the oxide 230 and the gallium concentration in the region 231.
- the width of the region 232 approximately matches the width of the insulator 272.
- an element M such as gallium is added to the region 231.
- the region 231 in contact with the insulator 274 has a low resistance as in the transistor 200.
- the oxide 230 includes a region 232, and similarly to the transistor 200, the entry of hydrogen from the region 231 to the region 234 and the diffusion of oxygen supplied to the region 234 toward the region 231 are suppressed. can do. Therefore, the transistor 203 has favorable electrical characteristics and improved reliability.
- FIGS. 7 to 21 a method for manufacturing a semiconductor device including the transistor 200 according to the present invention will be described with reference to FIGS. 7 to 21,
- (B) of each figure is sectional drawing corresponding to the site
- (C) of each figure is sectional drawing corresponding to the site
- (D) of each figure is sectional drawing corresponding to the site
- a substrate (not shown) is prepared, and an insulator 214 is formed over the substrate.
- the insulator 214 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an ALD (ALD) method. (Atomic Layer Deposition) method or the like can be used.
- the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
- PECVD Plasma Enhanced CVD
- TCVD Thermal CVD
- Photo CVD Photo CVD
- MCVD Metal CVD
- MOCVD Metal Organic CVD
- the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
- a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
- a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
- plasma damage during film formation does not occur, so that a film with few defects can be obtained.
- the ALD method is also a film forming method that can reduce plasma damage to an object to be processed.
- the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
- the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
- the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
- the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
- the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
- a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
- a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
- an aluminum oxide film is formed as the insulator 214 by a sputtering method.
- the insulator 214 may have a multilayer structure.
- an aluminum oxide film may be formed by a sputtering method, and an aluminum oxide film may be formed on the aluminum oxide by an ALD method.
- a structure in which an aluminum oxide film is formed by an ALD method and an aluminum oxide film is formed on the aluminum oxide by a sputtering method may be employed.
- an insulator 216 is formed over the insulator 214.
- the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- silicon oxide is formed as the insulator 216 by a CVD method.
- openings are formed in the insulator 216 and the insulator 214.
- the opening includes, for example, a groove and a slit. In some cases, the opening is pointed to a region where the opening is formed. Wet etching may be used to form the opening, but dry etching is preferable for fine processing.
- the insulator 214 may be used as an etching stopper film when the insulator 216 is etched to form a groove.
- a silicon oxide film is used for the insulator 216 that forms the groove
- a silicon nitride film, an aluminum oxide film, or a hafnium oxide film may be used as the insulator 214 as an insulating film that functions as an etching stopper film.
- a conductive film to be the conductor 205a is formed.
- the conductive film preferably includes a conductor having a function of suppressing permeation of oxygen.
- tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
- a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
- the conductor to be the conductor 205a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the conductive film to be the conductor 205a tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method.
- a metal nitride as the conductor 205a, it is possible to prevent the metal from diffusing out of the conductor 205a even when a metal that easily diffuses such as copper is used in the conductor 205b described later.
- a conductive film to be the conductor 205b is formed over the conductive film to be the conductor 205a.
- the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- a low-resistance conductive material such as tungsten or copper is formed as the conductive film to be the conductor 205b.
- the conductive film to be the conductor 205a and part of the conductive film to be the conductor 205b are removed, and the insulator 216 is exposed.
- the conductive film to be the conductor 205a and the conductive film to be the conductor 205b remain only in the opening. Accordingly, the conductor 205 including the conductor 205a and the conductor 205b having a flat upper surface can be formed (see FIG. 7). Note that part of the insulator 216 may be removed by the CMP treatment.
- the insulator 220 is formed over the insulator 216 and the conductor 205.
- the insulator 220 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the insulator 222 is formed over the insulator 220.
- the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- an insulator including one or both of aluminum and hafnium is preferably used.
- the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
- the insulator 222 is preferably formed by an ALD method.
- the insulator 222 formed by the ALD method has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in a structure provided around the transistor 200 do not diffuse inside the transistor 200 and are contained in the oxide 230. Generation of oxygen vacancies can be suppressed.
- the insulator 224 is formed over the insulator 222.
- the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 7).
- heat treatment is preferably performed.
- the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
- the first heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more.
- the first heat treatment may be performed in a reduced pressure state.
- heat treatment is performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen. May be.
- impurities such as hydrogen and water contained in the insulator 224 can be removed.
- plasma treatment containing oxygen in a reduced pressure state may be performed as the heat treatment.
- the plasma treatment including oxygen it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example.
- a power source for applying RF (Radio Frequency) may be provided on the substrate side.
- High-density oxygen radicals can be generated by using high-density plasma, and oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 224 by applying RF to the substrate side.
- plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus. Note that the first heat treatment may not be performed.
- the heat treatment can also be performed after the insulator 220 is formed and after the insulator 222 is formed. Although the above heat treatment conditions can be used for the heat treatment, the heat treatment after the formation of the insulator 220 is preferably performed in an atmosphere containing nitrogen.
- treatment is performed for 1 hour at a temperature of 400 ° C. in a nitrogen atmosphere after the insulator 224 is formed.
- an oxide film 230A to be the oxide 230a and an oxide film 230B to be the oxide 230b are sequentially formed over the insulator 224 (see FIG. 7).
- the oxide film is preferably formed continuously without being exposed to the atmospheric environment. By forming the film without opening to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be prevented. Can be kept clean.
- the oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the oxide film 230A and the oxide film 230B are formed by a sputtering method
- oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
- the proportion of oxygen contained in the sputtering gas By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the oxide film to be formed can be increased.
- the oxide film is formed by a sputtering method
- the In-M-Zn oxide target can be used.
- part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed.
- the ratio of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or more, preferably 80% or more, and more preferably 100%.
- an oxygen-deficient oxide semiconductor is formed when the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%. It is formed.
- a transistor including an oxygen-deficient oxide semiconductor can have a relatively high field-effect mobility.
- heat treatment may be performed.
- the heat treatment conditions described above can be used for the heat treatment.
- impurities such as hydrogen and water in the oxide film 230A and the oxide film 230B can be removed.
- the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
- the oxide film 230A and the oxide film 230B are processed into an island shape to form an oxide 230a and an oxide 230b (see FIG. 8).
- the insulator 224 may be processed into an island shape. Further, half etching may be performed on the insulator 224. By performing half etching on the insulator 224, the insulator 224 is formed in a state where the insulator 224 remains also under the oxide 230c formed in a later step. Note that the insulator 224 can be processed into an island shape when the insulating film 272A, which is a subsequent step, is processed. In that case, the insulator 222 may be used as an etching stopper film.
- the oxide 230 a and the oxide 230 b are formed so as to overlap with the conductor 205 at least partially.
- the side surfaces of the oxide 230 a and the oxide 230 b are preferably substantially perpendicular to the insulator 222. Since the side surfaces of the oxide 230a and the oxide 230b are substantially perpendicular to the insulator 222, when the plurality of transistors 200 are provided, the area can be reduced and the density can be increased.
- the angle formed between the side surfaces of the oxides 230a and 230b and the top surface of the insulator 222 may be an acute angle. In that case, the angle between the side surfaces of the oxides 230a and 230b and the top surface of the insulator 222 is preferably as large as possible.
- a curved surface is provided between the side surfaces of the oxides 230a and 230b and the upper surface of the oxide 230b. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
- the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm, for example, at the ends of the oxide 230a and the oxide 230b.
- membrane coverage in a subsequent film-forming process improves by not having a corner
- the oxide film may be processed by a lithography method.
- a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for fine processing.
- a resist is exposed through a mask.
- a resist mask is formed by removing or leaving the exposed region using a developer.
- a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
- the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultra violet) light, or the like.
- an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
- an electron beam or an ion beam may be used.
- a mask is not necessary when an electron beam or an ion beam is used.
- the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
- a hard mask made of an insulator or a conductor may be used instead of the resist mask.
- an insulating film or a conductive film to be a hard mask material is formed over the oxide film 230B, a resist mask is formed thereon, and a hard mask having a desired shape is formed by etching the hard mask material. can do.
- the etching of the oxide film 230A and the oxide film 230B may be performed after removing the resist mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
- the hard mask may be removed by etching after the oxide film is etched.
- the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
- a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
- the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
- a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
- mold electrode may be sufficient.
- mold electrode may be sufficient.
- a dry etching apparatus having a high-density plasma source can be used.
- an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
- impurities due to an etching gas or the like may adhere or diffuse on the surface or inside of the oxide 230a, the oxide 230b, or the like.
- impurities include fluorine and chlorine.
- Cleaning is performed in order to remove the impurities and the like.
- the cleaning method include wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in combination as appropriate.
- a cleaning process may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
- a cleaning process may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
- ultrasonic cleaning using pure water or carbonated water may be performed.
- ultrasonic cleaning using pure water or carbonated water is performed.
- heat treatment may be performed.
- the heat treatment conditions the above-described heat treatment conditions can be used.
- the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B are sequentially formed over the insulator 224, the oxide 230a, and the oxide 230b (see FIG. 9).
- the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the oxide film 230C may be formed using a film formation method similar to that of the oxide film 230A or the oxide film 230B in accordance with characteristics required for the oxide 230c.
- the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- oxygen is excited by microwaves, high-density oxygen plasma is generated, and the insulating film 250A is exposed to the oxygen plasma, whereby oxygen is supplied to the insulating film 250A, the oxide 230a, the oxide 230b, and the oxide film 230C. Can be introduced.
- heat treatment may be performed.
- the heat treatment conditions described above can be used for the heat treatment.
- the moisture concentration and the hydrogen concentration of the insulating film 250A can be reduced.
- the conductive film 260A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- a transistor with a low driving voltage can be provided.
- heat treatment may be performed.
- the heat treatment conditions described above can be used for the heat treatment.
- an instantaneous heating method such as a heating method using an electric furnace, a GRTA (Gas Rapid Thermal Anneal) method using heated gas, or an LRTA (Lamp Rapid Thermal Anneal) method using lamp light may be used.
- the added dopant diffuses over the entire region 232 of the oxide 230, so that the affinity between the element M added as the dopant and the element included in the oxide 230 can be improved.
- the insulating film 250A, the conductive film 260A, and the conductive film 260B are etched to form the insulator 250 and the conductor 260 (the conductor 260a and the conductor 260b) (see FIG. 10).
- the side surface of the insulator 250, the side surface of the conductor 260a, and the side surface of the side surface of the conductor 260b are preferably in the same plane.
- the same surface shared by the side surface of the insulator 250, the side surface of the conductor 260a, and the side surface of the conductor 260b is preferably substantially perpendicular to the substrate. That is, in the cross-sectional shape, the insulator 250, the conductor 260a, and the conductor 260b are preferably as acute and large as possible with respect to the top surface of the oxide 230.
- an angle formed by the side surfaces of the insulator 250, the conductor 260a, and the conductor 260b and the top surface of the oxide 230 may be an acute angle.
- the angle formed by the side surfaces of the insulator 250, the conductor 260a, and the conductor 260b and the upper surface of the oxide 230 is preferably as large as possible.
- the insulator 250 and the conductor 260 are formed so that at least a part thereof overlaps with the conductor 205 and the oxide 230.
- the etching may etch the upper portion of the region of the oxide film 230C that does not overlap with the insulator 250.
- the thickness of the region of the oxide film 230C that overlaps with the insulator 250 may be larger than the thickness of the region that does not overlap with the insulator 250.
- a mask 262 is formed over the oxide film 230C (see FIG. 11).
- the mask 262 may be any mask that can be removed in a later step, and a resist mask or a hard mask made of an insulator or a conductor can be used. At this time, the conductor 260 is preferably not covered with the mask 262.
- a metal element is added using the mask 262 and the conductor 260 as a mask.
- gallium is added to the oxide film 230C, the oxide 230b, and the oxide 230a by an ion implantation method, so that the region 232 is formed (see FIG. 12).
- addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board
- part of the region 232 and part of the conductor 260 can be overlapped.
- the metal element is added while the substrate is inclined.
- an insulating film 272A is formed to cover the oxide film 230C, the insulator 250, the conductor 260, and the mask 262 (see FIG. 13).
- the insulating film 272A is preferably formed by an ALD method with excellent coverage.
- the insulating film 272 ⁇ / b> A having a uniform thickness can be formed on the side surfaces of the insulator 250 and the conductor 260 even in the step portion formed by the conductor 260 and the like.
- the oxide film 230C, the insulator 250, and the conductor 260 are covered with the insulating film 272A in a region not covered with the mask 262. Therefore, the insulator 250 and the conductor 260 which overlap with the oxide 230a and the oxide 230b and the peripheral portion thereof are not covered with the mask 262 but are covered with the insulating film 272A.
- the insulator 250 and the conductor 260 are preferably covered entirely with the insulating film 272A without being covered with the mask 262.
- the insulating film 272A over the mask 262 is removed by a lift-off method, so that the insulator 272 that is in contact with the side surface of the insulator 250 and covers the conductor 260 is formed (see FIG. 14). ).
- part of the oxide film 230C is removed by etching using the insulator 272 as a mask to form an oxide 230c (see FIG. 15). Note that in this step, the top surface and side surfaces of the oxide 230b and part of the side surfaces of the oxide 230a may be removed.
- an insulator 274 containing a dopant is formed so as to cover the insulator 224, the oxide 230, and the insulator 272 so as to be in contact with the region 231 (see FIG. 16).
- an insulator 274 containing hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, or the like as a dopant is formed so as to be in contact with the region 231 of the oxide 230.
- the resistance of the region 231 is reduced by the formation of the insulator 274 and heat treatment after the formation.
- the resistance of the oxide is reduced by the oxygen vacancies in the oxide 230 formed by the insulator 274 extracting oxygen in the oxide 230, the impurities added by diffusion into the dopant region 231 contained in the insulator 274, and the added impurities. This is considered to be caused by the formation of oxygen vacancies due to oxygen, the formation of carriers due to the bond between oxygen vacancies and impurities, or a combination thereof.
- the resistance of the region 232 may be reduced also in the region 232 due to formation of oxygen vacancies or impurity diffusion.
- the resistance of the oxide 230 may be reduced by adding a metal atom such as indium or a dopant such as an impurity.
- a method for adding a dopant an ion implantation method in which ionized source gas is added by mass separation, an ion doping method in which ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like is used. Can do. When mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled. On the other hand, when mass separation is not performed, high-concentration ions can be added in a short time. Alternatively, an ion doping method in which atomic or molecular clusters are generated and ionized may be used. Note that the dopant may be referred to as an ion, a donor, an acceptor, an impurity, an element, or the like.
- the dopant may be added by plasma treatment.
- plasma treatment can be performed using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus, and the dopant can be added to the oxides 230a, 230b, and 230c.
- silicon nitride, silicon nitride oxide, or silicon oxynitride formed by a CVD method can be used as the insulator 274.
- silicon nitride oxide is used as the insulator 274.
- the region 231a and the region 231b can be formed in a film formation atmosphere of the insulator 274 such as hydrogen or nitrogen.
- Impurity elements are added. Oxygen vacancies are formed by the added impurity element around the region in contact with the insulator 274 of the oxide 230, and the impurity element enters the oxygen vacancies, whereby the carrier density is increased and the resistance is reduced. At that time, the diffusion of impurities into the region 232 that is not in contact with the insulator 274 may reduce the resistance of the region 232.
- the concentration of at least one of hydrogen and nitrogen be higher in the region 231a and the region 231b than in the region 234.
- the concentration of hydrogen or nitrogen may be measured using secondary ion mass spectrometry (SIMS) or the like.
- SIMS secondary ion mass spectrometry
- the concentration of hydrogen or nitrogen in the region 234 the distance from the vicinity of the center of the region overlapping the insulator 250 of the oxide 230b (for example, the distance from both side surfaces in the channel length direction of the insulator 250 in the oxide 230b) is approximately. What is necessary is just to measure the density
- the resistance of the region 231 is reduced by adding an element that forms oxygen vacancies or an element trapped by oxygen vacancies.
- elements typically include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
- rare gas elements include helium, neon, argon, krypton, and xenon. Therefore, the region 231 may include one or more of the above elements.
- the region 232 may also contain the above element. In this case, the resistance of the region 232 is also reduced.
- a film that extracts and absorbs oxygen contained in the region 231 may be used as the insulator 274.
- oxygen vacancies are generated in the region 231.
- hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, a rare gas, or the like is trapped in the oxygen vacancy, the resistance of the region 231 is reduced.
- oxygen contained in the region 232 may be extracted by the insulator 274, and the above-described element may be captured by oxygen vacancies generated thereby. In this case, the resistance of the region 232 is also reduced.
- the insulator 274 is formed as an insulator including an element serving as an impurity or an insulator from which oxygen is extracted from the oxide 230
- the insulator 274 is formed by a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD. This can be done using methods.
- the insulator 274 including the element serving as an impurity is preferably formed in an atmosphere containing at least one of nitrogen and hydrogen. By performing deposition in such an atmosphere, oxygen vacancies are formed around the oxide 230b and the oxide 250c that do not overlap with the insulator 250, and the oxygen vacancies are bonded to an impurity element such as nitrogen or hydrogen. Thus, the carrier density can be increased. In this manner, the region 231a and the region 231b with reduced resistance can be formed.
- silicon nitride, silicon nitride oxide, or silicon oxynitride can be used by, for example, a CVD method. In this embodiment, silicon nitride oxide is used as the insulator 274.
- the source region and the drain region can be formed in a self-aligned manner by forming the insulator 274. Therefore, a miniaturized or highly integrated semiconductor device can also be manufactured with high yield.
- an impurity element such as nitrogen or hydrogen can be prevented from being mixed into the conductor 260 and the insulator 250. it can.
- an impurity element such as nitrogen or hydrogen can be prevented from entering the region 234 functioning as a channel formation region of the transistor 200 through the conductor 260 and the insulator 250. Therefore, the transistor 200 having favorable electrical characteristics can be provided.
- the region 231 is formed by reducing the resistance of the oxide 230 by forming the insulator 274; however, this embodiment is not limited thereto.
- dopant addition treatment or plasma treatment may be used, or a plurality of these may be combined to form each region.
- the oxide 230 may be subjected to plasma treatment using the insulator 272 as a mask.
- the plasma treatment may be performed in an atmosphere containing an element that forms oxygen vacancies or an element trapped by oxygen vacancies.
- plasma treatment may be performed using argon gas and nitrogen gas.
- heat treatment may be performed.
- the heat treatment conditions described above can be used for the heat treatment.
- the added dopant diffuses to the entire region 231 of the oxide 230 and further to the region 232, so that the on-state current of the transistor 200 can be increased.
- the insulator 280 is formed over the insulator 274 (see FIG. 17).
- the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
- silicon oxynitride is used as the insulating film.
- the insulator 280 is preferably formed so that an upper surface thereof has flatness.
- the top surface of the insulator 280 may have flatness immediately after being formed as an insulating film to be the insulator 280.
- the insulator 280 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process.
- the planarization process include a CMP process and a dry etching process. In this embodiment, a CMP process is used as the planarization process.
- the top surface of the insulator 280 is not necessarily flat.
- an opening reaching the region 231 of the oxide 230, the conductor 260, and the conductor 205 is formed in the insulator 280, the insulator 274, the insulator 272, the insulator 224, the insulator 222, and the insulator 220.
- the opening may be formed using a lithography method.
- the opening is formed so that the side surface of the oxide 230 is exposed in the opening reaching the oxide 230 so that the conductor 252a and the conductor 252b are provided in contact with the side surface of the oxide 230.
- the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the conductive film 252 having a flat upper surface can be formed by leaving the conductive film only in the opening (see FIG. 18).
- the conductor 252a is in contact with the region 231a functioning as one of the source region and the drain region of the transistor 200 through the opening formed in the insulator 280 and the insulator 274. Since the resistance of the region 231a is reduced, the contact resistance between the conductor 252a and the region 231a can be reduced.
- the conductor 252b is in contact with the region 231b functioning as the other of the source region and the drain region of the transistor 200 through the opening formed in the insulator 280 and the insulator 274.
- the conductor 252c is in contact with the conductor 260 functioning as the first gate electrode of the transistor 200 through the insulator 280, the insulator 274, and the opening formed in the insulator 272.
- the conductor 252d is formed of the conductor 205 functioning as the second gate electrode of the transistor 200 through an opening formed in the insulator 280, the insulator 274, the insulator 224, the insulator 222, and the insulator 220. Is in contact with.
- the conductors 252a and 252b are preferably in contact with at least the top surface of the oxide 230 and further in contact with the side surfaces of the oxide 230.
- the conductor 252a and the conductor 252b are in contact with both or one of the side surface on the C side and the side surface on the D side (the side surface on the E side and the side surface on the F side) on the side surface intersecting the channel width direction of the oxide 230.
- the conductor 252a and the conductor 252b may be in contact with the side surface on the A side and the side surface on the B side, respectively, on the side surface intersecting the channel length direction of the oxide 230.
- the conductor 252a and the conductor 252b are in contact with the side surface of the oxide 230 in addition to the top surface of the oxide 230, whereby the contact portions of the conductor 252a and the conductor 252b and the oxide 230 are formed.
- the contact area of the contact portion can be increased, and the contact resistance between the conductors 252a and 252b and the oxide 230 can be reduced.
- the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
- a semiconductor device including the transistor 200 can be manufactured. As illustrated in FIGS. 7 to 18, the transistor 200 can be manufactured using the method for manufacturing the semiconductor device described in this embodiment.
- the area of the mask 262B shown in FIG. 19 increases from the side in contact with the oxide film 230C upward.
- the opening provided in 262B has a so-called reverse taper shape that narrows upward from the side in contact with the oxide film 230C.
- the resist has a laminated structure of two or more layers, and the lower resist is made of a material having higher sensitivity to light, electron beam, or the like than the upper resist, or at the time of development.
- the material may be easily dissolved in the developer.
- a metal element is added using the mask 262B and the conductor 260 as a mask to form regions 232 in the oxide film 230C, the oxide 230b, and the oxide 230a (FIG. 20). reference.).
- the region 232 is formed along the opening provided in the mask 262B. That is, the region 232 is formed along the mask 262B having the largest area or along the narrowest opening. Therefore, even in a region where the mask 262B is not in contact with the oxide film 230C, when the mask 262B is provided above, the metal element is not added to the region.
- addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board
- part of the region 232 and part of the conductor 260 can be overlapped.
- the metal element is added while the substrate is inclined.
- an insulating film is formed in a manner similar to the insulating film 272A illustrated in FIG. At this time, the insulating film is not formed in the mask 262B on the side surface that becomes an overhang or on the oxide film 230C covered with the mask 262B.
- An insulator 272B is formed on the upper surface and part of the side surface of the mask 262B, and the insulator 272 is formed so as to cover the oxide film 230C, the insulator 250, and the conductor 260 that are not covered by the mask 262B ( (See FIG. 21.) That is, the insulator 272 and the insulator 272B are separated, and part of the mask 262B is not covered with the insulator.
- the structure shown in FIG. 14 can be obtained by removing the mask 262B and removing the insulating film 272A over the mask 262B by a lift-off method. After that, the transistor 200 can be manufactured through a process similar to that described in ⁇ Method 1 for manufacturing a semiconductor device>.
- FIGS. 22 to 32 a method for manufacturing a semiconductor device including the transistor 201 according to the present invention will be described with reference to FIGS. 22 to 32, (A) in each drawing shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site
- an oxide 230a and an oxide 230b are formed over the insulator 224 as illustrated in FIG.
- the oxide film 230C, the insulating film 250A, the conductive film 260A, the conductive film 260B, the insulating film 270A, and the insulating film 271A are sequentially formed over the insulator 224, the oxide 230a, and the oxide 230b (FIG. 22).
- the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B can be formed by the method described in ⁇ Method 1 for manufacturing semiconductor device>.
- Heat treatment may be performed after the conductive film 260B is formed.
- the heat treatment conditions described above can be used for the heat treatment. Note that heat treatment may not be performed.
- treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere.
- the insulating film 270A may be formed after the heat treatment.
- the insulating film 270A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Since the insulating film 270A functions as a barrier film, an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is used. For example, aluminum oxide or hafnium oxide is preferably used. Thereby, oxidation of the conductor 260 can be prevented. In addition, impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250.
- the insulating film 271A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the thickness of the insulating film 271A is preferably larger than the thickness of the insulating film 272A to be formed in a later step. Accordingly, when the insulator 272 is formed in a later step, the insulator 271 can be easily left on the conductor 260.
- the insulator 271 functions as a hard mask.
- the side surface of the insulator 250, the side surface of the conductor 260 a, the side surface of the conductor 260 b, and the side surface of the insulator 270 can be formed substantially perpendicular to the substrate.
- the insulating film 271A is etched to form the insulator 271. Subsequently, using the insulator 271 as a mask, the insulating film 250A, the conductive film 260A, the conductive film 260B, and the insulating film 270A are etched to form the insulator 250 and the conductor 260 (conductor 260a and conductor 260b), Then, an insulator 270 is formed (see FIG. 23). Even after the processing, a post-process may be performed without removing the hard mask. The hard mask can function as a hard mask even in the addition of a dopant performed in a later step.
- a mask 262 is formed in a manner similar to FIG. 11 by the method described in ⁇ Method 1 for Manufacturing Semiconductor Device> (see FIG. 24).
- a metal element is added using the mask 262, the insulator 271, the insulator 270, and the conductor 260 as a mask by the method described in ⁇ Method 1 for manufacturing a semiconductor device>, and the oxide film 230C
- the region 232 is formed in the oxide 230b and the oxide 230a (see FIG. 25).
- addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board
- part of the region 232 and part of the conductor 260 can be overlapped.
- the metal element is added while the substrate is inclined.
- the mask 262 is removed (see FIG. 26).
- an insulating film 272A is formed to cover the oxide film 230C, the insulator 250, the conductor 260, the insulator 270, and the insulator 271 by a method described in ⁇ Semiconductor device manufacturing method 1> (FIG. 27). reference.).
- the insulating film 272A is preferably formed by an ALD method with excellent coverage.
- the insulating film 272 ⁇ / b> A having a uniform thickness is formed on the side surfaces of the insulator 250, the conductor 260, and the insulator 270 even in the step portion formed by the conductor 260 and the like. be able to.
- anisotropic etching is performed on the insulating film 272A to form the insulator 272 in contact with the side surfaces of the insulator 250, the conductor 260, and the insulator 270 (see FIG. 28).
- anisotropic etching dry etching is preferably performed.
- the insulator 272 can be formed in a self-aligned manner by removing the insulating film formed on the surface substantially parallel to the substrate surface.
- the insulator 270 can remain even if the insulating film 272A over the insulator 270 is removed. Further, the height of the structure including the insulator 250, the conductor 260, the insulator 270, and the insulator 271 is set higher than the height of the oxide 230a, the oxide 230b, and the oxide film 230C, thereby oxidizing the oxide. The insulating film 272A on the side surfaces of the oxide 230a and the oxide 230b through the film 230C can be removed.
- part of the oxide film 230C is removed by etching using the insulator 250, the conductor 260, the insulator 270, the insulator 271 and the insulator 272 as a mask to form an oxide 230c (see FIG. 29). Note that in this step, the top surface and side surfaces of the oxide 230b and part of the side surfaces of the oxide 230a may be removed.
- an insulator 274 containing a dopant is formed by a method described in ⁇ Method 1 for Manufacturing Semiconductor Device> as in FIG.
- the insulator 274 is formed to cover the insulator 224, the oxide 230, the insulator 271, and the insulator 272 so as to be in contact with the region 231 (see FIG. 30).
- the resistance of the region 231 is reduced by the formation of the insulator 274 and heat treatment after the formation.
- the resistance of the region 231 may be reduced by adding a metal element such as indium and a dopant which is at least one of impurities.
- a dopant addition method an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like can be used. Further, plasma treatment may be used.
- Heat treatment may be performed after the insulator 274 is formed or after the dopant is added. By performing the heat treatment, the added dopant diffuses to the entire region 231 of the oxide 230 and further to the region 232, so that the on-state current of the transistor 200 can be increased.
- an insulator 280 is formed over the insulator 274 by a method described in ⁇ Method 1 for Manufacturing Semiconductor Device> as in FIG. 17 (see FIG. 31).
- the insulator 280, the insulator 274, the insulator 270, the insulator 271, the insulator 224, the insulator 222, and the insulator 220 reach the region 231 of the oxide 230, the conductor 260, and the conductor 205.
- Form an opening may be formed using a lithography method.
- the opening is formed so that the side surface of the oxide 230 is exposed in the opening reaching the oxide 230 so that the conductor 252a and the conductor 252b are provided in contact with the side surface of the oxide 230.
- the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- a part of the conductive film to be the conductor 252 is removed by CMP treatment, and the insulator 280 is exposed.
- a conductive body 252 having a flat upper surface can be formed by leaving the conductive film only in the opening (see FIG. 32).
- the conductor 252a is in contact with the region 231a functioning as one of the source region and the drain region of the transistor 200 through the opening formed in the insulator 280 and the insulator 274. Since the resistance of the region 231a is reduced, the contact resistance between the conductor 252a and the region 231a can be reduced.
- the conductor 252b is in contact with the region 231b functioning as the other of the source region and the drain region of the transistor 200 through the opening formed in the insulator 280 and the insulator 274.
- the conductor 252c is in contact with the conductor 260 functioning as the first gate electrode of the transistor 200 through the insulator 280, the insulator 274, the insulator 270, and the opening formed in the insulator 271. .
- the conductor 252d is formed of the conductor 205 functioning as the second gate electrode of the transistor 200 through an opening formed in the insulator 280, the insulator 274, the insulator 224, the insulator 222, and the insulator 220. Is in contact with.
- the conductors 252a and 252b are preferably in contact with at least the top surface of the oxide 230 and further in contact with the side surfaces of the oxide 230.
- the conductor 252a and the conductor 252b are in contact with both or one of the side surface on the C side and the side surface on the D side (the side surface on the E side and the side surface on the F side) on the side surface intersecting the channel width direction of the oxide 230.
- the conductor 252a and the conductor 252b may be in contact with the side surface on the A side and the side surface on the B side, respectively, on the side surface intersecting the channel length direction of the oxide 230.
- the conductor 252a and the conductor 252b are in contact with the side surface of the oxide 230 in addition to the top surface of the oxide 230, whereby the contact portions of the conductor 252a and the conductor 252b and the oxide 230 are formed.
- the contact area of the contact portion can be increased, and the contact resistance between the conductors 252a and 252b and the oxide 230 can be reduced.
- the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
- a semiconductor device including the transistor 201 can be manufactured. As illustrated in FIGS. 22 to 32, the transistor 201 can be manufactured using the method for manufacturing the semiconductor device described in this embodiment.
- FIGS. 33 to 39 a method for manufacturing a semiconductor device including the transistor 202 according to the present invention will be described with reference to FIGS. Further, in FIGS. 33 to 39, (A) in each drawing shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site
- the oxide film 230 ⁇ / b> C, the insulating film 250 ⁇ / b> A, the conductive film 260 ⁇ / b> A, A conductive film 260B is sequentially formed. Subsequently, the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B are etched to form the oxide 230c, the insulator 250, and the conductor 260 (the conductor 260a and the conductor 260b) (FIG. 33.). This step is different from the step ⁇ Semiconductor device manufacturing method 1> in that the oxide film 230C is etched to form the oxide 230c.
- the conductor 263 and the mask 264 are formed over the insulator 224 and the oxide 230b.
- the conductor 263 also functions as a mask in the metal element addition step and as a conductor that is electrically connected to the region 231.
- the conductor 263 is formed so as not to contact the conductor 260 (see FIG. 34).
- the conductor 263 has a function of extracting oxygen from the region 231 of the oxide 230 during or after film formation to generate oxygen vacancies in the region 231 and a function of diffusing metal elements and impurities in the region 231. It is preferable to use a material having one or both. By using such a material, the resistance of the region 231 is reduced. Note that when the conductor 263 is formed by a sputtering method, impurities are mixed into the oxide 230 during film formation, or so-called mixing, so-called mixing of the metal element into the oxide 230 occurs, so that the region 231 has low resistance. Is preferable.
- a resist mask can be used as the mask 264.
- a conductor to be the conductor 263 is formed over the insulator 224, the oxide 230, the insulator 250, and the conductor 260, a mask 264 is formed over the conductor, and the conductor is processed by etching or the like.
- the conductor 263 can be formed.
- the conductor material used for the conductor 263 a material different from that of the conductor 260a and the conductor 260b is preferably used.
- the conductor 263 is preferably in contact with at least the top surface of the oxide 230 and further in contact with the side surface of the oxide 230.
- the conductor 263 is preferably in contact with both or one of the side surface on the C side and the side surface on the D side (the side surface on the E side and the side surface on the F side) on the side surface that intersects the channel width direction of the oxide 230.
- the conductor 263 may be in contact with the side surface on the A side and the side surface on the B side, respectively, on the side surface that intersects the channel length direction of the oxide 230.
- the conductor 263 is in contact with the side surface of the oxide 230 in addition to the top surface of the oxide 230, so that the contact area of the conductor 263 and the oxide 230 can be increased without increasing the upper area.
- the contact area of the conductor can be increased, and the contact resistance between the conductor 263 and the oxide 230 can be reduced.
- the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
- the metal element is added using the conductor 263, the mask 264, and the conductor 260 as a mask by the method described in ⁇ Method 1 for manufacturing a semiconductor device>, and the oxide 230b and the oxide A region 232 is formed in 230a (see FIG. 35).
- addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board
- part of the region 232 and part of the conductor 260 can be overlapped.
- the metal element is added while the substrate is inclined.
- the metal element may be added after the mask 264 is removed first, or the mask 264 may be removed after the metal element is added. In the former case, the metal element is added using the conductor 263 and the conductor 260 as a mask.
- the insulator 272 is formed so as to cover the insulator 224, the oxide 230, the conductor 263, the insulator 250, and the conductor 260 by a method described in ⁇ Method 1 for manufacturing a semiconductor device> (FIG. 37). reference.).
- the insulator 272 is preferably formed by an ALD method with excellent coverage. By using the ALD method, even in a step portion formed by the conductor 260, the conductor 263, and the like, the thickness is uniform with respect to the side surfaces of the insulator 250, the conductor 260, the insulator 270, and the conductor 263. An insulator 272 having the above can be formed.
- an insulator 280 is formed over the insulator 272 by a method described in ⁇ Method 1 for Manufacturing Semiconductor Device> as in FIG. 17 (see FIG. 38).
- openings that reach the conductor 263, the conductor 260, and the conductor 205 are formed in the insulator 280, the insulator 272, the insulator 224, the insulator 222, and the insulator 220.
- the opening may be formed using a lithography method.
- the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the conductive film to be the conductor 252 is removed by CMP treatment, and the insulator 280 is exposed. As a result, the conductive film 252 is formed only in the opening, whereby the conductor 252 having a flat upper surface can be formed (see FIG. 39).
- the conductor 252a is in contact with the conductor 263 through an opening formed in the insulator 280 and the insulator 272, and is electrically connected to the region 231a functioning as one of the source region and the drain region of the transistor 200. To do. Since the resistance of the region 231a is reduced, the electrical resistance between the conductor 252a and the region 231a can be reduced.
- the conductor 252b is in contact with the conductor 263 through an opening formed in the insulator 280 and the insulator 272, and is electrically connected to the region 231b functioning as the other of the source region and the drain region of the transistor 200. Connect to.
- the conductor 252c is in contact with the conductor 260 functioning as the first gate electrode of the transistor 200 through the opening formed in the insulator 280 and the insulator 272.
- the conductor 252d is formed of the conductor 205 functioning as the second gate electrode of the transistor 200 through an opening formed in the insulator 280, the insulator 272, the insulator 224, the insulator 222, and the insulator 220. Is in contact with.
- a semiconductor device including the transistor 202 can be manufactured. As illustrated in FIGS. 33 to 39, the transistor 202 can be manufactured using the method for manufacturing the semiconductor device described in this embodiment.
- FIGS. 40 to 46 a method for manufacturing a semiconductor device including the transistor 203 according to the present invention will be described with reference to FIGS. 40 to 46, (A) in each drawing shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site
- the insulator 250, the conductor 260 (the conductor 260a and the conductor 260b), the insulator 270, and the insulator 271 are formed as described in ⁇ Semiconductor device manufacturing method 3>.
- a metal element is added using the insulator 271, the insulator 270, and the conductor 260 as a mask by the method described in ⁇ Method 1 for manufacturing a semiconductor device>, and the oxide film 230C, the oxide 230b, and the oxide 230a are added.
- a region 232 is formed in (see FIG. 40).
- addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board
- part of the region 232 and part of the conductor 260 can be overlapped.
- the metal element is added while the substrate is inclined.
- an insulating film 272A is formed to cover the oxide film 230C, the insulator 250, the conductor 260, the insulator 270, and the insulator 271 by a method described in ⁇ Method 1 for manufacturing a semiconductor device> (FIG. 41). reference.).
- the insulating film 272A is preferably formed by an ALD method with excellent coverage.
- the insulating film 272 ⁇ / b> A having a uniform thickness is formed on the side surfaces of the insulator 250, the conductor 260, and the insulator 270 even in the step portion formed by the conductor 260 and the like. be able to.
- anisotropic etching is performed on the insulating film 272A to form the insulator 272 in contact with the side surfaces of the insulator 250, the conductor 260, and the insulator 270 (see FIG. 42).
- anisotropic etching dry etching is preferably performed.
- the insulator 272 can be formed in a self-aligned manner by removing the insulating film formed on the surface substantially parallel to the substrate surface.
- the insulator 270 can remain even if the insulating film 272A over the insulator 270 is removed. Further, the height of the structure including the insulator 250, the conductor 260, the insulator 270, and the insulator 271 is set higher than the height of the oxide 230a, the oxide 230b, and the oxide film 230C, thereby oxidizing the oxide. The insulating film 272A on the side surfaces of the oxide 230a and the oxide 230b through the film 230C can be removed.
- part of the oxide film 230C is removed by etching using the insulator 250, the conductor 260, the insulator 270, the insulator 271 and the insulator 272 as a mask to form an oxide 230c (see FIG. 43). ). Note that in this step, the top surface and side surfaces of the oxide 230b and part of the side surfaces of the oxide 230a may be removed.
- an insulator 274 containing a dopant is formed by a method described in ⁇ Method 1 for Manufacturing Semiconductor Device> as in FIG.
- the insulator 274 is formed to cover the insulator 224, the oxide 230, the insulator 271, and the insulator 272 so as to be in contact with part of the region 232 of the oxide 230 (see FIG. 44).
- the resistance of the oxide 230 in contact with the insulator 274 is reduced, and the region 231 is formed.
- the region 232 covered with the insulator 272 is not in contact with the insulator 274, but oxygen in the region 232 is extracted by film formation of the insulator 274 or heat treatment after the film formation, and oxygen vacancies are generated. May occur or impurities such as hydrogen may diffuse to reduce resistance.
- the resistance of the region 231 may be reduced by adding a metal element such as indium and a dopant that is at least one of impurities.
- a dopant addition method an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like can be used. Further, plasma treatment may be used.
- Heat treatment may be performed after the insulator 274 is formed or after the dopant is added. By performing the heat treatment, the added dopant diffuses to the entire region 231 of the oxide 230 and further to the region 232, so that the on-state current of the transistor 200 can be increased.
- an insulator 280 is formed over the insulator 274 by a method shown in ⁇ Method 1 for Manufacturing Semiconductor Device> as in FIG. 17 (see FIG. 45).
- the insulator 280, the insulator 274, the insulator 270, the insulator 271, the insulator 224, the insulator 222, and the insulator 220 reach the region 231 of the oxide 230, the conductor 260, and the conductor 205.
- Form an opening may be formed using a lithography method.
- the opening is formed so that the side surface of the oxide 230 is exposed in the opening reaching the oxide 230 so that the conductor 252a and the conductor 252b are provided in contact with the side surface of the oxide 230.
- the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
- the conductive film 252 having a flat upper surface can be formed by the conductive film remaining only in the opening (see FIG. 46).
- the conductor 252a is in contact with the region 231a functioning as one of the source region and the drain region of the transistor 200 through the opening formed in the insulator 280 and the insulator 274. Since the resistance of the region 231a is reduced, the contact resistance between the conductor 252a and the region 231a can be reduced.
- the conductor 252b is in contact with the region 231b functioning as the other of the source region and the drain region of the transistor 200 through the opening formed in the insulator 280 and the insulator 274.
- the conductor 252c is in contact with the conductor 260 functioning as the first gate electrode of the transistor 200 through the insulator 280, the insulator 274, the insulator 270, and the opening formed in the insulator 271. .
- the conductor 252d is formed of the conductor 205 functioning as the second gate electrode of the transistor 200 through an opening formed in the insulator 280, the insulator 274, the insulator 224, the insulator 222, and the insulator 220. Is in contact with.
- the conductors 252a and 252b are preferably in contact with at least the top surface of the oxide 230 and further in contact with the side surfaces of the oxide 230.
- the conductor 252a and the conductor 252b are in contact with both or one of the side surface on the C side and the side surface on the D side (the side surface on the E side and the side surface on the F side) on the side surface intersecting the channel width direction of the oxide 230.
- the conductor 252a and the conductor 252b may be in contact with the side surface on the A side and the side surface on the B side, respectively, on the side surface intersecting the channel length direction of the oxide 230.
- the conductor 252a and the conductor 252b are in contact with the side surface of the oxide 230 in addition to the top surface of the oxide 230, whereby the contact portions of the conductor 252a and the conductor 252b and the oxide 230 are formed.
- the contact area of the contact portion can be increased, and the contact resistance between the conductors 252a and 252b and the oxide 230 can be reduced.
- the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
- FIG. 47 is a diagram showing a case where a metal element is added to the oxide 230 to form the region 232, in which the traveling direction of the dopant is different from the normal direction of the substrate.
- An oxide, a conductor, and an insulator included in the transistor 203 are provided over the base body 401.
- the base body 401 includes the above-described substrate such as a substrate made of a semiconductor material such as silicon or an insulating substrate such as quartz or glass.
- the base body 401 may include elements such as transistors and capacitors, and wirings.
- a circuit may be constituted by the element and the wiring.
- the substrate 401 is set on a stage 410 of an ion implantation apparatus, an ion doping apparatus, a plasma immersion ion implantation apparatus, or a plasma processing apparatus.
- the stage 410 shown in FIGS. 47A and 47B has an electrostatic chuck mechanism, and is provided with an electrode 412 to which a positive potential is applied and an electrode 414 to which a negative potential is applied. ing.
- the base body 401 is fixed to the stage 410 by applying a positive potential and a negative potential to the electrode 412 and the electrode 414, respectively.
- the fixing of the base body 401 to the stage 410 is not limited to the electrostatic chuck.
- the substrate 401 may be physically fixed to the stage 410, and a mechanical chuck or the like can be used.
- the normal direction of the base body 401 is + ⁇ ( ⁇ is 1 ° or more and 60 ° or less, preferably 3 ° or more and 45 ° or less, more preferably 5 ° or more and 30 from the traveling direction of the dopant.
- the stage 410 is tilted so as to tilt (below °), and a metal element is added (see FIG. 47A).
- a region 232a is also formed in the oxide film 230C, the oxide 230b, and the oxide 230a that overlap with the conductor 260.
- the conductor 260 as an axis, the conductor 260 or the like is used as a mask in part of the oxide film 230C, the oxide 230b, and the oxide 230a located opposite to the region 232a, and no metal element is added.
- the normal direction of the base body 401 is ⁇ ( ⁇ is 1 ° or more and 60 ° or less, preferably 3 ° or more and 45 ° or less, more preferably 5 ° or more from the direction of travel of the dopant.
- the stage 410 is tilted so as to tilt (30 ° or less), and a metal element is added (see FIG. 47B).
- a region 232a is also formed in the oxide film 230C, the oxide 230b, and the oxide 230a that overlap with the conductor 260.
- the oxide film 230C, the oxide 230b, and the oxide 230a overlapping with the conductor 260 are added.
- the region 232a and the region 232b can be formed.
- Such a metal element addition method is described in ⁇ Semiconductor Device Manufacturing Method 1>, ⁇ Semiconductor Device Manufacturing Method 2>, ⁇ Semiconductor Device Manufacturing Method 3>, and ⁇ Semiconductor Device Manufacturing Method 4>. Is also applicable.
- the region 232 can be provided in part of the oxide 230 overlapping with the conductor 260.
- the transistor 203 can be manufactured by forming the insulator 272, the oxide 230c, and the insulator 274 in accordance with the above manufacturing method.
- a semiconductor device including the transistor 203 can be manufactured. As shown in FIGS. 40 to 47, the transistor 203 can be manufactured using the method for manufacturing the semiconductor device described in this embodiment.
- a semiconductor device having favorable electrical characteristics can be provided.
- a semiconductor device in which fluctuation in electrical characteristics is suppressed, stable electrical characteristics, and reliability is improved can be provided.
- a semiconductor device capable of holding data for a long period can be provided.
- a semiconductor device with high data writing speed can be provided.
- a novel semiconductor device can be provided.
- a semiconductor device that can be miniaturized or highly integrated can be provided.
- a highly productive semiconductor device can be provided.
- a semiconductor device with a high degree of design freedom can be provided.
- a semiconductor device that can reduce power consumption can be provided.
- a semiconductor device in which a manufacturing process is simplified and a manufacturing method thereof can be provided. Further, according to one embodiment of the present invention, a semiconductor device with a reduced area and a manufacturing method thereof can be provided.
- the memory device illustrated in FIG. 48 includes the transistor 200, the cell 600 including the capacitor 100, and the transistor 300.
- the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
- the transistor 200 and the capacitor 100 have a common structure, the projected area is small, and miniaturization and high integration are possible.
- the wiring 3001 is electrically connected to the source of the transistor 300, and the wiring 3002 is electrically connected to the drain of the transistor 300.
- the wiring 3003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 3004 is electrically connected to the first gate of the transistor 200, and the wiring 3006 is electrically connected to the second gate of the transistor 200. It is connected to the.
- the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 3005 is electrically connected to the other of the electrodes of the capacitor 100. .
- the memory device illustrated in FIG. 48 has characteristics that the potential of the gate of the transistor 300 can be held, so that information can be written, held, and read as described below.
- the potential of the fourth wiring 3004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the third wiring 3003 is supplied to the node FG that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is given to the gate of the transistor 300 (writing).
- predetermined charge is given to the gate of the transistor 300 (writing).
- the potential of the fourth wiring 3004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, so that charge is held at the node FG (holding).
- the second wiring 3002 has a charge held in the node FG. Take a potential according to the amount. This is because, when the transistor 300 is an n-channel type, the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present.
- the apparent threshold voltage refers to the potential of the fifth wiring 3005 necessary for bringing the transistor 300 into a “conductive state”.
- the potential of the fifth wiring 3005 can be set to a potential V 0 between V th_H and V th_L .
- the transistor 300 is turned “on” when the potential of the fifth wiring 3005 is V 0 (> V th_H ).
- the transistor 300 remains in a “non-conduction state” even when the potential of the fifth wiring 3005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the second wiring 3002, information held in the node FG can be read.
- the semiconductor device of one embodiment of the present invention includes a transistor 300, a transistor 200, and a capacitor 100 as illustrated in FIG.
- the transistor 200 is provided above the transistor 300
- the capacitor 100 is provided above the transistor 300 and the transistor 200.
- the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
- the transistor 300 may be either a p-channel type or an n-channel type.
- the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
- HEMT High Electron Mobility Transistor
- the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
- the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
- a conductive material such as a material or a metal oxide material can be used.
- the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
- transistor 300 illustrated in FIGS. 48A and 48B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
- An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked so as to cover the transistor 300.
- the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
- the insulator 322 may function as a planarization film for planarizing a step generated by the transistor 300 or the like provided thereunder.
- the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
- CMP chemical mechanical polishing
- the insulator 324 is preferably formed using a film having a barrier property so that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 to a region where the transistor 200 is provided.
- a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
- silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300.
- the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
- the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
- TDS temperature programmed desorption gas analysis method
- the amount of hydrogen desorbed from the insulator 324 is 10 ⁇ 10 5 in terms of the amount of desorbed hydrogen atoms converted to hydrogen atoms per area of the insulator 324 in the range of 50 ° C. to 500 ° C. in TDS analysis. It may be 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
- the insulator 326 preferably has a lower dielectric constant than the insulator 324.
- the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
- the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
- the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, the conductor 330, and the like.
- the conductor 328 and the conductor 330 function as plugs or wirings.
- a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures.
- the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
- a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
- a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
- a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
- a wiring layer may be provided over the insulator 326 and the conductor 330.
- an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
- a conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354.
- the conductor 356 functions as a plug or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
- an insulator having a barrier property against hydrogen is preferably used as in the case of the insulator 324.
- the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
- a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
- tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
- a wiring layer may be provided over the insulator 350 and the conductor 356.
- an insulator 360, an insulator 362, and an insulator 364 are provided in this order.
- a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
- the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
- the insulator 360 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
- the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
- a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
- a wiring layer may be provided over the insulator 364 and the conductor 366.
- an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
- a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
- the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
- an insulator having a barrier property against hydrogen is preferably used as the insulator 370.
- the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
- a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
- a wiring layer may be provided over the insulator 374 and the conductor 376.
- an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked.
- a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
- the conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
- an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
- the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
- a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
- An insulator 210 and an insulator 212 are sequentially stacked over the insulator 384. Any of the insulator 210 and the insulator 212 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
- a film having a barrier property so that hydrogen and impurities do not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the cell 600 is provided is preferably used. Therefore, a material similar to that of the insulator 324 can be used.
- silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
- silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the cell 600, characteristics of the semiconductor element may be deteriorated. Therefore, it is preferable to use a film that suppresses diffusion of hydrogen between the cell 600 and the transistor 300.
- the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
- a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 210.
- aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the cell 600 during and after the manufacturing process of the transistor. Further, release of oxygen from the oxide included in the cell 600 can be suppressed. Therefore, it is suitable for use as a protective film for the cell 600.
- the insulator 212 can be formed using the same material as the insulator 320.
- a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
- a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 212.
- the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like.
- the conductor 218 functions as a plug or a wiring electrically connected to the cell 600 or the transistor 300.
- the conductor 218 can be provided using a material similar to that of the conductor 328 and the conductor 330.
- the insulator 210 and the conductor 218 in a region in contact with the insulator 214 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
- the transistor 300 and the transistor 200 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the cell 600 can be suppressed.
- a cell 600 is provided above the insulator 212. Note that the structure of the cell 600 may be the cell 600 described in the above embodiment. Further, the cell 600 illustrated in FIG. 48 is an example, and the structure is not limited to the structure. An appropriate transistor may be used depending on a circuit configuration or a driving method.
- NOSRAM Nonvolatile Oxide Semiconductor RAM
- 2T type, 3T type a memory device using an OS transistor such as NOSRAM
- OS memory a memory device using an OS transistor such as NOSRAM
- OS memory a memory device using an OS transistor as a memory cell (hereinafter referred to as “OS memory”) is applied.
- the OS memory is a memory that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor is a transistor with a minimum off-state current, the OS memory has excellent retention characteristics and can function as a nonvolatile memory.
- FIG. 49 shows a configuration example of NOSRAM.
- the NOSRAM 1600 illustrated in FIG. 49 includes a memory cell array 1610, a controller 1640, a row driver 1650, a column driver 1660, and an output driver 1670.
- the NOSRAM 1600 is a multi-value NOSRAM that stores multi-value data in one memory cell.
- the memory cell array 1610 includes a plurality of memory cells 1611, a plurality of word lines WWL and RWL, a bit line BL, and a source line SL.
- the word line WWL is a write word line
- the word line RWL is a read word line.
- one memory cell 1611 stores 3-bit (eight values) data.
- the controller 1640 comprehensively controls the entire NOSRAM 1600 and writes data WDA [31: 0] and reads data RDA [31: 0].
- the controller 1640 processes command signals from the outside (for example, a chip enable signal, a write enable signal, etc.), and generates control signals for the row driver 1650, the column driver 1660, and the output driver 1670.
- the row driver 1650 has a function of selecting a row to be accessed.
- the row driver 1650 includes a row decoder 1651 and a word line driver 1652.
- the column driver 1660 drives the source line SL and the bit line BL.
- the column driver 1660 includes a column decoder 1661, a write driver 1662, and a DAC (digital-analog conversion circuit) 1663.
- the DAC 1663 converts 3-bit digital data into an analog voltage.
- the DAC 1663 converts 32-bit data WDA [31: 0] into an analog voltage every 3 bits.
- the write driver 1662 has a function of precharging the source line SL, a function of electrically floating the source line SL, a function of selecting the source line SL, and a write voltage generated by the DAC 1663 to the selected source line SL.
- the output driver 1670 includes a selector 1671, an ADC (analog-digital conversion circuit) 1672, and an output buffer 1673.
- the selector 1671 selects the source line SL to be accessed and transmits the voltage of the selected source line SL to the ADC 1672.
- the ADC 1672 has a function of converting an analog voltage into 3-bit digital data. The voltage of the source line SL is converted into 3-bit data in the ADC 1672, and the output buffer 1673 holds data output from the ADC 1672.
- FIG. 50A is a circuit diagram illustrating a configuration example of the memory cell 1611.
- the memory cell 1611 is a 2T type gain cell, and the memory cell 1611 is electrically connected to the word lines WWL and RWL, the bit line BL, the source line SL, and the wiring BGL.
- the memory cell 1611 includes a node SN, an OS transistor MO61, a transistor MP61, and a capacitor C61.
- the OS transistor MO61 is a write transistor.
- the transistor MP61 is a read transistor, and is composed of, for example, a p-channel Si transistor.
- the capacitive element C61 is a holding capacitor for holding the voltage of the node SN.
- the node SN is a data holding node and corresponds to the gate of the transistor MP61 here.
- the NOSRAM 1600 can hold data for a long time.
- the bit line is a common bit line for writing and reading.
- a writing bit line WBL and a reading bit line RBL may be provided. Good.
- FIGS. 50C to 50E show other configuration examples of the memory cell.
- FIGS. 50C to 50E show an example in which a write bit line and a read bit line are provided. However, as shown in FIG. May be provided.
- a memory cell 1612 shown in FIG. 50C is a modification example of the memory cell 1611 and is obtained by changing a reading transistor to an n-channel transistor (MN61).
- the transistor MN61 may be an OS transistor or a Si transistor.
- the OS transistor MO61 may be an OS transistor without a back gate.
- a memory cell 1613 illustrated in FIG. 50D is a 3T-type gain cell, and is electrically connected to the word lines WWL and RWL, the bit lines WBL and RBL, the source line SL, and the wirings BGL and PCL.
- the memory cell 1613 includes a node SN, an OS transistor MO62, a transistor MP62, a transistor MP63, and a capacitor C62.
- the OS transistor MO62 is a write transistor.
- the transistor MP62 is a read transistor, and the transistor MP63 is a selection transistor.
- a memory cell 1614 shown in FIG. 50E is a modified example of the memory cell 1613, in which the reading transistor and the selection transistor are changed to n-channel transistors (MN62 and MN63).
- the transistors MN62 and MN63 may be OS transistors or Si transistors.
- the OS transistor provided in the memory cells 1611 to 1614 may be a transistor without a back gate or a transistor with a back gate.
- the NOSRAM 1600 Since data is rewritten by charging / discharging the capacitive element C61, the NOSRAM 1600 has no restriction on the number of times of rewriting in principle, and can write and read data with low energy. Further, since the data can be held for a long time, the refresh frequency can be reduced.
- the transistor 200 is used as the OS transistors MO61 and MO62
- the capacitor 100 is used as the capacitors C61 and C62
- the transistors MP61 and MN62 are used.
- the transistor 300 can be used. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be further integrated. Thus, the storage capacity per unit area of the storage device according to this embodiment can be increased.
- DOSRAM is described as an example of a memory device to which an OS transistor and a capacitor are applied according to one embodiment of the present invention, with reference to FIGS.
- DOSRAM registered trademark
- amic Oxide Semiconductor RAM refers to a RAM having 1T (transistor) 1C (capacitance) type memory cells.
- OS memory is applied to DOSRAM as well as NOSRAM.
- FIG. 51 shows a configuration example of the DOSRAM.
- the DOSRAM 1400 includes a controller 1405, a row circuit 1410, a column circuit 1415, a memory cell, and a sense amplifier array 1420 (hereinafter referred to as “MC-SA array 1420”).
- MC-SA array 1420 a sense amplifier array 1420
- the row circuit 1410 includes a decoder 1411, a word line driver circuit 1412, a column selector 1413, and a sense amplifier driver circuit 1414.
- the column circuit 1415 includes a global sense amplifier array 1416 and an input / output circuit 1417.
- the global sense amplifier array 1416 has a plurality of global sense amplifiers 1447.
- the MC-SA array 1420 includes a memory cell array 1422, a sense amplifier array 1423, and global bit lines GBLL and GBLR.
- the MC-SA array 1420 has a stacked structure in which the memory cell array 1422 is stacked on the sense amplifier array 1423.
- Global bit lines GBLL and GBLR are stacked on the memory cell array 1422.
- a hierarchical bit line structure in which a local bit line and a global bit line are hierarchized is adopted as the bit line structure.
- the memory cell array 1422 includes N (N is an integer of 2 or more) local memory cell arrays 1425 ⁇ 0> -1425 ⁇ N-1>.
- FIG. 52A shows a configuration example of the local memory cell array 1425.
- the local memory cell array 1425 includes a plurality of memory cells 1445, a plurality of word lines WL, and a plurality of bit lines BLL and BLR.
- the structure of the local memory cell array 1425 is an open bit line type, but may be a folded bit line type.
- FIG. 52B shows a circuit configuration example of the memory cell 1445.
- the memory cell 1445 includes a transistor MW1, a capacitor CS1, and terminals B1 and B2.
- the transistor MW1 has a function of controlling charging / discharging of the capacitor CS1.
- the gate of the transistor MW1 is electrically connected to the word line WL, the first terminal is electrically connected to the bit line (BLL or BLR), and the second terminal is electrically connected to the first terminal of the capacitor CS1.
- BLL or BLR bit line
- the second terminal of the capacitive element CS1 is electrically connected to the terminal B2.
- a constant voltage (for example, a low power supply voltage) is input to the terminal B2.
- the transistor 200 can be used as the transistor MW1 and the capacitor 100 can be used as the capacitor CS1.
- the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be highly integrated.
- the storage capacity per unit area of the storage device according to this embodiment can be increased.
- the transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B1. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B1.
- the voltage at the terminal B1 may be a fixed voltage (for example, a negative constant voltage), or the voltage at the terminal B1 may be changed according to the operation of the DOSRAM 1400.
- the back gate of the transistor MW1 may be electrically connected to the gate, the first terminal, or the second terminal of the transistor MW1. Alternatively, a back gate is not necessarily provided in the transistor MW1.
- the sense amplifier array 1423 includes N local sense amplifier arrays 1426 ⁇ 0> -1426 ⁇ N-1>.
- the local sense amplifier array 1426 includes one switch array 1444 and a plurality of sense amplifiers 1446.
- a bit line pair is electrically connected to the sense amplifier 1446.
- the sense amplifier 1446 has a function of precharging the bit line pair, a function of amplifying the voltage difference between the bit line pair, and a function of holding this voltage difference.
- the switch array 1444 has a function of selecting a bit line pair and bringing the selected bit line pair and the global bit line pair into a conductive state.
- bit line pair refers to two bit lines that are simultaneously compared by the sense amplifier.
- a global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier.
- a bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines.
- bit line BLL and the bit line BLR form one bit line pair.
- Global bit line GBLL and global bit line GBLR form a pair of global bit lines.
- bit line pair (BLL, BLR) and the global bit line pair (GBLL, GBLR) are also represented.
- the controller 1405 has a function of controlling the overall operation of the DOSRAM 1400.
- the controller 1405 performs a logical operation on an externally input command signal to determine an operation mode, and a function to generate control signals for the row circuit 1410 and the column circuit 1415 so that the determined operation mode is executed. , A function of holding an address signal input from the outside, and a function of generating an internal address signal.
- the row circuit 1410 has a function of driving the MC-SA array 1420.
- the decoder 1411 has a function of decoding an address signal.
- the word line driver circuit 1412 generates a selection signal for selecting the word line WL of the access target row.
- a column selector 1413 and a sense amplifier driver circuit 1414 are circuits for driving the sense amplifier array 1423.
- the column selector 1413 has a function of generating a selection signal for selecting the bit line of the access target column.
- the switch array 1444 of each local sense amplifier array 1426 is controlled by a selection signal from the column selector 1413.
- the plurality of local sense amplifier arrays 1426 are independently driven by the control signal of the sense amplifier driver circuit 1414.
- the column circuit 1415 has a function of controlling input of the data signal WDA [31: 0] and a function of controlling output of the data signal RDA [31: 0].
- the data signal WDA [31: 0] is a write data signal
- the data signal RDA [31: 0] is a read data signal.
- the global sense amplifier 1447 is electrically connected to a global bit line pair (GBLL, GBLR).
- the global sense amplifier 1447 has a function of amplifying a voltage difference between the global bit line pair (GBLL, GBLR) and a function of holding this voltage difference.
- Data input / output to / from the global bit line pair (GBLL, GBLR) is performed by an input / output circuit 1417.
- Data is written to the global bit line pair by the input / output circuit 1417.
- Data of the global bit line pair is held by the global sense amplifier array 1416.
- the data of the global bit line pair is written to the bit line pair of the target column by the switch array 1444 of the local sense amplifier array 1426 specified by the address signal.
- the local sense amplifier array 1426 amplifies and holds the written data.
- the row circuit 1410 selects the word line WL of the target row, and the data held in the local sense amplifier array 1426 is written into the memory cell 1445 of the selected row.
- One row of the local memory cell array 1425 is designated by the address signal.
- the word line WL in the target row is selected, and the data in the memory cell 1445 is written to the bit line.
- the local sense amplifier array 1426 detects and holds the voltage difference between the bit line pairs in each column as data.
- the switch array 1444 writes the data in the column specified by the address signal among the data held in the local sense amplifier array 1426 to the global bit line pair.
- the global sense amplifier array 1416 detects and holds data of the global bit line pair. Data held in the global sense amplifier array 1416 is output to the input / output circuit 1417. This completes the read operation.
- the DOSRAM 1400 Since data is rewritten by charging / discharging the capacitive element CS1, the DOSRAM 1400 has no restriction on the number of times of rewriting in principle, and data can be written and read with low energy. Further, since the circuit configuration of the memory cell 1445 is simple, the capacity can be easily increased.
- the transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the DOSRAM 1400 is very long compared to the DRAM. Therefore, since the frequency of refresh can be reduced, the power required for the refresh operation can be reduced. Therefore, the DOSRAM 1400 is suitable for a memory device that rewrites a large amount of data at a high frequency, for example, a frame memory used for image processing.
- the bit line can be shortened to the same length as the local sense amplifier array 1426. By shortening the bit line, the bit line capacitance can be reduced and the storage capacity of the memory cell 1445 can be reduced. Further, by providing the switch array 1444 in the local sense amplifier array 1426, the number of long bit lines can be reduced. For the above reasons, the load driven when accessing the DOSRAM 1400 is reduced, and the power consumption can be reduced.
- an FPGA field programmable gate array
- OS-FPGA field programmable gate array
- FIG. 53A shows a configuration example of the OS-FPGA.
- the OS-FPGA 3110 shown in FIG. 53A is capable of NOFF (normally off) computing that performs context switching by a multi-context structure and fine-grain power gating for each PLE.
- the OS-FPGA 3110 includes a controller 3111, a word driver 3112, a data driver 3113, and a programmable area 3115.
- the programmable area 3115 includes two input / output blocks (IOB) 3117 and a core (Core) 3119.
- the IOB 3117 has a plurality of programmable input / output circuits.
- the core 3119 includes a plurality of logic array blocks (LAB) 3120 and a plurality of switch array blocks (SAB) 3130.
- the LAB 3120 includes a plurality of PLE 3121s.
- FIG. 53B shows an example in which the LAB 3120 is composed of five PLE 3121s.
- the SAB 3130 includes a plurality of switch blocks (SB) 3131 arranged in an array.
- the LAB 3120 is connected to its own input terminal and the LAB 3120 in the 4 (up / down / left / right) direction via the SAB 3130.
- the SB 3131 will be described with reference to FIGS. 54 (A) to 54 (C).
- Data, dataab, signals context [1: 0], and word [1: 0] are input to SB3131 shown in FIG. data and datab are configuration data, and data and datab have a complementary logic relationship.
- the number of contexts of the OS-FPGA 3110 is 2, and the signal context [1: 0] is a context selection signal.
- the signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
- the SB 3131 includes PRSs (programmable routing switches) 3133 [0] and 3133 [1].
- the PRSs 3133 [0] and 3133 [1] have a configuration memory (CM) that can store complementary data. Note that PRS 3133 [0] and PRS 3133 [1] are referred to as PRS 3133 when they are not distinguished. The same applies to other elements.
- FIG. 54B illustrates a circuit configuration example of the PRS 3133 [0].
- PRS 3133 [0] and PRS 3133 [1] have the same circuit configuration.
- PRS 3133 [0] and PRS 3133 [1] are different in the input context selection signal and word line selection signal.
- the signals context [0] and word [0] are input to the PRS 3133 [0]
- the signals context [1] and word [1] are input to the PRS 3133 [1].
- the PRS 3133 [0] becomes active.
- the PRS 3133 [0] includes a CM 3135 and a Si transistor M31.
- the Si transistor M31 is a pass transistor controlled by the CM 3135.
- the CM 3135 includes memory circuits 3137 and 3137B.
- the memory circuits 3137 and 3137B have the same circuit configuration.
- the memory circuit 3137 includes a capacitor C31 and OS transistors MO31 and MO32.
- the memory circuit 3137B includes a capacitor CB31 and OS transistors MOB31 and MOB32.
- the transistor 200 can be used as the OS transistors MO31 and MOB31, and the capacitor 100 can be used as the capacitors C31 and CB31. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
- the OS transistors MO31, MO32, MOB31, and MOB32 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
- the gate of the Si transistor M31 is the node N31
- the gate of the OS transistor MO32 is the node N32
- the gate of the OS transistor MOB32 is the node NB32.
- Nodes N32 and NB32 are charge holding nodes of the CM 3135.
- the OS transistor MO32 controls a conduction state between the node N31 and the signal line for the signal context [0].
- the OS transistor MOB32 controls a conduction state between the node N31 and the low potential power supply line VSS.
- the logic of data held in the memory circuits 3137 and 3137B has a complementary relationship. Therefore, either one of the OS transistors MO32 or MOB32 becomes conductive.
- the PRS 3133 [0] While the signal context [0] is “L”, the PRS 3133 [0] is inactive. During this period, even if the input terminal of the PRS 3133 [0] changes to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal of the PRS 3133 [0] is also maintained at “L”.
- the PRS 3133 [0] is active.
- the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the CM 3135.
- the OS transistor MO32 of the memory circuit 3137 is a source follower, so that the gate voltage of the Si transistor M31 increases due to boosting. To do. As a result, the OS transistor MO32 of the memory circuit 3137 loses drive capability, and the gate of the Si transistor M31 is in a floating state.
- the CM 3135 also has a multiplexer function.
- FIG. 55 shows a configuration example of the PLE 3121.
- the PLE 3121 includes an LUT (Look Up Table) block (LUT block) 3123, a register block 3124, a selector 3125, and a CM 3126.
- the LUT block 3123 is configured to select and output data according to inputs inA, inB, inC, and inD.
- the selector 3125 selects the output of the LUT block 3123 or the output of the register block 3124 according to the configuration data stored in the CM 3126.
- the PLE 3121 is electrically connected to the power line for the voltage VDD via the power switch 3127. On / off of the power switch 3127 is set by configuration data stored in the CM 3128. By providing a power switch 3127 for each PLE 3121, fine-grain power gating is possible. Since the fine-grained power gating function can power gating the PLE 3121 that is not used after context switching, standby power can be effectively reduced.
- the register block 3124 is configured by a nonvolatile register.
- the nonvolatile register in the PLE 3121 is a flip-flop (hereinafter referred to as [OS-FF]) including an OS memory.
- the register block 3124 includes OS-FFs 3140 [1] and 3140 [2]. Signals user_res, load, and store are input to the OS-FFs 3140 [1] and 3140 [2].
- the clock signal CLK1 is input to the OS-FF 3140 [1]
- the clock signal CLK2 is input to the OS-FF 3140 [2].
- FIG. 56A shows a configuration example of the OS-FF 3140.
- the OS-FF 3140 includes an FF 3141 and a shadow register 3142.
- the FF 3141 includes nodes CK, R, D, Q, and QB.
- a clock signal is input to the node CK.
- a signal user_res is input to the node R.
- the signal user_res is a reset signal.
- Node D is a data input node
- node Q is a data output node.
- Nodes Q and QB have a complementary logic relationship.
- the shadow register 3142 functions as a backup circuit for the FF 3141.
- the shadow register 3142 backs up the data of the nodes Q and QB according to the signal store, and writes back up the backed up data to the nodes Q and QB according to the signal load.
- the shadow register 3142 includes inverter circuits 3188 and 3189, Si transistors M37 and MB37, and memory circuits 3143 and 3143B.
- the memory circuits 3143 and 3143B have the same circuit configuration as the memory circuit 3137 of the PRS 3133.
- the memory circuit 3143 includes a capacitor C36 and OS transistors MO35 and MO36.
- the memory circuit 3143B includes a capacitor CB36, an OS transistor MOB35, and an OS transistor MOB36.
- Nodes N36 and NB36 are gates of the OS transistor MO36 and the OS transistor MOB36, respectively, and are charge holding nodes.
- Nodes N37 and NB37 are gates of the Si transistors M37 and MB37.
- the transistor 200 can be used as the OS transistors MO35 and MOB35, and the capacitor 100 can be used as the capacitors C36 and CB36. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
- the OS transistors MO35, MO36, MOB35, and MOB36 each have a back gate, and these back gates are each electrically connected to a power supply line that supplies a fixed voltage.
- the shadow register 3142 backs up the data in the FF 3141.
- the node N36 becomes “L” when the data of the node Q is written, and the node NB36 becomes “H” when the data of the node QB is written. Thereafter, power gating is executed and the power switch 3127 is turned off. Although the data of the nodes Q and QB of the FF 3141 are lost, the shadow register 3142 holds the backed up data even when the power is turned off.
- the power switch 3127 is turned on to supply power to the PLE 3121. After that, when the “H” signal load is input to the OS-FF 3140, the shadow register 3142 writes back-up data back to the FF 3141. Since the node N36 is “L”, the node N37 is maintained at “L”, and the node NB36 is “H”, so that the node NB37 is “H”. Therefore, the node Q becomes “H” and the node QB becomes “L”. That is, the OS-FF 3140 returns to the state during the backup operation.
- the power consumption of the OS-FPGA 3110 can be effectively reduced.
- An error that may occur in the memory circuit is a soft error due to the incidence of radiation.
- a soft error is a secondary universe that is generated when a nuclear reaction occurs between alpha rays emitted from the materials that make up the memory and package, or primary cosmic rays incident on the atmosphere from space and atomic nuclei in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data held in a memory occurs due to irradiation of a line neutron or the like to a transistor to generate an electron-hole pair.
- An OS memory using an OS transistor has high soft error resistance. Therefore, by installing the OS memory, a highly reliable OS-FPGA 3110 can be provided.
- FIG. 57 is a block diagram illustrating a configuration example of the AI system 4041.
- the AI system 4041 includes a calculation unit 4010, a control unit 4020, and an input / output unit 4030.
- the arithmetic unit 4010 includes an analog arithmetic circuit 4011, DOSRAM 4012, NOSRAM 4013, and FPGA 4014.
- DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014, the DOSRAM 1400, the NOSRAM 1600, and the OS-FPGA 3110 described in the above embodiment can be used.
- the control unit 4020 includes a CPU (Central Processing Unit) 4021, a GPU (Graphics Processing Unit) 4022, a PLL (Phase Locked Loop) 4023, and a SRAM (Static Random Access MemoryPROM 40 Memory, Memory Memory 4024).
- the input / output unit 4030 includes an external storage control circuit 4031, an audio codec 4032, a video codec 4033, a general-purpose input / output module 4034, and a communication module 4035.
- the arithmetic unit 4010 can execute learning or inference using a neural network.
- the analog operation circuit 4011 includes an A / D (analog / digital) conversion circuit, a D / A (digital / analog) conversion circuit, and a product-sum operation circuit.
- the analog arithmetic circuit 4011 is preferably formed using an OS transistor.
- An analog operation circuit 4011 using an OS transistor has an analog memory, and can perform a product-sum operation necessary for learning or inference with low power consumption.
- the DOSRAM 4012 is a DRAM formed using an OS transistor, and the DOSRAM 4012 is a memory that temporarily stores digital data sent from the CPU 4021.
- the DOSRAM 4012 includes a memory cell including an OS transistor and a reading circuit portion including a Si transistor. Since the memory cell and the reading circuit portion can be provided in different stacked layers, the DOSRAM 4012 can reduce the entire circuit area.
- the input data may exceed 1000.
- the SRAM has a limited circuit area and has a small storage capacity, so the input data must be stored in small portions.
- the DOSRAM 4012 can arrange memory cells highly integrated even with a limited circuit area, and has a larger storage capacity than an SRAM. Therefore, the DOSRAM 4012 can store the input data efficiently.
- a NOSRAM 4013 is a non-volatile memory using an OS transistor.
- the NOSRAM 4013 consumes less power when writing data than other non-volatile memories such as flash memory, ReRAM (Resistive Random Access Memory), and MRAM (Magnetorescent Random Access Memory). Further, unlike the flash memory and the ReRAM, the element is not deteriorated when data is written, and the number of times data can be written is not limited.
- the NOSRAM 4013 can store multi-value data of 2 bits or more in addition to 1-bit binary data.
- the NOSRAM 4013 stores multi-value data, so that the memory cell area per bit can be reduced.
- the NOSRAM 4013 can store analog data in addition to digital data. Therefore, the analog arithmetic circuit 4011 can also use the NOSRAM 4013 as an analog memory. Since the NOSRAM 4013 can store analog data as it is, no D / A conversion circuit or A / D conversion circuit is required. Therefore, the NOSRAM 4013 can reduce the area of the peripheral circuit.
- analog data refers to data having a resolution of 3 bits (8 values) or more. The multi-value data described above may be included in the analog data.
- Data and parameters used for calculation of the neural network can be temporarily stored in the NOSRAM 4013.
- the data and parameters may be stored in the memory provided outside the AI system 4041 via the CPU 4021.
- the data and parameters provided by the internal NOSRAM 4013 are faster and consume less power. Can be stored. Further, since the bit line of the NOSRAM 4013 can be made longer than that of the DOSRAM 4012, the storage capacity can be increased.
- the FPGA 4014 is an FPGA using an OS transistor.
- the AI system 4041 uses a FPGA 4014, which will be described later in hardware, a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM).
- a neural network connection such as a deep belief network (DBN), can be constructed. By configuring the above-mentioned neural network connection with hardware, it can be executed at higher speed.
- the FPGA 4014 is an FPGA having an OS transistor.
- the OS-FPGA can reduce the area of the memory compared to the FPGA configured with the SRAM. Therefore, even if a context switching function is added, the area increase is small.
- the OS-FPGA can transmit data and parameters at high speed by boosting.
- the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be provided on one die (chip). Therefore, the AI system 4041 can execute neural network calculations at high speed and with low power consumption.
- the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be manufactured through the same manufacturing process. Therefore, the AI system 4041 can be manufactured at low cost.
- the arithmetic unit 4010 need not have all of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014.
- One or more of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 may be selected and provided depending on the problem that the AI system 4041 wants to solve.
- the AI system 4041 includes a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DBM). DBN) etc. can be performed.
- the PROM 4025 can store a program for executing at least one of these methods. Also, a part or all of the program may be stored in the NOSRAM 4013.
- the AI system 4041 preferably includes a GPU 4022.
- the AI system 4041 can execute a product-sum operation that is rate-limiting among the product-sum operations used in learning and inference by the arithmetic unit 4010, and can execute other product-sum operations by the GPU 4022. By doing so, learning and inference can be performed at high speed.
- the power supply circuit 4027 not only generates a low power supply potential for a logic circuit but also generates a potential for analog calculation.
- the power supply circuit 4027 may use an OS memory.
- the power supply circuit 4027 can reduce power consumption by storing the reference potential in the OS memory.
- the PMU 4028 has a function of temporarily turning off the power supply of the AI system 4041.
- the CPU 4021 and the GPU 4022 preferably have an OS memory as a register. Since the CPU 4021 and the GPU 4022 have the OS memory, even if the power supply is turned off, the data (logical value) can be continuously held in the OS memory. As a result, the AI system 4041 can save power.
- the PLL 4023 has a function of generating a clock.
- the AI system 4041 operates based on the clock generated by the PLL 4023.
- the PLL 4023 preferably has an OS memory. Since the PLL 4023 has an OS memory, it can hold an analog potential for controlling the clock oscillation period.
- the AI system 4041 may store data in an external memory such as a DRAM. Therefore, the AI system 4041 preferably includes a memory controller 4026 that functions as an interface with an external DRAM.
- the memory controller 4026 is preferably arranged near the CPU 4021 or the GPU 4022. By doing so, data can be exchanged at high speed.
- Part or all of the circuit shown in the controller 4020 can be formed on the same die as the arithmetic unit 4010. By doing so, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption.
- the AI system 4041 preferably includes an external storage control circuit 4031 that functions as an interface with an external storage device.
- the AI system 4041 includes an audio codec 4032 and a video codec 4033.
- the audio codec 4032 performs encoding (encoding) and decoding (decoding) of audio data
- the video codec 4033 encodes and decodes video data.
- the AI system 4041 can perform learning or inference using data obtained from an external sensor. Therefore, the AI system 4041 has a general-purpose input / output module 4034.
- the general-purpose input / output module 4034 includes, for example, USB (Universal Serial Bus) and I2C (Inter-Integrated Circuit).
- the AI system 4041 can perform learning or inference using data obtained via the Internet. Therefore, the AI system 4041 preferably includes a communication module 4035.
- the analog arithmetic circuit 4011 may use a multi-value flash memory as an analog memory.
- the flash memory has a limited number of rewritable times.
- it is very difficult to form a multi-level flash memory in an embedded manner an arithmetic circuit and a memory are formed on the same die.
- the analog arithmetic circuit 4011 may use ReRAM as an analog memory.
- ReRAM has a limited number of rewritable times and has a problem in terms of storage accuracy.
- circuit design for separating data writing and reading becomes complicated.
- the analog arithmetic circuit 4011 may use MRAM as an analog memory.
- MRAM has a low resistance change rate and has a problem in terms of storage accuracy.
- the analog arithmetic circuit 4011 preferably uses an OS memory as an analog memory.
- FIG. 58A shows an AI system 4041A in which the AI systems 4041 described in FIG. 57 are arranged in parallel and signals can be transmitted and received between the systems via a bus line.
- An AI system 4041A illustrated in FIG. 58A includes a plurality of AI systems 4041_1 to 4041_n (n is a natural number).
- the AI systems 4041_1 to 4041_n are connected to each other via a bus line 4098.
- FIG. 58B shows an AI system 4041B in which the AI system 4041 described in FIG. 57 is arranged in parallel as in FIG. 58A, and signals can be transmitted and received between systems via a network. is there.
- An AI system 4041B illustrated in FIG. 58B includes a plurality of AI systems 4041_1 to 4041_n.
- the AI systems 4041_1 to 4041_n are connected to each other via a network 4099.
- the network 4099 may have a configuration in which a communication module is provided in each of the AI systems 4041_1 to 4041_n to perform wireless or wired communication.
- the communication module can communicate via an antenna.
- the Internet Intranet, Extranet, PAN (Personal Area Network), LAN (Local Area Network), MAN (Campure Area Network, MAN (MetropoliAwareNetwork), MAN (MetropoliAureNetwork), which are the foundations of the World Wide Web (WWW).
- Each electronic device can be connected to a computer network such as Network) or GAN (Global Area Network) to perform communication.
- LTE Long Term Evolution
- GSM Global System for Mobile Communication: registered trademark
- EDGE Enhanced Data Rates for GSM Evolvement, CDMA Emulsion, CDMA Emulsion
- Communication standards such as W-CDMA (registered trademark), or specifications standardized by IEEE such as Wi-Fi (registered trademark), Bluetooth (registered trademark), ZigBee (registered trademark) can be used.
- analog signals obtained by an external sensor or the like can be processed by separate AI systems.
- information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information
- various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor
- analog signals can be processed by separate AI systems. it can.
- signal processing or learning in each separate AI system the amount of information processing per AI system can be reduced. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, recognition accuracy can be increased. From the information obtained by each AI system, it can be expected that changes in biological information that change in a complex manner can be instantaneously and integratedly grasped.
- the AI system described in the above embodiment integrates a digital processing circuit composed of Si transistors such as a CPU, an analog arithmetic circuit using OS transistors, and OS memories such as OS-FPGA, DOSRAM, and NOSRAM into one die. be able to.
- FIG. 59 shows an example of an IC incorporating an AI system.
- An AI system IC 7000 shown in FIG. 59 includes a lead 7001 and a circuit portion 7003.
- the AI system IC 7000 is mounted on a printed circuit board 7002, for example. A plurality of such IC chips are combined and each is electrically connected on the printed circuit board 7002 to complete a substrate on which electronic components are mounted (a mounting substrate 7004).
- the circuit portion 7003 is provided with the various circuits described in the above embodiment in one die.
- the circuit portion 7003 has a stacked structure, and is roughly divided into a Si transistor layer 7031, a wiring layer 7032, and an OS transistor layer 7033. Since the OS transistor layer 7033 can be stacked over the Si transistor layer 7031, the AI system IC 7000 can be easily downsized.
- QFP Quad Flat Package
- a digital processing circuit such as a CPU, an analog arithmetic circuit using an OS transistor, and OS memories such as OS-FPGA and DOSRAM and NOSRAM can all be formed in the Si transistor layer 7031, the wiring layer 7032, and the OS transistor layer 7033. it can. That is, the elements constituting the AI system can be formed by the same manufacturing process. Therefore, the IC shown in this embodiment mode does not need to increase the manufacturing process even if the number of elements constituting the IC is increased, and the AI system can be incorporated at low cost.
- FIG. 60 illustrates specific examples of electronic devices using the semiconductor device according to one embodiment of the present invention.
- FIG. 60A shows a monitor 830.
- the monitor 830 includes a display portion 831, a housing 832, a speaker 833, and the like. Furthermore, an LED lamp, operation keys (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like can be provided.
- the monitor 830 can be operated with a remote controller 834.
- the monitor 830 can function as a television device by receiving broadcast radio waves.
- Broadcast radio waves that can be received by the monitor 830 include terrestrial waves or radio waves transmitted from satellites.
- broadcast radio waves there are analog broadcasts, digital broadcasts, etc., and video and audio, or audio-only broadcasts.
- broadcast radio waves transmitted in a specific frequency band in the UHF band (300 MHz to 3 GHz) or the VHF band (30 MHz to 300 MHz) can be received.
- the transfer rate can be increased and more information can be obtained.
- an image having a resolution exceeding full high-definition can be displayed on the display unit 831. For example, an image having a resolution of 4K-2K, 8K-4K, 16K-8K, or higher can be displayed.
- the monitor 830 may not have a tuner.
- the monitor 830 can be connected to a computer and used as a computer monitor.
- a monitor 830 connected to a computer can be viewed by a plurality of people at the same time, and can be used for a conference system. Further, the monitor 830 can be used in a video conference system by displaying computer information via the network or connecting the monitor 830 itself to the network.
- the monitor 830 can also be used as digital signage.
- the semiconductor device of one embodiment of the present invention can be used for a driver circuit of a display portion or an image processing portion.
- the semiconductor device of one embodiment of the present invention for the driver circuit of the display portion or the image processing portion, high-speed operation and signal processing can be realized with low power consumption.
- image processing such as noise removal processing, gradation conversion processing, color tone correction processing, and luminance correction processing is performed. Can do. Also, inter-pixel interpolation processing associated with resolution up-conversion, inter-frame interpolation processing associated with frame frequency up-conversion, and the like can be performed.
- the gradation conversion process can not only convert the number of gradations of an image but also perform interpolation of gradation values when the number of gradations is increased. Further, a high dynamic range (HDR) process for expanding the dynamic range is also included in the gradation conversion process.
- HDR high dynamic range
- a video camera 2940 illustrated in FIG. 60B includes a housing 2941, a housing 2942, a display portion 2944, operation switches 2944, a lens 2945, a connection portion 2946, and the like.
- the operation switch 2944 and the lens 2945 are provided on the housing 2941
- the display portion 2944 is provided on the housing 2942.
- the video camera 2940 includes an antenna, a battery, and the like inside the housing 2941.
- the housing 2941 and the housing 2942 are connected to each other by a connection portion 2946.
- the angle between the housing 2941 and the housing 2942 can be changed by the connection portion 2946.
- the orientation of the image displayed on the display portion 2943 can be changed, and display / non-display of the image can be switched.
- the semiconductor device of one embodiment of the present invention can be used for a driver circuit of a display portion or an image processing portion.
- the semiconductor device of one embodiment of the present invention for the driver circuit of the display portion or the image processing portion, high-speed operation and signal processing can be realized with low power consumption.
- an AI system including the semiconductor device of one embodiment of the present invention for the image processing portion of the video camera 2940, shooting according to the environment around the video camera 2940 can be realized. Specifically, shooting can be performed with an optimal exposure according to the ambient brightness. In addition, when shooting under different lighting conditions, such as shooting in backlight or indoor and outdoor, high dynamic range (HDR) shooting can be performed.
- HDR high dynamic range
- the AI system can learn a photographer's habit and can assist in photographing. Specifically, by learning the camera shake of the photographer and correcting the camera shake during shooting, it is possible to minimize the image disturbance caused by the camera shake. Further, when using the zoom function during shooting, the direction of the lens and the like can be controlled so that the subject is always shot at the center of the image.
- An information terminal 2910 illustrated in FIG. 60C includes a housing 2911, a display portion 2912, a microphone 2917, a speaker portion 2914, a camera 2913, an external connection portion 2916, an operation switch 2915, and the like.
- the display portion 2912 includes a display panel using a flexible substrate and a touch screen.
- the information terminal 2910 includes an antenna, a battery, and the like inside the housing 2911.
- the information terminal 2910 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an electronic book terminal, or the like.
- a memory device using the semiconductor device of one embodiment of the present invention can hold the control information of the above-described information terminal 2910, the control program, and the like for a long period.
- image processing such as noise removal processing, tone conversion processing, color tone correction processing, and luminance correction processing is performed.
- image processing such as noise removal processing, tone conversion processing, color tone correction processing, and luminance correction processing is performed.
- inter-pixel interpolation processing associated with resolution up-conversion, inter-frame interpolation processing associated with frame frequency up-conversion, and the like can be performed.
- the gradation conversion process can not only convert the number of gradations of an image but also perform interpolation of gradation values when the number of gradations is increased.
- a high dynamic range (HDR) process for expanding the dynamic range is also included in the gradation conversion process.
- the AI system can learn the user's habit and assist the operation of the information terminal 2910.
- An information terminal 2910 equipped with an AI system can predict a touch input from the movement of a user's finger, the line of sight, and the like.
- a laptop personal computer 2920 illustrated in FIG. 60D includes a housing 2921, a display portion 2922, a keyboard 2923, a pointing device 2924, and the like.
- the laptop personal computer 2920 includes an antenna, a battery, and the like inside the housing 2921.
- a memory device using the semiconductor device of one embodiment of the present invention can hold control information, a control program, and the like of the laptop personal computer 2920 for a long period.
- images such as noise removal processing, gradation conversion processing, color tone correction processing, and luminance correction processing can be used. Processing can be performed. Also, inter-pixel interpolation processing associated with resolution up-conversion, inter-frame interpolation processing associated with frame frequency up-conversion, and the like can be performed.
- the gradation conversion process can not only convert the number of gradations of an image but also perform interpolation of gradation values when the number of gradations is increased. Further, a high dynamic range (HDR) process for expanding the dynamic range is also included in the gradation conversion process.
- HDR high dynamic range
- the AI system can learn a user's habit and assist the operation of the laptop personal computer 2920.
- a laptop personal computer 2920 equipped with an AI system can predict a touch input to the display unit 2922 from the movement of a user's finger, a line of sight, or the like.
- input prediction is performed based on past text input information and figures such as preceding and following texts and photographs, and conversion is assisted. Thereby, input mistakes and conversion mistakes can be reduced as much as possible.
- FIG. 60E is an external view illustrating an example of an automobile
- FIG. 60F illustrates a navigation device 860.
- the automobile 2980 includes a vehicle body 2981, wheels 2982, a dashboard 2983, lights 2984, and the like.
- the automobile 2980 includes an antenna, a battery, and the like.
- the navigation device 860 includes a display unit 861, operation buttons 862, and an external input terminal 863.
- the automobile 2980 and the navigation device 860 may be independent of each other, but it is preferable that the navigation device 860 is incorporated in the automobile 2980 and functions in conjunction with the automobile 2980.
- a memory device using the semiconductor device of one embodiment of the present invention can hold control information, a control program, and the like of the automobile 2980 and the navigation device 860 for a long period.
- the AI system learns driving skills and habits of the driver, assists in safe driving, and uses gasoline or batteries. It is possible to assist driving that efficiently uses such fuel. Assisting safe driving not only learns the driver's driving skills and habits, but also learns driving behavior such as the speed and movement method of the car 2980, road information stored in the navigation device 860, etc.
- the navigation device 860 can transmit the road information to the automobile 2980 to control the speed of the automobile 2980 and assist the steering operation.
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。 One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。 Note that in this specification and the like, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics. A semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device. A display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may include a semiconductor device.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。 Note that one embodiment of the present invention is not limited to the above technical field. One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
半導体素子を用いた集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）の開発がすすめられている。ＣＰＵやメモリの開発および製造には、より高い集積度のＩＣからなるＬＳＩや超ＬＳＩの技術が用いられている。このようなＩＣは、回路基板、例えばプリント配線板に実装され、コンピュータ、情報端末、表示装置、自動車などを構成する、様々な電子機器の部品の一つとして用いられる。また、これらを人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ：ＡＩ）システムに用いる研究も進められている。 Development of an integrated circuit (Integrated Circuit: IC) using a semiconductor element has been promoted. In the development and manufacture of CPUs and memories, LSI and VLSI technologies that have higher integration ICs are used. Such an IC is mounted on a circuit board, for example, a printed wiring board, and is used as one of components of various electronic devices constituting a computer, an information terminal, a display device, an automobile, and the like. In addition, research on using these in an artificial intelligence (AI) system is also underway.
コンピュータや情報端末として、デスクトップ型コンピュータ、ラップトップ型コンピュータ、タブレット型コンピュータ、スマートフォン、携帯電話などが知られている。 As computers and information terminals, desktop computers, laptop computers, tablet computers, smartphones, mobile phones and the like are known.
半導体素子に用いられる半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 Silicon-based semiconductor materials are widely known as semiconductor materials used for semiconductor elements, but oxide semiconductors have attracted attention as other materials.
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。 Further, it is known that a transistor using an oxide semiconductor has extremely small leakage current in a non-conduction state. For example, a low power consumption CPU using a characteristic that a transistor including an oxide semiconductor has low leakage current is disclosed (see Patent Document 1).
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。 In recent years, with the downsizing and weight reduction of electronic devices, there is an increasing demand for higher density integrated circuits. There is also a need for improved productivity of semiconductor devices including integrated circuits.
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することを課題の一つとする。また、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様には、データの書き込み速度が速い半導体装置を提供することを課題の一つとする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。 An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability. Another object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long period of time. Another object of one embodiment of the present invention is to provide a semiconductor device with high data writing speed. Another object of one embodiment of the present invention is to provide a novel semiconductor device.
本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。また、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。また、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。 An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device with high productivity. Another object of one embodiment of the present invention is to provide a semiconductor device with high design freedom. Another object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
本発明の一態様は、作製工程が簡略化された半導体装置およびその作製方法を提供することを課題の一つとする。また、本発明の一態様は、面積が縮小された半導体装置およびその作製方法を提供することを課題の一つとする。 An object of one embodiment of the present invention is to provide a semiconductor device in which a manufacturing process is simplified and a manufacturing method thereof. Another object of one embodiment of the present invention is to provide a semiconductor device with a reduced area and a manufacturing method thereof.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not disturb the existence of other problems. Note that one embodiment of the present invention does not have to solve all of these problems. Issues other than these will be apparent from the description of the specification, drawings, claims, etc., and other issues can be extracted from the descriptions of the specification, drawings, claims, etc. It is.
本発明の一態様は、酸化物と、絶縁体と、絶縁体を間に挟み、酸化物の第１の領域と重なる導電体と、を有し、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、酸化物は、第１の領域と隣接する第２の領域を有し、第２の領域における元素Ｍの濃度は、第１の領域における元素Ｍの濃度より大きい半導体装置である。 One embodiment of the present invention includes an oxide, an insulator, and a conductor which sandwiches the insulator and overlaps with the first region of the oxide, and the oxide includes In, the element M (M Includes Al, Ga, Y, or Sn) and Zn, and the oxide has a second region adjacent to the first region, and the concentration of the element M in the second region is This is a semiconductor device having a concentration higher than that of the element M in the region.
酸化物と、酸化物上の第１の絶縁体と、第１の絶縁体の側面に隣接する第２の絶縁体と、第１の絶縁体を間に挟み、酸化物の第１の領域と重なる導電体と、を有し、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、酸化物は、第１の領域と隣接する第２の領域を有し、第２の領域は、第２の絶縁体と重なる領域を有し、第２の領域における元素Ｍの濃度は、第１の領域における元素Ｍの濃度より大きい半導体装置である。 An oxide, a first insulator over the oxide, a second insulator adjacent to a side surface of the first insulator, and a first region of oxide sandwiched between the first insulator and And the oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn, and the oxide is adjacent to the first region. The second region has a region overlapping with the second insulator, and the concentration of the element M in the second region is higher than the concentration of the element M in the first region. is there.
上記において、酸化物は、さらに第３の領域を有していてもよく、第３の領域は、第２の領域と隣接することが好ましい。 In the above, the oxide may further include a third region, and the third region is preferably adjacent to the second region.
上記において、第２の領域における元素Ｍの濃度は、第１の領域における元素Ｍの濃度、および第３の領域における元素Ｍの濃度より大きいことが好ましい。 In the above, the concentration of the element M in the second region is preferably larger than the concentration of the element M in the first region and the concentration of the element M in the third region.
上記において、第１の領域のキャリア密度は、第２の領域のキャリア密度よりも低く、第２の領域のキャリア密度は、第３のキャリア密度よりも低いことが好ましい。 In the above, the carrier density of the first region is preferably lower than the carrier density of the second region, and the carrier density of the second region is preferably lower than the third carrier density.
上記において、元素ＭはＧａであることが好ましい。 In the above, the element M is preferably Ga.
本発明の一態様は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む酸化物上に第１のマスクおよび第２のマスクを形成し、酸化物の第１のマスクおよび第２のマスクのいずれにも覆われていない領域に元素Ｍを添加する半導体装置の作製方法である。 In one embodiment of the present invention, a first mask and a second mask are formed over an oxide containing In, the element M (M is Al, Ga, Y, or Sn), and Zn, and the oxide This is a method for manufacturing a semiconductor device in which an element M is added to a region not covered with either the first mask or the second mask.
上記において、元素Ｍの添加はイオン注入法、イオンドーピング法、プラズマ処理、およびプラズマイマージョンイオンインプランテーション法から選ばれた一、または複数の方法を用いて行われることが好ましい。 In the above, the addition of the element M is preferably performed using one or a plurality of methods selected from an ion implantation method, an ion doping method, a plasma treatment, and a plasma immersion ion implantation method.
上記において、元素ＭはＧａであることが好ましい。 In the above, the element M is preferably Ga.
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device having favorable electrical characteristics can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device in which fluctuation in electrical characteristics is suppressed, stable electrical characteristics, and reliability is improved can be provided. Alternatively, a semiconductor device capable of holding data for a long period can be provided. Alternatively, a semiconductor device with high data writing speed can be provided. Alternatively, a novel semiconductor device can be provided.
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device that can be miniaturized or highly integrated can be provided. According to one embodiment of the present invention, a highly productive semiconductor device can be provided. Alternatively, a semiconductor device with a high degree of design freedom can be provided. Alternatively, a semiconductor device that can reduce power consumption can be provided.
本発明の一態様により、作製工程が簡略化された半導体装置およびその作製方法を提供することができる。また、本発明の一態様により、面積が縮小された半導体装置およびその作製方法を提供することができる。 According to one embodiment of the present invention, a semiconductor device in which a manufacturing process is simplified and a manufacturing method thereof can be provided. Further, according to one embodiment of the present invention, a semiconductor device with a reduced area and a manufacturing method thereof can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention need not have all of these effects. It should be noted that the effects other than these are naturally obvious from the description of the specification, drawings, claims, etc., and it is possible to extract the other effects from the descriptions of the specification, drawings, claims, etc. It is.
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments will be described with reference to the drawings. However, the embodiments can be implemented in many different modes, and it is easily understood by those skilled in the art that the modes and details can be variously changed without departing from the spirit and scope thereof. . Therefore, the present invention should not be construed as being limited to the description of the following embodiments.
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。 In the drawings, the size, the layer thickness, or the region is exaggerated for simplicity in some cases. Therefore, it is not necessarily limited to the scale. The drawings schematically show an ideal example, and are not limited to the shapes or values shown in the drawings. For example, in an actual manufacturing process, a layer or a resist mask may be lost unintentionally by a process such as etching, but may be omitted for easy understanding. In the drawings, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated. In addition, in the case where the same function is indicated, the hatch pattern is the same, and there is a case where no reference numeral is given.
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。 In particular, in a top view (also referred to as a “plan view”), a perspective view, and the like, some components may not be described in order to facilitate understanding of the invention. Moreover, description of some hidden lines may be omitted.
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 In this specification and the like, the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”. In addition, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 In addition, in this specification, terms indicating arrangement such as “above” and “below” are used for convenience to describe the positional relationship between components with reference to the drawings. Moreover, the positional relationship between components changes suitably according to the direction which draws each structure. Therefore, the present invention is not limited to the words and phrases described in the specification, and can be appropriately rephrased depending on the situation.
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。 For example, in this specification and the like, when X and Y are explicitly described as being connected, X and Y are electrically connected, and X and Y are functional. And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, and anything other than the connection relation shown in the figure or text is also described in the figure or text.
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。 Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。 As an example of the case where X and Y are directly connected, an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.) Element, light emitting element, load, etc.) are not connected between X and Y, and elements (for example, switches, transistors, capacitive elements, inductors) that enable electrical connection between X and Y X and Y are not connected via a resistor element, a diode, a display element, a light emitting element, a load, or the like.
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。 As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.) that enables electrical connection between X and Y is shown. More than one element, light emitting element, load, etc.) can be connected between X and Y. Note that the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows. Note that the case where X and Y are electrically connected includes the case where X and Y are directly connected.
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。 As an example of the case where X and Y are functionally connected, a circuit (for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc. Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.) One or more can be connected between them. As an example, even if another circuit is interposed between X and Y, if the signal output from X is transmitted to Y, X and Y are functionally connected. To do. Note that the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。 In this specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. A channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows between the source and drain via the channel region. Can be used. Note that in this specification and the like, a channel region refers to a region through which a current mainly flows.
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。 In addition, the functions of the source and drain may be switched when transistors having different polarities are employed or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 Note that the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed The distance between the source (source region or source electrode) and the drain (drain region or drain electrode) in FIG. Note that in one transistor, the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel width is, for example, that a source and a drain face each other in a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or in a region where a channel is formed This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。 Note that depending on the structure of the transistor, the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter “apparently” shown in the top view of the transistor). Sometimes referred to as “channel width”). For example, when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence may not be negligible. For example, in a fine transistor whose gate electrode covers a side surface of a semiconductor, the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 In such a case, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, it is difficult to accurately measure the effective channel width when the shape of the semiconductor is not accurately known.
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。 Therefore, in this specification, the apparent channel width may be referred to as “surrounded channel width (SCW)”. In this specification, in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width. Alternatively, in this specification, in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
Note that the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor. For example, an element having a concentration of less than 0.1 atomic% can be said to be an impurity. When the impurities are included, for example, DOS (Density of States) of the semiconductor may increase or crystallinity may decrease. In the case where the semiconductor is an oxide semiconductor, examples of the impurity that changes the characteristics of the semiconductor include a
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。 Note that in this specification and the like, a silicon oxynitride film has a higher oxygen content than nitrogen in its composition. For example, preferably oxygen is 55 atomic% to 65 atomic%, nitrogen is 1 atomic% to 20 atomic%, silicon is 25 atomic% to 35 atomic%, and hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range. The silicon nitride oxide film has a nitrogen content higher than that of oxygen. For example, preferably, nitrogen is 55 atomic% to 65 atomic%, oxygen is 1 atomic% to 20 atomic%, silicon is 25 atomic% to 35 atomic%, and hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 In this specification and the like, the terms “film” and “layer” can be interchanged with each other. For example, the term “conductive layer” may be changed to the term “conductive film”. Alternatively, for example, the term “insulating film” may be changed to the term “insulating layer” in some cases.
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。 In this specification and the like, the term “insulator” can be restated as an insulating film or an insulating layer. In addition, the term “conductor” can be restated as a conductive film or a conductive layer. In addition, the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。 The transistors described in this specification and the like are field-effect transistors unless otherwise specified. The transistors described in this specification and the like are n-channel transistors unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be greater than 0 V unless otherwise specified.
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 Further, in this specification and the like, “parallel” means a state in which two straight lines are arranged at an angle of −10 ° to 10 °. Therefore, the case of −5 ° to 5 ° is also included. Further, “substantially parallel” means a state in which two straight lines are arranged at an angle of −30 ° to 30 °. “Vertical” refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included. Further, “substantially vertical” means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, when a crystal is trigonal or rhombohedral, it is represented as a hexagonal system.
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。 Note that in this specification, a barrier film is a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, the barrier film is referred to as a conductive barrier film. There is.
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。 In this specification and the like, a metal oxide is a metal oxide in a broad expression. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, in the case where a metal oxide is used for an active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing as OS FET, it can be translated into a transistor including an oxide or an oxide semiconductor.
（実施の形態１）
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
(Embodiment 1)
Hereinafter, an example of a semiconductor device including the
＜半導体装置の構成例１＞
図１（Ａ）、図１（Ｂ）、図１（Ｃ）、および図１（Ｄ）は、本発明の一態様に係るトランジスタ２００の上面図、および断面図である。
<Configuration Example 1 of Semiconductor Device>
1A, 1B, 1C, and 1D are a top view and a cross-sectional view of a
図１（Ａ）は、トランジスタ２００の上面図である。また、図１（Ｂ）、図１（Ｃ）、および図１（Ｄ）はトランジスタ２００の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＡ−Ｂの一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＣ−Ｄの一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１（Ｄ）は、図１（Ａ）にＥ−Ｆの一点鎖線で示す部位の断面図である。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
FIG. 1A is a top view of the
［トランジスタ２００］
図１に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、少なくとも絶縁体２５０の側面に接し、且つ導電体２６０を覆うように配置された絶縁体２７２と、酸化物２３０、および絶縁体２７２と接して配置された絶縁体２７４と、を有する。
[Transistor 200]
As shown in FIG. 1, the
なお、トランジスタ２００では、図１に示すように、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ａ、酸化物２３０ｂの２層構造、または４層以上の積層構造としてもよい。また、酸化物２３０ｂのみの単層、または酸化物２３０ｂと酸化物２３０ｃのみを設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０ａ、および導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、単層、または３層以上の積層構造としてもよい。
Note that the
ここで、図１（Ｂ）における破線で囲む、チャネル近傍の領域２３９の拡大図を図５（Ａ）に示す。
Here, an enlarged view of a
図１（Ｂ）および図５（Ａ）に示すように、酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）との間に、領域２３２（領域２３２ａ、および領域２３２ｂ）を有する。ソース領域またはドレイン領域として機能する領域２３１は、キャリア密度が高い、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、キャリア密度が低い領域である。また、領域２３２は、酸化物２３０中の水素や酸素の透過を抑制する領域である。このような領域を設けることで、領域２３１から領域２３４への水素の混入を抑制することができ、また領域２３４から領域２３１への酸素の拡散を抑制することができる。
As illustrated in FIGS. 1B and 5A, the
領域２３２のように水素や酸素の透過を抑制する領域は、酸化物２３０が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合において、元素Ｍを添加して、その濃度を高くすることで設けることができる。元素Ｍに適用可能な元素としては、アルミニウム、ガリウム、イットリウムまたはスズなどがある。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
The region that suppresses the permeation of hydrogen or oxygen, such as the
図５（Ｂ）は、元素Ｍとしてガリウムを用いた場合の各領域におけるガリウム濃度（Ｇａ ｃｏｎｃｅｎｔｒａｔｉｏｎ）を示す図である。領域２３２におけるガリウム濃度は、領域２３１および領域２３４におけるガリウム濃度に比べ高くなっている。領域２３２におけるガリウム濃度を高くすることにより、領域２３２を水素や酸素の透過を抑制する領域とすることができる。
FIG. 5B is a diagram showing the gallium concentration (Ga concentration) in each region when gallium is used as the element M. FIG. The gallium concentration in the
また、領域２３４のチャネル長方向の長さを５ｎｍ以上３００ｎｍ以下程度にするとき、領域２３２ａおよび領域２３２ｂのチャネル長方向の長さは、０．１ｎｍ以上１００ｎｍ以下にすることが好ましく、１ｎｍ以上１０ｎｍ以下にすることがより好ましい。
In addition, when the length of the
このように酸化物２３０に領域２３２を設けることで、領域２３４は領域２３１に比べて酸素濃度を高くし、水素濃度を低くできる。また、この状態を長期間にわたって維持することができる。このような酸化物２３０を用いることで、良好な電気特性を有し、信頼性の高い半導体装置とすることができる。
Thus, by providing the
また、図１および図５（Ａ）において、領域２３２は、ゲート電極として機能する導電体２６０と重ならない様子を示しているが、本実施の形態はこれに限らない。領域２３２の形成方法によっては、領域２３２はゲート電極として機能する導電体２６０と重なり、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する場合がある。
In FIGS. 1 and 5A, the
領域２３１は、絶縁体２７４と接することが好ましい。また、領域２３１は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３２、および領域２３４よりも大きいことが好ましい。
The
領域２３２は、絶縁体２７２と重畳する領域を有する。領域２３２は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも大きいことが好ましい。一方、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３１よりも、小さいことが好ましい。
The
このような濃度とすることで、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりもキャリア密度が低く、チャネル形成領域として機能する領域２３４よりもキャリア密度が高い領域とすることができる。この場合、領域２３２は、チャネル形成領域と、ソース領域またはドレイン領域との間の接合領域（ｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎ）として機能する。
With such a concentration, the
接合領域を設けることで、ソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域２３４との間に高抵抗領域が形成されず、トランジスタのオン電流を大きくすることができるため、好ましい。
By providing the junction region, a high resistance region is not formed between the
領域２３４は、導電体２６０と重畳する。領域２３４は、領域２３２ａ、および領域２３２ｂとの間に配置しており、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３１、および領域２３２より、小さいことが好ましい。
The
また、酸化物２３０において、領域２３１、領域２３２、および領域２３４の境界は明確に検出できない場合がある。各領域内で検出されるインジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう）していてもよい。つまり、領域２３１から領域２３２へ、領域２３４に近い領域であるほど、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
In addition, in the
また、図１（Ｂ）および図５（Ａ）では、領域２３４、領域２３１、および領域２３２が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃに形成されているが、これに限られることなく、少なくとも酸化物２３０ｂに形成されていればよい。また、例えばこれらの領域は酸化物２３０ｂ、および酸化物２３０ｃのみに形成されていてもよい。また、図では、各領域の境界を、絶縁体２２４と酸化物２３０の界面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物２３０ｂの下面近傍では、導電体２５２ａ側または導電体２５２ｂ側に後退する形状になる場合がある。
In FIGS. 1B and 5A, the
なお、トランジスタ２００において、酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
Note that in the
一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。従って、チャネル形成領域に酸素欠損が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、チャネル形成領域中の酸素欠損はできる限り低減されていることが好ましい。 On the other hand, in a transistor including an oxide semiconductor, its electrical characteristics are likely to vary due to impurities and oxygen vacancies in the oxide semiconductor, and reliability may deteriorate. In addition, hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. Therefore, a transistor including an oxide semiconductor in which an oxygen vacancy is included in a channel formation region is likely to be normally on. For this reason, it is preferable that oxygen vacancies in the channel formation region be reduced as much as possible.
特に、酸化物２３０におけるチャネルが形成される領域２３４と、ゲート絶縁膜として機能する絶縁体２５０との界面に、酸素欠損が存在すると、電気特性の変動が生じやすく、また信頼性が悪くなる場合がある。
In particular, when oxygen vacancies exist at the interface between the
そこで、酸化物２３０の領域２３４と重畳する絶縁体２５０が化学量論的組成を満たす酸素（過剰酸素ともいう）よりも多くの酸素を含むことが好ましい。つまり、絶縁体２５０が有する過剰酸素が、領域２３４へと拡散することで、領域２３４中の酸素欠損を低減することができる。
Therefore, the
また、絶縁体２５０と接して、絶縁体２７２を設けることが好ましい。例えば、絶縁体２７２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。絶縁体２７２が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は絶縁体２７４側へ拡散することなく、効率よく領域２３４へ供給される。また、領域２３４に隣接して領域２３２が設けられているため、領域２３１から領域２３４への水素の混入や、領域２３４に供給された酸素の領域２３１方向への拡散を抑制することができる。従って、酸化物２３０と、絶縁体２５０との界面における酸素欠損の形成が抑制され、トランジスタ２００の信頼性を向上させることができる。
Further, the
さらに、トランジスタ２００は、水または水素などの不純物の混入を防ぐバリア性を有する絶縁体２７４で覆われていることが好ましい。バリア性を有する絶縁体とは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いた絶縁体である。また、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
Further, the
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
Hereinafter, a detailed structure of the semiconductor device including the
トランジスタ２００において、導電体２６０は、第１のゲート電極として機能する場合がある。また、導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、実質的にトランジスタ２００のしきい値電圧をプラス側にシフトすることができる。また、トランジスタ２００のしきい値を０Ｖより大きくすることで、オフ電流を低減することが可能となる。従って、導電体２６０に印加する電圧が０Ｖのときのドレイン電流を小さくすることができる。
In the
第２のゲート電極として機能する導電体２０５は、酸化物２３０および導電体２６０と重なるように配置する。
The
ここで、導電体２０５は、酸化物２３０における領域２３４よりも、チャネル幅方向の長さが大きくなるように設けるとよい。特に、導電体２０５は、酸化物２３０の領域２３４がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
Here, the
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
With the above structure, when a potential is applied to the
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
That is, the channel formation region in the
導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０５ａが形成され、さらに内側に導電体２０５ｂが形成されている。ここで、導電体２０５ａおよび導電体２０５ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５ａおよび導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５ｂのみを設ける構成にしてもよい。
In the
ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
Here, the
導電体２０５ａが酸素の拡散を抑制する機能を持つことにより、導電体２０５ｂが酸化して導電率が低下することを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。従って、導電体２０５ａとしては、上記導電性材料を単層または積層とすればよい。これにより、絶縁体２１４より基板側から、水素、水などの不純物が、導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
When the
また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５ｂを単層で図示したが、積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
The
絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタに混入するのを防ぐバリア絶縁膜として機能することが好ましい。従って、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
The
例えば、絶縁体２１４として、酸化アルミニウムや窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４よりトランジスタ側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４より基板側に、拡散するのを抑制することができる。
For example, as the
また、層間膜として機能する絶縁体２１６は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
The
例えば、層間膜として機能する絶縁体２１６として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
For example, as the
絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
The
ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、信頼性を向上させることができる。
Here, as the
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。 Specifically, an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region. The oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 × 10 18 atoms / cm 3 or more, preferably 3 in TDS (Thermal Desorption Spectroscopy) analysis. The oxide film has a thickness of 0.0 × 10 20 atoms / cm 3 or more. The surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
In the case where the
絶縁体２２２が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
Since the
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、および高集積化が可能となる。特に、酸化アルミニウム、および酸化ハフニウム、などの、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部からの水素等の不純物の混入を防ぐ層として機能する。
For example, the
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。 Alternatively, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators. Alternatively, these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
The
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、トランジスタ２００で絶縁体２２０、絶縁体２２２、および絶縁体２２４がゲート絶縁体として機能する構成を示したが、本実施の形態はこれに限られるものではない。例えば、ゲート絶縁体として、絶縁体２２０、絶縁体２２２、および絶縁体２２４のいずれか２層または１層を設ける構成にしてもよい。
Note that the
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。また、酸化物２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁体２７４と接することが好ましい。また、領域２３１の少なくとも一部は、インジウムなどの金属元素、水素、および窒素の少なくとも一の濃度が領域２３４よりも大きいことが好ましい。
The
トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。
When the
ここで、図５（Ａ）に示すように、酸化物２３０は、領域２３２を有することが好ましい。当該構成とすることで、トランジスタ２００において、領域２３１から領域２３４への水素の混入や、領域２３４に供給された酸素の領域２３１方向への拡散を抑制することができる。また、領域２３２を接合領域とすることで、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
Here, as illustrated in FIG. 5A, the
また、酸化物２３０ａ上に、酸化物２３０ｂを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｃ下に、酸化物２３０ｂを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
In addition, since the
すなわち、酸化物２３０ｂに設けられた領域２３４は、酸化物２３０ａ、酸化物２３０ｃ、領域２３２ａ、および２３２ｂに囲われ、当該領域の水素や窒素などの不純物濃度を低く維持することができ、酸素濃度を高く維持することができる。このような構造を有する酸化物２３０を用いた半導体装置は、良好な電気特性を有し、高い信頼性を有する。
That is, the
また、酸化物２３０は、側面と上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
The
酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
As the
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。 Note that in this specification and the like, metal oxides containing nitrogen may be collectively referred to as metal oxides. In addition, a metal oxide containing nitrogen may be referred to as a metal oxynitride.
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。 Since a transistor including an oxide semiconductor has extremely low leakage current in a non-conduction state, a semiconductor device with low power consumption can be provided. An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
For example, the
ここで、酸化物２３０の領域２３４について説明する。
Here, the
領域２３４は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａ、および酸化物２３０ｂの積層構造を有する場合、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
The
酸化物２３０ａには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成を有する金属酸化物を用いることができる。また、酸化物２３０ｂには、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝５：１：６の組成を有する金属酸化物を用いることができる。酸化物２３０ｃには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成を有する金属酸化物を用いることができる。なお、上記組成は、基板上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
The
特に、酸化物２３０ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４、酸化物２３０ｂとしてＩｎ：Ｇａ：Ｚｎ＝４：２：３、酸化物２３０ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４の組成を有する金属酸化物の組み合わせ、または酸化物２３０ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４、酸化物２３０ｂとしてＩｎ：Ｇａ：Ｚｎ＝４：２：３、酸化物２３０ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成を有する金属酸化物の組み合わせは、酸化物２３０ｂを、よりエネルギーギャップの広い酸化物２３０ａと酸化物２３０ｃで挟むことができ、好ましい。この時、エネルギーギャップの広い酸化物２３０ａと酸化物２３０ｃをワイドギャップ、相対的にエネルギーギャップが狭い酸化物２３０ｂをナローギャップと呼ぶことがある。ワイドギャップ、およびナローギャップについては、［金属酸化物の構成］にて説明する。また、上記組み合わせは、酸化物２３０ｂを、よりガリウム含有率が高い酸化物２３０ａと酸化物２３０ｃで挟むことができ、好ましい。
In particular, In: Ga: Zn = 1: 3: 4 as the
続いて、酸化物２３０の領域２３１について説明する。
Subsequently, the
領域２３１は、酸化物２３０として設けられた金属酸化物に、インジウムなどの金属原子、または不純物を添加し、低抵抗化した領域である。なお、各領域は、少なくとも、領域２３４における酸化物２３０ｂよりも、導電性が高い。なお、領域２３１に、不純物を添加するために、例えば、プラズマ処理、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、インジウムなどの金属元素、および不純物の少なくとも一であるドーパントを添加すればよい。
The
つまり、領域２３１において、酸化物２３０のインジウムなどの金属原子の含有率を高くすることで、電子移動度を高くし、低抵抗化を図ることができる。
That is, in the
または、酸化物２３０に接して、不純物となる元素を含む絶縁体２７４を成膜することで、領域２３１に、不純物を添加することができる。
Alternatively, the
つまり、領域２３１は、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域２３１は、上記元素の一つまたは複数を含む構成にすればよい。
That is, the resistance of the
または、絶縁体２７４として、領域２３１に含まれる酸素を引き抜き、吸収する膜を用いてもよい。酸素が引き抜かれると、領域２３１には酸素欠損が生じる。酸素欠損に水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が捕獲されることにより、領域２３１は低抵抗化する。
Alternatively, as the
また、トランジスタ２００において、領域２３２を設けることで、領域２３１から領域２３４への水素の混入や、領域２３４に供給された酸素の領域２３１方向への拡散を抑制することができる。
Further, by providing the
領域２３２は、酸化物２３０として設けられた金属酸化物に、ガリウムなど上記元素Ｍから選ばれた金属原子を添加した領域である。なお、領域２３２に、金属原子を添加するために、例えば、プラズマ処理、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、ガリウムなどの金属元素を添加すればよい。
The
つまり、領域２３２において、酸化物２３０のガリウムなどの元素Ｍの含有率を領域２３４または領域２３１より高くすることで、領域２３２を水素や酸素の透過を抑制する領域とすることができる。
That is, in the
または、酸化物２３０に接して、スパッタリング法、ＣＶＤ法またはＡＬＤ法を用いてガリウムなど元素Ｍを含む膜を形成することで、領域２３２に、ガリウムなど元素Ｍを添加することができる。
Alternatively, the element M such as gallium can be added to the
ソース領域およびドレイン領域として機能する領域２３１の低抵抗化において、領域２３２も低抵抗化することが考えられる。この場合、チャネルが形成される領域２３４と、領域２３２との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
In reducing the resistance of the
従って、領域２３２の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
Therefore, by appropriately selecting the range of the
絶縁体２５０は、ゲート絶縁膜として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
The
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、領域２３４に隣接して領域２３２が設けられているため、領域２３１から領域２３４への水素の混入や、領域２３４に供給された酸素の領域２３１方向への拡散を抑制することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
By providing the insulator from which oxygen is released by heating as the
第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、窒化チタンなどを用いることが好ましい。また、導電体２６０ｂとして、例えばタングステンなどの、導電性が高い金属を用いることができる。
The
また、図１（Ｃ）に示すように、導電体２０５が、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電体２６０は、該領域において、絶縁体２５０などの絶縁体や、酸化物２３０ｃを介して、重畳していることが好ましい。つまり、酸化物２３０の側面の外側において、導電体２０５、絶縁体２２０、絶縁体２２２、絶縁体２２４、酸化物２３０ｃ、絶縁体２５０、および導電体２６０は、積層構造を形成することが好ましい。
In addition, as illustrated in FIG. 1C, when the
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
With the above structure, when a potential is applied to the
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
That is, the channel formation region in the
また、バリア膜として機能する絶縁体２７２を、絶縁体２５０の側面に接し、且つ導電体２６０を覆うように設ける。
An
ここで、絶縁体２７２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、絶縁体２５０中の酸素が外部に拡散することを防ぐことができる。また、絶縁体２５０の端部などから酸化物２３０に水素、水などの不純物が混入するのを抑制することができる。
Here, the
絶縁体２７２を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体２６０の上面と側面および絶縁体２５０の側面を覆うことができる。これにより、導電体２６０の酸化、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを抑制することができる。従って、絶縁体２７２は、ゲート電極およびゲート絶縁膜を保護するバリアとしての機能を有する。
By providing the
また、トランジスタが微細化され、チャネル長が１０ｎｍ以上３０ｎｍ以下程度に形成されている場合、トランジスタ２００の周辺に設けられる構造体に含まれる不純物元素が拡散し、領域２３１ａと領域２３１ｂ、あるいは、領域２３２ａと領域２３２ｂと、が電気的に導通する恐れがある。
In the case where the transistor is miniaturized and the channel length is formed to be about 10 nm to 30 nm, the impurity element contained in the structure provided around the
そこで、本実施の形態に示すように、絶縁体２７２を形成することにより、絶縁体２５０および導電体２６０に水素、水などの不純物が混入するのを抑制し、かつ、絶縁体２５０中の酸素が外部に拡散することを防ぐことができる。従って、第１のゲート電圧が０Ｖのときに、ソース領域とドレイン領域が直接、あるいは領域２３２などを介して電気的に導通することを防ぐことができる。
Thus, as shown in this embodiment, by forming the
絶縁体２７４は、絶縁体２７２、酸化物２３０および絶縁体２２４を覆って設ける。
The
また、絶縁体２７４は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２７４として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２７４を形成することで、絶縁体２７４を透過して酸素が混入し、領域２３１ａおよび領域２３１ｂの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２７４を透過して水または水素などの不純物が混入し、領域２３４に拡散するのを抑制することができる。
The
なお、絶縁体２７４を成膜することにより、領域２３１を設ける場合、絶縁体２７４は、水素および窒素の少なくとも一方を有することが好ましい。水素、または窒素などの不純物を有する絶縁体を絶縁体２７４に用いることで、水素または窒素などの不純物を酸化物２３０の領域２３１に添加して、領域２３１を低抵抗化することができる。
Note that in the case where the
絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０は、同様の絶縁体からなる積層構造としてもよい。
An
＜半導体装置の構成例２＞
図２（Ａ）、図２（Ｂ）、図２（Ｃ）、および図２（Ｄ）は、本発明の一態様に係るトランジスタ２００、容量素子１００、およびトランジスタ２００周辺の上面図、および断面図である。なお、本明細書では、１つの容量素子、および少なくとも１つのトランジスタを有する半導体装置をセルと称する。
<Configuration Example 2 of Semiconductor Device>
2A, 2B, 2C, and 2D are a top view and a cross-sectional view of the
図２に示すセル６００は、先に説明したトランジスタ２００と、容量素子１００とを、同層に設けることで、トランジスタ２００を構成する構造の一部が、容量素子１００を構成する構造の一部と、併用することができる。つまり、トランジスタ２００の構造の一部は、容量素子１００の構造の一部として機能する場合がある。
A
また、トランジスタ２００に、容量素子１００の一部、または全体が、重畳することで、トランジスタ２００の投影面積、および容量素子１００の投影面積の合計した面積を小さくすることができる。
In addition, when the
上記構造を有することで、微細化または高集積化が可能である。また、設計自由度を高くすることができる。また、トランジスタ２００は、容量素子１００と、同一の工程で形成する。従って、工程を短縮することができるため、生産性を向上させることができる。
With the above structure, miniaturization or high integration is possible. In addition, the degree of freedom in design can be increased. The
＜セルアレイの構造＞
ここで、本実施の形態のセルアレイの一例を、図３および図４に示す。例えば、図２に示すトランジスタ２００、および容量素子１００を有するセル６００を、行列、またはマトリクス状に配置することで、セルアレイを構成することができる。
<Structure of cell array>
Here, an example of the cell array of this embodiment is illustrated in FIGS. For example, a cell array can be formed by arranging the
図３（Ａ）は、図２に示すセル６００を、マトリクス状に配置した一形態を示す回路図である。図３（Ａ）においては、行方向に配置されたセル６００が有するトランジスタの第１のゲートが共通のＷＬ（ＷＬ０１、ＷＬ０２、ＷＬ０３）と電気的に接続する。また、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方が、共通のＢＬ（ＢＬ０１乃至ＢＬ０６）と電気的に接続する。また、各セル６００が有するトランジスタには第２のゲートＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値を制御することができる。また、セル６００が有する容量の第１の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第１の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル６００が有する容量の第２の電極は、ＰＬと電気的に接続する。
FIG. 3A is a circuit diagram illustrating an embodiment in which the
図３（Ｂ）は、図３（Ａ）における、行の一部としてＷＬ０２とＢＬ０３に電気的に接続されたセル６００ａ、およびＷＬ０２とＢＬ０４に電気的に接続されたセル６００ｂを含む回路６１０を抜き出した断面図である。すなわち、図３（Ｂ）は、セル６００ａ、およびセル６００ｂの断面図を示す。
FIG. 3B shows a
セル６００ａは、トランジスタ２００ａおよび容量素子１００ａを有している。セル６００ｂは、トランジスタ２００ｂおよび容量素子１００ｂを有している。
The
図４（Ａ）は、図２に示すセル６００を、マトリクス状に配置した回路において、図３（Ａ）と異なる形態を示す回路図である。図４（Ａ）においては、行方向に隣り合うセル６００が有するトランジスタのソースおよびドレインの一方が共通のＢＬ（ＢＬ０１、ＢＬ０２、ＢＬ０３）と電気的に接続する。また、当該ＢＬは、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方とも電気的に接続する。一方、行方向に隣り合うセル６００が有するトランジスタの第１のゲートは、異なるＷＬ（ＷＬ０１乃至ＷＬ０６）と電気的に接続する。また、各セル６００が有するトランジスタには第２のゲートＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値を制御することができる。また、セル６００が有する容量の第１の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第１の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル６００が有する容量の第２の電極は、ＰＬと電気的に接続する。
FIG. 4A is a circuit diagram showing a mode different from FIG. 3A in a circuit in which the
図４（Ｂ）は、図４（Ａ）における、行の一部としてＷＬ０４とＢＬ０２に電気的に接続されたセル６００ａ、およびＷＬ０３とＢＬ０２に電気的に接続されたセル６００ｂを含む回路６２０を抜き出した断面図である。すなわち、図４（Ｂ）は、セル６００ａ、およびセル６００ｂの断面図を示す。
FIG. 4B illustrates a
セル６００ａは、トランジスタ２００ａおよび容量素子１００ａを有している。セル６００ｂは、トランジスタ２００ｂおよび容量素子１００ｂを有している。
The
トランジスタ２００ａのソースおよびドレインの一方と、トランジスタ２００ｂのソースおよびドレインの一方は、いずれもＢＬ０２と電気的に接続している。
One of a source and a drain of the
［セル６００］
本発明の一態様の半導体装置は、トランジスタ２００と、容量素子１００、層間膜として機能する絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２５２（導電体２５２ａ、導電体２５２ｂ、導電体２５２ｃ、および導電体２５２ｄ）とを有する。
[Cell 600]
The semiconductor device of one embodiment of the present invention includes the
なお、導電体２５２は、絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２５２の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２５２が２層である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２５２は、単層、または３層以上の積層構造でもよい。
Note that the conductor 252 is formed in contact with the inner wall of the opening of the
［容量素子１００］
図２に示すように、容量素子１００は、トランジスタ２００と共通の構造を有する構成である。本実施の形態では、トランジスタ２００の酸化物２３０に設けられた領域２３１の一部が、容量素子１００の電極の一方として機能する容量素子１００の例について示す。
[Capacitance element 100]
As illustrated in FIG. 2, the
容量素子１００は、酸化物２３０の領域２３１の一部、絶縁体２７４、絶縁体２７４上の導電体１３０を有する。さらに、導電体１３０の少なくとも一部が領域２３１の一部と重なるように配置されることが好ましい。
The
酸化物２３０の領域２３１の一部は、容量素子１００の電極の一方として機能し、導電体１３０は容量素子１００の電極の他方として機能する。すなわち、領域２３１は、トランジスタ２００のソースまたはドレインの一方としての機能と、容量素子１００の電極の一方としての機能を兼ねている。絶縁体２７４の一部は、容量素子１００の誘電体として機能する。
Part of the
導電体１３０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１３０は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
The
絶縁体２８０は、絶縁体２７４および導電体１３０を覆うように設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０は、同様の絶縁体からなる積層構造としてもよい。
The
絶縁体２８０は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
The
例えば、層間膜として機能する絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
For example, as the
また、絶縁体２８０などに形成された開口に、導電体２５２ａ、導電体２５２ｂ、導電体２５２ｃ、および導電体２５２ｄを配置する。なお、導電体２５２ａ、導電体２５２ｂ、導電体２５２ｃ、および導電体２５２ｄの上面は、絶縁体２８０の上面と、概略同じ高さとしてもよい。
In addition, the
導電体２５２ａは、絶縁体２８０、および絶縁体２７４に形成された開口を介して、トランジスタ２００のソース領域およびドレイン領域の一方として機能する領域２３１ａと接している。領域２３１ａは低抵抗化されているので、導電体２５２ａと領域２３１ａの接触抵抗を低減することができる。また、導電体２５２ｂは、絶縁体２８０に形成された開口を介して、容量素子１００の電極の一方である導電体１３０と接している。また、導電体２５２ｃは、絶縁体２８０、絶縁体２７４、および絶縁体２７２に形成された開口を介して、トランジスタ２００の第１のゲート電極として機能する導電体２６０と接している。また、導電体２５２ｄは、絶縁体２８０、絶縁体２７４、絶縁体２２４、絶縁体２２２、および絶縁体２２０に形成された開口を介して、トランジスタ２００の第２のゲート電極として機能する導電体２０５と接している。
The
ここで、導電体２５２ａは、少なくとも酸化物２３０の上面と接し、さらに酸化物２３０の側面と接することが好ましい。特に、導電体２５２ａは、酸化物２３０のチャネル幅方向と交わる側面において、Ｃ側の側面、およびＤ側の側面の双方または一方と接することが好ましい。また、導電体２５２ａが、酸化物２３０のチャネル長方向と交わる側面において、Ａ側の側面と接する構成にしてもよい。このように、導電体２５２ａが酸化物２３０の上面に加えて、酸化物２３０の側面と接する構成にすることにより、導電体２５２ａと酸化物２３０のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２５２ａと酸化物２３０の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
Here, the
導電体２５２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２５２は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。 The conductor 252 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. The conductor 252 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
導電体２５２を積層構造とする場合、絶縁体２７４、および絶縁体２８０と接する導電体には、導電体２０５ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２５２を通じて酸化物２３０に混入するのを抑制することができる。
When the conductor 252 has a stacked structure, the
また、導電体２５２が埋め込まれた絶縁体２７４および絶縁体２８０の開口の内壁に接して、水または水素などの不純物の透過を抑制する機能を有する絶縁体が設けられる構成にしてもよい。このような絶縁体としては、絶縁体２１４に用いることができる絶縁体、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、絶縁体２８０などから水素、水などの不純物が、導電体２５２を通じて酸化物２３０に混入するのを抑制することができる。また、当該絶縁体は、例えばＡＬＤ法またはＣＶＤ法などを用いて成膜することで被覆性良く成膜することができる。
Alternatively, an insulator having a function of suppressing transmission of impurities such as water or hydrogen may be provided in contact with the inner walls of the openings of the
また、図示しないが、導電体２５２の上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。 Although not illustrated, a conductor functioning as a wiring may be provided in contact with the upper surface of the conductor 252. As the conductor functioning as the wiring, a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
<Constituent materials for semiconductor devices>
Hereinafter, constituent materials that can be used for the semiconductor device will be described.
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<< Board >>
As a substrate over which the
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。 A flexible substrate may be used as the substrate. Note that as a method for providing a transistor over a flexible substrate, there is a method in which after a transistor is formed over a non-flexible substrate, the transistor is peeled off and transferred to a substrate which is a flexible substrate. In that case, a separation layer is preferably provided between the non-flexible substrate and the transistor. Further, the substrate may have elasticity. Further, the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape. The substrate has a region having a thickness of, for example, 5 μm to 700 μm, preferably 10 μm to 500 μm, more preferably 15 μm to 300 μm. When the substrate is thinned, a semiconductor device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。 As the substrate which is a flexible substrate, for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used. A substrate that is a flexible substrate is preferably as the linear expansion coefficient is lower because deformation due to the environment is suppressed. As the substrate which is a flexible substrate, for example, a material having a linear expansion coefficient of 1 × 10 −3 / K or less, 5 × 10 −5 / K or less, or 1 × 10 −5 / K or less may be used. . Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a substrate that is a flexible substrate.
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
<< Insulator >>
Examples of the insulator include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
ここで、ゲート絶縁体として機能する絶縁体には、ゲート絶縁体として機能する絶縁体に、比誘電率の高いｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、および高集積化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。従って、絶縁体の機能に応じて、材料を選択するとよい。 Here, for the insulator that functions as a gate insulator, a high-k material having a high relative dielectric constant is used for the insulator that functions as a gate insulator, so that transistors can be miniaturized and highly integrated. Become. On the other hand, for an insulator functioning as an interlayer film, a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
また、比誘電率の高い絶縁体としては、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。 Insulators having a high relative dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, zirconium oxide, aluminum and hafnium-containing oxides, aluminum and hafnium-containing oxynitrides, silicon and hafnium-containing oxides, silicon And oxynitride having hafnium or nitride having silicon and hafnium.
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。 Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。 In particular, silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. Further, for example, silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。 In addition, a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。 Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer. Specifically, as an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or A metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
例えば、絶縁体２２２、および絶縁体２１４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。なお、絶縁体２２２、および絶縁体２１４は、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
For example, as the
絶縁体２２０、絶縁体２２４、および絶縁体２５０、としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
Examples of the
例えば、ゲート絶縁体として機能する絶縁体２２４および絶縁体２５０において、酸化アルミニウム、酸化ガリウム、ハフニウムアルミネート、または酸化ハフニウムを酸化物２３０と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物２３０に混入することを抑制することができる。一方、絶縁体２２４および絶縁体２５０において、酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化アルミニウム、酸化ガリウム、ハフニウムアルミネート、または酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
For example, the
例えば、誘電体として機能する絶縁体２７４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、ハフニウムアルミネートなどを用いればよく、積層または単層で設ける。例えば、酸化アルミニウムなどのｈｉｇｈ−ｋ材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、容量素子１００は、ｈｉｇｈ−ｋ材料により十分な容量を確保でき、絶縁耐力が大きい材料により絶縁耐力が向上するため、容量素子１００の静電破壊を抑制し、容量素子１００の信頼性を向上させることができる。
For example, the
絶縁体２１６、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
The
絶縁体２７２としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２７２としては、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
As the
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
<< Conductor >>
As the conductor, a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc. A material containing one or more elements can be used. Alternatively, a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。 A plurality of conductive layers formed using the above materials may be stacked. For example, a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined. Alternatively, a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed. Alternatively, a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。 Note that in the case where an oxide is used for a channel formation region of the transistor, the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred. In this case, a conductive material containing oxygen is preferably provided on the channel formation region side. By providing a conductive material containing oxygen on the channel formation region side, oxygen released from the conductive material can be easily supplied to the channel formation region.
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。 In particular, a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used as the conductor functioning as a gate electrode. Alternatively, the above-described conductive material containing a metal element and nitrogen may be used. For example, a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon were added Indium tin oxide may be used. Alternatively, indium gallium zinc oxide containing nitrogen may be used. By using such a material, hydrogen contained in a metal oxide in which a channel is formed can be captured in some cases. Alternatively, hydrogen mixed from an external insulator or the like may be captured.
導電体２６０、導電体２０５、導電体１３０、導電体２５２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
As the
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
<< Metal oxide >>
As the
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。 The oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。 Here, a case where the oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc is considered. The element M is aluminum, gallium, yttrium, tin, or the like. Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium. However, the element M may be a combination of a plurality of the aforementioned elements.
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。 Note that in this specification and the like, metal oxides containing nitrogen may be collectively referred to as metal oxides. In addition, a metal oxide containing nitrogen may be referred to as a metal oxynitride.
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
[Composition of metal oxide]
A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。 In addition, in this specification etc., it may describe as CAAC (c-axis aligned crystal) and CAC (Cloud-aligned Composite). Note that CAAC represents an example of a crystal structure, and CAC represents an example of a function or a material structure.
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。 CAC-OS or CAC-metal oxide has a conductive function in part of a material and an insulating function in part of the material, and the whole material has a function as a semiconductor. Note that in the case where CAC-OS or CAC-metal oxide is used for an active layer of a transistor, the conductive function is a function of flowing electrons (or holes) serving as carriers, and the insulating function is an electron serving as carriers. It is a function that does not flow. A function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。 In addition, the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region. The conductive region has the above-described conductive function, and the insulating region has the above-described insulating function. In the material, the conductive region and the insulating region may be separated at the nanoparticle level. In addition, the conductive region and the insulating region may be unevenly distributed in the material, respectively. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。 In CAC-OS or CAC-metal oxide, the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。 Further, CAC-OS or CAC-metal oxide is composed of components having different band gaps. For example, CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region. In the case of the configuration, when the carrier flows, the carrier mainly flows in the component having the narrow gap. In addition, the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel region of a transistor, high current driving capability, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。 That is, CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
[Structure of metal oxide]
An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor. Examples of the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor). OS: amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。 The CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have a strain. Note that the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。 Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons. In addition, there may be a lattice arrangement such as a pentagon and a heptagon in the distortion. Note that in the CAAC-OS, a clear crystal grain boundary (also referred to as a grain boundary) cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. This is probably because of this.
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。 The CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked. There is a tendency to have a structure (also called a layered structure). Note that indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。 The CAAC-OS is an oxide semiconductor with high crystallinity. On the other hand, since CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs. In addition, since the crystallinity of an oxide semiconductor may be deteriorated due to entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。 The nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In addition, the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。 The a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor. The a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。 Oxide semiconductors have various structures and different properties. The oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
[Transistor having oxide semiconductor]
Next, the case where the above oxide semiconductor is used for a transistor is described.
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。 Note that by using the oxide semiconductor for a transistor, a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。 For the transistor, an oxide semiconductor with low carrier density is preferably used. In the case where the carrier density of the oxide semiconductor film is decreased, the impurity concentration in the oxide semiconductor film may be decreased and the defect level density may be decreased. In this specification and the like, a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic. For example, the oxide semiconductor has a carrier density of less than 8 × 10 11 / cm 3 , preferably less than 1 × 10 11 / cm 3 , more preferably less than 1 × 10 10 / cm 3 , and 1 × 10 −9 / What is necessary is just to be cm 3 or more.
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 In addition, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and thus may have a low density of trap states.
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。 In addition, the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。 Therefore, in order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the oxide semiconductor. In order to reduce the impurity concentration in the oxide semiconductor, it is preferable to reduce the impurity concentration in an adjacent film. Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
[impurities]
Here, the influence of each impurity in the oxide semiconductor is described.
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 In the oxide semiconductor, when silicon or carbon which is one of Group 14 elements is included, a defect level is formed in the oxide semiconductor. Therefore, the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor (concentration obtained by secondary ion mass spectrometry (SIMS)) are 2 × 10 18 atoms / cm 3 or less, preferably 2 × 10 17 atoms / cm 3 or less.
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。 In addition, when the oxide semiconductor contains an alkali metal or an alkaline earth metal, a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor. Specifically, the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less.
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 In addition, when nitrogen is contained in an oxide semiconductor, electrons serving as carriers are generated, the carrier density is increased, and the oxide semiconductor is likely to be n-type. As a result, a transistor using an oxide semiconductor containing nitrogen as a semiconductor is likely to be normally on. Therefore, nitrogen in the oxide semiconductor is preferably reduced as much as possible. For example, the nitrogen concentration in the oxide semiconductor is less than 5 × 10 19 atoms / cm 3 , preferably 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less in SIMS. Preferably, it is 5 × 10 17 atoms / cm 3 or less.
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
In addition, hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible. Specifically, in an oxide semiconductor, the hydrogen concentration obtained by SIMS is less than 1 × 10 20 atoms / cm 3 , preferably less than 1 × 10 19 atoms / cm 3 , more preferably 5 × 10 18 atoms /
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。 By using an oxide semiconductor in which impurities are sufficiently reduced for the channel region of the transistor, stable electrical characteristics can be imparted.
＜半導体装置の構成例３＞
以下では、図６を用いて、本発明の一態様に係るトランジスタのその他の例について説明する。
<Configuration Example 3 of Semiconductor Device>
Hereinafter, another example of the transistor according to one embodiment of the present invention will be described with reference to FIGS.
図６（Ａ）は、トランジスタ２０１のチャネル長方向の断面図である。また、図６（Ｂ）は、トランジスタ２０２のチャネル長方向の断面図である。図６（Ｃ）は、トランジスタ２０３のチャネル長方向の断面図である。
FIG. 6A is a cross-sectional view of the
なお、図６に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、トランジスタ２０１、トランジスタ２０２、およびトランジスタ２０３の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
Note that in the semiconductor device illustrated in FIGS. 6A and 6B, structures having the same functions as those of the structure of the semiconductor device described in <Structure Example 1 of Semiconductor Device> are denoted by the same reference numerals. Note that as the constituent materials of the
［トランジスタ２０１］
図６（Ａ）に示すトランジスタ２０１は、トランジスタ２００とは、少なくとも導電体２６０上の絶縁体の構成と、絶縁体２７２の形状が異なる。
[Transistor 201]
A
具体的には、導電体２６０上に絶縁体２７０が設けられ、絶縁体２７０上には、絶縁体２７１が設けられる。また、少なくとも絶縁体２５０の側面、導電体２６０の側面、および絶縁体２７０の側面に接するように絶縁体２７２が設けられている。また、酸化物２３０ｃの側面と、絶縁体２７２の側面は、同一の面を共有する。また、絶縁体２７４は、絶縁体２２４、酸化物２３０、絶縁体２７２、絶縁体２７０、および絶縁体２７１を覆うように設けられる。
Specifically, the
絶縁体２７０は、バリア膜として機能することができる。絶縁体２７０は、絶縁体２７２と同様の材料を用いることができ、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、導電体２６０の上部の酸化を防ぐことができる。また、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。
The
絶縁体２７１は、導電体２６０の加工の際、ハードマスクとして機能することができる。絶縁体２７１を設けることで、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体をこのような形状に加工することで、次に形成する絶縁体２７２を所望の形状に形成することができる。
The
トランジスタ２０１では、絶縁体２７２は、少なくとも絶縁体２５０の側面、導電体２６０の側面、および絶縁体２７０の側面に接するように設けられる。絶縁体２７０および絶縁体２７２を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体２６０の上面と側面および絶縁体２５０の側面を覆うことができる。これにより、導電体２６０の酸化、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを抑制することができる。従って、絶縁体２７０、および絶縁体２７２は、それぞれゲート電極およびゲート絶縁膜を保護するトップバリア、およびサイドバリアとして機能する。
In the
トランジスタ２０１においても、酸化物２３０は領域２３２を有しており、トランジスタ２００と同様に領域２３１から領域２３４への水素の混入や、領域２３４に供給された酸素の領域２３１方向への拡散を抑制することができる。従って、トランジスタ２０１は、良好な電気特性を有し、信頼性が向上する。
In the
［トランジスタ２０２］
図６（Ｂ）に示すトランジスタ２０２は、少なくとも酸化物２３０ｃおよび絶縁体２７２の形状、酸化物２３０上に導電体２６３が設けられている点、および絶縁体２７４が設けられていない点で、トランジスタ２００とは異なる。
[Transistor 202]
The
具体的には、酸化物２３０ｃの側面と、絶縁体２５０および導電体２６０の少なくとも一方の側面は、同一の面を共有する。また、酸化物２３０において、領域２３１上には、導電体２６３が設けられている。酸化物２３０上に導電体２６３が設けられることで、導電体２６３と接する酸化物２３０中の酸素は導電体２６３に吸収され、酸化物２３０内に酸素欠損が生じる、および導電体２６３から金属元素や、水素、および窒素などの不純物元素が導電体２６３に接する酸化物２３０に混入し、当該領域は低抵抗化し、領域２３１が形成される。
Specifically, the side surface of the
絶縁体２７２は、絶縁体２２４、導電体２６３、酸化物２３０、絶縁体２５０、および導電体２６０を覆うように設けられる。
The
トランジスタ２０２では、絶縁体２７２は、少なくとも絶縁体２５０の側面に接し、且つ導電体２６０を覆うように設けられる。絶縁体２７２を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体２６０の上面と側面および絶縁体２５０の側面を覆うことができる。これにより、導電体２６０の酸化、および導電体２６０および絶縁体２５０を介した、水または水素などの不純物の酸化物２３０への混入を抑制することができる。従って、絶縁体２７２は、ゲート電極およびゲート絶縁膜を保護するバリアとして機能する。
In the
トランジスタ２０２においても、酸化物２３０は領域２３２を有しており、トランジスタ２００と同様に領域２３１から領域２３４への水素の混入や、領域２３４に供給された酸素の領域２３１方向への拡散を抑制することができる。従って、トランジスタ２０２は、良好な電気特性を有し、信頼性が向上する。
In the
［トランジスタ２０３］
図６（Ｃ）に示すトランジスタ２０３は、図６（Ａ）に示すトランジスタ２０１とは、少なくとも酸化物２３０内の領域２３２の幅、および領域２３１におけるガリウム濃度が異なる。
[Transistor 203]
A
具体的には、領域２３２の幅が絶縁体２７２の幅と概略一致する。また、領域２３１には、領域２３２と同様にガリウムなどの元素Ｍが添加されている。一方、絶縁体２７４と接する領域２３１は、トランジスタ２００と同様に低抵抗化している。
Specifically, the width of the
トランジスタ２０３においても、酸化物２３０は領域２３２を有しており、トランジスタ２００と同様に領域２３１から領域２３４への水素の混入や、領域２３４に供給された酸素の領域２３１方向への拡散を抑制することができる。従って、トランジスタ２０３は、良好な電気特性を有し、信頼性が向上する。
In the
＜半導体装置の作製方法１＞
次に、本発明に係るトランジスタ２００を有する半導体装置について、作製方法を図７乃至図１８を用いて説明する。また、図７乃至図２１において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は（Ａ）に示すＡ−Ｂの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）は、（Ａ）にＣ−Ｄの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｄ）は、（Ａ）にＥ−Ｆの一点鎖線で示す部位に対応する断面図である。
<
Next, a method for manufacturing a semiconductor device including the
まず、基板（図示しない）を準備し、当該基板上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
First, a substrate (not shown) is prepared, and an
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。 In addition, the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like. . Furthermore, it can be divided into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on the source gas used.
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 In the plasma CVD method, a high-quality film can be obtained at a relatively low temperature. Further, the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used. For example, a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma. At this time, a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge. On the other hand, in the case of a thermal CVD method without using plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased. In addition, in the thermal CVD method, plasma damage during film formation does not occur, so that a film with few defects can be obtained.
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The ALD method is also a film forming method that can reduce plasma damage to an object to be processed. In addition, since the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。 The CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage. In particular, the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio. However, since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 In the CVD method and the ALD method, the composition of the obtained film can be controlled by the flow rate ratio of the source gases. For example, in the CVD method and the ALD method, a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases. Further, for example, in the CVD method and the ALD method, a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film. When film formation is performed while changing the flow rate ratio of the source gas, the time required for film formation can be shortened by the time required for conveyance and pressure adjustment compared to the case where film formation is performed using a plurality of film formation chambers. it can. Therefore, the productivity of the semiconductor device may be increased.
本実施の形態では、絶縁体２１４として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１４は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
In this embodiment, an aluminum oxide film is formed as the
次に絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
Next, an
次に、絶縁体２１６および絶縁体２１４に開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１６に開口を形成する場合、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として用いてもよい。例えば、溝を形成する絶縁体２１６に酸化シリコン膜を用いた場合は、エッチングストッパ膜として機能する絶縁膜として、絶縁体２１４は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
Next, openings are formed in the
開口の形成後に、導電体２０５ａとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
After the opening is formed, a conductive film to be the
本実施の形態では、導電体２０５ａとなる導電膜として、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２０５ａとしてこのような金属窒化物を用いることにより、後述する導電体２０５ｂで銅など拡散しやすい金属を用いても、当該金属が導電体２０５ａから外に拡散するのを防ぐことができる。
In this embodiment, as the conductive film to be the
次に、導電体２０５ａとなる導電膜上に、導電体２０５ｂとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０５ｂとなる導電膜として、タングステンや、銅などの低抵抗導電性材料を成膜する。
Next, a conductive film to be the
次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電膜、ならびに導電体２０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａとなる導電膜、ならびに導電体２０５ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０５ａおよび導電体２０５ｂを含む導電体２０５を形成することができる（図７参照。）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
Next, by performing CMP treatment, the conductive film to be the
次に、絶縁体２１６、および導電体２０５上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, the
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
Next, the
特に、絶縁体２２２として、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。絶縁体２２２は、ＡＬＤ法により形成されることが好ましい。ＡＬＤ法により成膜された絶縁体２２２は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水は、トランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
In particular, as the
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図７参照。）。
Next, the
続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。 Subsequently, heat treatment is preferably performed. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C. The first heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more. The first heat treatment may be performed in a reduced pressure state. Alternatively, in the first heat treatment, after heat treatment in a nitrogen or inert gas atmosphere, heat treatment is performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen. May be.
上記加熱処理によって、絶縁体２２４に含まれる水素や水などの不純物を除去することなどができる。
By the heat treatment, impurities such as hydrogen and water contained in the
または、加熱処理として、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
Alternatively, plasma treatment containing oxygen in a reduced pressure state may be performed as the heat treatment. For the plasma treatment including oxygen, it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example. Alternatively, a power source for applying RF (Radio Frequency) may be provided on the substrate side. High-density oxygen radicals can be generated by using high-density plasma, and oxygen radicals generated by high-density plasma can be efficiently guided into the
また、加熱処理は、絶縁体２２０成膜後、および絶縁体２２２の成膜後のそれぞれに行うこともできる。該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
The heat treatment can also be performed after the
本実施の形態では、加熱処理として、絶縁体２２４成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行なう。
In this embodiment, as the heat treatment, treatment is performed for 1 hour at a temperature of 400 ° C. in a nitrogen atmosphere after the
次に、絶縁体２２４上に、酸化物２３０ａとなる酸化膜２３０Ａと、酸化物２３０ｂとなる酸化膜２３０Ｂを順に成膜する（図７参照。）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
Next, an
酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
The
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜の成膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
For example, in the case where the
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。なお、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
In particular, part of oxygen contained in the sputtering gas may be supplied to the
また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
In the case where the
本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
In this embodiment, the
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
Next, heat treatment may be performed. The heat treatment conditions described above can be used for the heat treatment. By the heat treatment, impurities such as hydrogen and water in the
次に、酸化膜２３０Ａ、および酸化膜２３０Ｂを島状に加工して、酸化物２３０ａ、および酸化物２３０ｂを形成する（図８参照。）。
Next, the
なお、上記工程において、絶縁体２２４を島状に加工してもよい。また、絶縁体２２４に対しては、ハーフエッチングを行ってもよい。絶縁体２２４に対してハーフエッチングを行うことで、後の工程で形成する酸化物２３０ｃの下にも絶縁体２２４が残った状態で形成される。なお、絶縁体２２４は、後の工程である絶縁膜２７２Ａを加工する際に、島状に加工することができる。その場合、絶縁体２２２をエッチングストッパ膜として用いてもよい。
Note that in the above step, the
ここで、酸化物２３０ａ、および酸化物２３０ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、および酸化物２３０ｂの側面は、絶縁体２２２に対し、概略垂直であることが好ましい。酸化物２３０ａ、および酸化物２３０ｂの側面が、絶縁体２２２に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。なお、酸化物２３０ａ、および酸化物２３０ｂの側面と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物２３０ａ、および酸化物２３０ｂの側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
Here, the
また、酸化物２３０ａ、および酸化物２３０ｂの側面と、酸化物２３０ｂの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ａ、および酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
In addition, a curved surface is provided between the side surfaces of the
なお、端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。 In addition, the film | membrane coverage in a subsequent film-forming process improves by not having a corner | angular part in an edge part.
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。 Note that the oxide film may be processed by a lithography method. In addition, a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for fine processing.
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ ｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。 In the lithography method, first, a resist is exposed through a mask. Next, a resist mask is formed by removing or leaving the exposed region using a developer. Next, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask. For example, the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultra violet) light, or the like. Further, an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens. Further, instead of the light described above, an electron beam or an ion beam may be used. Note that a mask is not necessary when an electron beam or an ion beam is used. Note that the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０Ｂ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜２３０Ａ、および酸化膜２３０Ｂのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
Further, a hard mask made of an insulator or a conductor may be used instead of the resist mask. In the case of using a hard mask, an insulating film or a conductive film to be a hard mask material is formed over the
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。 As the dry etching apparatus, a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used. The capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes. Alternatively, a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed. Or the structure which applies the high frequency power supply of the same frequency to each parallel plate type | mold electrode may be sufficient. Or the structure which applies the high frequency power source from which a frequency differs to each parallel plate type | mold electrode may be sufficient. Alternatively, a dry etching apparatus having a high-density plasma source can be used. As the dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP) etching apparatus can be used.
また、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
In addition, by performing the treatment such as dry etching, impurities due to an etching gas or the like may adhere or diffuse on the surface or inside of the
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。 Cleaning is performed in order to remove the impurities and the like. Examples of the cleaning method include wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in combination as appropriate.
ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。 As the wet cleaning, a cleaning process may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water. Alternatively, ultrasonic cleaning using pure water or carbonated water may be performed. In this embodiment, ultrasonic cleaning using pure water or carbonated water is performed.
続いて、加熱処理を行っても良い。加熱処理の条件は、前述の加熱処理の条件を用いることができる。 Subsequently, heat treatment may be performed. As the heat treatment conditions, the above-described heat treatment conditions can be used.
次に、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂの上に、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する（図９参照。）。
Next, the
酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。酸化物２３０ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。スパッタリング法を用いる場合、酸化膜２３０Ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、あるいはＩｎ：Ｇａ：Ｚｎ＝１：３：２［いずれも原子数比］のターゲットを用いて形成することができる。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。
The
絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
The insulating
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、該酸素プラズマに絶縁膜２５０Ａを曝すことで、絶縁膜２５０Ａ、酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃへ酸素を導入することができる。
Note that oxygen is excited by microwaves, high-density oxygen plasma is generated, and the insulating
また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜２５０Ａの水分濃度および水素濃度を低減させることができる。
Further, heat treatment may be performed. The heat treatment conditions described above can be used for the heat treatment. By the heat treatment, the moisture concentration and the hydrogen concentration of the insulating
導電膜２６０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
The
また、導電膜２６０Ｂとして、低抵抗の金属膜を積層することで、駆動電圧が小さなトランジスタを提供することができる。
Further, by stacking a low-resistance metal film as the
続いて、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。加熱処理は、例えば、電気炉を用いた加熱方法、加熱した気体を用いるＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法またはランプ光を用いるＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法などの瞬間加熱方法などを用いることができる。加熱処理を行うことで、添加されたドーパントが、酸化物２３０の領域２３２全体に拡散し、ドーパントとして添加した元素Ｍと酸化物２３０を構成する元素との親和性を向上させることができる。
Subsequently, heat treatment may be performed. The heat treatment conditions described above can be used for the heat treatment. For the heat treatment, for example, an instantaneous heating method such as a heating method using an electric furnace, a GRTA (Gas Rapid Thermal Anneal) method using heated gas, or an LRTA (Lamp Rapid Thermal Anneal) method using lamp light may be used. it can. By performing the heat treatment, the added dopant diffuses over the
絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを、エッチングし、絶縁体２５０、および導電体２６０（導電体２６０ａ、導電体２６０ｂ）を形成する（図１０参照。）。
The insulating
また、絶縁体２５０の側面、導電体２６０ａの側面、および導電体２６０ｂの側面の側面は、同一面内であることが好ましい。また、絶縁体２５０の側面、導電体２６０ａの側面、および導電体２６０ｂの側面が共有する同一面は、基板に対し、概略垂直であることが好ましい。つまり、断面形状において、絶縁体２５０、導電体２６０ａ、および導電体２６０ｂは、酸化物２３０の上面に対する角度が、鋭角、かつ大きいほど好ましい。なお、断面形状において、絶縁体２５０、導電体２６０ａ、および導電体２６０ｂの側面と、酸化物２３０の上面のなす角が鋭角になる構成にしてもよい。その場合、絶縁体２５０、導電体２６０ａ、および導電体２６０ｂの側面と、酸化物２３０の上面のなす角は大きいほど好ましい。
In addition, the side surface of the
また、絶縁体２５０、および導電体２６０は、少なくとも一部が、導電体２０５および酸化物２３０と重なるように形成する。
The
また、上記エッチングにより、酸化膜２３０Ｃの絶縁体２５０と重ならない領域の上部がエッチングされる場合がある。この場合、酸化膜２３０Ｃの絶縁体２５０と重なる領域の膜厚が、絶縁体２５０と重ならない領域の膜厚より厚くなる場合がある。
In addition, the etching may etch the upper portion of the region of the
次に、酸化膜２３０Ｃ上にマスク２６２を形成する（図１１参照。）。マスク２６２は、後工程で除去可能なものであればよく、レジストマスク、または絶縁体や導電体からなるハードマスクを用いることができる。このとき、導電体２６０は、マスク２６２に覆われていないことが好ましい。
Next, a
次に、マスク２６２および導電体２６０をマスクとして、金属元素の添加を行う。本実施の形態では、イオン注入法を用いて、酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａにガリウムを添加し、領域２３２を形成する（図１２参照。）。
Next, a metal element is added using the
なお、詳細は後述するが、金属元素の添加は、ドーパントの進行方向と、基板の法線方向を相対的に異ならせて行っても良い。このようにすることで、領域２３２の一部と、導電体２６０の一部を重畳させることができる。例えば、基板を傾斜させて金属元素の添加を行う。
In addition, although mentioned later for details, addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board | substrate relatively different. Thus, part of the
次に、酸化膜２３０Ｃ、絶縁体２５０、導電体２６０、およびマスク２６２を覆って、絶縁膜２７２Ａを成膜する（図１３参照。）。絶縁膜２７２Ａとして、被覆性に優れたＡＬＤ法により成膜することが好ましい。ＡＬＤ法を用いることで、導電体２６０などにより形成された段差部においても、絶縁体２５０、および導電体２６０の側面に対して、均一な厚さを有する絶縁膜２７２Ａを形成することができる。
Next, an insulating
ここで、酸化膜２３０Ｃ、絶縁体２５０、および導電体２６０は、マスク２６２に覆われていない領域において、絶縁膜２７２Ａに覆われる。よって、酸化物２３０ａおよび酸化物２３０ｂと重畳する絶縁体２５０および導電体２６０およびその周辺部はマスク２６２に覆われることなく、絶縁膜２７２Ａに覆われる。また、絶縁体２５０、および導電体２６０は、マスク２６２に覆われることなく、全体が絶縁膜２７２Ａに覆われることが好ましい。一方、後工程にて、導電体２５２ｃを形成する領域およびその周辺をマスク２６２で覆うことで、導電体２６０に達するコンタクトホール形成時に絶縁膜２７２Ａのエッチングが不要となるため好ましい。
Here, the
次に、マスク２６２を除去することで、マスク２６２上の絶縁膜２７２Ａをリフトオフ法により除去し、絶縁体２５０の側面に接し、かつ導電体２６０を覆う絶縁体２７２を形成する（図１４参照。）。
Next, by removing the
次に、絶縁体２７２をマスクとして、酸化膜２３０Ｃの一部をエッチングにより除去し、酸化物２３０ｃを形成する（図１５参照。）。なお、本工程により、酸化物２３０ｂの上面および側面と、酸化物２３０ａの側面の一部が除去される場合がある。
Next, part of the
次に、絶縁体２２４、酸化物２３０、および絶縁体２７２を覆って、領域２３１に接するようにドーパントを含む絶縁体２７４を成膜する（図１６参照。）。例えば、ドーパントとして水素、ホウ素、炭素、窒素、フッ素、またはリンなどを含む絶縁体２７４を酸化物２３０の領域２３１に接するように成膜する。絶縁体２７４の成膜や成膜後の熱処理により、領域２３１は低抵抗化する。酸化物の低抵抗化は、絶縁体２７４が酸化物２３０内の酸素を引き抜くことにより形成される酸化物２３０中の酸素欠損、絶縁体２７４に含まれるドーパントの領域２３１へ拡散、添加された不純物による酸素欠損の形成、酸素欠損と不純物との結合によるキャリアの形成、あるいはこれらの組み合わせなどにより起こると考えられる。また、このとき、領域２３２においても酸素欠損の形成や不純物の拡散により、領域２３２の低抵抗化が起こる場合がある。
Next, an
また、酸化物２３０の低抵抗化は、インジウムなどの金属原子、または不純物などのドーパントを添加することで行ってもよい。ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
The resistance of the
また、ドーパントは、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行い、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃにドーパントを添加することができる。
Further, the dopant may be added by plasma treatment. In this case, plasma treatment can be performed using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus, and the dopant can be added to the
絶縁体２７４として、例えばＣＶＤ法を用いて形成した、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体２７４として、窒化酸化シリコンを用いる。
As the
酸化物２３０に接して、窒素などの不純物となる元素を含む絶縁体２７４を成膜することで、領域２３１ａ、および領域２３１ｂは、絶縁体２７４の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。酸化物２３０の絶縁体２７４と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。その際、絶縁体２７４と接しない領域２３２にも不純物が拡散することで、領域２３２が低抵抗化される場合がある。
By forming the
よって、領域２３１ａ、および領域２３１ｂは、領域２３４より、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域２３４の水素または窒素の濃度としては、酸化物２３０ｂの絶縁体２５０と重なる領域の中央近傍（例えば、酸化物２３０ｂにおいて、絶縁体２５０のチャネル長方向の両側面からの距離が概略等しい部分と重なる部分）の水素または窒素の濃度を測定すればよい。
Therefore, it is preferable that the concentration of at least one of hydrogen and nitrogen be higher in the
なお、領域２３１は、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域２３１は、上記元素の一つまたは複数を含む構成にすればよい。また、領域２３２においても上記元素が含まれていてもよい。この場合、領域２３２も低抵抗化される。
Note that the resistance of the
または、絶縁体２７４として、領域２３１に含まれる酸素を引き抜き、吸収する膜を用いてもよい。酸素が引き抜かれると、領域２３１には酸素欠損が生じる。酸素欠損に水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が捕獲されることにより、領域２３１は低抵抗化する。また、絶縁体２７４により、領域２３２に含まれる酸素が引き抜かれ、それにより生じる酸素欠損により上記元素が捕獲されてもよい。この場合、領域２３２も低抵抗化される。
Alternatively, as the
不純物となる元素を含む絶縁体、あるいは酸化物２３０から酸素を引き抜く絶縁体として絶縁体２７４を成膜する場合、絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
In the case where the
不純物となる元素を含む絶縁体２７４の成膜は、窒素または水素の少なくとも一方を含む雰囲気で行うことが好ましい。このような雰囲気で成膜を行うことで、酸化物２３０ｂおよび酸化物２３０ｃの絶縁体２５０と重ならない領域を中心に、酸素欠損を形成し、当該酸素欠損と窒素または水素などの不純物元素を結合させて、キャリア密度を高くすることができる。このようにして、低抵抗化された、領域２３１ａおよび領域２３１ｂを形成することができる。絶縁体２７４として、例えばＣＶＤ法を用いて、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体２７４として、窒化酸化シリコンを用いる。
The
従って、絶縁体２７４の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
Therefore, the source region and the drain region can be formed in a self-aligned manner by forming the
ここで、導電体２６０および絶縁体２５０の上面および側面を、絶縁体２７２で覆っておくことで、窒素または水素などの不純物元素が、導電体２６０および絶縁体２５０に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体２６０および絶縁体２５０を通って、トランジスタ２００のチャネル形成領域として機能する領域２３４に混入することを防ぐことができる。従って、良好な電気特性を有するトランジスタ２００を提供することができる。
Here, by covering the upper surfaces and the side surfaces of the
なお、上記において、絶縁体２７４の成膜による酸化物２３０の低抵抗化を用いて、領域２３１を形成したが、本実施の形態はこれに限られるものではない。例えば、ドーパントの添加処理、またはプラズマ処理を用いてもよいし、これらを複数組み合わせて、各領域などを形成してもよい。
Note that in the above, the
例えば、絶縁体２７２をマスクとして、酸化物２３０にプラズマ処理を行ってもよい。プラズマ処理は、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素を含む雰囲気などで行えばよい。例えば、アルゴンガスと窒素ガスを用いてプラズマ処理を行えばよい。
For example, the
続いて、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。加熱処理を行うことで、添加されたドーパントが、酸化物２３０の領域２３１全体、さらに領域２３２へと拡散し、トランジスタ２００のオン電流を大きくすることができる。
Subsequently, heat treatment may be performed. The heat treatment conditions described above can be used for the heat treatment. By performing the heat treatment, the added dopant diffuses to the
次に、絶縁体２７４の上に、絶縁体２８０を成膜する（図１７参照。）。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、該絶縁膜として、酸化窒化シリコンを用いる。
Next, the
なお、絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、絶縁体２８０となる絶縁膜として成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体２８０の上面は必ずしも平坦性を有さなくてもよい。
Note that the
次に、絶縁体２８０、絶縁体２７４、絶縁体２７２、絶縁体２２４、絶縁体２２２、および絶縁体２２０に、酸化物２３０の領域２３１、導電体２６０、および導電体２０５に達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
Next, an opening reaching the
なお、導電体２５２ａ、および導電体２５２ｂが酸化物２３０の側面に接して設けられるように、酸化物２３０に達する開口において、酸化物２３０の側面が露出するように、当該開口を形成する。
Note that the opening is formed so that the side surface of the
次に、導電体２５２となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。 Next, a conductive film to be the conductor 252 is formed. The conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、ＣＭＰ処理を行うことで、導電体２５２となる導電膜の一部を除去し、絶縁体２８０を露出する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体２５２を形成することができる（図１８参照。）。
Next, a part of the conductive film to be the conductor 252 is removed by CMP treatment, and the
導電体２５２ａは、絶縁体２８０、および絶縁体２７４に形成された開口を介して、トランジスタ２００のソース領域およびドレイン領域の一方として機能する領域２３１ａと接している。領域２３１ａは低抵抗化されているので、導電体２５２ａと領域２３１ａの接触抵抗を低減することができる。また、導電体２５２ｂは、絶縁体２８０、および絶縁体２７４に形成された開口を介して、トランジスタ２００のソース領域およびドレイン領域の他方として機能する領域２３１ｂと接している。また、導電体２５２ｃは、絶縁体２８０、絶縁体２７４、および絶縁体２７２に形成された開口を介して、トランジスタ２００の第１のゲート電極として機能する導電体２６０と接している。また、導電体２５２ｄは、絶縁体２８０、絶縁体２７４、絶縁体２２４、絶縁体２２２、および絶縁体２２０に形成された開口を介して、トランジスタ２００の第２のゲート電極として機能する導電体２０５と接している。
The
ここで、図１８（Ｄ）に示すように、導電体２５２ａおよび導電体２５２ｂは、少なくとも酸化物２３０の上面と接し、さらに酸化物２３０の側面と接することが好ましい。特に、導電体２５２ａおよび導電体２５２ｂは、酸化物２３０のチャネル幅方向と交わる側面において、Ｃ側の側面およびＤ側の側面（Ｅ側の側面およびＦ側の側面）の双方または一方と接することが好ましい。また、導電体２５２ａおよび導電体２５２ｂが、酸化物２３０のチャネル長方向と交わる側面において、それぞれＡ側の側面およびＢ側の側面と接する構成にしてもよい。このように、導電体２５２ａおよび導電体２５２ｂが酸化物２３０の上面に加えて、酸化物２３０の側面と接する構成にすることにより、導電体２５２ａおよび導電体２５２ｂと、酸化物２３０のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２５２ａおよび導電体２５２ｂと、酸化物２３０の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
Here, as illustrated in FIG. 18D, the
以上により、トランジスタ２００を有する半導体装置を作製することができる。図７乃至図１８に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
Through the above steps, a semiconductor device including the
＜半導体装置の作製方法２＞
ここで、図１１乃至図１３に示したマスク２６２が異なる形状を有する例を、図１９乃至図２１を用いて説明する。
<
Here, an example in which the
図１９に示すマスク２６２Ｂは、酸化膜２３０Ｃに接する側から上方に向かって面積が増加する。別言すると、２６２Ｂに設けられた開口部は、酸化膜２３０Ｃに接する側から上方に向かって狭くなる、所謂逆テーパー形状を有している。
The area of the
このようなマスク２６２Ｂを形成するには、レジストを２層以上の積層構造とし、下層のレジストは、上層のレジストと比較して、光や電子ビームなどに対する感度が高い材料とする、あるいは現像時、現像液に溶けやすい材料とすればよい。
In order to form such a
次に、図１２で示した方法と同様に、マスク２６２Ｂおよび導電体２６０をマスクとして金属元素の添加を行い、酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａに領域２３２を形成する（図２０参照。）。
Next, in the same manner as the method shown in FIG. 12, a metal element is added using the
領域２３２は、マスク２６２Ｂに設けられた開口部に沿って形成される。すなわち、領域２３２は、面積が最大となるマスク２６２Ｂに沿って、あるいは最も狭い開口部に沿って形成される。よって、マスク２６２Ｂが酸化膜２３０Ｃと接していない領域でも、上方にマスク２６２Ｂが設けられている場合、当該領域に金属元素は添加されない。
The
なお、詳細は後述するが、金属元素の添加は、ドーパントの進行方向と、基板の法線方向を相対的に異ならせて行っても良い。このようにすることで、領域２３２の一部と、導電体２６０の一部を重畳させることができる。例えば、基板を傾斜させて金属元素の添加を行う。
In addition, although mentioned later for details, addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board | substrate relatively different. Thus, part of the
次に、図１３で示した絶縁膜２７２Ａと同様に絶縁膜を形成する。この時、絶縁膜は、マスク２６２Ｂにおいて、オーバーハングとなる側面やマスク２６２Ｂに覆われている酸化膜２３０Ｃ上には形成されない。マスク２６２Ｂの上面および一部の側面に絶縁体２７２Ｂが形成され、また、マスク２６２Ｂに覆われていない酸化膜２３０Ｃ、絶縁体２５０、および導電体２６０を覆うように絶縁体２７２が形成される（図２１参照。）。すなわち、絶縁体２７２と絶縁体２７２Ｂは分離しており、マスク２６２Ｂの一部は絶縁体に覆われない。
Next, an insulating film is formed in a manner similar to the insulating
次に、マスク２６２Ｂを除去し、マスク２６２Ｂ上の絶縁膜２７２Ａをリフトオフ法により除去することで、図１４に示す構造を得ることができる。以降、＜半導体装置の作製方法１＞に示した工程と同様の工程により、トランジスタ２００を作製することができる。
Next, the structure shown in FIG. 14 can be obtained by removing the
＜半導体装置の作製方法３＞
次に、本発明に係るトランジスタ２０１を有する半導体装置について、作製方法を図２２乃至図３２を用いて説明する。また、図２２乃至図３２において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は（Ａ）に示すＡ−Ｂの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）は、（Ａ）にＣ−Ｄの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｄ）は、（Ａ）にＥ−Ｆの一点鎖線で示す部位に対応する断面図である。
<
Next, a method for manufacturing a semiconductor device including the
まず、＜半導体装置の作製方法１＞での説明に従って、図８に示すように、絶縁体２２４上に酸化物２３０ａ、および酸化物２３０ｂを形成する。次に、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂの上に、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２７０Ａ、および絶縁膜２７１Ａを順に成膜する（図２２参照。）。
First, according to the description in <
酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂは、＜半導体装置の作製方法１＞に示した方法で形成できる。
The
導電膜２６０Ｂ形成後、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。なお、加熱処理は行わなくてもよい場合がある。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。加熱処理後に絶縁膜２７０Ａを形成してもよい。
Heat treatment may be performed after the
絶縁膜２７０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。絶縁膜２７０Ａは、バリア膜として機能するため、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いる。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、導電体２６０の酸化を防ぐことができる。また、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。
The insulating
絶縁膜２７１Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。ここで、絶縁膜２７１Ａの膜厚は、後の工程で成膜する絶縁膜２７２Ａの膜厚より厚くすることが好ましい。これにより、後の工程で絶縁体２７２を形成する際、導電体２６０の上に絶縁体２７１を、容易に残存させることができる。
The insulating
また、絶縁体２７１は、ハードマスクとして機能する。絶縁体２７１を設けることで、絶縁体２５０の側面、導電体２６０ａの側面、導電体２６０ｂの側面、および絶縁体２７０の側面を、基板に対し、概略垂直に形成することができる。
The
次に、絶縁膜２７１Ａを、エッチングし、絶縁体２７１を形成する。続いて、絶縁体２７１をマスクとして、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂ、および絶縁膜２７０Ａを、エッチングし、絶縁体２５０、および導電体２６０（導電体２６０ａ、導電体２６０ｂ）、および絶縁体２７０を形成する（図２３参照。）。なお、当該加工後も、当該ハードマスクは除去せずに後工程を進めてもよい。当該ハードマスクは、後工程で実施されるドーパントの添加においてもハードマスクとして機能することができる。
Next, the insulating
次に、＜半導体装置の作製方法１＞に示す方法で、図１１と同様にマスク２６２を形成する（図２４参照。）。
Next, a
次に、＜半導体装置の作製方法１＞に示す方法で、図１２と同様に、マスク２６２、絶縁体２７１、絶縁体２７０、および導電体２６０をマスクとして金属元素の添加を行い、酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａに領域２３２を形成する（図２５参照。）。
Next, in the same manner as in FIG. 12, a metal element is added using the
なお、詳細は後述するが、金属元素の添加は、ドーパントの進行方向と、基板の法線方向を相対的に異ならせて行っても良い。このようにすることで、領域２３２の一部と、導電体２６０の一部を重畳させることができる。例えば、基板を傾斜させて金属元素の添加を行う。
In addition, although mentioned later for details, addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board | substrate relatively different. Thus, part of the
次に、マスク２６２を除去する（図２６参照。）。
Next, the
次に、＜半導体装置の作製方法１＞に示す方法で、酸化膜２３０Ｃ、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１を覆って、絶縁膜２７２Ａを成膜する（図２７参照。）。絶縁膜２７２Ａとして、被覆性に優れたＡＬＤ法により成膜することが好ましい。ＡＬＤ法を用いることで、導電体２６０などにより形成された段差部においても、絶縁体２５０、導電体２６０、および絶縁体２７０の側面に対して、均一な厚さを有する絶縁膜２７２Ａを形成することができる。
Next, an insulating
次に、絶縁膜２７２Ａに対して異方性エッチングを行い、絶縁体２５０、導電体２６０、および絶縁体２７０の側面に接して、絶縁体２７２を形成する（図２８参照。）。異方性エッチングとしては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された該絶縁膜を除去して、絶縁体２７２を自己整合的に形成することができる。
Next, anisotropic etching is performed on the insulating
ここで、絶縁体２７０上に絶縁体２７１を形成しておくことで、絶縁体２７０上部の絶縁膜２７２Ａが除去されても、絶縁体２７０を残存させることができる。また、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１からなる構造体の高さを、酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃの高さよりも、高くすることで、酸化膜２３０Ｃを介した酸化物２３０ａ、酸化物２３０ｂの側面の絶縁膜２７２Ａを、除去することができる。さらに、酸化物２３０ａ、酸化物２３０ｂの端部をラウンド形状にしておくと、酸化物２３０ａ、酸化物２３０ｂの側面に、酸化膜２３０Ｃを介して成膜された絶縁膜２７２Ａを除去するための時間が短縮され、より容易に絶縁体２７２を形成することができる。
Here, by forming the
次に、絶縁体２５０、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７２をマスクとして、酸化膜２３０Ｃの一部をエッチングにより除去し、酸化物２３０ｃを形成する（図２９参照。）。なお、本工程により、酸化物２３０ｂの上面および側面と、酸化物２３０ａの側面の一部が除去される場合がある。
Next, part of the
次に、＜半導体装置の作製方法１＞に示す方法で、図１６と同様に、ドーパントを含む絶縁体２７４を成膜する。絶縁体２７４は、絶縁体２２４、酸化物２３０、絶縁体２７１、および絶縁体２７２を覆って、領域２３１に接するように成膜する（図３０参照。）。絶縁体２７４の成膜や成膜後の熱処理により、領域２３１は低抵抗化する。
Next, an
なお、領域２３１の低抵抗化は、インジウムなどの金属元素、および不純物の少なくとも一であるドーパントを添加により行ってもよい。ドーパントの添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。また、プラズマ処理を用いてもよい。
Note that the resistance of the
絶縁体２７４成膜後、あるいは、ドーパントの添加後に加熱処理を行ってもよい。加熱処理を行うことで、添加されたドーパントが、酸化物２３０の領域２３１全体、さらに領域２３２へと拡散し、トランジスタ２００のオン電流を大きくすることができる。
Heat treatment may be performed after the
次に、＜半導体装置の作製方法１＞に示す方法で、図１７と同様に、絶縁体２７４の上に、絶縁体２８０を成膜する（図３１参照。）。
Next, an
次に、絶縁体２８０、絶縁体２７４、絶縁体２７０、絶縁体２７１、絶縁体２２４、絶縁体２２２、および絶縁体２２０に、酸化物２３０の領域２３１、導電体２６０、および導電体２０５に達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
Next, the
なお、導電体２５２ａ、および導電体２５２ｂが酸化物２３０の側面に接して設けられるように、酸化物２３０に達する開口において、酸化物２３０の側面が露出するように、当該開口を形成する。
Note that the opening is formed so that the side surface of the
次に、導電体２５２となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。 Next, a conductive film to be the conductor 252 is formed. The conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、ＣＭＰ処理を行うことで、導電体２５２となる導電膜の一部を除去し、絶縁体２８０を露出する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体２５２を形成することができる（図３２参照。）。
Next, a part of the conductive film to be the conductor 252 is removed by CMP treatment, and the
導電体２５２ａは、絶縁体２８０、および絶縁体２７４に形成された開口を介して、トランジスタ２００のソース領域およびドレイン領域の一方として機能する領域２３１ａと接している。領域２３１ａは低抵抗化されているので、導電体２５２ａと領域２３１ａの接触抵抗を低減することができる。また、導電体２５２ｂは、絶縁体２８０、および絶縁体２７４に形成された開口を介して、トランジスタ２００のソース領域およびドレイン領域の他方として機能する領域２３１ｂと接している。また、導電体２５２ｃは、絶縁体２８０、絶縁体２７４、絶縁体２７０、および絶縁体２７１に形成された開口を介して、トランジスタ２００の第１のゲート電極として機能する導電体２６０と接している。また、導電体２５２ｄは、絶縁体２８０、絶縁体２７４、絶縁体２２４、絶縁体２２２、および絶縁体２２０に形成された開口を介して、トランジスタ２００の第２のゲート電極として機能する導電体２０５と接している。
The
ここで、図３２（Ｄ）に示すように、導電体２５２ａおよび導電体２５２ｂは、少なくとも酸化物２３０の上面と接し、さらに酸化物２３０の側面と接することが好ましい。特に、導電体２５２ａおよび導電体２５２ｂは、酸化物２３０のチャネル幅方向と交わる側面において、Ｃ側の側面およびＤ側の側面（Ｅ側の側面およびＦ側の側面）の双方または一方と接することが好ましい。また、導電体２５２ａおよび導電体２５２ｂが、酸化物２３０のチャネル長方向と交わる側面において、それぞれＡ側の側面およびＢ側の側面と接する構成にしてもよい。このように、導電体２５２ａおよび導電体２５２ｂが酸化物２３０の上面に加えて、酸化物２３０の側面と接する構成にすることにより、導電体２５２ａおよび導電体２５２ｂと、酸化物２３０のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２５２ａおよび導電体２５２ｂと、酸化物２３０の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
Here, as illustrated in FIG. 32D, the
以上により、トランジスタ２０１を有する半導体装置を作製することができる。図２２乃至図３２に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２０１を作製することができる。
Through the above, a semiconductor device including the
＜半導体装置の作製方法４＞
次に、本発明に係るトランジスタ２０２を有する半導体装置について、作製方法を図３３乃至図３９を用いて説明する。また、図３３乃至図３９において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は（Ａ）に示すＡ−Ｂの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）は、（Ａ）にＣ−Ｄの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｄ）は、（Ａ）にＥ−Ｆの一点鎖線で示す部位に対応する断面図である。
<
Next, a method for manufacturing a semiconductor device including the
まず、＜半導体装置の作製方法１＞での説明に従って、図９に示すように、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂの上に、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する。続いて、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを、エッチングし、酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、導電体２６０ｂ）を形成する（図３３参照。）。本工程では、酸化膜２３０Ｃをエッチングし、酸化物２３０ｃを形成している点で、＜半導体装置の作製方法１＞の工程と異なる。
First, as illustrated in FIG. 9, the
次に、絶縁体２２４および酸化物２３０ｂ上に導電体２６３およびマスク２６４を形成する。本工程では、導電体２６３は、金属元素の添加工程におけるマスクとしての機能と、領域２３１と電気的に接続する導電体としての機能も兼ねる。また、導電体２６３は、導電体２６０と接することの無いように形成する（図３４参照。）。
Next, the
また、導電体２６３は、成膜中、あるいは成膜後に、酸化物２３０の領域２３１から酸素を引き抜き、領域２３１に酸素欠損を生成させる機能、および領域２３１に金属元素や不純物を拡散させる機能の一方、または両方を有する材料を用いることが好ましい。このような材料を用いることで、領域２３１は低抵抗化する。なお、導電体２６３をスパッタリング法で形成すると、成膜中に不純物の酸化物２３０中への混入や、所謂ミキシングと呼ばれる、金属元素の酸化物２３０中への混入が起こり、領域２３１が低抵抗化して好ましい。
The
マスク２６４は、レジストマスクを用いることができる。導電体２６３となる導電体を、絶縁体２２４、酸化物２３０、絶縁体２５０、導電体２６０上に形成し、当該導電体上にマスク２６４を形成し、当該導電体をエッチングなどにより加工することで、導電体２６３を形成することができる。導電体２６３となる導電体材料は、導電体２６０ａおよび導電体２６０ｂと異なる材料を用いることが好ましい。
As the
ここで、図３４（Ｄ）に示すように、導電体２６３は、少なくとも酸化物２３０の上面と接し、さらに酸化物２３０の側面と接することが好ましい。特に、導電体２６３は、酸化物２３０のチャネル幅方向と交わる側面において、Ｃ側の側面およびＤ側の側面（Ｅ側の側面およびＦ側の側面）の双方または一方と接することが好ましい。また、導電体２６３が、酸化物２３０のチャネル長方向と交わる側面において、それぞれＡ側の側面およびＢ側の側面と接する構成にしてもよい。このように、導電体２６３が酸化物２３０の上面に加えて、酸化物２３０の側面と接する構成にすることにより、導電体２６３と、酸化物２３０のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２６３と、酸化物２３０の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
Here, as illustrated in FIG. 34D, the
次に、＜半導体装置の作製方法１＞に示す方法で、図１２と同様に、導電体２６３、マスク２６４、および導電体２６０をマスクとして金属元素の添加を行い、酸化物２３０ｂ、および酸化物２３０ａに領域２３２を形成する（図３５参照。）。
Next, as in FIG. 12, the metal element is added using the
なお、詳細は後述するが、金属元素の添加は、ドーパントの進行方向と、基板の法線方向を相対的に異ならせて行っても良い。このようにすることで、領域２３２の一部と、導電体２６０の一部を重畳させることができる。例えば、基板を傾斜させて金属元素の添加を行う。
In addition, although mentioned later for details, addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board | substrate relatively different. Thus, part of the
次に、マスク２６４を除去する（図３６参照。）。
Next, the
この時、マスク２６４を先に除去してから金属元素の添加を行ってもよいし、金属元素の添加を行ってからマスク２６４を除去しても良い。前者の場合、導電体２６３、および導電体２６０をマスクとして金属元素の添加を行う。
At this time, the metal element may be added after the
次に、＜半導体装置の作製方法１＞に示す方法で、絶縁体２２４、酸化物２３０、導電体２６３、絶縁体２５０、および導電体２６０を覆って、絶縁体２７２を成膜する（図３７参照。）。絶縁体２７２として、被覆性に優れたＡＬＤ法により成膜することが好ましい。ＡＬＤ法を用いることで、導電体２６０や導電体２６３などにより形成された段差部においても、絶縁体２５０、導電体２６０、絶縁体２７０、および導電体２６３の側面に対して、均一な厚さを有する絶縁体２７２を形成することができる。
Next, the
次に、＜半導体装置の作製方法１＞に示す方法で、図１７と同様に、絶縁体２７２の上に、絶縁体２８０を成膜する（図３８参照。）。
Next, an
次に、絶縁体２８０、絶縁体２７２、絶縁体２２４、絶縁体２２２、および絶縁体２２０に、導電体２６３、導電体２６０、および導電体２０５に達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
Next, openings that reach the
次に、導電体２５２となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。 Next, a conductive film to be the conductor 252 is formed. The conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、ＣＭＰ処理を行うことで、導電体２５２となる導電膜の一部を除去し、絶縁体２８０を露出する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体２５２を形成することができる（図３９参照。）。
Next, a part of the conductive film to be the conductor 252 is removed by CMP treatment, and the
導電体２５２ａは、絶縁体２８０、および絶縁体２７２に形成された開口を介して、導電体２６３と接しており、トランジスタ２００のソース領域およびドレイン領域の一方として機能する領域２３１ａと電気的に接続する。領域２３１ａは低抵抗化されているので、導電体２５２ａと領域２３１ａの間の電気抵抗を低減することができる。また、導電体２５２ｂは、絶縁体２８０、および絶縁体２７２に形成された開口を介して、導電体２６３と接しており、トランジスタ２００のソース領域およびドレイン領域の他方として機能する領域２３１ｂと電気的に接続する。また、導電体２５２ｃは、絶縁体２８０、および絶縁体２７２に形成された開口を介して、トランジスタ２００の第１のゲート電極として機能する導電体２６０と接している。また、導電体２５２ｄは、絶縁体２８０、絶縁体２７２、絶縁体２２４、絶縁体２２２、および絶縁体２２０に形成された開口を介して、トランジスタ２００の第２のゲート電極として機能する導電体２０５と接している。
The
以上により、トランジスタ２０２を有する半導体装置を作製することができる。図３３乃至図３９に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２０２を作製することができる。
Through the above steps, a semiconductor device including the
＜半導体装置の作製方法５＞
次に、本発明に係るトランジスタ２０３を有する半導体装置について、作製方法を図４０乃至図４７を用いて説明する。また、図４０乃至図４６において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は（Ａ）に示すＡ−Ｂの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）は、（Ａ）にＣ−Ｄの一点鎖線で示す部位に対応する断面図である。また、各図の（Ｄ）は、（Ａ）にＥ−Ｆの一点鎖線で示す部位に対応する断面図である。
<Method 5 for Manufacturing Semiconductor Device>
Next, a method for manufacturing a semiconductor device including the
まず、＜半導体装置の作製方法３＞での説明に従って、図２３に示すように、絶縁体２５０、導電体２６０（導電体２６０ａ、導電体２６０ｂ）、絶縁体２７０、および絶縁体２７１を形成する。次に、＜半導体装置の作製方法１＞に示す方法で、絶縁体２７１、絶縁体２７０、および導電体２６０をマスクとして金属元素の添加を行い、酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａに領域２３２を形成する（図４０参照。）。
First, as illustrated in FIG. 23, the
なお、詳細は後述するが、金属元素の添加は、ドーパントの進行方向と、基板の法線方向を相対的に異ならせて行っても良い。このようにすることで、領域２３２の一部と、導電体２６０の一部を重畳させることができる。例えば、基板を傾斜させて金属元素の添加を行う。
In addition, although mentioned later for details, addition of a metal element may be performed by making the advancing direction of a dopant and the normal line direction of a board | substrate relatively different. Thus, part of the
次に、＜半導体装置の作製方法１＞に示す方法で、酸化膜２３０Ｃ、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１を覆って、絶縁膜２７２Ａを成膜する（図４１参照。）。絶縁膜２７２Ａとして、被覆性に優れたＡＬＤ法により成膜することが好ましい。ＡＬＤ法を用いることで、導電体２６０などにより形成された段差部においても、絶縁体２５０、導電体２６０、および絶縁体２７０の側面に対して、均一な厚さを有する絶縁膜２７２Ａを形成することができる。
Next, an insulating
次に、絶縁膜２７２Ａに対して異方性エッチングを行い、絶縁体２５０、導電体２６０、および絶縁体２７０の側面に接して、絶縁体２７２を形成する（図４２参照。）。異方性エッチングとしては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された該絶縁膜を除去して、絶縁体２７２を自己整合的に形成することができる。
Next, anisotropic etching is performed on the insulating
ここで、絶縁体２７０上に絶縁体２７１を形成しておくことで、絶縁体２７０上部の絶縁膜２７２Ａが除去されても、絶縁体２７０を残存させることができる。また、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１からなる構造体の高さを、酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃの高さよりも、高くすることで、酸化膜２３０Ｃを介した酸化物２３０ａ、酸化物２３０ｂの側面の絶縁膜２７２Ａを、除去することができる。さらに、酸化物２３０ａ、酸化物２３０ｂの端部をラウンド形状にしておくと、酸化物２３０ａ、酸化物２３０ｂの側面に、酸化膜２３０Ｃを介して成膜された絶縁膜２７２Ａを除去するための時間が短縮され、より容易に絶縁体２７２を形成することができる。
Here, by forming the
次に、絶縁体２５０、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７２をマスクとして、酸化膜２３０Ｃの一部をエッチングにより除去し、酸化物２３０ｃを形成する（図４３参照。）。なお、本工程により、酸化物２３０ｂの上面および側面と、酸化物２３０ａの側面の一部が除去される場合がある。
Next, part of the
次に、＜半導体装置の作製方法１＞に示す方法で、図１６と同様に、ドーパントを含む絶縁体２７４を成膜する。絶縁体２７４は、絶縁体２２４、酸化物２３０、絶縁体２７１、および絶縁体２７２を覆って、酸化物２３０の領域２３２の一部に接するように成膜する（図４４参照。）。絶縁体２７４の成膜や成膜後の熱処理により、絶縁体２７４と接する酸化物２３０は低抵抗化し、領域２３１が形成される。
Next, an
ここで、絶縁体２７２に覆われている領域２３２は、絶縁体２７４とは接していないが、絶縁体２７４の成膜や成膜後の熱処理により、領域２３２中の酸素が引き抜かれ、酸素欠損が生じる、または水素などの不純物が拡散することにより、低抵抗化する場合がある。
Here, the
なお、領域２３１の低抵抗化は、インジウムなどの金属元素、および不純物の少なくとも一であるドーパントの添加により行ってもよい。ドーパントの添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。また、プラズマ処理を用いてもよい。
Note that the resistance of the
絶縁体２７４成膜後、あるいは、ドーパントの添加後に加熱処理を行ってもよい。加熱処理を行うことで、添加されたドーパントが、酸化物２３０の領域２３１全体、さらに領域２３２へと拡散し、トランジスタ２００のオン電流を大きくすることができる。
Heat treatment may be performed after the
次に、＜半導体装置の作製方法１＞に示す方法で、図１７と同様に、絶縁体２７４の上に、絶縁体２８０を成膜する（図４５参照。）。
Next, an
次に、絶縁体２８０、絶縁体２７４、絶縁体２７０、絶縁体２７１、絶縁体２２４、絶縁体２２２、および絶縁体２２０に、酸化物２３０の領域２３１、導電体２６０、および導電体２０５に達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
Next, the
なお、導電体２５２ａ、および導電体２５２ｂが酸化物２３０の側面に接して設けられるように、酸化物２３０に達する開口において、酸化物２３０の側面が露出するように、当該開口を形成する。
Note that the opening is formed so that the side surface of the
次に、導電体２５２となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。 Next, a conductive film to be the conductor 252 is formed. The conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、ＣＭＰ処理を行うことで、導電体２５２となる導電膜の一部を除去し、絶縁体２８０を露出する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体２５２を形成することができる（図４６参照。）。
Next, a part of the conductive film to be the conductor 252 is removed by CMP treatment, and the
導電体２５２ａは、絶縁体２８０、および絶縁体２７４に形成された開口を介して、トランジスタ２００のソース領域およびドレイン領域の一方として機能する領域２３１ａと接している。領域２３１ａは低抵抗化されているので、導電体２５２ａと領域２３１ａの接触抵抗を低減することができる。また、導電体２５２ｂは、絶縁体２８０、および絶縁体２７４に形成された開口を介して、トランジスタ２００のソース領域およびドレイン領域の他方として機能する領域２３１ｂと接している。また、導電体２５２ｃは、絶縁体２８０、絶縁体２７４、絶縁体２７０、および絶縁体２７１に形成された開口を介して、トランジスタ２００の第１のゲート電極として機能する導電体２６０と接している。また、導電体２５２ｄは、絶縁体２８０、絶縁体２７４、絶縁体２２４、絶縁体２２２、および絶縁体２２０に形成された開口を介して、トランジスタ２００の第２のゲート電極として機能する導電体２０５と接している。
The
ここで、図４６（Ｄ）に示すように、導電体２５２ａおよび導電体２５２ｂは、少なくとも酸化物２３０の上面と接し、さらに酸化物２３０の側面と接することが好ましい。特に、導電体２５２ａおよび導電体２５２ｂは、酸化物２３０のチャネル幅方向と交わる側面において、Ｃ側の側面およびＤ側の側面（Ｅ側の側面およびＦ側の側面）の双方または一方と接することが好ましい。また、導電体２５２ａおよび導電体２５２ｂが、酸化物２３０のチャネル長方向と交わる側面において、それぞれＡ側の側面およびＢ側の側面と接する構成にしてもよい。このように、導電体２５２ａおよび導電体２５２ｂが酸化物２３０の上面に加えて、酸化物２３０の側面と接する構成にすることにより、導電体２５２ａおよび導電体２５２ｂと、酸化物２３０のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２５２ａおよび導電体２５２ｂと、酸化物２３０の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
Here, as illustrated in FIG. 46D, the
図４７は、酸化物２３０に金属元素を添加して、領域２３２を形成する工程において、ドーパントの進行方向と、基板の法線方向を相対的に異ならせて行う場合を示す図である。トランジスタ２０３を構成する酸化物、導電体、および絶縁体は、基体４０１上に設けられている。基体４０１は、シリコンなど半導体材料からなる基板、あるいは石英やガラスなどの絶縁性を有する基板など、前述した基板を有する。基体４０１は、トランジスタや容量などの素子や配線を有していてもよい。当該素子や配線により回路が構成されていてもよい。
FIG. 47 is a diagram showing a case where a metal element is added to the
基体４０１は、イオン注入装置、イオンドーピング装置、プラズマイマージョンイオンインプランテーション装置、またはプラズマ処理装置のステージ４１０に設置される。図４７（Ａ）および図４７（Ｂ）に示すステージ４１０は、静電チャックの機構を有しており、正の電位が印加される電極４１２および負の電位が印加される電極４１４が設けられている。基体４０１をステージ４１０に設置した後、電極４１２および電極４１４それぞれに正の電位と負の電位を印加することで、基体４０１はステージ４１０に固定される。なお、基体４０１のステージ４１０への固定は、静電チャックに限らない。物理的に基体４０１をステージ４１０に固定してもよく、メカニカルチャックなどを用いることができる。
The
次に、基体４０１（または基板）の法線方向が、ドーパントの進行方向から＋θ（θは、１°以上６０°以下、好ましくは、３°以上４５°以下、より好ましくは、５°以上３０°以下）傾くようにステージ４１０を傾斜させ、金属元素の添加を行う（図４７（Ａ）参照。）。このとき、導電体２６０と重畳する酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａにも領域２３２ａが形成される。
Next, the normal direction of the base body 401 (or the substrate) is + θ (θ is 1 ° or more and 60 ° or less, preferably 3 ° or more and 45 ° or less, more preferably 5 ° or more and 30 from the traveling direction of the dopant. The
一方、導電体２６０を軸として、領域２３２ａの反対に位置する酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａの一部領域には、導電体２６０などがマスクとなり、金属元素が添加されない。
On the other hand, with the
次に、基体４０１（または基板）の法線方向が、ドーパントの進行方向から−θ（θは、１°以上６０°以下、好ましくは、３°以上４５°以下、より好ましくは、５°以上３０°以下）傾くようにステージ４１０を傾斜させ、金属元素の添加を行う（図４７（Ｂ）参照。）。このとき、導電体２６０と重畳する酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａにも領域２３２ａが形成される。
Next, the normal direction of the base body 401 (or the substrate) is −θ (θ is 1 ° or more and 60 ° or less, preferably 3 ° or more and 45 ° or less, more preferably 5 ° or more from the direction of travel of the dopant. The
このように、ドーパントの進行方向と、基板の法線方向を相対的に異ならせて金属元素の添加を行うことで、導電体２６０と重畳する酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａに領域２３２ａ、および領域２３２ｂを形成することができる。
In this manner, by adding the metal element while relatively different the traveling direction of the dopant and the normal direction of the substrate, the
このような金属元素の添加方法は、前述した、＜半導体装置の作製方法１＞、＜半導体装置の作製方法２＞、＜半導体装置の作製方法３＞、および＜半導体装置の作製方法４＞にも適用できる。本方法を用いることで、導電体２６０と重畳する酸化物２３０の一部にも領域２３２を設けることができる。
Such a metal element addition method is described in <Semiconductor
以降、前述の作製方法に従って、絶縁体２７２、酸化物２３０ｃ、絶縁体２７４を形成することで、トランジスタ２０３を作製することができる。
After that, the
以上により、トランジスタ２０３を有する半導体装置を作製することができる。図４０乃至図４７に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２０３を作製することができる。
Through the above, a semiconductor device including the
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device having favorable electrical characteristics can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device in which fluctuation in electrical characteristics is suppressed, stable electrical characteristics, and reliability is improved can be provided. Alternatively, a semiconductor device capable of holding data for a long period can be provided. Alternatively, a semiconductor device with high data writing speed can be provided. Alternatively, a novel semiconductor device can be provided.
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device that can be miniaturized or highly integrated can be provided. According to one embodiment of the present invention, a highly productive semiconductor device can be provided. Alternatively, a semiconductor device with a high degree of design freedom can be provided. Alternatively, a semiconductor device that can reduce power consumption can be provided.
本発明の一態様により、作製工程が簡略化された半導体装置およびその作製方法を提供することができる。また、本発明の一態様により、面積が縮小された半導体装置およびその作製方法を提供することができる。 According to one embodiment of the present invention, a semiconductor device in which a manufacturing process is simplified and a manufacturing method thereof can be provided. Further, according to one embodiment of the present invention, a semiconductor device with a reduced area and a manufacturing method thereof can be provided.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図４８を用いて説明する。
(Embodiment 2)
In this embodiment, one embodiment of a semiconductor device is described with reference to FIGS.
［記憶装置１］
図４８に示す記憶装置は、トランジスタ２００、および容量素子１００を有するセル６００と、トランジスタ３００と、を有している。
[Storage device 1]
The memory device illustrated in FIG. 48 includes the
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
The
また、セル６００において、トランジスタ２００と、容量素子１００とは、共通する構造を有しているため、投影面積が小さく、微細化および高集積化が可能である。
In the
図４８に示す記憶装置において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００の第１のゲートと電気的に接続され、配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
In the memory device illustrated in FIG. 48, the wiring 3001 is electrically connected to the source of the
図４８に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
The memory device illustrated in FIG. 48 has characteristics that the potential of the gate of the
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
Information writing and holding will be described. First, the potential of the
トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
When the off-state current of the
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
Next, reading of information will be described. When an appropriate potential (reading potential) is applied to the
＜記憶装置１の構造＞
本発明の一態様の半導体装置は、図４８に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
<Structure of
The semiconductor device of one embodiment of the present invention includes a
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
The
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
The
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
The region in which the channel of the
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
The low-
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
The
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。 Note that the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
なお、図４８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
Note that the
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
An
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
As the
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
The
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
The
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
As an example of a film having a barrier property against hydrogen, for example, silicon nitride formed by a CVD method can be used. Here, when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
The amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS). For example, the amount of hydrogen desorbed from the
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
Note that the
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
The
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
As a material of each plug and wiring (
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図４８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
A wiring layer may be provided over the
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
For example, as the
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
For example, tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the
絶縁体３５０、および導電体３５６上に、配線層を設けてもよい。例えば、図４８において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
A wiring layer may be provided over the
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
Note that for example, the
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図４８において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
A wiring layer may be provided over the
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
Note that for example, as the
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図４８において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
A wiring layer may be provided over the
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
Note that for example, as the
絶縁体３８４上には絶縁体２１０、および絶縁体２１２が、順に積層して設けられている。絶縁体２１０、および絶縁体２１２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
An
絶縁体２１０には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、セル６００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
For the
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、セル６００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、セル６００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
As an example of a film having a barrier property against hydrogen, silicon nitride formed by a CVD method can be used. Here, when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
As the film having a barrier property against hydrogen, for example, a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のセル６００への混入を防止することができる。また、セル６００を構成する酸化物からの酸素の放出を抑制することができる。そのため、セル６００に対する保護膜として用いることに適している。
In particular, aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the
また、例えば、絶縁体２１２には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
For example, the
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、セル６００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
The
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層により分離することができ、トランジスタ３００からセル６００への水素の拡散を抑制することができる。
In particular, the
絶縁体２１２の上方には、セル６００が設けられている。なお、セル６００の構造は、先の実施の形態で説明したセル６００を用いればよい。また、図４８に示すセル６００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
A
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。 The above is the description of the configuration example. By using this structure, in a semiconductor device using a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved. Alternatively, a transistor including an oxide semiconductor with high on-state current can be provided. Alternatively, a transistor including an oxide semiconductor with low off-state current can be provided. Alternatively, a semiconductor device with reduced power consumption can be provided.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態３）
本実施の形態では、図４９および図５０を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
(Embodiment 3)
In this embodiment, with reference to FIGS. 49 and 50, a transistor in which an oxide is used for a semiconductor (hereinafter referred to as an OS transistor) and a capacitor according to one embodiment of the present invention is applied. As an example of the apparatus, NOSRAM will be described. NOSRAM (registered trademark) is an abbreviation of “Nonvolatile Oxide Semiconductor RAM” and refers to a RAM having gain cell type (2T type, 3T type) memory cells. Hereinafter, a memory device using an OS transistor such as NOSRAM may be referred to as an OS memory.
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。 In the NOSRAM, a memory device using an OS transistor as a memory cell (hereinafter referred to as “OS memory”) is applied. The OS memory is a memory that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor is a transistor with a minimum off-state current, the OS memory has excellent retention characteristics and can function as a nonvolatile memory.
＜＜ＮＯＳＲＡＭ＞＞
図４９にＮＯＳＲＡＭの構成例を示す。図４９に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
<< NOSRAM >>
FIG. 49 shows a configuration example of NOSRAM. The
メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
The
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ１６７０の制御信号を生成する。
The
行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
The
列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル‐アナログ変換回路）１６６３を有する。
The
ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
The
書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
The
出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ‐デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
The
＜メモリセル＞
図５０（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電圧を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
<Memory cell>
FIG. 50A is a circuit diagram illustrating a configuration example of the
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
Since the write transistor of the
図５０（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図５０（Ｂ）に示すように、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬとを設けてもよい。 In the example of FIG. 50A, the bit line is a common bit line for writing and reading. However, as shown in FIG. 50B, a writing bit line WBL and a reading bit line RBL may be provided. Good.
図５０（Ｃ）−図５０（Ｅ）にメモリセルの他の構成例を示す。図５０（Ｃ）−図５０（Ｅ）には、書き込み用ビット線と読み出し用ビット線を設けた例を示しているが、図５０（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。 FIGS. 50C to 50E show other configuration examples of the memory cell. FIGS. 50C to 50E show an example in which a write bit line and a read bit line are provided. However, as shown in FIG. May be provided.
図５０（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
A
メモリセル１６１１、１６１２において、ＯＳトランジスタＭＯ６１はバックゲートの無いＯＳトランジスタであってもよい。
In the
図５０（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
A
図５０（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、ＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
A
メモリセル１６１１−１６１４に設けられるＯＳトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。
The OS transistor provided in the
容量素子Ｃ６１の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
Since data is rewritten by charging / discharging the capacitive element C61, the
上記実施の形態に示す半導体装置をメモリセル１６１１、１６１２、１６１３、１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＭＯ６２としてトランジスタ２００を用い、容量素子Ｃ６１、Ｃ６２として容量素子１００を用い、トランジスタＭＰ６１、ＭＮ６２としてトランジスタ３００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
When the semiconductor device described in any of the above embodiments is used for the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態４）
本実施の形態では、図５１および図５２を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
(Embodiment 4)
In this embodiment, DOSRAM is described as an example of a memory device to which an OS transistor and a capacitor are applied according to one embodiment of the present invention, with reference to FIGS. DOSRAM (registered trademark) is an abbreviation of “Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) 1C (capacitance) type memory cells. OS memory is applied to DOSRAM as well as NOSRAM.
＜＜ＤＯＳＲＡＭ１４００＞＞
図５１にＤＯＳＲＡＭの構成例を示す。図５１に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
<<
FIG. 51 shows a configuration example of the DOSRAM. As shown in FIG. 51, the
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
The
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
(MC-SA array 1420)
The MC-
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞—１４２５＜Ｎ−１＞を有する。図５２（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図５２（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
The
図５２（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線ＷＬに電気的に接続され、第１端子はビット線（ＢＬＬ、またはＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
FIG. 52B shows a circuit configuration example of the
上記実施の形態に示す半導体装置をメモリセル１４４５に用いる場合、トランジスタＭＷ１としてトランジスタ２００を用い、容量素子ＣＳ１として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
In the case where the semiconductor device described in any of the above embodiments is used for the
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
The transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B1. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B1. For example, the voltage at the terminal B1 may be a fixed voltage (for example, a negative constant voltage), or the voltage at the terminal B1 may be changed according to the operation of the
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、第１の端子、または第２の端子に電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。 The back gate of the transistor MW1 may be electrically connected to the gate, the first terminal, or the second terminal of the transistor MW1. Alternatively, a back gate is not necessarily provided in the transistor MW1.
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞—１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
The
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。 Here, the bit line pair refers to two bit lines that are simultaneously compared by the sense amplifier. A global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier. A bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines. Here, the bit line BLL and the bit line BLR form one bit line pair. Global bit line GBLL and global bit line GBLR form a pair of global bit lines. Hereinafter, the bit line pair (BLL, BLR) and the global bit line pair (GBLL, GBLR) are also represented.
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
(Controller 1405)
The
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
(Row circuit 1410)
The
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
A
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
(Column circuit 1415)
The
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
The
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
An outline of the writing operation of the
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
An outline of the reading operation of the
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
Since data is rewritten by charging / discharging the capacitive element CS1, the
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
The transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
Since the MC-
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態５）
本実施の形態では、図５３から図５６を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
(Embodiment 5)
In this embodiment, an FPGA (field programmable gate array) is described as an example of a semiconductor device to which an OS transistor and a capacitor are applied according to one embodiment of the present invention, with reference to FIGS. . In the FPGA of this embodiment, an OS memory is applied to the configuration memory and the register. Here, such FPGA is referred to as “OS-FPGA”.
＜＜ＯＳ−ＦＰＧＡ＞＞
図５３（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図５３（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ ａｒｅａ）３１１５を有する。
<< OS-FPGA >>
FIG. 53A shows a configuration example of the OS-FPGA. The OS-
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア（Ｃｏｒｅ）３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図５３（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図５３（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
The
図５４（Ａ）乃至図５４（Ｃ）を参照して、ＳＢ３１３１について説明する。図５４（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
The
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
The
図５４（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
FIG. 54B illustrates a circuit configuration example of the PRS 3133 [0]. PRS 3133 [0] and PRS 3133 [1] have the same circuit configuration. PRS 3133 [0] and PRS 3133 [1] are different in the input context selection signal and word line selection signal. The signals context [0] and word [0] are input to the PRS 3133 [0], and the signals context [1] and word [1] are input to the PRS 3133 [1]. For example, in the
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
The PRS 3133 [0] includes a
上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＭＯＢ３１としてトランジスタ２００を用い、容量素子Ｃ３１、ＣＢ３１として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
In the case where the semiconductor device described in any of the above embodiments is used for the
ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO31, MO32, MOB31, and MOB32 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
The gate of the Si transistor M31 is the node N31, the gate of the OS transistor MO32 is the node N32, and the gate of the OS transistor MOB32 is the node NB32. Nodes N32 and NB32 are charge holding nodes of the
メモリ回路３１３７、３１３７Ｂが保持するデータの論理は相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
The logic of data held in the
図５４（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。 An example of operation of PRS 3133 [0] will be described with reference to FIG. Configuration data has already been written in the PRS 3133 [0], the node N32 of the PRS 3133 [0] is “H”, and the node NB32 is “L”.
信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。 While the signal context [0] is “L”, the PRS 3133 [0] is inactive. During this period, even if the input terminal of the PRS 3133 [0] changes to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal of the PRS 3133 [0] is also maintained at “L”.
信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
While the signal context [0] is “H”, the PRS 3133 [0] is active. When the signal context [0] changes to “H”, the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
When the input terminal changes to “H” during the period in which PRS 3133 [0] is active, the OS transistor MO32 of the
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
In the
図５５にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック（ＬＵＴ ｂｌｏｃｋ）３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ、ｉｎＢ、ｉｎＣ、およびｉｎＤに従ってデータを選択し、出力する構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
FIG. 55 shows a configuration example of the
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
The
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
In order to realize NOFF computing, the
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］、３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図５６（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
The
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
The OS-
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
The
シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
The
上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＭＯＢ３５としてトランジスタ２００を用い、容量素子Ｃ３６、ＣＢ３６として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
When the semiconductor device described in any of the above embodiments is used for the
ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO35, MO36, MOB35, and MOB36 each have a back gate, and these back gates are each electrically connected to a power supply line that supplies a fixed voltage.
図５６（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
An example of an operating method of the OS-
（バックアップ（Ｂａｃｋｕｐ））
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
(Backup)
When the “H” signal store is input to the OS-
（リカバリ（Ｒｅｃｏｖｅｒｙ））
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
(Recovery)
The
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
By combining the fine grain power gating and the backup / recovery operation of the OS-
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのたため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
An error that may occur in the memory circuit is a soft error due to the incidence of radiation. A soft error is a secondary universe that is generated when a nuclear reaction occurs between alpha rays emitted from the materials that make up the memory and package, or primary cosmic rays incident on the atmosphere from space and atomic nuclei in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data held in a memory occurs due to irradiation of a line neutron or the like to a transistor to generate an electron-hole pair. An OS memory using an OS transistor has high soft error resistance. Therefore, by installing the OS memory, a highly reliable OS-
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態６）
本実施の形態では、図５７を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
(Embodiment 6)
In this embodiment, an AI system to which the semiconductor device described in any of the above embodiments is applied will be described with reference to FIGS.
図５７はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
FIG. 57 is a block diagram illustrating a configuration example of the
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４として、上記実施の形態に示す、ＤＯＳＲＡＭ１４００、ＮＯＳＲＡＭ１６００、およびＯＳ−ＦＰＧＡ３１１０を用いることができる。
The
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０２８と、を有する。
The
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
The input /
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
The
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
The
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
The analog
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
The
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
In the calculation using the neural network, the input data may exceed 1000. When the input data is stored in the SRAM, the SRAM has a limited circuit area and has a small storage capacity, so the input data must be stored in small portions. The
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
A
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
The
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
The
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
Data and parameters used for calculation of the neural network can be temporarily stored in the
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
The
ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ‐ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ‐ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
The
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
In the
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
Note that the
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
The
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
Many existing programs that exist as libraries are premised on GPU processing. Therefore, the
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
The
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
The
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
The
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
The
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
The
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
Part or all of the circuit shown in the
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
Data used for neural network calculation is often stored in an external storage device (HDD (Hard Disk Drive), SSD (Solid State Drive), etc.). Therefore, the
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
Since learning and inference using a neural network often handle audio and video, the
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを含む。
The
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
The
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
The analog
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
The analog
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
The analog
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
In view of the above, the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態７）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図５８を用いて説明を行う。
(Embodiment 7)
<Application example of AI system>
In this embodiment, application examples of the AI system described in the above embodiment will be described with reference to FIGS.
図５８（Ａ）は、図５７で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
FIG. 58A shows an
図５８（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
An
また図５８（Ｂ）は、図５７で説明したＡＩシステム４０４１を図５８（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
FIG. 58B shows an
図５８（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
An
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
The
図５８（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。 58A and 58B, analog signals obtained by an external sensor or the like can be processed by separate AI systems. For example, information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information, can be acquired by various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor, and analog signals can be processed by separate AI systems. it can. By performing signal processing or learning in each separate AI system, the amount of information processing per AI system can be reduced. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, recognition accuracy can be increased. From the information obtained by each AI system, it can be expected that changes in biological information that change in a complex manner can be instantaneously and integratedly grasped.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態８）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
(Embodiment 8)
This embodiment shows an example of an IC in which the AI system described in the above embodiment is incorporated.
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。 The AI system described in the above embodiment integrates a digital processing circuit composed of Si transistors such as a CPU, an analog arithmetic circuit using OS transistors, and OS memories such as OS-FPGA, DOSRAM, and NOSRAM into one die. be able to.
図５９に、ＡＩシステムを組み込んだＩＣの一例を示す。図５９に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
FIG. 59 shows an example of an IC incorporating an AI system. An
図５９では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
In FIG. 59, QFP (Quad Flat Package) is applied to the package of the
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
A digital processing circuit such as a CPU, an analog arithmetic circuit using an OS transistor, and OS memories such as OS-FPGA and DOSRAM and NOSRAM can all be formed in the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態９）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図６０に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
(Embodiment 9)
<Electronic equipment>
The semiconductor device according to one embodiment of the present invention can be used for various electronic devices. FIG. 60 illustrates specific examples of electronic devices using the semiconductor device according to one embodiment of the present invention.
図６０（Ａ）に、モニタ８３０を示す。モニタ８３０は、表示部８３１、筐体８３２、スピーカ８３３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。またモニタ８３０は、リモコン操作機８３４により、操作することができる。
FIG. 60A shows a
またモニタ８３０は、放送電波を受信して、テレビジョン装置として機能することができる。
Further, the
モニタ８３０が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（３００ＭＨｚ以上３ＧＨｚ以下）またはＶＨＦ帯（３０ＭＨｚ以上３００ＭＨｚ以下）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部８３１に表示させることができる。例えば、４Ｋ−２Ｋ、８Ｋ−４Ｋ、１６Ｋ−８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
Broadcast radio waves that can be received by the
また、インターネットやＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、Ｗｉ−Ｆｉ（登録商標）などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部８３１に表示する画像を生成する構成としてもよい。このとき、モニタ８３０にチューナを有さなくてもよい。
In addition, a configuration for generating an image to be displayed on the
また、モニタ８３０は、コンピュータと接続し、コンピュータ用モニタとして用いることができる。また、コンピュータと接続したモニタ８３０は、複数の人が同時に閲覧可能となり、会議システムに用いることができる。また、ネットワークを介したコンピュータの情報の表示や、モニタ８３０自体のネットワークへの接続により、モニタ８３０をテレビ会議システムに用いることができる。
The
また、モニタ８３０はデジタルサイネージとして用いることもできる。
The
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。 For example, the semiconductor device of one embodiment of the present invention can be used for a driver circuit of a display portion or an image processing portion. By using the semiconductor device of one embodiment of the present invention for the driver circuit of the display portion or the image processing portion, high-speed operation and signal processing can be realized with low power consumption.
また、本発明の一態様の半導体装置を用いたＡＩシステムをモニタ８３０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
In addition, by using an AI system including the semiconductor device of one embodiment of the present invention for the image processing unit of the
図６０（Ｂ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
A
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。 For example, the semiconductor device of one embodiment of the present invention can be used for a driver circuit of a display portion or an image processing portion. By using the semiconductor device of one embodiment of the present invention for the driver circuit of the display portion or the image processing portion, high-speed operation and signal processing can be realized with low power consumption.
また、本発明の一態様の半導体装置を用いたＡＩシステムをビデオカメラ２９４０の画像処理部に用いることで、ビデオカメラ２９４０周囲の環境に応じた撮影が実現できる。具体的には、周囲の明るさに応じて最適な露出で撮影を行うことができる。また、逆光における撮影や屋内と屋外など、明るさの異なる状況を同時に撮影する場合では、ハイダイナミックレンジ（ＨＤＲ）撮影を行うことができる。
Further, by using an AI system including the semiconductor device of one embodiment of the present invention for the image processing portion of the
また、ＡＩシステムは、撮影者の癖を学習し、撮影のアシストを行うことができる。具体的には、撮影者の手振れの癖を学習し、撮影中の手振れを補正することで、撮影した画像には手振れによる画像の乱れが極力含まれないようにすることができる。また、撮影中にズーム機能を用いる際には、被写体が常に画像の中心で撮影されるようにレンズの向きなどを制御することができる。 Further, the AI system can learn a photographer's habit and can assist in photographing. Specifically, by learning the camera shake of the photographer and correcting the camera shake during shooting, it is possible to minimize the image disturbance caused by the camera shake. Further, when using the zoom function during shooting, the direction of the lens and the like can be controlled so that the subject is always shot at the center of the image.
図６０（Ｃ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
An
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した情報端末２９１０の制御情報や、制御プログラムなどを長期間保持することができる。
For example, a memory device using the semiconductor device of one embodiment of the present invention can hold the control information of the above-described
また、本発明の一態様の半導体装置を用いたＡＩシステムを情報端末２９１０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
In addition, by using an AI system including the semiconductor device of one embodiment of the present invention for the image processing portion of the
また、ＡＩシステムは、ユーザーの癖を学習し、情報端末２９１０の操作のアシストを行うことができる。ＡＩシステムを搭載した情報端末２９１０は、ユーザーの指の動きや、目線などからタッチ入力を予測することができる。
In addition, the AI system can learn the user's habit and assist the operation of the
図６０（Ｄ）に示すラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
A laptop
例えば、本発明の一態様の半導体装置を用いた記憶装置は、ラップトップ型パーソナルコンピュータ２９２０の制御情報や、制御プログラムなどを長期間保持することができる。
For example, a memory device using the semiconductor device of one embodiment of the present invention can hold control information, a control program, and the like of the laptop
また、本発明の一態様の半導体装置を用いたＡＩシステムをラップトップ型パーソナルコンピュータ２９２０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
In addition, by using the AI system including the semiconductor device of one embodiment of the present invention for the image processing portion of the laptop
また、ＡＩシステムは、ユーザーの癖を学習し、ラップトップ型パーソナルコンピュータ２９２０の操作のアシストを行うことができる。ＡＩシステムを搭載したラップトップ型パーソナルコンピュータ２９２０は、ユーザーの指の動きや、目線などから表示部２９２２へのタッチ入力を予測することができる。また、テキストの入力においては、過去のテキスト入力情報や、前後のテキストや写真などの図から入力予測を行い、変換のアシストを行う。これにより、入力ミスや変換ミスを極力低減することができる。
In addition, the AI system can learn a user's habit and assist the operation of the laptop
図６０（Ｅ）は、自動車の一例を示す外観図、図６０（Ｆ）は、ナビゲーション装置８６０を示している。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。ナビゲーション装置８６０は、表示部８６１、操作ボタン８６２、及び外部入力端子８６３を具備する。自動車２９８０とナビゲーション装置８６０は、それぞれ独立していても良いが、ナビゲーション装置８６０が自動車２９８０に組み込まれ、連動して機能する構成とするのが好ましい。
FIG. 60E is an external view illustrating an example of an automobile, and FIG. 60F illustrates a
例えば、本発明の一態様の半導体装置を用いた記憶装置は、自動車２９８０やナビゲーション装置８６０の制御情報や、制御プログラムなどを長期間保持することができる。また、本発明の一態様の半導体装置を用いたＡＩシステムを自動車２９８０の制御装置などに用いることで、ＡＩシステムは、ドライバーの運転技術や癖を学習し、安全運転のアシストや、ガソリンやバッテリなどの燃料を効率的に利用する運転のアシストを行うことができる。安全運転のアシストとしては、ドライバーの運転技術や癖を学習するだけでなく、自動車２９８０の速度や移動方法といった自動車の挙動、ナビゲーション装置８６０に保存された道路情報などを複合的に学習し、走行中のレーンから外れることの防止や、他の自動車、歩行者、構造体などとの衝突回避が実現できる。具体的には、進行方向に急カーブが存在する場合、ナビゲーション装置８６０はその道路情報を自動車２９８０に送信し、自動車２９８０の速度の制御や、ハンドル操作のアシストを行うことができる。
For example, a memory device using the semiconductor device of one embodiment of the present invention can hold control information, a control program, and the like of the
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and examples.
１００ 容量素子
１００ａ 容量素子
１００ｂ 容量素子
１３０ 導電体
１６１ メモリセル
２００ トランジスタ
２００ａ トランジスタ
２００ｂ トランジスタ
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０５ 導電体
２０５ａ 導電体
２０５ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０Ａ 酸化膜
２３０ｂ 酸化物
２３０Ｂ 酸化膜
２３０ｃ 酸化物
２３０Ｃ 酸化膜
２３１ 領域
２３１ａ 領域
２３１ｂ 領域
２３２ 領域
２３２ａ 領域
２３２ｂ 領域
２３４ 領域
２３９ 領域
２５０ 絶縁体
２５０Ａ 絶縁膜
２５２ 導電体
２５２ａ 導電体
２５２ｂ 導電体
２５２ｃ 導電体
２５２ｄ 導電体
２６０ 導電体
２６０ａ 導電体
２６０Ａ 導電膜
２６０ｂ 導電体
２６０Ｂ 導電膜
２６０ｃ 導電体
２６２ マスク
２６２Ｂ マスク
２６３ 導電体
２６４ マスク
２７０ 絶縁体
２７０Ａ 絶縁膜
２７１ 絶縁体
２７１Ａ 絶縁膜
２７２ 絶縁体
２７２Ａ 絶縁膜
２７２Ｂ 絶縁体
２７４ 絶縁体
２８０ 絶縁体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４０１ 基体
４１０ ステージ
４１２ 電極
４１４ 電極
６００ セル
６００ａ セル
６００ｂ セル
６１０ 回路
６２０ 回路
８３０ モニタ
８３１ 表示部
８３２ 筐体
８３３ スピーカ
８３４ リモコン操作機
８６０ ナビゲーション装置
８６１ 表示部
８６２ 操作ボタン
８６３ 外部入力端子
１４００ ＤＯＳＲＡＭ
１４０５ コントローラ
１４１０ 行回路
１４１１ デコーダ
１４１２ ワード線ドライバ回路
１４１３ 列セレクタ
１４１４ センスアンプドライバ回路
１４１５ 列回路
１４１６ グローバルセンスアンプアレイ
１４１７ 入出力回路
１４２０ センスアンプアレイ
１４２２ メモリセルアレイ
１４２３ センスアンプアレイ
１４２５ ローカルメモリセルアレイ
１４２６ ローカルセンスアンプアレイ
１４４４ スイッチアレイ
１４４５ メモリセル
１４４６ センスアンプ
１４４７ グローバルセンスアンプ
１６００ ＮＯＳＲＡＭ
１６１０ メモリセルアレイ
１６１１ メモリセル
１６１１−１６１４ メモリセル
１６１２ メモリセル
１６１３ メモリセル
１６１４ メモリセル
１６４０ コントローラ
１６５０ 行ドライバ
１６５１ 行デコーダ
１６５２ ワード線ドライバ
１６６０ 列ドライバ
１６６１ 列デコーダ
１６６２ ドライバ
１６６３ ＤＡＣ
１６７０ 出力ドライバ
１６７１ セレクタ
１６７２ ＡＤＣ
１６７３ 出力バッファ
２０００ ＣＤＭＡ
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ラップトップ型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３１１０ ＯＳ−ＦＰＧＡ
３１１１ コントローラ
３１１２ ワードドライバ
３１１３ データドライバ
３１１５ プログラマブルエリア
３１１７ ＩＯＢ
３１１９ コア
３１２０ ＬＡＢ
３１２１ ＰＬＥ
３１２３ ＬＵＴブロック
３１２４ レジスタブロック
３１２５ セレクタ
３１２６ ＣＭ
３１２７ パワースイッチ
３１２８ ＣＭ
３１３０ ＳＡＢ
３１３１ ＳＢ
３１３３ ＰＲＳ
３１３５ ＣＭ
３１３７ メモリ回路
３１３７Ｂ メモリ回路
３１４０ ＯＳ−ＦＦ
３１４１ ＦＦ
３１４２ シャドウレジスタ
３１４３ メモリ回路
３１４３Ｂ メモリ回路
３１８８ インバータ回路
３１８９ インバータ回路
４０１０ 演算部
４０１１ アナログ演算回路
４０１２ ＤＯＳＲＡＭ
４０１３ ＮＯＳＲＡＭ
４０１４ ＦＰＧＡ
４０２０ 制御部
４０２１ ＣＰＵ
４０２２ ＧＰＵ
４０２３ ＰＬＬ
４０２５ ＰＲＯＭ
４０２６ メモリコントローラ
４０２７ 電源回路
４０２８ ＰＭＵ
４０３０ 入出力部
４０３１ 外部記憶制御回路
４０３２ 音声コーデック
４０３３ 映像コーデック
４０３４ 汎用入出力モジュール
４０３５ 通信モジュール
４０４１ ＡＩシステム
４０４１＿ｎ ＡＩシステム
４０４１＿１ ＡＩシステム
４０４１Ａ ＡＩシステム
４０４１Ｂ ＡＩシステム
４０９８ バス線
４０９９ ネットワーク
７０００ ＡＩシステムＩＣ
７００１ リード
７００３ 回路部
７０３１ Ｓｉトランジスタ層
７０３２ 配線層
７０３３ ＯＳトランジスタ層
100
1405
1610
1670
1673 Output buffer 2000 CDMA
2910
3111
3119
3121 PLE
3123
3127
3130 SAB
3131 SB
3133 PRS
3135 CM
3137
3141 FF
3142
4013 NOSRAM
4014 FPGA
4020
4022 GPU
4023 PLL
4025 PROM
4026
4030 Input /
7001
Claims (13)
絶縁体と、
前記絶縁体を間に挟み、前記酸化物の第１の領域と重なる導電体と、を有し、
前記酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、
前記酸化物は、前記第１の領域と隣接する第２の領域を有し、
前記第２の領域における元素Ｍの濃度は、前記第１の領域における元素Ｍの濃度より大きいことを特徴とする半導体装置。 Oxides,
An insulator;
A conductor sandwiched between the insulators and overlapping the first region of the oxide,
The oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn.
The oxide has a second region adjacent to the first region;
The semiconductor device, wherein the concentration of the element M in the second region is higher than the concentration of the element M in the first region.
前記酸化物は、さらに第３の領域を有し、
前記第３の領域は、前記第２の領域と隣接する、
ことを特徴とする半導体装置。 In claim 1,
The oxide further has a third region,
The third region is adjacent to the second region;
A semiconductor device.
前記第２の領域における元素Ｍの濃度は、前記第１の領域における元素Ｍの濃度、および前記第３の領域における元素Ｍの濃度より大きいことを特徴とする半導体装置。 In claim 2,
The concentration of the element M in the second region is higher than the concentration of the element M in the first region and the concentration of the element M in the third region.
前記第１の領域のキャリア密度は、前記第２の領域のキャリア密度よりも低く、
前記第２の領域のキャリア密度は、前記第３のキャリア密度よりも低い、
ことを特徴とする半導体装置。 In claim 2,
The carrier density of the first region is lower than the carrier density of the second region,
The carrier density of the second region is lower than the third carrier density;
A semiconductor device.
元素ＭはＧａであることを特徴とする半導体装置。 In claim 1,
A semiconductor device, wherein the element M is Ga.
前記酸化物上の第１の絶縁体と、
前記第１の絶縁体の側面に隣接する第２の絶縁体と、
前記第１の絶縁体を間に挟み、前記酸化物の第１の領域と重なる導電体と、を有し、
前記酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、
前記酸化物は、前記第１の領域と隣接する第２の領域を有し、
前記第２の領域は、前記第２の絶縁体と重なる領域を有し、
前記第２の領域における元素Ｍの濃度は、前記第１の領域における元素Ｍの濃度より大きいことを特徴とする半導体装置。 Oxides,
A first insulator on the oxide;
A second insulator adjacent to a side surface of the first insulator;
A conductor sandwiching the first insulator and overlapping the first region of the oxide,
The oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn.
The oxide has a second region adjacent to the first region;
The second region has a region overlapping with the second insulator,
The semiconductor device, wherein the concentration of the element M in the second region is higher than the concentration of the element M in the first region.
前記酸化物は、さらに第３の領域を有し、
前記第３の領域は、前記第２の領域と隣接する、
ことを特徴とする半導体装置。 In claim 6,
The oxide further has a third region,
The third region is adjacent to the second region;
A semiconductor device.
前記第２の領域における元素Ｍの濃度は、前記第１の領域における元素Ｍの濃度、および前記第３の領域における元素Ｍの濃度より大きいことを特徴とする半導体装置。 In claim 7,
The concentration of the element M in the second region is higher than the concentration of the element M in the first region and the concentration of the element M in the third region.
前記第１の領域のキャリア密度は、前記第２の領域のキャリア密度よりも低く、
前記第２の領域のキャリア密度は、前記第３のキャリア密度よりも低い、
ことを特徴とする半導体装置。 In claim 7,
The carrier density of the first region is lower than the carrier density of the second region,
The carrier density of the second region is lower than the third carrier density;
A semiconductor device.
元素ＭはＧａであることを特徴とする半導体装置。 In claim 6,
A semiconductor device, wherein the element M is Ga.
前記酸化物の前記第１のマスクおよび前記第２のマスクのいずれにも覆われていない領域に元素Ｍを添加することを特徴とする半導体装置の作製方法。 Forming a first mask and a second mask over an oxide containing In, the element M (M is Al, Ga, Y, or Sn), and Zn;
A method for manufacturing a semiconductor device, wherein an element M is added to a region of the oxide that is not covered with either the first mask or the second mask.
元素Ｍの添加はイオン注入法、イオンドーピング法、プラズマ処理、およびプラズマイマージョンイオンインプランテーション法から選ばれた一、または複数の方法を用いて行われることを特徴とする半導体装置の作製方法。 In claim 11,
The method for manufacturing a semiconductor device, wherein the element M is added using one or a plurality of methods selected from an ion implantation method, an ion doping method, a plasma treatment, and a plasma immersion ion implantation method.
元素ＭはＧａであることを特徴とする半導体装置の作製方法。 In claim 11,
A method for manufacturing a semiconductor device, wherein the element M is Ga.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017-045736 | 2017-03-10 | ||
| JP2017045736 | 2017-03-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2018163012A1 true WO2018163012A1 (en) | 2018-09-13 |
Family
ID=63448409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/IB2018/051210 WO2018163012A1 (en) | 2017-03-10 | 2018-02-27 | Semiconductor device and method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| WO (1) | WO2018163012A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210395859A1 (en) * | 2018-10-30 | 2021-12-23 | Albemarle Corporation | Processes for extracting metals from lithium-ion batteries |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175711A (en) * | 2012-01-26 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing the same |
| JP2013236070A (en) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2015188064A (en) * | 2014-02-05 | 2015-10-29 | 株式会社半導体エネルギー研究所 | Semiconductor device, module, and electronic device |
-
2018
- 2018-02-27 WO PCT/IB2018/051210 patent/WO2018163012A1/en active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175711A (en) * | 2012-01-26 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing the same |
| JP2013236070A (en) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2015188064A (en) * | 2014-02-05 | 2015-10-29 | 株式会社半導体エネルギー研究所 | Semiconductor device, module, and electronic device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210395859A1 (en) * | 2018-10-30 | 2021-12-23 | Albemarle Corporation | Processes for extracting metals from lithium-ion batteries |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7245371B2 (en) | semiconductor equipment | |
| JP2018190976A (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP7351986B2 (en) | semiconductor equipment | |
| JP2023086808A (en) | Semiconductor device | |
| WO2018197988A1 (en) | Semiconductor device and production method for semiconductor device | |
| JP2018133563A (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP7086934B2 (en) | Semiconductor equipment | |
| WO2018167588A1 (en) | Semiconductor device and manufacturing method for semiconductor device | |
| WO2018224912A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| WO2018163012A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP6894726B2 (en) | Semiconductor devices and methods for manufacturing semiconductor devices | |
| WO2018167601A1 (en) | Semiconductor device and manufacturing method for semiconductor device | |
| WO2018163020A1 (en) | Conductor, method for manufacturing conductor, semiconductor device, and method for manufacturing semiconductor device | |
| WO2018163013A1 (en) | Semiconductor device and method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 18763852 Country of ref document: EP Kind code of ref document: A1 |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 18763852 Country of ref document: EP Kind code of ref document: A1 |
|
| NENP | Non-entry into the national phase |
Ref country code: JP |