[go: up one dir, main page]

WO2018181445A1 - アクティブマトリクス基板、及びそれを備えた表示装置 - Google Patents

アクティブマトリクス基板、及びそれを備えた表示装置 Download PDF

Info

Publication number
WO2018181445A1
WO2018181445A1 PCT/JP2018/012680 JP2018012680W WO2018181445A1 WO 2018181445 A1 WO2018181445 A1 WO 2018181445A1 JP 2018012680 W JP2018012680 W JP 2018012680W WO 2018181445 A1 WO2018181445 A1 WO 2018181445A1
Authority
WO
WIPO (PCT)
Prior art keywords
potential
pixel
gate line
gate
tft
Prior art date
Application number
PCT/JP2018/012680
Other languages
English (en)
French (fr)
Inventor
示寛 横野
隆之 西山
諒 米林
耕平 田中
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2018181445A1 publication Critical patent/WO2018181445A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to an active matrix substrate and a display device including the same.
  • a drive circuit for switching a gate line to a selected state is provided in a display area for each gate line.
  • the drive circuit includes a plurality of switching elements and an internal wiring to which some of the switching elements are connected, and is distributed to a plurality of pixels in the vicinity of the corresponding one gate line.
  • the active matrix substrate is provided with a control wiring for supplying a control signal to each drive circuit. In accordance with the supplied control signal, the potential of the internal wiring in the driver circuit varies, and a voltage signal for selecting or deselecting the gate line is output to the gate line.
  • the potential of the control wiring provided near the gate line may change at the timing when the gate line is switched from the selected state to the non-selected state.
  • the common electrode arranged facing the pixel electrode provided in each pixel is affected by the potential variation of the wiring.
  • the fluctuation of the potential of the control wiring propagates to the pixel electrode connected to the gate line that is switched to the non-selected state at the timing when the potential of the wiring fluctuates, resulting in uneven brightness.
  • An active matrix substrate has a display region composed of a plurality of pixels formed in a matrix by a plurality of gate lines and a plurality of source lines, the pixel electrode provided in each pixel, and the pixel electrode Each of the plurality of gate lines in the display region and corresponding to the supplied driving signal.
  • the first potential and the second potential lower than the first potential are repeated in a cycle of supplying N-phase (N: integer of 8 or more) driving signals having different phases
  • N-phase (N: integer of 8 or more) driving signals having different phases
  • some of the control wirings have a wiring portion substantially parallel to the gate line, and some of the plurality of gate lines receive a driving signal supplied to the wiring portion.
  • the wiring portion is switched to a non-selected state, and the wiring portion is at least N / N from a pixel provided with a pixel electrode connected to the part of the gate lines. Arranged in pixels that are four or more rows away.
  • the luminance unevenness of the pixels can be reduced.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of a liquid crystal display device according to an embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 3 is a schematic diagram illustrating a schematic configuration of the pixel illustrated in FIG. 2.
  • FIG. 4 is a schematic diagram showing a schematic configuration of each part connected to the active matrix substrate and the active matrix substrate shown in FIG.
  • FIG. 5 is a timing chart showing changes in potentials of eight clock signals and gate lines in the embodiment.
  • FIG. 6 is a diagram showing an example of an equivalent circuit of the gate driver shown in FIG.
  • FIG. 7A is a schematic diagram illustrating an arrangement example of the gate driver illustrated in FIG. 4.
  • FIG. 7B is a schematic diagram illustrating an arrangement example of the gate driver illustrated in FIG. 4.
  • FIG. 8 is a timing chart showing changes in the potential of the clock signal and the gate line in the application example.
  • FIG. 9 is a schematic diagram showing a schematic configuration of an active matrix substrate and each part connected to the active matrix substrate in an application example.
  • FIG. 10A is a schematic diagram illustrating an arrangement example of the gate driver illustrated in FIG. 9.
  • FIG. 10B is a schematic diagram illustrating an arrangement example of the gate driver illustrated in FIG. 9.
  • An active matrix substrate includes a display region composed of a plurality of pixels formed in a matrix by a plurality of gate lines and a plurality of source lines, and a pixel electrode provided in each pixel;
  • An active matrix substrate including a common electrode disposed opposite to the pixel electrode, the active matrix substrate being provided corresponding to each of the plurality of gate lines in the display region, according to a drive signal supplied
  • the wiring repeats the first potential and the second potential lower than the first potential at a constant cycle, and outputs N-phase (N: integer of 8 or more) driving signals having different phases.
  • Some of the plurality of control wirings have a wiring portion substantially parallel to the gate line, and some of the plurality of gate lines are supplied to the wiring portion.
  • the pixel In a period in which the driving signal changes from the first potential to the second potential, the pixel is switched to a non-selected state, and the wiring portion is provided with a pixel electrode connected to the partial gate line Are arranged in pixels at least N / 4 rows away from the first (first configuration).
  • a drive circuit that switches a gate line to a selected or non-selected state is provided in the display area of the active matrix substrate, and a control wiring that supplies a drive signal to the drive circuit is provided.
  • the driving signal includes an N-phase signal (N: an integer of 8 or more) that repeats the first potential and the second potential at a constant period.
  • the control wiring has a wiring portion substantially parallel to the gate line.
  • the wiring portion includes at least N pixels from a pixel provided with a pixel electrode connected to a part of the gate lines that are switched to a non-selected state during a period in which the potential of the wiring portion changes to the second potential among the plurality of gate lines. / 4 or more rows, that is, provided in pixels separated by 2 rows or more.
  • the pixel electrode is opposed to a pixel in which a pixel electrode connected to a gate line that is affected by the fluctuation of the potential of the wiring portion is arranged or in a row adjacent to the pixel, compared to the case where the wiring portion is provided.
  • the distance between the common electrode arranged in this manner and the wiring portion is increased.
  • the common electrode is unlikely to be affected by fluctuations in the potential of the wiring portion, and fluctuations in the potential that the pixel electrode receives via the common electrode are reduced, so that unevenness in luminance can be reduced.
  • one drive circuit has an internal wiring that is substantially parallel to a gate line, and the potential of the internal wiring changes in substantially the same phase as the part of the control wiring, and the wiring portion is It is good also as arrange
  • the drive circuit has an internal wiring that changes in potential at substantially the same phase as a part of the control wiring and is substantially parallel to the gate line.
  • the internal wiring is arranged in the same row as a wiring portion substantially parallel to the gate line in some control wirings. Therefore, compared to the case where the internal wiring is provided in a pixel provided with a pixel electrode connected to the part of the gate lines or a pixel in an adjacent row, the potential of the internal wiring is connected to the pixel electrode of these pixels. Fluctuations are difficult to propagate. Therefore, it is possible to reduce luminance unevenness caused by fluctuations in the potential of not only the wiring portion that supplies the driving signal but also the internal wiring.
  • the N-phase driving signal repeats the first potential and the second potential every four horizontal scanning periods, and the eight phases are shifted in phase by 1 ⁇ 4 period. (The third configuration).
  • the third configuration it is possible to reduce the power consumption for supplying the driving signals as compared with the case where the driving signals are supplied in a cycle shorter than the four horizontal scanning periods.
  • the N-phase driving signal repeats the first potential and the second potential every 8 horizontal scanning periods, and is 16 phases out of phase by 1/8 period. (4th structure).
  • the distance between the common electrode disposed opposite to the pixel electrode and the control wiring that affects the potential of the pixel electrode is further increased than in the second configuration. Therefore, the fluctuation of the potential that the pixel electrode receives through the common electrode becomes smaller. As a result, luminance unevenness can be further reduced as compared with the second configuration.
  • a display device includes a first to fourth active matrix substrate, a counter substrate having a color filter, and a liquid crystal sandwiched between the active matrix substrate and the counter substrate. And a layer (fifth configuration).
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, and a power source 5.
  • the display panel 2 includes an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • a pair of polarizing plates is provided so as to sandwich the active matrix substrate 20a and the counter substrate 20b.
  • a black matrix (BM) and three color filters (not shown) of red (R), green (G), and blue (B) are formed on the counter substrate 20b.
  • the active matrix substrate 20a is electrically connected to the source driver 3 formed on the flexible substrate.
  • the display control circuit 4 is electrically connected to the display panel 2, the source driver 3, and the power source 5.
  • the display control circuit 4 outputs control signals to the source driver 3 and a drive circuit (hereinafter referred to as a gate driver) provided on the active matrix substrate 20a.
  • the power supply 5 is electrically connected to the display panel 2, the source driver 3, and the display control circuit 4, and supplies a power supply voltage signal to each.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate 20a.
  • M M: natural number
  • gate lines 13 (1) to 13 (M) are formed substantially in parallel at regular intervals from one end to the other end in the X-axis direction.
  • gate lines 13 A plurality of source lines 15 are formed on the active matrix substrate 20 a so as to intersect with the gate lines 13.
  • a region surrounded by the gate line 13 and the source line 15 forms one pixel.
  • Each pixel PIX corresponds to one of the colors of the color filter, and is arranged in the order of R, G, B in the extending direction of the gate line 13.
  • FIG. 3 is a schematic diagram showing a schematic configuration of some pixels in the active matrix substrate 20a.
  • the pixel PIX includes a thin film transistor 10 (TFT: Thin Film Transistor) (hereinafter referred to as a pixel TFT) connected to one gate line 13 and one source line 15 constituting the pixel PIX. .
  • TFT Thin Film Transistor
  • the drain electrode of the pixel TFT 10 is connected to the pixel electrode PXB.
  • the display panel 2 in the present embodiment is, for example, an FFS (Fringe Field Switching) mode liquid crystal panel.
  • the pixel electrode PXB is made of, for example, a transparent conductive film such as ITO and has a plurality of slits.
  • the active matrix substrate 20a is provided with a common electrode made of a transparent conductive film such as ITO so as to face the pixel electrode PXB via an insulating film.
  • a data signal voltage is input to the pixel electrode PXB from the source driver 3 (see FIG. 2) via the source line 15.
  • a predetermined voltage is applied to the common electrode (not shown) by the display control circuit 4 (see FIG. 1).
  • the potential of the pixel PIX corresponds to the potential of the source line 15, the capacitance Cgd between the pixel electrode PXB and the gate line 13, and the pixel electrode PXB and a common electrode (not shown) according to the potential change of the gate line 13. And the capacitance Ccom between them.
  • FIG. 4 is a schematic diagram showing a schematic configuration of each part connected to the active matrix substrate 20a and the active matrix substrate 20a.
  • the source line 15 is not shown for convenience.
  • one gate driver 11 is connected to each gate line 13.
  • the gate driver 11 (1) connected to the gate line 13 (1)
  • the gate driver 11 (9) connected to the gate line 13 (9)
  • the gate driver connected to the gate line 13 (17) 11 (17)... are connected to each other via the control wiring 16.
  • the gate driver (2) connected to the gate line 13 (2)
  • the gate driver 11 (10) connected to the gate line 13 (10)
  • the gate driver connected to the gate line 13 (18). 11 (18)... are connected to each other via the control wiring 16. That is, in this example, each gate driver 11 is connected to another gate driver 11 connected to the eighth gate line 13 through the control wiring 16 from the gate line 13 to which the gate driver 11 is connected. .
  • the gate driver 11 (1) is arranged between the gate line 13 (3) and the gate line 13 (4), and the gate driver 11 (2) is connected to the gate line 13 (4) and the gate line. Arranged between the lines 13 (5). That is, in this example, each gate driver 11 is arranged between the gate line 13 connected to the second and third rows from the connected gate line 13.
  • one gate driver 11 is provided for one gate line 13, but a plurality of gate drivers 11 may be provided for one gate line 13.
  • terminal portions 12g and 12s are provided in the frame region on the side where the source driver 3 is provided.
  • the terminal portion 12g is connected to the display control circuit 4 and the power source 5.
  • the terminal portion 12s is connected to the display control circuit 4, the source driver 3, and the source line 15 (see FIG. 2).
  • the display control circuit 4 has, as a control signal, a signal that repeats an H level (VDD) and an L level (VSS) every 4 horizontal periods (hereinafter referred to as a clock signal), and the same potential as the H level of the clock signal.
  • a signal (hereinafter referred to as a reset signal) is supplied to the terminal portion 12g.
  • the power supply 5 supplies a power supply voltage signal to the source driver 3 and the terminal unit 12g.
  • the terminal unit 12 g receives the supplied control signal, power supply voltage signal, and the like, and supplies each signal to each gate driver 11 via the control wiring 16.
  • the gate driver 11 outputs a voltage signal indicating one of a selected state and a non-selected state to the corresponding gate line 13 in accordance with the supplied signal.
  • the state where the gate line 13 is selected is referred to as driving of the gate line 13.
  • the source driver 3 outputs a data signal to each source line 15 (see FIG. 2) via the terminal portion 12s in accordance with a signal input from the display control circuit 4.
  • FIG. 6 is a diagram illustrating an equivalent circuit of the gate driver 11 (n) connected to the gate line 13 (n).
  • n 8j + 1
  • j is an integer of 0 or more.
  • the gate driver 11 (n) includes thin film transistors (TFT: Thin Film Transistor) (hereinafter referred to as TFT-A to TFT-J) indicated by alphabets A to J and a capacitor Cbst as switching elements.
  • TFT Thin Film Transistor
  • netA the internal wiring in which the source terminal of TFT-B, the drain terminals of TFT-A and TFT-C, the gate terminal of TFT-F, and one electrode of capacitor Cbst are connected.
  • netB An internal wiring in which the source terminal of TFT-G, the drain terminals of TFT-H, TFT-I, and TFT-J and the gate terminal of TFT-C are connected is referred to as netB.
  • TFT-A The drain terminal of TFT-A is connected to netA, the reset signal CLR is supplied to the gate terminal, and the power supply voltage signal VSS is supplied to the source terminal.
  • the TFT-A lowers netA (n) to L level (VSS) in accordance with the potential of the reset signal CLR.
  • the gate terminal of TFT-B is connected to gate line 13 (n-1), and the source terminal is connected to netA (n) in gate driver 11 (n).
  • the TFT-B receives the potential of the gate line 13 (n-4) as the set signal S.
  • the TFT-B in the gate driver 11 that drives the gate line 13 (1) receives the gate start pulse signal output from the display control circuit 4 as the set signal S.
  • the gate terminal of the TFT-B in the gate driver 11 (n) is the potential of the gate line 13 (n-4) driven four horizontal scanning periods before the driving timing of the gate line 13 (n). Is entered.
  • the TFT-B outputs the potential of the set signal S to the netA (n) according to the potential of the gate line 13 (n-4), and charges (precharges) the netA (n).
  • TFT-C has a gate terminal connected to netB (n), a drain terminal connected to netA (n), and a power supply voltage signal VSS is supplied to the source terminal.
  • TFT-C sets netA (n) to L level (VSS) in accordance with the potential of netB (n).
  • the TFT-F has a gate terminal connected to netA (n), a source terminal connected to the gate line 13 (n), and a clock signal CKA supplied to the drain terminal.
  • the TFT-F outputs the potential of the clock signal CKA to the gate line 13 (n) according to the potential of netA (n), charges the capacitor Cbst, and switches the gate line 13 (n) to the selected state.
  • the capacitor Cbst has one electrode connected to the netA (n) and the other electrode connected to the gate line 13 (n).
  • the capacitor Cbst boosts the potential of netA (n) in accordance with the potential of the clock signal CKA output from the TFT-F.
  • the TFT-E has a drain terminal connected to the gate line 13 (n), a reset signal CLR supplied to the gate terminal, and a power supply voltage signal VSS supplied to the source terminal.
  • the TFT-E sets the potential of the gate line 13 (n) to L level (VSS) in accordance with the potential of the reset signal CLR.
  • the TFT-D has a drain terminal connected to the gate line 13 (n), a clock signal CKB supplied to the gate terminal, and a power supply voltage signal VSS supplied to the source terminal.
  • the TFT-D sets the potential of the gate line 13 (n) to L level (VSS) in accordance with the potential of the clock signal CKB.
  • a gate terminal and a drain terminal are connected, a clock signal CKB is supplied to the gate terminal and the drain terminal, and a source terminal is connected to netB (n).
  • the TFT-G outputs a potential of (H level potential of the clock signal CKB ⁇ threshold voltage) to the netB (n) in accordance with the potential of the clock signal CKB.
  • TFT-H has a drain terminal connected to netB (n), a gate terminal supplied with a clock signal CKA, and a source terminal supplied with a power supply voltage signal VSS.
  • the TFT-H sets the potential of netB (n) to L level (VSS) in accordance with the potential of the clock signal CKA.
  • TFT-I has a drain terminal connected to netB (n), a gate terminal supplied with a reset signal CLR, and a source terminal supplied with a power supply voltage signal VSS.
  • the TFT-I sets the potential of netB (n) to L level (VSS) in accordance with the potential of the reset signal CLR.
  • the drain terminal is connected to netB (n)
  • the gate terminal is connected to the gate line 13 (n-4)
  • the power supply voltage signal VSS is supplied to the source terminal.
  • the TFT-J receives the potential of the gate line 13 (n-4) as the set signal S.
  • the TFT-J in the drive circuit 11 that drives the gate line 13 (1) receives the gate start pulse signal output from the display control circuit 4 as the set signal S.
  • the TFT-J sets the potential of netB (n) to L level (VSS) according to the potential of the set signal S.
  • FIG. 5 is a timing chart showing changes in the potentials of the eight clock signals and changes in the potentials of the gate lines 13 (n) and 13 (n ⁇ 1) and netA (n) and netB (n) in this embodiment. It is.
  • the phase is shifted by a quarter cycle, and an 8-phase clock signal that alternately repeats an H level (VDD) potential and an L level (VSS) potential every four horizontal scanning periods (4H).
  • VDD H level
  • VSS L level
  • CK1A to CK4A and CK1B to CK4B are used.
  • the reset signal CLR is not shown, but the reset signal CLR is a signal that is at the H level for each vertical scanning period and is output from the display control circuit 4 for each frame.
  • the clock signals CKA and CKB supplied to the TFT-F and TFT-H and the TFT-D and TFT-G of the gate driver 11 are the clock signals CK1A to CK4A and CK1B to CK4B, respectively.
  • the combinations of the clock signals CKA and CKB are (CK1A, CK1B), (CK2A, CK2B), (CK3A, CK3B), (CK4A, CK4B), (CK1B, CK1A), (CK2B, CK2A), (CK3B, CK3A) , (CK4B, CK4A).
  • Each gate driver 11 is supplied with a clock signal that is shifted from the clock signal supplied to the gate driver 11 that drives the previous gate line 13 by a quarter of a cycle. That is, when the combination of the clock signals CKA and CKB supplied to the gate driver 11 (n) is (CK1A, CK1B), the combination of the clock signals CKA and CKB supplied to the gate driver 11 (n + 1) is (CK2A , CK2B), and the combination of the clock signals CKA and CKB supplied to the gate driver 11 (n-1) is (CK4B, CK4A).
  • the gate driver 11 (n) is supplied with the clock signal CK1A as the clock signal CKA and the clock signal CK1B as the clock signal CKB.
  • the H level potential of the gate line 13 (n-4) is input to the TFT-B, J, and the TFT-B, J is turned on.
  • TFT-B When TFT-B is turned on, a potential (VDD-Vth (B)) that is smaller than the H-level potential by the threshold voltage (Vth (B)) of TFT-B is precharged to netA (n). .
  • the clock signal CK1A having the L level potential is supplied to the drain terminal of the TFT-F, and the clock signal CK1B having the H level potential is supplied to the gate terminals of the TFT-D and G.
  • the TFT-D, G, and F are turned on, and the gate line 13 (n) maintains the L level potential (VSS).
  • netB (n) divided the H level potential input to TFT-G and the L level potential input to TFT-J. Charged to potential.
  • TFT-J is designed to be larger than TFT-G, and netB (n) is charged to a potential close to the L level input to TFT-J.
  • the clock signal CK1A maintains the L level potential
  • the clock signal CK1B maintains the H level potential. Therefore, between time t5 and t9, netA (n) maintains a precharged state, and gate line 13 (n) maintains a non-selected state. Further, the gate line 13 (n-4) maintains a selected state from time t5 to t9, becomes an L level potential at time t9, and is switched to a non-selected state. Therefore, TFT-B and J are turned on from time t5 to t9, and are turned off after time t9. Therefore, since the TFT-J and the TFT-G are simultaneously turned on from the time t5 to the time t9, the netB (n) maintains a potential close to the L level.
  • the potential of the clock signal CK1A transitions to the H level, and the potential of the clock signal CK1B transitions to the L level.
  • the potential of netA (n) is pushed up to a potential higher than the H level by the capacitor Cbst.
  • the potential of the clock signal CK1B is at the L level, and the TFTs D and G are turned off. Therefore, the potential of the gate line 13 (n) is changed from the L level to the H level and switched to the selected state.
  • netB (n) changes to H level or L level at the timing of turning on / off TFT-G. That is, after time t9, netB (n) is charged to H level or L level according to the potential of the clock signal CK1B.
  • the clock signal CK1A maintains the H level potential
  • the clock signal CK1B maintains the L level potential. Therefore, the state in which the gate line 13 (n) is selected is maintained from time t9 to t10, and netB (n) maintains the L level potential.
  • the potential of the clock signal CK1A changes from the H level to the L level
  • the potential of the clock signal CK1B changes from the L level to the H level.
  • TFT-D and G are turned on, and TFT-H is turned off.
  • an L level (VSS) potential is input to the gate line 13 (n), and the gate line 13 (n) is switched to a non-selected state.
  • netB (n) is supplied with an H level potential via the TFT-G, and the TFT-C is turned on. Therefore, netA (n) receives an L-level (VSS) potential via TFT-C and maintains the L-level potential after time t10.
  • the display control circuit 4 supplies a data signal to be written to the pixel in which the pixel TFT 10 connected to the gate line 13 (n) is arranged between the time t9 and t10 to the source line 15 through the terminal portion 12s. To do. Thereby, in one frame period, after time t10 when the gate line 13 (n) is in a non-selected state, a voltage corresponding to the data signal via the pixel TFT 10 is held by the pixel electrode PXB in the pixel.
  • the gate line 13 (n) is switched to the non-selected state, and the clock signal CK1B changes from H level to L level.
  • the gate line 13 (n + 4) is switched to the non-selected state at the timing (t11) when it changes to.
  • the common electrode (not shown) provided in the pixel is the gate line 13.
  • the potential of (n) changes from the H level to the L level, it is influenced by the fluctuation of the potential of the control wiring 16, and becomes a potential smaller than the original potential.
  • a common electrode (not shown) provided in the pixel is At the timing when the potential of the gate line 13 (n + 4) changes from the H level to the L level, it is affected by the fluctuation of the potential of the control wiring 16, and becomes a potential lower than the original potential. As a result, the potential of the pixel electrode connected to the gate line 13 (n) and the gate line 13 (n + 4) is also lower than the potential to be originally held through the common electrode. 15 and the pixel TFT 10 are connected, so that the potential is slightly recovered to the original level.
  • each gate driver 11 is provided with a pixel electrode connected to the gate line 13 that is switched to a non-selected state at the timing when the potential of the clock signal supplied to the gate driver 11 changes to L level.
  • the pixel is arranged at least two rows away from the selected pixel.
  • FIGS. 7A and 7B are schematic views showing an arrangement example of the gate driver 11 (n) in the present embodiment.
  • TFT-A to TFT-J in the gate driver 11 (n) are represented by only alphabets A to J, omitting the notation “TFT-” in FIGS. 7A and 7B.
  • 7A and 7B are continuous in the column 201.
  • the gate driver 11 (n) is a black matrix (not shown) provided on the counter substrate 20b (see FIG. 1) in the row Pn + 2 of the pixel PIX provided with the pixel electrode PXB connected to the gate line 13 (n + 2). ) Is provided in the light shielding area covered by the
  • the control wiring 16 for supplying the clock signal CKA (CK1A) to the gate terminal of the TFT-H of the gate driver 11 (n) is connected to the gate line 13 (n + 2) from the terminal portion 12g (see FIG. 4).
  • the pixel electrode PXB is provided so as to extend substantially parallel to the source line 15 to the pixel row Pn + 2 and is arranged to be substantially parallel to the gate line 13 in the row Pn + 2 up to the pixel provided with the TFT-H. Yes. Further, as shown in FIG.
  • the control wiring 16 for supplying the clock signal CKB (CK1B) to the gate terminal of the TFT-D of the gate driver 11 (n) extends substantially parallel to the source line 15 up to the row Pn + 2,
  • the gate line 13 is disposed substantially parallel to the gate terminal of the TFT-D.
  • a portion 161 (hereinafter referred to as a partial wiring 161) of the control wiring 16 that supplies the clock signals CK1A and CK1B and is substantially parallel to the gate line 13 is provided in the light shielding region of the pixel in the row Pn + 2.
  • the gate line 13 (n-4) is also switched to the non-selected state at the timing when the potential of the clock signal CK1B changes to the L level, like the gate line 13 (n + 4).
  • the partial wiring 161 for supplying the clock signal CK1B to the gate driver 11 (n) is the sixth pixel (row Pn + 2) from the pixel provided with the pixel electrode connected to the gate line 13 (n-4). ).
  • the common electrode (not shown) in the row Pn + 2 is affected by fluctuations in the potential of the control wiring 16 that supplies the clock signals CK1A and CK1B, but the common electrode (not shown) in rows other than the row Pn + 2 is also common in the row Pn + 2.
  • the electrodes are affected by fluctuations in the potential of the control wiring 16 that supplies the clock signals CK1A and CK1B via the electrodes.
  • the common electrode in a row other than the row Pn + 2 has less potential variation than the common electrode in the row Pn + 2.
  • the magnitude of the variation in the potential of the common electrode in each row is ⁇ Vcom (N + 2)> ⁇ Vcom (n + 1)> ⁇ Vcom (n).
  • the potential of the pixel electrode provided in the pixel in each row varies under the influence of the variation in the potential of the common electrode in the pixel provided with the pixel electrode.
  • the gate driver 11 (n) is connected to a gate line 13 (13 (n), (n + 8), (n-4), (n + 4)) that is affected by the potential of the clock signal supplied to the gate driver 11.
  • the pixel electrode is disposed at a distance of at least two rows from the pixel provided with the pixel electrode. Further, the partial wiring 161 that affects the potential of the pixel electrode is also disposed in a pixel that is separated from the pixel provided with the pixel electrode by at least two rows. Therefore, the gate driver 11 is provided with the pixel electrode as compared with the case where the gate driver 11 is arranged in the row of the pixel provided with the pixel electrode affected by the potential of the clock signal supplied to the gate driver 11 or in the adjacent row. The distance between the common electrode of the selected pixel and the partial wiring 161 that supplies the clock signal is increased. As a result, the pixel electrode is not easily affected by fluctuations in the potential of the control wiring 16 via the common electrode, and luminance unevenness can be reduced.
  • the partial wiring 161 connected to the gate driver 11 but also the internal wirings netA and netB in the gate driver 11 are provided with pixel electrodes that are affected by the potential of the clock signal supplied to the gate driver 11. Are arranged in pixels that are two or more rows away from each other.
  • the potential of the internal wiring netA (n) in the gate driver 11 (n) becomes L level at the timing when the gate line 13 (n) switches to the non-selected state.
  • the potential of the internal wiring netB (n) in the gate driver 11 (n) changes at the same phase as the clock signal CK1B, and the potential becomes L level at the timing when the gate line 13 (n + 4) switches to the non-selected state.
  • the internal wirings netA (n) and netB (n) are also arranged two or more rows away from the pixel provided with the pixel electrode connected to these gate lines, so that these pixel electrodes are connected to the potential of the internal wiring. Can be made less susceptible to fluctuations.
  • FIG. 8 is a timing chart showing a change in the potential of the clock signal and a change in the potential of the gate line 13 in this application example.
  • the 16-phase clock signals CK1A to CK8A and CK1B to CK8B in this application example are shifted in phase by 1/8 period, and at the H level and the L level every 8 horizontal scanning periods (8H). Repeat the potential alternately.
  • the reset signal CLR is not shown, the reset signal CLR is a signal that is at the H level for a certain period every vertical scanning period, as in the above-described embodiment, and every frame. Output from the display control circuit 4.
  • the clock signals CKA and CKB supplied to the gate driver 11 are two clock signals having opposite phases, and the combination of the clock signals CKA and CKB in this embodiment is (CK1A, CK1B), (CK2A, CK2B). , (CK3A, CK3B), (CK4A, CK4B), (CK5A, CK5B), (CK6A, CK6B), (CK7A, CK7B), (CK8A, CK8B), (CK1B, CK1A), (CK2B, CK2A), ( CK3B, CK3A), (CK4B, CK4A), (CK5B, CK5A), (CK6B, CK6A), (CK7B, CK7A), (CK8B, CK8A).
  • the configuration of the gate driver 11 in this application example is the same as the configuration shown in FIG. 6, but is different from the above embodiment in the following points.
  • n 16j + 1 (j is an integer equal to or larger than 0)
  • the gate line 13 (n-8) is connected to the gate terminals of the TFT-B and J of the gate driver 11 (n). ) Is supplied.
  • the combination of the clock signals CKA and CKB supplied to the gate driver 11 (n) is (CK1A, CK1B).
  • the TFTs B and J of the gate driver 11 (n) are turned on from time t9 to t10 when the potential of the gate line 13 (n-8) becomes H level, and netA (n) becomes TFT- A potential (VDD ⁇ Vth (B)) that is smaller by the threshold voltage (Vth (B)) of B is precharged to netA (n).
  • the potential of the clock signal CK1A is at the L level
  • the potential of the clock signal CK1B is at the H level
  • the TFT-D, G, and F are turned on, so that the gate line 13 (n) is at the L level potential (VSS).
  • TFT-J and TFT-G are simultaneously turned on, and netB (n) is charged to a potential close to the L level input to TFT-J.
  • the potential of the clock signal CK1A transitions to the H level, and the potential of the clock signal CK1B transitions to the L level.
  • the potential of netA (n) is pushed up to a potential higher than the H level by the capacitor Cbst.
  • the potential of the clock signal CK1B is at the L level, and the TFTs D and G are turned off. Therefore, the potential of the gate line 13 (n) is changed from the L level to the H level and switched to the selected state.
  • the clock signal CK1A maintains an H level potential and the clock signal CK1B maintains an L level potential. Therefore, the gate line 13 (n) is maintained in a selected state during this period. .
  • the potential of the clock signal CK1A transitions from the H level to the L level, and the potential of the clock signal CK1B transitions from the L level to the H level, so that the TFT-D and G are turned on and the TFT-H is turned off.
  • an L level (VSS) potential is input to the gate line 13 (n), and the gate line 13 (n) is switched to a non-selected state.
  • netB (n) is the clock signal CK1B input to the TFT-G after time t10. In response to this, it is charged to a potential of H level or L level.
  • the netA (n) has the L-level (VSS) potential through the TFT-C. Input, and maintains the L level potential after time t11.
  • the gate lines 13 (n) and 13 (n + 16) are switched to the non-selected state at the timing when the potential of the clock signal CK1A changes from the H level to the L level. Further, at the timing when the clock signal CK1B changes from the H level to the L level, the gate lines 13 (n ⁇ 8) and 13 (n + 8) are switched to the non-selected state.
  • FIG. 9 is a schematic diagram showing an arrangement example of the gate driver 11 in this application example.
  • the source line 15 is not shown.
  • the gate driver 11 (1) and the gate driver 11 (17) are connected to each other via the control wiring 16.
  • the gate driver (2) and the gate driver 11 (18) are connected to each other via the control wiring 16. That is, each gate driver 11 is connected to the other gate driver 11 connected to the 16th gate line 13 through the control wiring 16 from the gate line 13 to which the gate driver 11 is connected.
  • Each gate driver 11 is disposed between the gate lines 11 in the fourth and fifth rows from the connected gate lines 11.
  • a specific example of the arrangement of the gate driver 11 will be described.
  • FIGS. 10A and 10B are schematic diagrams illustrating an arrangement example of elements of the gate driver 11 (n) in this application example.
  • TFT-A to TFT-J in the gate driver 11 (n) are represented by only alphabets A to J, omitting the notation of “TFT-” in FIGS. 10A and 10B.
  • FIGS. 10A and 10B are continuous in column 202.
  • the gate driver 11 (n) is covered with a black matrix (not shown) provided on the counter substrate 20b (see FIG. 1) in the pixel row Pn + 4 provided with the pixel electrode connected to the gate line 13 (n + 4). It is provided in the broken light shielding area.
  • the control wiring 16 for supplying the clock signal CK1A to the gate terminal of the TFT-H of the gate driver 11 (n) is connected to the gate line 13 (n + 4) from the terminal portion 12g (see FIG. 4).
  • the pixel is provided so as to extend substantially parallel to the source line 15 to the row Pn + 4 of the pixel provided with the electrode, and in the row Pn + 4, the pixel provided with the TFT-H is arranged so as to be substantially parallel to the gate line 13.
  • the control wiring 16 for supplying the clock signal CK1B to the gate terminal of the TFT-D of the gate driver 11 (n) extends substantially parallel to the source line 15 up to the row Pn + 4.
  • the gate line 13 is disposed substantially parallel to the gate terminal.
  • the partial wiring 161 that supplies the clock signals CK1A and CK1B and is substantially parallel to the gate line 13 is provided in the light shielding region of the pixel in the row Pn + 4.
  • the gate driver 11 (n) is connected to a gate line 13 (13 (n), (n + 16), (n-8), (n + 8)) that is affected by the potential of the clock signal supplied to the gate driver 11.
  • the pixel electrode is disposed at a distance of at least four rows from the pixel provided with the pixel electrode.
  • the partial wiring 161 that affects the potential of the pixel electrode is also arranged in a pixel that is separated from the pixel provided with the pixel electrode by at least four rows. Therefore, the distance between the common electrode of the pixel in which the pixel electrode is arranged and the partial wiring 161 is longer than in the above embodiment, and the potential variation through the common electrode input to the pixel electrode is reduced. Further, luminance unevenness can be reduced.
  • the pixel electrode connected to the gate line 13 that is switched to the non-selected state is provided at the timing when the two clock signals CKA and CKB supplied to the gate driver 11 change to the L level potential.
  • the gate driver 11 is disposed in a pixel that is at least two rows away from the pixel.
  • the pixel electrode connected to the gate line 13 that is switched to the non-selected state is provided at the timing when the two clock signals CKA and CKB supplied to the gate driver 11 change to the L level potential.
  • the gate driver 11 is arranged in a pixel that is at least four rows away from the pixel.
  • the gate driver 11 has the potential of the clock signal supplied to the gate driver 11 being L.
  • the pixel is arranged at least N / 4 rows or more away from the pixel provided with the pixel electrode connected to the gate line 13 that is switched to the non-selected state at the timing of changing to the level.
  • the internal wirings netA and netB in the gate driver 11 are also pixels separated by four or more rows from the pixel provided with the pixel electrode affected by the potential of the clock signal supplied to the gate driver 11. Placed in.
  • the potential of the internal wiring netA (n) in the gate driver 11 (n) becomes L level at the timing when the gate line 13 (n) switches to the non-selected state.
  • the potential of the internal wiring netB (n) in the gate driver 11 (n) changes at the same phase as the clock signal CK1B, and the potential becomes L level when the gate line 13 (n + 8) is switched to the non-selected state.
  • the internal wirings netA (n) and netB (n) are also arranged at least four rows away from the pixels provided with the pixel electrodes connected to these gate lines, so that these pixel electrodes are connected to the potentials of the internal wirings. Can be made less susceptible to fluctuations.
  • each gate driver 11 is driven using an 8-phase clock signal and an application example using a 16-phase clock signal has been described. You may let them. In short, each gate driver 11 may be driven using a clock signal of eight phases or more.
  • the pixel electrode connected to the gate line 13 that switches to the non-selected state is arranged in a pixel that is two or more rows away from the specific pixel provided with the pixel electrode, but at least the partial wiring 161 may be arranged in a pixel that is two or more rows away. Good. That is, the switching element, the capacitor, and the internal wiring configuring the gate driver 11 may be provided in the specific pixel.
  • the internal wiring is provided in the specific pixel.
  • the pixel electrode in a specific pixel is more susceptible to fluctuations in the potential of the internal wiring.
  • the influence of the potential variation received by the pixel electrode of the specific pixel is reduced. Therefore, it is desirable that both the partial wiring 161 and the internal wiring are provided in a pixel that is two or more rows away from a specific pixel.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

画素の輝度むらを軽減し得る技術を提供する。アクティブマトリクス基板２０ａは、表示領域においてゲート線１３のそれぞれに対応して設けられ、供給される制御信号に応じて、対応する一のゲート線１３を選択又は非選択の状態に切り替える複数の駆動回路１１を備える。駆動回路１１は表示領域において駆動用信号を供給する制御配線１６と接続される。駆動用信号は、一定の周期で第１の電位と前記第１の電位よりも低い第２の電位とを繰り返し、互いに位相が異なるＮ相（Ｎ：８以上の整数）の信号を含む。複数の制御配線のうち一部の制御配線１６は、ゲート線と略平行な配線部分を有する。複数のゲート線１３のうち一部のゲート線１３は、配線部分に供給される駆動用信号が第２の電位に変化する期間において、非選択状態に切り替えられる。配線部分は、一部のゲート線１３に接続された画素電極が設けられた画素から少なくともＮ／４行以上離れた画素に配置される。

Description

アクティブマトリクス基板、及びそれを備えた表示装置
　本発明は、アクティブマトリクス基板、及びそれを備えた表示装置に関する。
　国際公開第２０１４／０６９５２９号公報には、ゲート線ごとに、ゲート線を選択状態に切り替えるための駆動回路が表示領域内に設けられたアクティブマトリクス基板が開示されている。駆動回路は、複数のスイッチング素子と、一部のスイッチング素子が接続された内部配線とを含み、対応する一のゲート線近傍の複数の画素に分散して配置される。また、アクティブマトリクス基板には、各駆動回路に対して制御信号を供給する制御配線が設けられている。供給される制御信号に応じて、駆動回路における内部配線の電位が変動し、ゲート線を選択又は非選択の状態にする電圧信号がゲート線に出力される。
　国際公開第２０１４／０６９５２９号公報において、ゲート線が選択状態から非選択状態に切り替えられるタイミングで、ゲート線の近傍に設けられた制御配線の電位が変動する場合がある。各画素に設けられる画素電極に対向して配置された共通電極は、この配線の電位変動の影響を受ける。この配線の電位が変動するタイミングで非選択状態に切り替えられるゲート線に接続された画素電極に、共通電極を介して制御配線の電位の変動が伝搬し、輝度むらが生じる。
　本発明は、画素の輝度むらを軽減し得る技術を提供することを目的とする。
　本発明に係るアクティブマトリクス基板は、複数のゲート線と複数のソース線とによって行列状に形成された複数の画素からなる表示領域を有し、各画素に設けられた画素電極と、前記画素電極に対向して配置された共通電極とを備えるアクティブマトリクス基板であって、前記表示領域において前記複数のゲート線のそれぞれに対応して設けられ、供給される駆動用信号に応じて、対応する一のゲート線を選択又は非選択の状態に切り替える複数の駆動回路と、前記表示領域において前記複数の駆動回路のそれぞれと接続された複数の制御配線と、を備え、前記複数の制御配線は、一定の周期で第１の電位と前記第１の電位よりも低い第２の電位とを繰り返し、互いに位相が異なるＮ相（Ｎ：８以上の整数）の駆動用信号を供給し、前記複数の制御配線のうち一部の制御配線は、ゲート線と略平行な配線部分を有し、前記複数のゲート線のうち一部のゲート線は、前記配線部分に供給される駆動用信号が前記第１の電位から前記第２の電位に変化する期間において、非選択状態に切り替えられ、前記配線部分は、前記一部のゲート線に接続された画素電極が設けられた画素から少なくともＮ／４行以上離れた画素に配置される。
　本発明の構成によれば、画素の輝度むらを軽減することができる。
図１は、実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。 図３は、図２に示す画素の概略構成を示す模式図である。 図４は、図１に示すアクティブマトリクス基板と、アクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。 図５は、実施形態における８つのクロック信号とゲート線の電位の変化を示すタイミングチャートである。 図６は、図４に示すゲートドライバの等価回路の一例を示す図である。 図７Ａは、図４に示すゲートドライバの配置例を示す模式図である。 図７Ｂは、図４に示すゲートドライバの配置例を示す模式図である。 図８は、応用例におけるクロック信号とゲート線の電位の変化を示すタイミングチャートである。 図９は、応用例におけるアクティブマトリクス基板と、アクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。 図１０Ａは、図９に示すゲートドライバの配置例を示す模式図である。 図１０Ｂは、図９に示すゲートドライバの配置例を示す模式図である。
　本発明の一実施形態に係るアクティブマトリクス基板は、複数のゲート線と複数のソース線とによって行列状に形成された複数の画素からなる表示領域を有し、各画素に設けられた画素電極と、前記画素電極に対向して配置された共通電極とを備えるアクティブマトリクス基板であって、前記表示領域において前記複数のゲート線のそれぞれに対応して設けられ、供給される駆動用信号に応じて、対応する一のゲート線を選択又は非選択の状態に切り替える複数の駆動回路と、前記表示領域において前記複数の駆動回路のそれぞれと接続された複数の制御配線と、を備え、前記複数の制御配線は、一定の周期で第１の電位と前記第１の電位よりも低い第２の電位とを繰り返し、互いに位相が異なるＮ相（Ｎ：８以上の整数）の駆動用信号を供給し、前記複数の制御配線のうち一部の制御配線は、ゲート線と略平行な配線部分を有し、前記複数のゲート線のうち一部のゲート線は、前記配線部分に供給される駆動用信号が前記第１の電位から前記第２の電位に変化する期間において、非選択状態に切り替えられ、前記配線部分は、前記一部のゲート線に接続された画素電極が設けられた画素から少なくともＮ／４行以上離れた画素に配置される（第１の構成）。
　第１の構成によれば、アクティブマトリクス基板における表示領域に、ゲート線を選択又は非選択の状態に切り替える駆動回路が設けられ、駆動回路に駆動用信号を供給する制御配線が設けられる。駆動用信号は、一定の周期で第１の電位と第２の電位とを繰り返すＮ相（Ｎ：８以上の整数）の信号を含む。制御配線は、ゲート線に略平行な配線部分を有する。配線部分は、複数のゲート線のうち、配線部分の電位が第２の電位に変化する期間において非選択状態に切り替えられる一部のゲート線に接続された画素電極が設けられた画素から少なくともＮ／４行以上、すなわち、２行以上離れた画素に設けられる。そのため、配線部分の電位の変動の影響を受けるゲート線と接続された画素電極が配置された画素や当該画素に隣接する行に、当該配線部分が設けられる場合と比べ、当該画素電極に対向して配置された共通電極と当該配線部分との距離が遠くなる。その結果、当該共通電極が配線部分の電位の変動の影響を受けにくく、画素電極が当該共通電極を介して受ける電位の変動も小さくなり、輝度むらを軽減することができる。
　前記第１の構成において、一の駆動回路は、ゲート線と略平行な内部配線を有し、前記内部配線は、前記一部の制御配線と略同じ位相で電位が変化し、前記配線部分が設けられた画素の行に配置されることとしてもよい（第２の構成）。
　第２の構成によれば、駆動回路は、一部の制御配線と略同じ位相で電位が変化し、ゲート線と略平行な内部配線を有する。この内部配線は、一部の制御配線におけるゲート線に略平行な配線部分と同じ行に配置される。そのため、内部配線が、前記一部のゲート線と接続された画素電極が設けられた画素や、その隣接する行の画素に設けられる場合と比べ、これら画素の画素電極に、内部配線の電位の変動が伝搬されにくい。よって、駆動用信号を供給する配線部分だけでなく、内部配線の電位の変動によって生じる輝度むらを低減できる。
　第１又は第２の構成において、前記Ｎ相の駆動用信号は、４水平走査期間ごとに前記第１の電位と前記第２の電位とを繰り返し、１／４周期ずつ位相がずれた８相の駆動用信号であることとしてもよい（第３の構成）。
　第３の構成によれば、４水平走査期間よりも短い周期で各駆動用信号を供給する場合と比べ、駆動用信号を供給するための消費電力を低減できる。
　第１又は第２の構成において、前記Ｎ相の駆動用信号は、８水平走査期間ごとに前記第１の電位と前記第２の電位とを繰り返し、１／８周期ずつ位相がずれた１６相の駆動用信号であることとしてもよい（第４構成）。
　第４の構成によれば、上記第２の構成よりも、さらに、画素電極に対向して配置された共通電極と、当該画素電極の電位に影響を与える制御配線との間の距離が遠くなるため、画素電極が共通電極を介して受ける電位の変動はより小さくなる。その結果、第２の構成よりも輝度むらをより軽減することができる。
　本発明の一実施形態に係る表示装置は、第１から第４のいずれかのアクティブマトリクス基板と、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を有する（第５の構成）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａと対向基板２０ｂとを挟むように、一対の偏光板が設けられている。対向基板２０ｂには、ブラックマトリクス（ＢＭ）と、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ（いずれも図示略）が形成されている。
　図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに設けられた後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までＭ（Ｍ：自然数）本のゲート線１３（１）～１３（Ｍ）が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線１３と称する。アクティブマトリクス基板２０ａには、各ゲート線１３と交差するように複数のソース線１５が形成されている。ゲート線１３とソース線１５とで囲まれる領域が１つの画素を形成している。各画素ＰＩＸは、カラーフィルタのいずれかの色に対応し、ゲート線１３の延伸方向に、Ｒ，Ｇ，Ｂの順に配列されている。
　図３は、アクティブマトリクス基板２０ａにおける一部の画素の概略構成を示す模式図である。図３に示すように、画素ＰＩＸは、画素ＰＩＸを構成する一のゲート線１３と一のソース線１５とに接続された薄膜トランジスタ１０（ＴＦＴ：Thin Film Transistor）（以下、画素用ＴＦＴ）を備える。画素用ＴＦＴ１０のドレイン電極は、画素電極ＰＸＢと接続されている。本実施形態における表示パネル２は、例えばＦＦＳ（Fringe Field Switching）モードの液晶パネルである。画素電極ＰＸＢは、例えば、ＩＴＯ等の透明導電膜で構成され、複数のスリットを有する。また、図示を省略するが、アクティブマトリクス基板２０ａには、絶縁膜を介して画素電極ＰＸＢと対向するように、ＩＴＯ等の透明導電膜で構成された共通電極が設けられている。画素用ＴＦＴ１０がオンになると、ソースドライバ３（図２参照）からソース線１５を介してデータ信号電圧が画素電極ＰＸＢに入力される。共通電極（図示略）は、表示制御回路４（図１参照）によって所定の電圧が印加される。画素ＰＩＸの電位は、ゲート線１３の電位変化に応じて、ソース線１５の電位と、画素電極ＰＸＢとゲート線１３との間の容量Ｃｇｄと、画素電極ＰＸＢと共通電極（図示略）との間の容量Ｃｃｏｍとによって制御される。
　図４は、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す模式図である。図４では、便宜上、ソース線１５の図示を省略している。図４に例示するように、ゲート線１３ごとに、一のゲートドライバ１１が接続されている。例えば、ゲート線１３（１）と接続されたゲートドライバ１１（１）と、ゲート線１３（９）と接続されたゲートドライバ１１（９）と、ゲート線１３（１７）と接続されたゲートドライバ１１（１７）・・・は、制御配線１６を介して互いに接続されている。同様に、ゲート線１３（２）と接続されたゲートドライバ（２）と、ゲート線１３（１０）と接続されたゲートドライバ１１（１０）と、ゲート線１３（１８）と接続されたゲートドライバ１１（１８）・・・は、制御配線１６を介して互いに接続されている。つまり、この例において、各ゲートドライバ１１は、当該ゲートドライバ１１が接続されたゲート線１３から８本目のゲート線１３に接続された他のゲートドライバ１１と制御配線１６を介して接続されている。
　また、本実施形態において、ゲートドライバ１１（１）は、ゲート線１３（３）とゲート線１３（４）の間に配置され、ゲートドライバ１１（２）は、ゲート線１３（４）とゲート線１３（５）の間に配置されている。つまり、この例において、各ゲートドライバ１１は、接続されたゲート線１３から２行目と３行目のゲート線１３の間に配置されている。
　なお、この例では、一のゲート線１３に対して１つのゲートドライバ１１が設けられているが、一のゲート線１３に対して複数のゲートドライバ１１が設けられていてもよい。
　図４に示すアクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域には、端子部１２ｇ，１２ｓが設けられている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。また、端子部１２ｓは、表示制御回路４、ソースドライバ３、及びソース線１５（図２参照）と接続されている。
　表示制御回路４は、制御信号として、４水平期間ごとに、電位がＨレベル（ＶＤＤ）とＬレベル（ＶＳＳ）とを繰り返す信号（以下、クロック信号）と、クロック信号のＨレベルと同じ電位の信号（以下、リセット信号）とを端子部１２ｇへ供給する。
　電源５は、電源電圧信号をソースドライバ３及び端子部１２ｇに供給する。
　端子部１２ｇは、供給される制御信号及び電源電圧信号等の信号を受け取り、制御配線１６を介して、各ゲートドライバ１１に各信号を供給する。ゲートドライバ１１は、供給される信号に応じて、対応するゲート線１３に対し、選択状態と非選択状態の一方を示す電圧信号を出力する。以下の説明において、ゲート線１３が選択されている状態をゲート線１３の駆動と呼ぶ。ソースドライバ３は、表示制御回路４から入力される信号に応じて、端子部１２ｓを介し、各ソース線１５（図２参照）にデータ信号を出力する。
　次に、ゲートドライバ１１の構成について説明する。図６は、ゲート線１３（ｎ）に接続されているゲートドライバ１１（ｎ）の等価回路を例示した図である。但し、ｎ＝８ｊ＋１、ｊは０以上の整数である。
　ゲートドライバ１１（ｎ）は、スイッチング素子として、アルファベットＡ～Ｊで示す薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）（以下、ＴＦＴ－Ａ～ＴＦＴ－Ｊ）と、キャパシタＣｂｓｔとを有する。
　図６において、ＴＦＴ－Ｂのソース端子と、ＴＦＴ－Ａ及びＴＦＴ－Ｃのドレイン端子と、ＴＦＴ－Ｆのゲート端子と、キャパシタＣｂｓｔの一方の電極とが接続されている内部配線をｎｅｔＡと称する。また、ＴＦＴ－Ｇのソース端子と、ＴＦＴ－Ｈ、ＴＦＴ－Ｉ、及びＴＦＴ－Ｊのドレイン端子と、ＴＦＴ－Ｃのゲート端子とが接続されている内部配線をｎｅｔＢと称する。
　ＴＦＴ－Ａのドレイン端子はｎｅｔＡと接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ａは、リセット信号ＣＬＲの電位に応じて、ｎｅｔＡ（ｎ）をＬレベル（ＶＳＳ）に引き下げる。
　ＴＦＴ－Ｂのゲート端子には、ゲート線１３（ｎ－１）と接続され、ソース端子は、ゲートドライバ１１（ｎ）におけるｎｅｔＡ（ｎ）と接続されている。ＴＦＴ－Ｂは、セット信号Ｓとして、ゲート線１３（ｎ－４）の電位を受け取る。なお、ゲート線１３（１）を駆動するゲートドライバ１１におけるＴＦＴ－Ｂは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。
　つまり、この例において、ゲートドライバ１１（ｎ）におけるＴＦＴ－Ｂのゲート端子は、ゲート線１３（ｎ）の駆動タイミングより４水平走査期間前に駆動されるゲート線１３（ｎ－４）の電位が入力される。ＴＦＴ－Ｂは、ゲート線１３（ｎ－４）の電位に応じて、セット信号Ｓの電位をｎｅｔＡ（ｎ）に出力し、ｎｅｔＡ（ｎ）を充電（プリチャージ）する。
　ＴＦＴ－Ｃは、ゲート端子がｎｅｔＢ（ｎ）と接続され、ドレイン端子がｎｅｔＡ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｃは、ｎｅｔＢ（ｎ）の電位に応じて、ｎｅｔＡ（ｎ）をＬレベル（ＶＳＳ）にする。
　ＴＦＴ－Ｆは、ゲート端子がｎｅｔＡ（ｎ）と接続され、ソース端子がゲート線１３（ｎ）に接続され、ドレイン端子にクロック信号ＣＫＡが供給される。ＴＦＴ－Ｆは、ｎｅｔＡ（ｎ）の電位に応じて、クロック信号ＣＫＡの電位をゲート線１３（ｎ）に出力してキャパシタＣｂｓｔを充電し、ゲート線１３（ｎ）を選択状態に切り替える。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線１３（ｎ）と接続されている。キャパシタＣｂｓｔは、ＴＦＴ－Ｆから出力されるクロック信号ＣＫＡの電位に応じて、ｎｅｔＡ（ｎ）の電位を昇圧させる。
　ＴＦＴ－Ｅは、ドレイン端子がゲート線１３（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｅは、リセット信号ＣＬＲの電位に応じて、ゲート線１３（ｎ）の電位をＬレベル（ＶＳＳ）にする。
　ＴＦＴ－Ｄは、ドレイン端子がゲート線１３（ｎ）と接続され、ゲート端子にクロック信号ＣＫＢが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｄは、クロック信号ＣＫＢの電位に応じて、ゲート線１３（ｎ）の電位をＬレベル（ＶＳＳ）にする。
　ＴＦＴ－Ｇは、ゲート端子とドレイン端子とが接続され、ゲート端子とドレイン端子にクロック信号ＣＫＢが供給され、ソース端子がｎｅｔＢ（ｎ）に接続されている。ＴＦＴ－Ｇは、クロック信号ＣＫＢの電位に応じて、ｎｅｔＢ（ｎ）に、（クロック信号ＣＫＢのＨレベルの電位－閾値電圧）の電位を出力する。
　ＴＦＴ－Ｈは、ドレイン端子がｎｅｔＢ（ｎ）に接続され、ゲート端子にクロック信号ＣＫＡが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｈは、クロック信号ＣＫＡの電位に応じて、ｎｅｔＢ（ｎ）の電位をＬレベル（ＶＳＳ）にする。
　ＴＦＴ－Ｉは、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｉは、リセット信号ＣＬＲの電位に応じて、ｎｅｔＢ（ｎ）の電位をＬレベル（ＶＳＳ）にする。
　ＴＦＴ－Ｊは、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ゲート端子がゲート線１３（ｎ－４）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｊは、セット信号Ｓとして、ゲート線１３（ｎ－４）の電位を受け取る。なお、ゲート線１３（１）を駆動する駆動回路１１におけるＴＦＴ－Ｊは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。ＴＦＴ－Ｊは、セット信号Ｓの電位に応じて、ｎｅｔＢ（ｎ）の電位をＬレベル（ＶＳＳ）にする。
　図５は、本実施例における８つのクロック信号の電位の変化と、ゲート線１３（ｎ）及び１３（ｎ－１）と、ｎｅｔＡ（ｎ）及びｎｅｔＢ（ｎ）の電位の変化を表すタイミングチャートである。
　本実施例では、クロック信号として、位相が１／４周期ずつずれ、４水平走査期間（４Ｈ）ごとに、Ｈレベル（ＶＤＤ）とＬレベル（ＶＳＳ）の電位を交互に繰り返す８相のクロック信号ＣＫ１Ａ～ＣＫ４Ａ及びＣＫ１Ｂ～ＣＫ４Ｂを用いる。なお、図５において、リセット信号ＣＬＲの図示を省略しているが、リセット信号ＣＬＲは、一垂直走査期間毎に一定期間Ｈレベルとなる信号であり、１フレームごとに表示制御回路４から出力される。
　本実施形態では、ゲートドライバ１１のＴＦＴ－Ｆ及びＴＦＴ－Ｈと、ＴＦＴ－ＤとＴＦＴ－Ｇにそれぞれ供給されるクロック信号ＣＫＡ、ＣＫＢは、クロック信号ＣＫ１Ａ～ＣＫ４Ａ及びＣＫ１Ｂ～ＣＫ４Ｂのうち、互いに逆位相となる２つのクロック信号である。クロック信号ＣＫＡとＣＫＢの組み合わせは、（ＣＫ１Ａ，ＣＫ１Ｂ）、（ＣＫ２Ａ，ＣＫ２Ｂ）、（ＣＫ３Ａ，ＣＫ３Ｂ）、（ＣＫ４Ａ，ＣＫ４Ｂ）、（ＣＫ１Ｂ，ＣＫ１Ａ）、（ＣＫ２Ｂ，ＣＫ２Ａ）、（ＣＫ３Ｂ，ＣＫ３Ａ）、（ＣＫ４Ｂ，ＣＫ４Ａ）の８通りである。
　各ゲートドライバ１１は、前段のゲート線１３を駆動するゲートドライバ１１に供給されるクロック信号と１／４周期ずれたクロック信号が供給される。つまり、ゲートドライバ１１（ｎ）に供給されるクロック信号ＣＫＡとＣＫＢの組み合わせが、（ＣＫ１Ａ，ＣＫ１Ｂ）である場合、ゲートドライバ１１（ｎ＋１）に供給されるクロック信号ＣＫＡとＣＫＢの組み合わせは（ＣＫ２Ａ，ＣＫ２Ｂ）であり、ゲートドライバ１１（ｎ－１）に供給されるクロック信号ＣＫＡとＣＫＢの組み合わせは（ＣＫ４Ｂ，ＣＫ４Ａ）となる。
　図５及び図６を参照してゲートドライバ１１（ｎ）の動作を説明する。なお、以下では、ゲートドライバ１１（ｎ）に、クロック信号ＣＫＡとしてクロック信号ＣＫ１Ａ、クロック信号ＣＫＢとしてクロック信号ＣＫ１Ｂが供給されるものとして説明する。
　図５における時刻ｔ５において、ゲート線１３（ｎ－４）のＨレベルの電位がＴＦＴ－Ｂ、Ｊに入力され、ＴＦＴ－Ｂ、Ｊはオンになる。ＴＦＴ－Ｂがオンになることにより、Ｈレベルの電位よりＴＦＴ－Ｂの閾値電圧（Ｖｔｈ（Ｂ））分だけ小さい電位（ＶＤＤ－Ｖｔｈ（Ｂ））が、ｎｅｔＡ（ｎ）にプリチャージされる。
　このとき、ＴＦＴ－Ｆのドレイン端子には、Ｌレベルの電位のクロック信号ＣＫ１Ａが供給され、ＴＦＴ－Ｄ、Ｇのゲート端子には、Ｈレベルの電位のクロック信号ＣＫ１Ｂが供給される。これにより、ＴＦＴ－Ｄ、Ｇ、Ｆはオンになり、ゲート線１３（ｎ）はＬレベルの電位（ＶＳＳ）を維持する。また、ＴＦＴ－ＪとＴＦＴ－Ｇは同時にオンになるため、ｎｅｔＢ（ｎ）は、ＴＦＴ－Ｇに入力されるＨレベルの電位と、ＴＦＴ－Ｊに入力されるＬレベルの電位を分圧した電位に充電される。この例において、ＴＦＴ－Ｊは、ＴＦＴ－Ｇよりも大きく設計されており、ｎｅｔＢ（ｎ）は、ＴＦＴ－Ｊに入力されるＬレベルに近い電位に充電される。
　時刻ｔ５から時刻ｔ９までの間、クロック信号ＣＫ１ＡはＬレベルの電位を維持し、クロック信号ＣＫ１ＢはＨレベルの電位を維持する。そのため、時刻ｔ５からｔ９の間、ｎｅｔＡ（ｎ）はプリチャージされた状態を維持し、ゲート線１３（ｎ）は非選択の状態を維持する。また、ゲート線１３（ｎ－４）は、時刻ｔ５からｔ９まで選択状態を維持し、時刻ｔ９においてＬレベルの電位となり、非選択状態に切り替えられる。そのため、ＴＦＴ－Ｂ，Ｊは、時刻ｔ５からｔ９までオン状態となり、時刻ｔ９以降はオフ状態となる。よって、ＴＦＴ－ＪとＴＦＴ－Ｇは、時刻ｔ５からｔ９の間、同時にオンになるため、ｎｅｔＢ（ｎ）はＬレベルに近い電位を維持する。
　時刻ｔ９において、クロック信号ＣＫ１Ａの電位がＨレベルに遷移し、クロック信号ＣＫ１Ｂの電位がＬレベルに遷移する。これにより、ｎｅｔＡ（ｎ）の電位は、キャパシタＣｂｓｔによってＨレベルよりも高い電位に突き上げられる。このとき、クロック信号ＣＫ１Ｂの電位はＬレベルであり、ＴＦＴ－Ｄ，Ｇはオフになる。そのため、ゲート線１３（ｎ）の電位はＬレベルからＨレベルとなり、選択状態に切り替えられる。
　時刻ｔ９以降は、ＴＦＴ－Ｊはオフになるため、ＴＦＴ－Ｇのオン／オフのタイミングでｎｅｔＢ（ｎ）の電位はＨレベル又はＬレベルに遷移する。つまり、時刻ｔ９以降、ｎｅｔＢ（ｎ）は、クロック信号ＣＫ１Ｂの電位に応じてＨレベル又はＬレベルに充電される。
　時刻ｔ９からｔ１０までの間、クロック信号ＣＫ１ＡはＨレベルの電位を維持し、クロック信号ＣＫ１ＢはＬレベルの電位を維持する。そのため、時刻ｔ９からｔ１０の間はゲート線１３（ｎ）を選択した状態が維持され、ｎｅｔＢ（ｎ）は、Ｌレベルの電位を維持する。
　時刻ｔ１０において、クロック信号ＣＫ１Ａの電位がＨレベルからＬレベルに遷移し、クロック信号ＣＫ１Ｂの電位がＬレベルからＨレベルに遷移する。これにより、ＴＦＴ－Ｄ、Ｇがオンになり、ＴＦＴ－Ｈはオフになる。その結果、ゲート線１３（ｎ）は、Ｌレベル（ＶＳＳ）の電位が入力され、非選択の状態に切り替えられる。また、ｎｅｔＢ（ｎ）は、ＴＦＴ－Ｇを介してＨレベルの電位が入力され、ＴＦＴ－Ｃがオンになる。そのため、ｎｅｔＡ（ｎ）は、ＴＦＴ－Ｃを介してＬレベル（ＶＳＳ）の電位が入力され、時刻ｔ１０以降、Ｌレベルの電位を維持する。
　表示制御回路４は、時刻ｔ９からｔ１０の間に、ゲート線１３（ｎ）と接続された画素用ＴＦＴ１０が配置された画素に書き込むべきデータ信号を、端子部１２ｓを介してソース線１５に供給する。これにより、１フレーム期間において、ゲート線１３（ｎ）が非選択の状態となる時刻ｔ１０以降、画素用ＴＦＴ１０を介したデータ信号に応じた電圧が、当該画素における画素電極ＰＸＢによって保持される。
　図５に示すように、クロック信号ＣＫ１Ａの電位がＨレベルからＬレベルに変化するタイミング（ｔ１０）で、ゲート線１３（ｎ）が非選択状態に切り替えられ、クロック信号ＣＫ１ＢがＨレベルからＬレベルに変化するタイミング（ｔ１１）で、ゲート線１３（ｎ＋４）が非選択状態に切り替えられる。
　ゲート線１３（ｎ）に接続された画素電極が設けられた画素にクロック信号ＣＫ１Ａを供給する制御配線１６の部分が設けられると、当該画素に設けられる共通電極（図示略）は、ゲート線１３（ｎ）の電位がＨレベルからＬレベルに変化するタイミングで当該制御配線１６の電位の変動による影響を受け、本来の電位よりも小さい電位となる。同様に、ゲート線１３（ｎ＋４）に接続された画素電極が設けられた画素にクロック信号ＣＫ１Ｂを供給する制御配線１６の部分が設けられると、当該画素に設けられる共通電極（図示略）は、ゲート線１３（ｎ＋４）の電位がＨレベルからＬレベルに変化するタイミングで当該制御配線１６の電位の変動による影響を受け、本来の電位よりも小さい電位となる。その結果、ゲート線１３（ｎ）とゲート線１３（ｎ＋４）に接続された画素電極の電位も、共通電極を介して、本来保持すべき電位よりも小さい電位となるが、画素電極はソース線１５と画素用ＴＦＴ１０を介して接続されているため、本来保持すべき電位にわずかに回復する。従って、正極性の画素電極と共通電極の電位差は本来設定されるべき電位差より大きくなり、負極性の画素電極と共通電極の電位差は本来設定されるべき電位差より小さくなるため、輝度むらが生じる。そのため、本実施形態では、各ゲートドライバ１１を、当該ゲートドライバ１１に供給されるクロック信号の電位がＬレベルに変化するタイミングで非選択状態に切り替えられるゲート線１３に接続された画素電極が設けられた画素から少なくとも２行以上離れた画素に配置する。以下、具体的にゲートドライバ１１の配置例を説明する。
　図７Ａ及び７Ｂは、本実施形態におけるゲートドライバ１１（ｎ）の配置例を示す模式図である。なお、便宜上、ゲートドライバ１１（ｎ）におけるＴＦＴ－Ａ～ＴＦＴ－Ｊは、図７Ａ及び７Ｂにおいて”ＴＦＴ－”の表記を省略し、アルファベットＡ～Ｊのみで表されている。また、図７Ａ及び７Ｂは、列２０１において連続しているものとする。
　ゲートドライバ１１（ｎ）は、ゲート線１３（ｎ＋２）に接続された画素電極ＰＸＢが設けられた画素ＰＩＸの行Ｐｎ＋２において、対向基板２０ｂ（図１参照）に設けらられたブラックマトリクス（図示略）によって覆われた遮光領域に設けられる。
　図７Ａにおいて、ゲートドライバ１１（ｎ）のＴＦＴ－Ｈのゲート端子にクロック信号ＣＫＡ（ＣＫ１Ａ）を供給する制御配線１６は、端子部１２ｇ（図４参照）から、ゲート線１３（ｎ＋２）に接続された画素電極ＰＸＢが設けられた画素の行Ｐｎ＋２までソース線１５と略平行に延伸し、行Ｐｎ＋２において、ＴＦＴ－Ｈが設けられた画素までゲート線１３と略平行となるように配置されている。また、図７Ｂに示すように、ゲートドライバ１１（ｎ）のＴＦＴ－Ｄのゲート端子にクロック信号ＣＫＢ（ＣＫ１Ｂ）を供給する制御配線１６は、行Ｐｎ＋２までソース線１５と略平行に延伸し、ＴＦＴ－Ｄのゲート端子の位置までゲート線１３と略平行に配置されている。クロック信号ＣＫ１Ａ，ＣＫ１Ｂを供給する、ゲート線１３と略平行な制御配線１６の部分１６１（以下、部分配線１６１）は、行Ｐｎ＋２の画素の遮光領域に設けられる。
　なお、図５に示すように、ゲート線１３（ｎ－４）もゲート線１３（ｎ＋４）と同様、クロック信号ＣＫ１Ｂの電位がＬレベルに変化するタイミングで非選択状態に切り替えられる。上記の通り、ゲートドライバ１１（ｎ）にクロック信号ＣＫ１Ｂを供給する部分配線１６１は、ゲート線１３（ｎ－４）に接続された画素電極が設けられた画素から６行目の画素（行Ｐｎ＋２）に配置される。
　行Ｐｎ＋２における共通電極（図示略）は、クロック信号ＣＫ１Ａ、ＣＫ１Ｂを供給する制御配線１６の電位の変動の影響を受けるが、行Ｐｎ＋２以外の行における共通電極（図示略）も、行Ｐｎ＋２における共通電極を介して、クロック信号ＣＫ１Ａ、ＣＫ１Ｂを供給する制御配線１６の電位の変動の影響を受ける。しかしながら、行Ｐｎ＋２以外の行における共通電極は、行Ｐｎ＋２における共通電極よりも電位の変動は小さくなる。例えば、行Ｐｎ＋２、Ｐｎ＋１、Ｐｎにおける共通電極の電位の変動をそれぞれ、ΔＶｃｏｍ（ｎ＋２）、ΔＶｃｏｍ（ｎ＋１）、ΔＶｃｏｍ（ｎ）とした場合、各行における共通電極の電位が変動する大きさは、ΔＶｃｏｍ（ｎ＋２）＞ΔＶｃｏｍ（ｎ＋１）＞ΔＶｃｏｍ（ｎ）となる。各行の画素に設けられた画素電極の電位は、当該画素電極が設けられた画素における共通電極の電位の変動の影響を受けて変動する。
　ゲートドライバ１１（ｎ）は、当該ゲートドライバ１１に供給されるクロック信号の電位の影響を受けるゲート線１３（１３（ｎ）、（ｎ＋８）、（ｎ－４）、（ｎ＋４））に接続された画素電極が設けられた画素から少なくとも２行以上離れた画素に配置される。また、これら画素電極の電位に影響を及ぼす部分配線１６１も、当該画素電極が設けられた画素から少なくとも２行以上離れた画素に配置される。そのため、ゲートドライバ１１が、当該ゲートドライバ１１に供給されるクロック信号の電位の影響を受ける画素電極が設けられた画素の行やその隣接する行に配置される場合と比べ、当該画素電極が設けられた画素の共通電極と、当該クロック信号を供給する部分配線１６１との距離が遠くなる。その結果、当該画素電極は、共通電極を介して、制御配線１６の電位の変動の影響を受けにくく、輝度むらを軽減することができる。
　なお、ゲートドライバ１１に接続された部分配線１６１だけでなく、ゲートドライバ１１における内部配線ｎｅｔＡ、ｎｅｔＢも、当該ゲートドライバ１１に供給されるクロック信号の電位の影響を受ける画素電極が設けられた画素から２行以上離れた画素に配置される。ゲートドライバ１１（ｎ）における内部配線ｎｅｔＡ（ｎ）は、ゲート線１３（ｎ）が非選択状態に切り替わるタイミングで電位がＬレベルとなる。また、ゲートドライバ１１（ｎ）における内部配線ｎｅｔＢ（ｎ）は、クロック信号ＣＫ１Ｂと同位相で電位が変化し、ゲート線１３（ｎ＋４）が非選択状態に切り替わるタイミングで電位がＬレベルとなる。そのため、内部配線ｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）も、これらゲート線と接続された画素電極が設けられた画素から２行以上離れて配置されることで、これら画素電極が、内部配線の電位の変動の影響を受けにくくすることができる。
　（応用例）
　上述した実施例では、位相が１／４周期ずつずれた８相のクロック信号をゲートドライバ１１に供給する例を説明したが、位相が１／８ずつずれた１６相のクロック信号をゲートドライバ１１に供給してもよい。以下、この場合について、上記実施例と異なる点を主に説明する。
　図８は、本応用例におけるクロック信号の電位の変化と、ゲート線１３の電位の変化を表すタイミングチャートである。
　図８に示すように、本応用例における１６相のクロック信号ＣＫ１Ａ～ＣＫ８Ａ及びＣＫ１Ｂ～ＣＫ８Ｂは、位相が１／８周期ずつずれ、８水平走査期間（８Ｈ）ごとに、ＨレベルとＬレベルの電位を交互に繰り返す。なお、図８において、リセット信号ＣＬＲの図示を省略しているが、上記した実施例と同様、リセット信号ＣＬＲは、一垂直走査期間毎に一定期間Ｈレベルとなる信号であり、１フレームごとに表示制御回路４から出力される。
　ゲートドライバ１１に供給されるクロック信号ＣＫＡ、ＣＫＢは、互いに逆位相となる２つのクロック信号であり、本実施形態におけるクロック信号ＣＫＡ、ＣＫＢの組み合わせは、（ＣＫ１Ａ，ＣＫ１Ｂ）、（ＣＫ２Ａ，ＣＫ２Ｂ）、（ＣＫ３Ａ，ＣＫ３Ｂ）、（ＣＫ４Ａ，ＣＫ４Ｂ）、（ＣＫ５Ａ，ＣＫ５Ｂ）、（ＣＫ６Ａ，ＣＫ６Ｂ）、（ＣＫ７Ａ，ＣＫ７Ｂ）、（ＣＫ８Ａ，ＣＫ８Ｂ）、（ＣＫ１Ｂ，ＣＫ１Ａ）、（ＣＫ２Ｂ，ＣＫ２Ａ）、（ＣＫ３Ｂ，ＣＫ３Ａ）、（ＣＫ４Ｂ，ＣＫ４Ａ）、（ＣＫ５Ｂ，ＣＫ５Ａ）、（ＣＫ６Ｂ，ＣＫ６Ａ）、（ＣＫ７Ｂ，ＣＫ７Ａ）、（ＣＫ８Ｂ，ＣＫ８Ａ）の１６通りである。
　本応用例におけるゲートドライバ１１の構成は、図６に示した構成と同様であるが、以下の点で上記実施例と異なる。図６に示すゲートドライバ１１（ｎ）において、ｎ＝１６ｊ＋１（ｊ：０以上の整数）であり、ゲートドライバ１１（ｎ）のＴＦＴ－Ｂ、Ｊのゲート端子に、ゲート線１３（ｎ－８）の電位が供給される。
　図８の例において、ゲートドライバ１１（ｎ）に供給されるクロック信号ＣＫＡ、ＣＫＢの組み合わせは、（ＣＫ１Ａ，ＣＫ１Ｂ）とする。ゲートドライバ１１（ｎ）のＴＦＴ－Ｂ，Ｊは、ゲート線１３（ｎ－８）の電位がＨレベルとなる時刻ｔ９～ｔ１０までオン状態となり、ｎｅｔＡ（ｎ）はＨレベルの電位よりＴＦＴ－Ｂの閾値電圧（Ｖｔｈ（Ｂ））分だけ小さい電位（ＶＤＤ－Ｖｔｈ（Ｂ））が、ｎｅｔＡ（ｎ）にプリチャージされる。この間、クロック信号ＣＫ１Ａの電位はＬレベルであり、クロック信号ＣＫ１Ｂの電位はＨレベルであり、ＴＦＴ－Ｄ、Ｇ、Ｆがオンになるため、ゲート線１３（ｎ）はＬレベルの電位（ＶＳＳ）を維持する。また、ＴＦＴ－ＪとＴＦＴ－Ｇは同時にオンになり、ｎｅｔＢ（ｎ）は、ＴＦＴ－Ｊに入力されるＬレベルに近い電位に充電される。
　時刻ｔ１０において、クロック信号ＣＫ１Ａの電位がＨレベルに遷移し、クロック信号ＣＫ１Ｂの電位がＬレベルに遷移する。これにより、ｎｅｔＡ（ｎ）の電位は、キャパシタＣｂｓｔによってＨレベルよりも高い電位に突き上げられる。このとき、クロック信号ＣＫ１Ｂの電位はＬレベルであり、ＴＦＴ－Ｄ，Ｇはオフになる。そのため、ゲート線１３（ｎ）の電位はＬレベルからＨレベルとなり、選択状態に切り替えられる。
　時刻ｔ１０からｔ１１までの間、クロック信号ＣＫ１ＡはＨレベルの電位を維持し、クロック信号ＣＫ１ＢはＬレベルの電位を維持するため、この間、ゲート線１３（ｎ）は選択された状態が維持される。
　時刻ｔ１１において、クロック信号ＣＫ１Ａの電位がＨレベルからＬレベル、クロック信号ＣＫ１Ｂの電位がＬレベルからＨレベルに遷移し、ＴＦＴ－Ｄ、Ｇがオン、ＴＦＴ－Ｈがオフになる。これにより、ゲート線１３（ｎ）には、Ｌレベル（ＶＳＳ）の電位が入力され、非選択の状態に切り替えられる。
　なお、時刻ｔ１０以降は、ゲート線１３（ｎ－８）が非選択状態となり、ＴＦＴ－Ｊがオフになるため、ｎｅｔＢ（ｎ）は、時刻ｔ１０以降、ＴＦＴ－Ｇに入力されるクロック信号ＣＫ１Ｂに応じてＨレベル又はＬレベルの電位に充電される。時刻ｔ１１において、ＴＦＴ－Ｇを介してクロック信号ＣＫ１ＢのＨレベルの電位が入力され、ＴＦＴ－Ｃがオンになると、ｎｅｔＡ（ｎ）は、ＴＦＴ－Ｃを介してＬレベル（ＶＳＳ）の電位が入力され、時刻ｔ１１以降、Ｌレベルの電位を維持する。
　この例では、図８に示すように、クロック信号ＣＫ１Ａの電位がＨレベルからＬレベルに変化するタイミングで、ゲート線１３（ｎ），１３（ｎ＋１６）が非選択状態に切り替えられる。また、クロック信号ＣＫ１ＢがＨレベルからＬレベルに変化するタイミングで、ゲート線１３（ｎ－８）、１３（ｎ＋８）が非選択状態に切り替えられる。
　図９は、本応用例におけるゲートドライバ１１の配置例を示す模式図である。図９では、ソース線１５の図示は省略されている。図９に例示するように、例えば、ゲートドライバ１１（１）とゲートドライバ１１（１７）は、制御配線１６を介して互いに接続されている。同様に、ゲートドライバ（２）とゲートドライバ１１（１８）は、制御配線１６を介して互いに接続されている。つまり、各ゲートドライバ１１は、当該ゲートドライバ１１が接続されたゲート線１３から１６本目のゲート線１３に接続された他のゲートドライバ１１と制御配線１６を介して接続されている。また、各ゲートドライバ１１は、接続されたゲート線１１から４行目と５行目のゲート線１１の間に配置されている。以下、具体的にゲートドライバ１１の配置例を説明する。
　図１０Ａ及び１０Ｂは、本応用例におけるゲートドライバ１１（ｎ）の素子の配置例を示す模式図である。なお、便宜上、ゲートドライバ１１（ｎ）におけるＴＦＴ－Ａ～ＴＦＴ－Ｊは、図１０Ａ及び１０Ｂにおいて”ＴＦＴ－”の表記を省略し、アルファベットＡ～Ｊのみで表されている。また、図１０Ａ及び１０Ｂは、列２０２において連続しているものとする。
　ゲートドライバ１１（ｎ）は、ゲート線１３（ｎ＋４）に接続された画素電極が設けられた画素の行Ｐｎ＋４において、対向基板２０ｂ（図１参照）に設けられたブラックマトリクス（図示略）によって覆われた遮光領域に設けられる。
　図１０Ａにおいて、ゲートドライバ１１（ｎ）のＴＦＴ－Ｈのゲート端子にクロック信号ＣＫ１Ａを供給する制御配線１６は、端子部１２ｇ（図４参照）から、ゲート線１３（ｎ＋４）に接続された画素電極が設けられた画素の行Ｐｎ＋４までソース線１５と略平行に延伸し、行Ｐｎ＋４において、ＴＦＴ－Ｈが設けられた画素までゲート線１３と略平行となるように配置されている。また、図１０Ｂに示すように、ゲートドライバ１１（ｎ）のＴＦＴ－Ｄのゲート端子にクロック信号ＣＫ１Ｂを供給する制御配線１６は、行Ｐｎ＋４までソース線１５と略平行に延伸し、ＴＦＴ－Ｄのゲート端子の位置までゲート線１３と略平行に配置されている。クロック信号ＣＫ１Ａ、ＣＫ１Ｂをそれぞれ供給する、ゲート線１３と略平行な部分配線１６１は、行Ｐｎ＋４の画素の遮光領域に設けられる。
　ゲートドライバ１１（ｎ）は、当該ゲートドライバ１１に供給されるクロック信号の電位の影響を受けるゲート線１３（１３（ｎ），（ｎ＋１６），（ｎ－８），（ｎ＋８））に接続された画素電極が設けられた画素から少なくとも４行以上離れた画素に配置される。また、これら画素電極の電位に影響を及ぼす部分配線１６１も、当該画素電極が設けられた画素から少なくとも４行以上離れた画素に配置される。そのため、上記実施例よりも、当該画素電極が配置された画素の共通電極と部分配線１６１との距離が遠くなり、当該画素電極に入力される共通電極を介した電位の変動が小さくなるため、さらに輝度むらを軽減することができる。
　上述した応用例では、ゲートドライバ１１に供給される２つのクロック信号ＣＫＡ、ＣＫＢがＬレベルの電位に変化するタイミングで、非選択状態に切り替えられるゲート線１３に接続された画素電極が設けられた画素から少なくとも２行以上離れた画素にゲートドライバ１１を配置した。また、上述した応用例では、ゲートドライバ１１に供給される２つのクロック信号ＣＫＡ、ＣＫＢがＬレベルの電位に変化するタイミングで、非選択状態に切り替えられるゲート線１３に接続された画素電極が設けられた画素から少なくとも４行以上離れた画素にゲートドライバ１１を配置した。つまり、上記各ゲート線１３を駆動する制御信号として、Ｎ相（Ｎ：８以上の整数）のクロック信号を用いる場合、ゲートドライバ１１は、当該ゲートドライバ１１に供給されるクロック信号の電位がＬレベルに変化するタイミングで非選択状態に切り替えられるゲート線１３と接続された画素電極が設けられた画素から少なくともＮ／４行以上離れた画素に配置される。
　また、上述した応用例においても、ゲートドライバ１１における内部配線ｎｅｔＡ、ｎｅｔＢも、当該ゲートドライバ１１に供給されるクロック信号の電位の影響を受ける画素電極が設けられた画素から４行以上離れた画素に配置される。ゲートドライバ１１（ｎ）における内部配線ｎｅｔＡ（ｎ）は、ゲート線１３（ｎ）が非選択状態に切り替わるタイミングで電位がＬレベルとなる。また、ゲートドライバ１１（ｎ）における内部配線ｎｅｔＢ（ｎ）は、クロック信号ＣＫ１Ｂと同位相で電位が変化し、ゲート線１３（ｎ＋８）が非選択状態に切り替わるタイミングで電位がＬレベルとなる。そのため、内部配線ｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）も、これらゲート線と接続された画素電極が設けられた画素から４行以上離れて配置されることで、これら画素電極が、内部配線の電位の変動の影響を受けにくくすることができる。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。
　＜変形例＞
　（１）上述した実施例では８相のクロック信号を用い、応用例では１６相のクロック信号を用いて各ゲートドライバ１１を駆動させる例を説明したが、１６相以上のクロック信号を用いて駆動させてもよい。要は、８相以上のクロック信号を用いて各ゲートドライバ１１を駆動させればよい。
　（２）上述した実施例では、ゲートドライバ１１を構成するスイッチング素子やキャパシタ、内部配線ｎｅｔＡ及びｎｅｔＢ、当該ゲートドライバ１１に接続された部分配線１６１を、部分配線１６１の電位がＬレベルとなるタイミングで非選択状態に切り替わるゲート線１３に接続された画素電極が設けられた特定の画素から２行以上離れた画素に配置したが、少なくとも部分配線１６１が２行以上離れた画素に配置されてもよい。つまり、ゲートドライバ１１を構成するスイッチング素子やキャパシタ及び内部配線は、上記特定の画素に設けられていてもよい。上述した実施例のように、内部配線の電位が低下するタイミングで、特定の画素の画素電極と接続されたゲート線が非選択状態となる場合、内部配線が特定の画素に設けられることで、上述した実施例と比べ、特定の画素における画素電極は内部配線の電位の変動の影響を受けやすい。しかしながら、部分配線１６１と内部配線の両方が特定の画素に設けられる場合と比べ、当該特定の画素の画素電極が受ける電位の変動の影響は小さくなる。よって、部分配線１６１と内部配線の両方が、特定の画素から２行以上離れた画素に設けられていることが望ましい。

Claims (5)

  1. 　複数のゲート線と複数のソース線とによって行列状に形成された複数の画素からなる表示領域を有し、各画素に設けられた画素電極と、前記画素電極に対向して配置された共通電極とを備えるアクティブマトリクス基板であって、
    　前記表示領域において前記複数のゲート線のそれぞれに対応して設けられ、供給される駆動用信号に応じて、対応する一のゲート線を選択又は非選択の状態に切り替える複数の駆動回路と、
    　前記表示領域において前記複数の駆動回路のそれぞれと接続された複数の制御配線と、を備え、
    　前記複数の制御配線は、一定の周期で第１の電位と前記第１の電位よりも低い第２の電位とを繰り返し、互いに位相が異なるＮ相（Ｎ：８以上の整数）の駆動用信号を供給し、
    　前記複数の制御配線のうち一部の制御配線は、ゲート線と略平行な配線部分を有し、
    　前記複数のゲート線のうち一部のゲート線は、前記配線部分に供給される駆動用信号が前記第１の電位から前記第２の電位に変化する期間において、非選択状態に切り替えられ、
    　前記配線部分は、前記一部のゲート線に接続された画素電極が設けられた画素から少なくともＮ／４行以上離れた画素に配置される、アクティブマトリクス基板。
  2. 　一の駆動回路は、ゲート線と略平行な内部配線を有し、
    　前記内部配線は、前記一部の制御配線と略同じ位相で電位が変化し、前記配線部分が設けられた画素の行に配置される、請求項１に記載のアクティブマトリクス基板。
  3. 　前記Ｎ相の駆動用信号は、４水平走査期間ごとに前記第１の電位と前記第２の電位とを繰り返し、１／４周期ずつ位相がずれた８相の駆動用信号である、請求項１又は２に記載のアクティブマトリクス基板。
  4. 　前記Ｎ相の駆動用信号は、８水平走査期間ごとに前記第１の電位と前記第２の電位とを繰り返し、１／８周期ずつ位相がずれた１６相の駆動用信号である、請求項１又は２に記載のアクティブマトリクス基板。
  5. 　請求項１から４のいずれか一項に記載のアクティブマトリクス基板と、
    　カラーフィルタを有する対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
    　を有する表示装置。
PCT/JP2018/012680 2017-03-31 2018-03-28 アクティブマトリクス基板、及びそれを備えた表示装置 WO2018181445A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017069858 2017-03-31
JP2017-069858 2017-03-31

Publications (1)

Publication Number Publication Date
WO2018181445A1 true WO2018181445A1 (ja) 2018-10-04

Family

ID=63677290

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/012680 WO2018181445A1 (ja) 2017-03-31 2018-03-28 アクティブマトリクス基板、及びそれを備えた表示装置

Country Status (1)

Country Link
WO (1) WO2018181445A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11184406A (ja) * 1997-12-24 1999-07-09 Sony Corp 液晶ディスプレイ装置
WO2012157545A1 (ja) * 2011-05-18 2012-11-22 シャープ株式会社 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法
WO2016080498A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 アクティブマトリクス基板及び表示パネル
WO2016080500A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 アクティブマトリクス基板、及びそれを備えた表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11184406A (ja) * 1997-12-24 1999-07-09 Sony Corp 液晶ディスプレイ装置
WO2012157545A1 (ja) * 2011-05-18 2012-11-22 シャープ株式会社 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法
WO2016080498A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 アクティブマトリクス基板及び表示パネル
WO2016080500A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 アクティブマトリクス基板、及びそれを備えた表示装置

Similar Documents

Publication Publication Date Title
JP6029247B2 (ja) 液晶表示装置
US20190278145A1 (en) Display panel
EP0536964B1 (en) Active matrix-type display device having a reduced number of data bus lines
US10115369B2 (en) Active matrix substrate, and display device including the active matrix substrate
JP2007193340A (ja) 液晶表示装置
CN106461994A (zh) 带传感器的显示装置
US20070097052A1 (en) Liquid crystal display device
JP6767873B2 (ja) アクティブマトリクス基板、及びそれを備えた表示装置
US10877342B2 (en) Display device
US8054393B2 (en) Liquid crystal display device
KR102169032B1 (ko) 표시장치
US20100026615A1 (en) Liquid Crystal Display Device
WO2018181435A1 (ja) 液晶表示装置
JP2017040881A (ja) 駆動回路、表示装置及び駆動方法
KR20180003703A (ko) 표시패널과 이를 이용한 표시장치
KR20120050113A (ko) 액정 표시 장치 및 그 구동 방법
WO2018181445A1 (ja) アクティブマトリクス基板、及びそれを備えた表示装置
WO2018181266A1 (ja) アクティブマトリクス基板、及びそれを備えた表示装置
KR20040021893A (ko) 액정 표시 장치 및 그 구동 방법
KR101174630B1 (ko) 액정패널과 이를 구비한 액정표시장치
KR102022525B1 (ko) 액정표시장치
JP2014167514A (ja) 液晶表示装置及びその駆動方法
KR102866117B1 (ko) Oled 표시패널과 이를 이용한 oled 표시 장치
CN109791754A (zh) 显示面板
JP2025110532A (ja) 表示基板及び表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18776686

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18776686

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP