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WO2018122949A1 - インダクタ素子 - Google Patents

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WO2018122949A1
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inductor
shield
semiconductor substrate
inductor element
wiring layer
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Inventor
萩原 達也
孝信 藤原
下沢 充弘
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三菱電機株式会社
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00Details of transformers or inductances, in general
    • H01F27/34Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36Electric or magnetic shields or screens
    • H01F27/363Electric or magnetic shields or screens made of electrically conductive material
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/02Manufacture or treatment characterised by using material-based technologies
    • H10D84/03Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to an inductor element disposed on a semiconductor substrate on which a high-frequency circuit is integrated.
  • inductor elements are used in high-frequency circuits.
  • a spiral-shaped inductor is disposed on a conductive silicon substrate, high-frequency current leaks to the silicon substrate through a parasitic capacitance between the inductor and the silicon substrate, and loss occurs due to the resistance component of the silicon substrate. to degrade.
  • a conductive shield is disposed between the spiral-shaped inductor and the silicon substrate. This shield suppresses leakage of high-frequency current to the silicon substrate through the parasitic capacitance, so that deterioration of the Q value of the inductor is reduced.
  • an eddy current having a large diameter flows in the winding direction due to the magnetic field generated in the inductor through the conductive shield.
  • the generation of a large eddy current is suppressed by providing a plurality of slits in a direction orthogonal to the inductor wiring.
  • Non-Patent Document 1 a shield is formed on the entire surface between the inductor and the silicon substrate. For this reason, the magnetic field generated in the inductor penetrates the shield around it, and an eddy current having a small diameter flows through the shield. This eddy current has a problem that the Q value of the inductor deteriorates.
  • the present invention solves the above-described problems, and an object of the present invention is to obtain an inductor element that can suppress the generation of eddy current in a shield and reduce the deterioration of the Q value of the inductor.
  • An inductor element includes a semiconductor substrate, an inductor, and a shield.
  • the inductor is composed of a spiral wiring layer disposed on a semiconductor substrate.
  • the shield is made of a conductor layer having the same spiral shape as the wiring layer of the inductor, and is disposed along the inductor between the portion immediately below the inductor and the semiconductor substrate.
  • the shield made of the spiral conductor layer is provided along the inductor between the semiconductor substrate and the portion directly below the inductor, the leakage of the high-frequency current to the semiconductor substrate is suppressed, and the diameter of the shield is reduced. Generation of small eddy currents is suppressed. Thereby, it is possible to realize an inductor element in which the deterioration of the Q value of the inductor due to the eddy current of the shield is reduced.
  • FIG. 6 is a top view showing another configuration of the inductor element according to the first embodiment. It is a top view which shows the structure of the inductor element which concerns on Embodiment 2 of this invention. It is a top view which shows the structure of the inductor element which concerns on Embodiment 3 of this invention.
  • FIG. 1 is a top view showing a configuration of an inductor element 1 according to Embodiment 1 of the present invention.
  • the inductor element 1 includes a semiconductor substrate 2, an inductor 3 and a shield 4.
  • the semiconductor substrate 2 is, for example, a silicon substrate, and the inductor 3 and the shield 4 are disposed on at least one surface.
  • the inductor 3 is an inductor made of a spiral wiring layer.
  • the inductor 3 may have a square shape, a regular octagonal shape, or a circular shape as long as it has a spiral shape.
  • the shield 4 is made of the same spiral conductor layer as the inductor 3, and is provided along the inductor 3 immediately below the inductor 3 and the semiconductor substrate 2. In FIG. 1, the shield 4 is shown slightly shifted to indicate that the shield 4 is directly below the inductor 3.
  • the shield 4 has the same spiral shape as the inductor 3 and does not have a loop path in the same conductor layer.
  • the spiral conductor layer is formed of a conductor having a sufficiently low sheet resistance and is connected to the ground.
  • the leakage of high-frequency current to the semiconductor substrate 2 through the parasitic capacitance between the semiconductor substrate 2 and the inductor 3 is suppressed by the shield 4. Thereby, the loss resulting from the resistance component of the semiconductor substrate 2 is reduced, and deterioration of the Q value of the inductor 3 can be reduced.
  • FIG. 2 is a diagram showing an eddy current generated in the shield of the inductor element 1.
  • an eddy current having a small diameter is generated in the shield 5 around the inductor 3 due to the normal component of the magnetic field generated in the inductor 3.
  • the shield 4 is disposed directly below the shield 4 along the wiring layer of the inductor 3, the generation of eddy currents due to the normal component of the magnetic field generated in the inductor 3 is reduced. Thereby, the loss by the eddy current generated in the shield 4 can be reduced.
  • the shield 4 may have a larger wiring width than the inductor 3.
  • the shield 4 has the same spiral shape as the inductor 3 and does not have a loop path in the same layer of the semiconductor substrate 2. For this reason, the inductor 3 and the shield 4 are not magnetically coupled, and an eddy current having a large diameter is not generated in the shield 4.
  • FIG. 3 is a top view showing an inductor element 1A having another configuration in the first embodiment.
  • the shield 4 is connected to the wiring layer 4 ⁇ / b> A that is disposed around the inductor 3 and has a ground potential.
  • the wiring layer 4A is desirably disposed at a position sufficiently separated from the inductor 3, for example, disposed at a position separated by at least three times the wiring width of the inductor 3. Even if comprised in this way, the effect similar to the above can be acquired.
  • the inductor element 1 includes the semiconductor substrate 2, the inductor 3, and the shield 4.
  • the inductor 3 is composed of a spiral wiring layer disposed on the semiconductor substrate 2.
  • the shield 4 is made of the same spiral conductor layer as the wiring layer of the inductor 3, and is disposed along the inductor 3 between the semiconductor substrate 2 and the portion immediately below the inductor 3.
  • the shield 4 of the inductor element 1 according to the first embodiment has a wiring width larger than that of the inductor 3. With this configuration, it is possible to further suppress the leakage current to the semiconductor substrate 2 as compared with the case where the inductor 3 and the shield 4 have the same width, and the loss due to the leakage current can also be reduced.
  • the shield 4 is grounded as shown in FIG. Thereby, the leakage of the high frequency current to the semiconductor substrate 2 through the parasitic capacitance between the semiconductor substrate 2 and the inductor 3 can be suppressed.
  • FIG. FIG. 4 is a top view showing the configuration of the inductor element 1B according to the second embodiment of the present invention.
  • the inductor element 1 ⁇ / b> B includes a semiconductor substrate 2, an inductor 3, a shield 4, a wiring layer 4 ⁇ / b> A, and a plurality of slits 6.
  • Each of the plurality of slits 6 is a slit in a direction orthogonal to the signal path of the inductor 3 and is provided in the shield 4.
  • the slit 6 in the direction orthogonal to the signal path of the inductor 3 is provided in the shield 4, it is possible to suppress a large-diameter eddy current generated in the shield 4 due to magnetic coupling with the inductor 3 than the configuration shown in FIG. 3. it can. Thereby, it is possible to reduce deterioration of the Q value of the inductor 3.
  • the shield 4 may have a larger wiring width than the inductor 3 as in the first embodiment.
  • the shield 4 has the plurality of slits 6 in the direction orthogonal to the signal path of the inductor 3. With this configuration, an eddy current having a large diameter generated in the shield 4 can be suppressed, and an inductor element 1B having a small Q value deterioration can be realized.
  • FIG. 5 is a top view showing a configuration of an inductor element 1C according to the third embodiment of the present invention.
  • the inductor element 1C includes a semiconductor substrate 2, an inductor 3A, a wiring layer 4A, a shield 4B, and a ground line 7.
  • the inductor 3A is a differential inductor in which spiral wiring layers are concentrically intersected. This differential inductor is used in a differential circuit.
  • one signal is differentially input to the outer wiring layer of the spiral shape and the inner wiring layer of the spiral shape, so that the virtual connection between the outer wiring layer and the inner wiring layer is virtually performed. It becomes a point.
  • the shield 4B is made of the same spiral conductor layer as that of the inductor 3A, and is disposed along the inductor 3A between the semiconductor substrate 2 and immediately below the inductor 3A.
  • the ground line 7 is disposed between the outer wiring layer and the inner wiring layer in the inductor 3A, and connects the virtual ground point of the inductor 3A and the wiring layer 4A having the ground potential.
  • the ground line 7 is also connected to the shield 4B.
  • a plurality of slits 6 in a direction orthogonal to the wiring of the inductor 3A may be provided in the shield 4B. Further, the shield 4B may have a larger wiring width than the inductor 3A, as in the first embodiment.
  • the inductor 3A is a differential inductor in which spiral wiring layers are concentrically intersected.
  • a shield 4B made of a spiral conductor layer along the inductor 3A is disposed between the semiconductor substrate 2 and the part directly under the inductor 3A.
  • Inductor 3A has a virtual ground point connected to shield 4B. Similar to the first embodiment, since the shield 4B is disposed between the semiconductor substrate 2 and the inductor 3A, the leakage current to the semiconductor substrate 2 can be suppressed.
  • the shield 4B is disposed immediately below the wiring of the inductor 3A, the magnetic field generated by the inductor 3A does not penetrate the shield 4B, and the generation of a small eddy current in the shield 4B is also suppressed. As a result, it is possible to realize an inductor element 1C in which loss due to eddy current is reduced and Q value is less deteriorated.
  • the inductor element according to the present invention is suitable for a high-frequency circuit because the deterioration of the Q value is small.

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
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Abstract

インダクタ素子(1)は、半導体基板(2)と、半導体基板(2)上に配置されたスパイラル形状の配線層からなるインダクタ(3)と、インダクタ(3)の配線層と同じスパイラル形状の導電体層からなり、インダクタ(3)の直下と半導体基板(2)との間にインダクタ(3)に沿って配置されたシールド(4)を備える。

Description

インダクタ素子
 この発明は、高周波回路が集積された半導体基板上に配置されるインダクタ素子に関する。
 従来から、高周波回路にインダクタ素子が使用されている。導電性のシリコン基板上にスパイラル形状のインダクタを配置すると、インダクタとシリコン基板との間の寄生容量を通して高周波電流がシリコン基板に漏れ、シリコン基板の抵抗成分によって損失が発生し、インダクタのQ値が劣化する。
 そこで、非特許文献1に記載されるインダクタ素子では、スパイラル形状のインダクタとシリコン基板との間に導電性のシールドを配置している。このシールドによって、寄生容量を通したシリコン基板への高周波電流の漏れが抑制されるので、インダクタのQ値の劣化が低減される。
 ただし、導電性のシールドには、インダクタに発生した磁界によって巻線方向に径の大きい渦電流が流れる。非特許文献1に記載されるインダクタ素子では、インダクタの配線と直交する方向の複数のスリットをシールドに設けることにより、大きな渦電流の発生を抑制している。
C. Patrick Yue, et. al. " On-chip spiral inductors with patterned ground shields for Si-based RF ICs " IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 33, NO. 5, MAY 1998.
 しかしながら、非特許文献1に記載された従来のインダクタ素子では、インダクタとシリコン基板との間の全面にシールドが形成されている。このため、インダクタに発生した磁界が周辺にあるシールドを貫通して、シールドに径の小さい渦電流が流れる。この渦電流によってインダクタのQ値が劣化するという課題があった。
 この発明は上記課題を解決するもので、シールドの渦電流の発生を抑制してインダクタのQ値の劣化を低減することができるインダクタ素子を得ることを目的とする。
 この発明に係るインダクタ素子は、半導体基板、インダクタおよびシールドを備える。
 インダクタは、半導体基板上に配置されたスパイラル形状の配線層からなる。シールドは、インダクタの配線層と同じスパイラル形状の導電体層からなり、インダクタの直下と半導体基板との間にインダクタに沿って配置される。
 この発明によれば、スパイラル形状の導電体層からなるシールドをインダクタの直下と半導体基板との間にインダクタに沿って設けたので、半導体基板への高周波電流の漏れが抑制され、シールドにおける径の小さい渦電流の発生が抑制される。これにより、シールドの渦電流に起因したインダクタのQ値の劣化を低減させたインダクタ素子を実現することができる。
この発明の実施の形態1に係るインダクタ素子の構成を示す上面図である。 インダクタ素子のシールドに発生する渦電流を示す図である。 実施の形態1に係るインダクタ素子の別の構成を示す上面図である。 この発明の実施の形態2に係るインダクタ素子の構成を示す上面図である。 この発明の実施の形態3に係るインダクタ素子の構成を示す上面図である。
 以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
 図1は、この発明の実施の形態1に係るインダクタ素子1の構成を示す上面図である。インダクタ素子1は、半導体基板2、インダクタ3およびシールド4を含んで構成される。半導体基板2は、例えば、シリコン基板であり、少なくとも一方の面上にインダクタ3およびシールド4が配置される。インダクタ3は、スパイラル形状の配線層からなるインダクタである。なお、インダクタ3は、スパイラル形状であれば、その平面視が正方形、正八角形または円形であってもよい。
 シールド4は、インダクタ3と同じスパイラル形状の導電体層からなり、インダクタ3の直下と半導体基板2との間にインダクタ3に沿って設けられる。
 なお、図1では、シールド4がインダクタ3の直下にあることを示すため、シールド4を若干ずらして記載している。
 シールド4は、インダクタ3と同じスパイラル形状で同一の導電体層にループ経路をもたず、スパイラル形状の導電体層は、シート抵抗が十分に低い導電体で形成されてグランドに接続される。
 半導体基板2とインダクタ3との間における寄生容量を通した半導体基板2への高周波電流の漏れは、シールド4によって抑制される。これにより、半導体基板2の抵抗成分に起因した損失が低減され、インダクタ3のQ値の劣化を小さくすることができる。
 図2はインダクタ素子1のシールドに発生する渦電流を示す図である。図2に示すように、インダクタ3の周辺にあるシールド5には、インダクタ3で発生した磁界の法線成分によって径の小さい渦電流が発生する。
 これに対して、シールド4は、インダクタ3の配線層に沿ってシールド4の直下に配置されているため、インダクタ3で発生した磁界の法線成分に起因した渦電流の発生が低減される。これにより、シールド4に発生する渦電流による損失を低減することができる。
 シールド4は、インダクタ3よりも大きい配線幅であってもよい。
 このように構成することで、インダクタ3とシールド4とが同じ幅である場合よりも、半導体基板2への漏れ電流を抑制することができ、漏れ電流による損失を低減することができる。
 前述のように、シールド4をインダクタ3の配線直下のみに設けることで、シールド4における径の小さい渦電流の発生が低減されるため、この渦電流による損失が抑制されて高いQ値のインダクタを得ることができる。
 なお、シールド4は、インダクタ3と同じスパイラル形状を有しており、半導体基板2の同一の層にループ経路をもたない。このため、インダクタ3とシールド4とが磁気結合してシールド4に径の大きい渦電流が発生することもない。
 図3は、実施の形態1における別の構成のインダクタ素子1Aを示す上面図である。
 インダクタ素子1Aでは、インダクタ3の周囲に配置されてグランド電位の配線層4Aにシールド4を接続している。配線層4Aは、インダクタ3から十分に離れた位置に配置することが望ましく、例えば、インダクタ3の配線幅の少なくとも3倍以上離れた位置に配置する。このように構成しても、上記と同様の効果を得ることができる。
 以上のように、実施の形態1に係るインダクタ素子1は、半導体基板2、インダクタ3およびシールド4を備える。インダクタ3は、半導体基板2上に配置されたスパイラル形状の配線層からなる。シールド4は、インダクタ3の配線層と同じスパイラル形状の導電体層からなり、インダクタ3の直下と半導体基板2との間にインダクタ3に沿って配置される。このように構成することで、半導体基板2への高周波電流の漏れが抑制され、かつ径の小さい渦電流がシールド4に発生することも低減できる。これにより、インダクタ3のQ値の劣化を低減させたインダクタ素子1を実現することができる。
 実施の形態1に係るインダクタ素子1のシールド4は、インダクタ3よりも大きい配線幅である。このように構成することで、インダクタ3とシールド4とが同じ幅である場合に比べて半導体基板2への漏れ電流をさらに抑制することができ、漏れ電流による損失も低減できる。
 実施の形態1に係るインダクタ素子1Aにおいて、図3に示したように、シールド4が接地される。これにより、半導体基板2とインダクタ3との間における寄生容量を通した半導体基板2への高周波電流の漏れを抑制することができる。
実施の形態2.
 図4は、この発明の実施の形態2に係るインダクタ素子1Bの構成を示す上面図である。インダクタ素子1Bは、図4に示すように、半導体基板2、インダクタ3、シールド4、配線層4A、および複数のスリット6を含んで構成される。
 複数のスリット6のそれぞれは、インダクタ3の信号経路と直交する方向のスリットであり、シールド4に設けられる。
 インダクタ3の信号経路と直交する方向のスリット6をシールド4に設けたので、図3に示した構成よりも、インダクタ3との磁気結合によりシールド4に生じる径の大きい渦電流を抑制することができる。これにより、インダクタ3のQ値の劣化を小さくすることが可能である。
 なお、シールド4は、実施の形態1と同様にインダクタ3よりも大きい配線幅であってもよい。このように構成することで、インダクタ3とシールド4とが同じ幅である場合に比べて、半導体基板2への漏れ電流をさらに抑制することができ、漏れ電流による損失も低減できる。
 以上のように、実施の形態2に係るインダクタ素子1Bにおいて、シールド4が、インダクタ3の信号経路と直交する方向の複数のスリット6を有する。
 この構成を有することで、シールド4に生じる径の大きい渦電流を抑制でき、Q値の劣化が小さいインダクタ素子1Bを実現することができる。
実施の形態3.
 図5はこの発明の実施の形態3に係るインダクタ素子1Cの構成を示す上面図である。インダクタ素子1Cは、半導体基板2、インダクタ3A、配線層4A、シールド4Bおよびグランド線7を含んで構成される。インダクタ3Aは、図5に示すように、スパイラル形状の配線層を同心円状に交差させた差動インダクタである。この差動インダクタは差動回路に利用される。インダクタ3Aでは、1つの信号がスパイラル形状の外側の配線層とスパイラル形状の内側の配線層とに差動入力されるので、外側の配線層と内側の配線層との間が高周波的に仮想接地点となる。
 シールド4Bは、インダクタ3Aと同じスパイラル形状の導電体層からなり、インダクタ3Aの直下と半導体基板2との間にインダクタ3Aに沿って配置される。
 グランド線7は、インダクタ3Aにおける外側の配線層と内側の配線層との間に配置されて、インダクタ3Aの仮想接地点とグランド電位の配線層4Aとを接続する。グランド線7は、シールド4Bにも接続されている。
 インダクタ3Aの周囲にある配線層4Aとシールド4Bとをグランド線7で接続することにより、半導体基板2への漏れ電流による損失を低減することができる。
 また、シールド4Bは、インダクタ3Aの配線直下のみに配置されるため、インダクタ3Aの磁界による小さな渦電流の発生も低減される。これにより、この渦電流による損失も低減される。
 なお、実施の形態2と同様に、インダクタ3Aの配線と直交する方向の複数のスリット6をシールド4Bに設けてもよい。
 また、シールド4Bは、実施の形態1と同様に、インダクタ3Aよりも大きい配線幅であってもよい。
 以上のように、実施の形態3に係るインダクタ素子1Cにおいて、インダクタ3Aは、スパイラル形状の配線層を同心円状に交差させた差動インダクタである。
 インダクタ3Aの直下と半導体基板2との間には、インダクタ3Aに沿ったスパイラル形状の導電体層からなるシールド4Bが配置されている。インダクタ3Aは、仮想接地点がシールド4Bに接続されている。
 実施の形態1と同様に、半導体基板2とインダクタ3Aとの間にシールド4Bを配置したので、半導体基板2への漏れ電流を抑制することができる。
 シールド4Bは、インダクタ3Aの配線直下に配置されるので、インダクタ3Aで発生した磁界がシールド4Bを貫通することがなく、小さな渦電流がシールド4Bに発生することも抑制される。これにより、渦電流に起因した損失が低減され、Q値の劣化が小さいインダクタ素子1Cを実現することができる。
 なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせあるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
 この発明に係るインダクタ素子はQ値の劣化が小さいので、高周波回路に好適である。
 1,1A~1C インダクタ素子、2 半導体基板、3,3A インダクタ、4,4B,5 シールド、4A 配線層、6 スリット、7 グランド線。

Claims (6)

  1.  半導体基板と、
     前記半導体基板上に配置されたスパイラル形状の配線層からなるインダクタと、
     前記インダクタの配線層と同じスパイラル形状の導電体層からなり、前記インダクタの直下と前記半導体基板との間に前記インダクタに沿って配置されたシールドと
     を備えたことを特徴とするインダクタ素子。
  2.  前記シールドは、接地されていること
     を特徴とする請求項1記載のインダクタ素子。
  3.  前記シールドは、前記インダクタよりも大きい配線幅であること
     を特徴とする請求項1記載のインダクタ素子。
  4.  前記インダクタは、スパイラル形状の配線層を同心円状に交差させた差動インダクタであること
     を特徴とする請求項1記載のインダクタ素子。
  5.  前記差動インダクタは、仮想接地点が前記シールドに接続されていること
     を特徴とする請求項4記載のインダクタ素子。
  6.  前記シールドは、前記インダクタの信号経路と直交する方向に複数のスリットを有すること
     を特徴とする請求項1記載のインダクタ素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020139457A1 (en) * 2018-12-28 2020-07-02 Intel Corporation Reduction of ohmic losses in monolithic chip inductors and transformers of radio frequency integrated circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310533A (ja) * 2005-04-28 2006-11-09 Matsushita Electric Ind Co Ltd インダクタ素子
JP2007019071A (ja) * 2005-07-05 2007-01-25 Seiko Epson Corp 電子基板の製造方法、電子基板および電子機器
JP2010192500A (ja) * 2009-02-16 2010-09-02 Seiko Epson Corp 半導体装置
JP2011035409A (ja) * 2003-05-16 2011-02-17 Panasonic Corp 相互誘導回路
JP2011518433A (ja) * 2008-04-03 2011-06-23 クゥアルコム・インコーポレイテッド パターン化された接地平面を有するインダクタ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035409A (ja) * 2003-05-16 2011-02-17 Panasonic Corp 相互誘導回路
JP2006310533A (ja) * 2005-04-28 2006-11-09 Matsushita Electric Ind Co Ltd インダクタ素子
JP2007019071A (ja) * 2005-07-05 2007-01-25 Seiko Epson Corp 電子基板の製造方法、電子基板および電子機器
JP2011518433A (ja) * 2008-04-03 2011-06-23 クゥアルコム・インコーポレイテッド パターン化された接地平面を有するインダクタ
JP2010192500A (ja) * 2009-02-16 2010-09-02 Seiko Epson Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020139457A1 (en) * 2018-12-28 2020-07-02 Intel Corporation Reduction of ohmic losses in monolithic chip inductors and transformers of radio frequency integrated circuits
US10930588B2 (en) 2018-12-28 2021-02-23 Intel Corporation Reduction of ohmic losses in monolithic chip inductors and transformers of radio frequency integrated circuits

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