WO1998039709A1 - Datenspeicher mit einer redundanzschaltung - Google Patents
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Definitions
- a validation memory cell 21 is provided in the allocation memory 10, which is connected on the input side (DATA connection) to the programming line ENA already mentioned in FIG.
- the two outputs Dout of the allocation memory cell 19 and the allocation memory cell 20 are each fed to an XNOR gate with two inputs, the other input of the XNOR gate being connected to the respective input terminal DATA of the allocation memory cell.
- the outputs of the two XNOR gates and the output Dout of the validation memory cell 21 are fed to an AND gate with three inputs.
- the output AI of the AND gate leads to the redundancy word line RXSEL1, as can best be seen in FIG.
- the allocation memory cells 19 and 20 and the validation memory cell 21 are each identical built up.
- the word line RXSEL1 belonging to the redundancy memory cell RS1 is selected when the address pointing to the memory cell S1 is present on the address bus 5. Since the outputs A2, A3 and A4 of the allocation memories 11, 12 and 13 (cf. FIG. 2) are in the state 0, while the output AI of the allocation memory 10 has the value logic "1", the output DIS of the deactivation switch 14 takes on in Figure 2 the value logically "1". This deactivates the address decoder 4 (see FIG. 1), so that interactions between the output of the memory cell S1 and the output of the redundancy memory cell RS1 are prevented.
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Abstract
Die Erfindung betrifft einen Datenspeicher, und insbesondere einen Halbleiter-Datenspeicher (1), der die folgenden Merkmale aufweist: wenigstens ein Speicherzellenfeld (2), das Speicherzellen (S1) aufweist, wobei die Speicherzellen (S1) durch Anlegen wenigstens eines Selektionssignals an im Bereich der Speicherzellen (S1) vorgesehene Selektionsleitungen (XSEL 1, ..., XSEL n) selektierbar sind, wobei die Selektionsleitungen Wortleitungen und/oder Bitleitungen umfassen können; eine Redundanzschaltung (3, 7), die wenigstens eine Redundanzspeicherzelle (RS1) aufweist, wobei die Redundanzspeicherzellen (RS1) durch Anlegen wenigstens eines Redundanz-Selektionssignals an im Bereich der Redundanzspeicherzellen (RS1) vorgesehene Redundanz-Selektionsleitungen (RXSEL1, ..., RXSEL4) selektierbar sind, wobei die Redundanz-Selektionsleitungen Redundanzwortleitungen (RXSEL1, ..., RXSEL4) und/oder Redundanzbitleitungen umfassen können; eine Redundanz-Selektionsleitungsauswahlschaltung, in der wenigstens eine Zuordnungsinformation abspeicherbar ist, wobei die Redundanz-Selektionsleitungsauswahlschaltung so ausgebildet ist, daß aufgrund der Zuordnungsinformation wenigstens eine Redundanz-Selektionsleitung (RXSEL1) zu wenigstens einer Selektionsleitung (XSEL1) zuordenbar ist. Bei dem gattungsgemäßen Datenspeicher werden zur Programmierung der Redundanzspeicherzellen relativ hohe Spannungen im Bereich von 10V oder größer benötigt. Dazu ist ein zusätzlicher Schaltungsaufwand erforderlich. Gemäß der Erfindung weist die Redundanz-Selektionsleitungsauswahlschaltung zur Aufnahme der Zuordnungsinformation wenigstens einen ferroelektrischen und insbesondere statischen ferroelektrischen Zuordnungsspeicher (10, 11, 12, 13) auf, wodurch schnell und einfach Redundanzspeicherzellen (RS1) zu defekten Speicherzellen (S1) zuordenbar sind.
Description
Beschreibung
Datenspeicher mit einer Redundanzschaltung
Die Erfindung betrifft einen Datenspeicher, und insbesondere einen Halbleiter-Datenspeicher, der die folgenden Merkmale aufweist: wenigstens ein Speicherzellenfeld, das Speicherzellen aufweist, wobei die Speicherzellen durch Anlegen wenigstens eines Selektionssignals an im Bereich der Speicherzellen vorgesehene Selektionsleitungen selektierbar sind, wobei die Selektionsleitungen Wortleitungen und/oder Bitleitungen umfassen können, eine Redundanzschaltung, die wenigstens eine Redundanz- Speicherzelle aufweist, wobei die Redundanzspeicherzellen durch Anlegen wenigstens eines Redundanz-Selektionssignals an im Bereich der Redundanzspeicherzellen vorgesehene Redundanz-Selektionsleitungen selektierbar sind, wobei die Redundanz-Selektionsleitungen Redundanzwortleitungen und/oder Redundanzbitleitungen umfassen können. eine Redundanz-Selektionsleitungsauswahlschaltung, in der wenigstens eine Zuordnungsinformation abspeicherbar ist, wobei die Redundanz-Selektionsleitungsauswahlschaltung so ausgebildet ist, daß aufgrund der Zuordnungsinformation wenigstens eine Redundanz-Selektionsleitung zu wenigstens einer Selektionsleitung zuordenbar ist.
Datenspeicher und insbesondere Halbleiterdatenspeicher werden häufig auf die folgende Weise hergestellt. Zunächst wird eine Vielzahl von Datenspeichern auf einem Substratabschnitt erzeugt, der Wafer genannt wird. Nach der Herstellung des Wafers werden die einzelnen Datenspeicher getestet, und zwar insbesondere daraufhin, ob die Speicherzellen des Speicherzellenfelds und die Redundanzspeicherzellen der Redundanz- Schaltung ordnungsgemäß arbeiten. Dabei wird in jede Speicherzelle bzw. in jede Redundanzspeicherzelle wiederholt ein jeweils unterschiedlicher Wert geschrieben, wobei durch
eine nachfolgende Leseoperation überprüft wird, ob die geprüfte Speicherzelle bzw. Redundanzspeicherzelle ordnungs¬ gemäß beschrieben werden konnte. Falls eine defekte Speicherzelle ermittelt wird, so wird die Redundanz- Selektionsleitungsauswahlschaltung so programmiert, daß einer unbrauchbaren Speicherzelle eine ordnungsgemäß arbeitende Redundanzspeicherzelle zugeordnet wird. Dies erfolgt so, daß die zugeordnete Redundanzspeicherzelle die Funktion der als defekt erkannten Speicherzelle übernimmt. Aufgrund der besonderen Ausbildung der Redundanz- Selektionsleitungsauswahlschaltung kann eine zugeordnete Redundanzspeicherzelle so angesprochen werden, daß das Speicherzellenfeld von außen den Eindruck erweckt, ausschließlich ordnungsgemäß arbeitende Speicherzellen aufzuweisen.
In einem nachfolgenden Schritt wird der Wafer in einzelne Datenspeicher zersägt. Daraufhin werden die einzelnen Datenspeicher in Gehäuse montiert und erneut einem Test unterzogen, wobei erst danach die Auslieferung der gattungsgemäßen Datenspeicher erfolgt.
Die gattungsgemäßen Datenspeicher haben Redundanz- Selektionsleitungsauswahlschaltungen, die Flash- oder EEPROM- Speicherzellen aufweisen, um eine Zuordnungsinformation abzuspeichern, aufgrund der im Betrieb eine Redundanzspeicherzelle einer defekten Speicherzelle zugeordnet wird. Zur Programmierung dieser Speicherzellen werden relativ hohe Spannungen im Bereich von 10 V oder größer benötigt. Diese Spannungen müssen mittels eigener Pumpschaltungen aufwendig erzeugt werden, so daß bei den gattungsgemäßen Datenspeichern ein zusätzlicher Schaltungsaufwand erforderlich ist. Weiterhin sind je nach dem verwendeten Programmierverfahren beim Zuordnen von Redundanzspeicherzellen zu Speicherzellen relativ lange Programmierzeiten erforderlich. So ist bei dem sogenannten "Hot-Electron"-Prozess eine Programmierzeit im Bereich von
einigen Mikrosekunden notwendig, während bei dem sogenannten "Fowler-Nordheim"-Prozess sogar Programmierzeiten im Bereich von Millisekunden entstehen. Dies ist besonders störend, weil beim Test der gattungsgemäßen Datenspeicher auch die Redundanzspeicherzellen auf ihre ordnungsgemäße Funktion hin überprüft werden müssen, was durch ein wiederholtes Umprogrammieren der Redundanzspeicherzellen erfolgt. Bei einer Vielzahl von Redundanzspeicherzellen summieren sich die Programmierzeiten auf, so daß die Überprüfung besonders zeitaufwendig ist. Gerade mit dem "Hot-Electron"-Prozess ist auch ein hoher Stromverbrauch im Bereich von zwei Milliampere pro überprüftem Byte des Datenspeichers verbunden.
Es ist daher Aufgabe der Erfindung, einen Datenspeicher bereitzustellen, der einen einfachen Aufbau hat, bei dem die Redundanzspeicherzellen schnell und einfach auf ihre Funktion hin überprüft werden können und bei dem schnell und einfach Redundanzspeicherzellen zu defekten Speicherzellen zuordenbar sind.
Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß die Redundanz-Selektionsleitungsauswahlschaltung zur Aufnahme der Zuordeninformation bzw. der Zuordnungsinformation wenigstens einen ferroelektrischen und insbesondere statischen ferroelektrischen Zuordnungsspeicher aufweist.
Durch die Verwendung eines ferroelektrischen Zuordnungsspeichers ergibt sich der Vorteil eines geringen Stromverbrauchs und einer schnellen Programmierung, da ferro- elektrische Speicherbereiche durch einfaches Polarisieren einer Schicht dauerhaft programmiert werden können.
Weiterhin ist wenigstens ein Adreßdecoder vorgesehen, der zwischen einen Adreßbus und die zu den Speicherzellen führenden Selektionsleitungen geschaltet ist, wobei der Adreßdecoder vorteilhafterweise so ausgebildet ist, daß eine oder mehrere Selektionsleitungen entsprechend einer am
Adreßbus anliegenden Adresse selektierbar sind. Außerdem ist ein Redundanzadreßdecoder vorgesehen, der zwischen den Adreßbus und die Redundanz-Selektionsleitungen geschaltet ist, die zu den Redundanzspeicherzellen führen, wobei der Redundanzadreßdecoder so ausgebildet ist, daß eine oder mehrere Redundanz-Selektionsleitungen entsprechend einer am Adreßbus anliegenden Adresse selektierbar sind. Weiterhin ist die Redundanz-Selektionsleitungsauswahlschaltung bevorzugt im Bereich des Redundanzadreßdecoders angeordnet. Der wie vorstehend ausgebildete Datenspeicher erweist sich als besonders vorteilhaft, weil die Redundanz- Selektionsleitungsauswahlschaltung sowohl in einem Programmierungszustand, in dem die Redundanzspeicherzellen defekten Speicherzellen zugeordnet werden, als auch in einem Betriebszustand, in dem die entsprechenden Redundanzspeicherzellen defekte Speicherzellen ersetzen, einfach zu betreiben ist. Im Programmierungszustand erfährt dann nämlich die Redundanz-Selektionsleitungsauswahlschaltung von dem angeschlossenen Adreßbus die Adressen der jeweils zu ersetzenden Speicherzellen über die gleichen Adreßleitungen, über die im Betrieb auf die Redundanzspeicherzellen zugegriffen wird. Dadurch wird der Schaltungsaufwand beträchtlich vermindert.
Besonders vorteilhaft ist der erfindungsgemäße Datenspeicher mit einem Adreßdecoder ausgebildet, der durch den Redundanzadreßdecoder deaktivierbar ist. Dadurch wird ein fehlerhaftes Auslesen von Information verhindert, da in dem Fall, in dem auf eine Redundanzspeicherzelle zugegriffen wird, keinerlei Zugriff auf eine Speicherzelle erfolgt. Weiterhin erhöht sich die Zuverlässigkeit des Datenspeichers.
Darüberhinaus ist es besonders vorteilhaft, wenn der Datenspeicher die folgenden Merkmale aufweist: - der Adreßbus ist als paralleler Adreßbus mit einer Anzahl von Adreßbusleitungen ausgebildet.
der ferroelektrische Zuordnungsspeicher weist ferro- elektrische Zuordnungsspeicherzellen auf, wobei die Anzahl der ferroelektrischen Zuordnungsspeicherzellen gleich der
Anzahl der Adreßbusleitungen ist. Dadurch ergibt sich eine besonders einfache Decodierung der am Adreßbus anliegenden Adresse sowohl im Programmiermodus als auch im Arbeitsmodus des Zuordnungsspeichers des
Datenspeichers. Vorteilhafterweise sind gleich mehrere der wie vorstehend ausgebildeten ferroelektrischen Zuordnungsspeicher vorgesehen, wobei dann jeder ferroelektrischer Zuordnungsspeicher wenigstens eine ferroelektrische Validierungsspeicherzelle mit einer Vali- dierungsadreßleitung aufweist. Damit wird jeder Redundanz- Selektionsleitung wie beispielsweise einer Redundanzwortleitung genau ein Zuordnungsspeicher mit einem ganzen Satz von Zuordnungsspeicherzellen sowie mit einer Validierungsspeicherzelle beigeordnet, wobei alle Zuordnungsspeicher parallel auf den Adreßbus geschaltet werden. Somit empfängt jeder Zuordnungsspeicher die momentan auf dem Adreßbus anliegende Adresse, wobei bei geeigneter Programmierung der Zuordnungsspeicherzellen einzelne Zuordnungsspeicher zu bestimmten, auf dem Adreßbus anliegenden Adressen zuordenbar sind. Durch die geeignete Programmierung der Validierungsspeicherzelle kann dann sichergestellt werden, daß nur der gewünschte Zuordnungsspeicher auf die momentan am Adreßbus anliegende Adressen anspricht.
Die vorstehend erläuterten Ausbildungen des erfindungsgemäßen Datenspeichers erweisen sich vor allen Dingen beim Normalbetrieb des Datenspeichers als vorteilhaft, bei dem auf den Datenspeicher zugegriffen wird. Insbesondere zur einfachen Programmierung der Zuordnungsspeicher des erfindungsgemäßen Datenspeichers weist dieser die folgenden Merkmale auf: die Redundanz-Selektionsleitungsauswahlschaltung weist nicht nur einen, sondern mehrere ferroelektrische und
insbesondere statische Zuordnungsspeicher zur Aufnahme der Zuordnungsinformation auf, im Bereich der Zuordnungsspeicherzellen sind Zuordnungs- adreßleitungen vorgesehen, wobei durch Anlegen wenigstens eines Zuordnungsadreßsignals an wenigstens eine Zuordnungsadreßleitung wenigstens ein ferroelektrischer Zuordnungsspeicher selektierbar ist.
Durch die vorstehende Weiterbildung der Erfindung kann einer der mehreren Zuordnungsspeicher beim Programmieren einfach ausgewählt werden.
Dabei ist vorteilhafterweise wenigstens ein zwischen einem Zuordnungsadreßbus und die Zuordnungsadreßleitungen geschalteter Zuordnungsspeicherauswahldecoder vorgesehen, der so ausgebildet sein kann, daß eine oder mehrere Zuordnungsadreßleitungen entsprechend einer am Zuordnungsadreßbus anliegenden Adresse selektierbar sind. Der Zuordnungs- speicherauswahldecoder kann dabei als Schaltwerk ausgebildet sein, das auf einem parallelen Bus ankommende kodierte Zuordnungsspeicheradressen in an einzelnen Zuordnungsspeichern anliegende Signale umwandelt.
Bei dem wie vorstehend ausgebildeten Gegenstand der Erfindung gewährleistet ein einziger Adreßbus den Zugriff auf das Speicherzellenfeld und die Redundanzspeicherzellen, während mit einem Zuordnungsadreßbus diejenigen Zuordnungsspeicherzellen adressiert werden, die zur Zuordnung der Redundanzspeicherzellen zu den Speicherzellen programmiert werden müssen.
Bei einer besonders einfach zu handhabenden Ausgestaltung der Erfindung erfolgt das Programmieren der Zuordnungsspeicher, indem in jedem Zuordnungsspeicher die Adresse einer anderen zu ersetzenden Speicherzelle abgespeichert wird, wobei über den Zuordnungsspeicherauswahldecoder ausgewählt wird, welcher Zuordnungsspeicher die Adressierung für eine bestimmte zu
ersetzende Speicherzelle übernimmt. Dabei wird das am Adreßbus anliegende Selektionssignal für die zu ersetzende Speicherzelle gleich als Programmierungssignal für den Zuordnungsspeicher mitverwendet, wobei durch geeignete Verschaltung sichergestellt ist, daß immer nur ein Zuordnungsspeicher zur Zeit mit einer Adresse programmiert wird. In dieser Ausgestaltung ergibt sich der erfindungswesentliche Vorteil, daß bereits die am Adreßbus anliegenden Signale geringer Stärke ausreichen, um den Zuordnungsspeicher mit den Zuordnungsinformationen zu versorgen. Im Stand der Technik war dies nicht möglich, vielmehr wurden zum Programmieren der Redundanz-
Selektionsleitungsauswahlschaltung hohe separat erzeugte Programmierspannungen benötigt.
Die Zuordnungsspeicherzelle des erfindungsgemäßen Datenspeichers weist wenigstens ein ferroelektrisches Bauelement als erstes Speicherelement auf. Dabei kann das ferroelektrische Bauelement beispielsweise als ferroelektrischer Kondensator oder als ferroelektrischer Feldeffekt-Transistor ausgebildet sein. Es sind aber auch weitere ferroelektrische Bauteile möglich.
Dabei ist in Weiterbildung des ferroelektrischen Bauelements wenigstens eine Flip-Flop-Baugruppe als zweites Speicherelement vorgesehen, wobei das erste Speicherelement bzw. die ersten Speicherelemente durch das zweite Speicherelement betätigbar ausgebildet ist bzw. sind. Beim Programmieren der Zuordnungsspeicher wird dabei ein in der Zuordnungs- Speicherzelle abzuspeicherndes Datum zunächst auf das Flip- Flop übertragen und zwischengespeichert. Aus dem Flip-Flop wird danach durch eine geeignete Schaltung die im Flip-Flop gespeicherte Information an das ferroelektrische Bauelement bzw. an die ferroelektrischen Bauelemente übertragen. Auf diese Weise ist es besonders zuverlässig möglich, die Polarität von ferroelektrischen Filmen zu invertieren, aus
denen gewöhnlich ferroelektrische Bauelemente hergestellt werden.
Die Erfindung ist in der Zeichnung anhand eines Ausführungs- beispiels näher veranschaulicht.
Figur 1 zeigt ein Blockschaltbild eines erfindungsgemäßen
Datenspeichers, Figur 2 ein Blockschaltbild eines Redundanzdreßdecoders des Datenspeichers aus Figur 1,
Figur 3 ein Blockschaltbild eines Zuordnungsspeicher- auswahldecoders aus Figur 2, Figur 4 ein Blockschaltbild eines Zuordnungsspeichers des Redundanzadreßdecoders aus Figur 2, Figur 5 ein Schaltbild einer Zuordnungsspeicherzelle des Zuordnungsspeichers aus Figur 4, Figur 6 ein Spannungsverlaufsdiagramm, das den Programmierbetrieb der Zuordnungsspeicherzelle aus Figur 5 veranschaulicht, Figur 7 ein weiteres Spannungsverlaufsdiagramm, das den Programmierbetrieb der Zuordnungsspeicherzelle aus Figur 5 veranschaulicht, Figur 8 ein weiters Spannungsverlaufsdiagramm, das den Auslesebetrieb der Zuordnungsspeicherzelle aus Figur 5 veranschaulicht.
Figur 1 zeigt einen erfindungsgemäßen Datenspeicher 1, der auf einem in dieser Ansicht nicht gezeigten Halbleitersubstrat erzeugt ist.
Der Datenspeicher 1 hat ein Speicherzellenfeld 2, das beispielsweise ein DRAM, ein SRAM, ein EEPROM, ein Flash oder ein FRAM sein kann. Das Speicherzellenfeld weist senkrecht zueinander verlaufende Wortleitungen XSELl bis XSELn sowie Bitleitungen YSEL1 bis YSELn auf. Über die Wort- und Bitleitungen können durch Anlegen geeigneter Signale einzelne Speicherzellen im Speicherzellenfeld 2 ausgewählt werden. In
Figur 1 ist dabei nur eine einzige Speicherzelle Sl dargestellt, die durch Selektieren der Wortleitung XSELl und der Bitleitung YSELl ausgewählt wird. In dieser Ansicht sind zum Speicherzellenfeld zugehörige Ansteuerschaltungen wie beispielsweise Pegelwandler nicht gezeigt.
Der Datenspeicher 1 weist weiterhin ein Redundanzspeicherzellenfeld 3 auf, das Redundanzwortleitungen RXSELl bis RXSEL4 aufweist. Im Übrigen verwendet das Redundanzspeicher- zellenfeld 3 die Bitleitungen YSELl bis YSELN des Speicherzellenfelds 2 mit. Über die Redundanzwortleitungen RXSELl bis RXSEL4 und die Bitleitungen YSELl bis YSELn können Redundanzspeicherzellen des Redundanzspeicherzellenfelds 3 ausgewählt werden. In Figur 1 ist nur eine Redundanzspeicherzelle Rsl dargestellt, die durch Anlegen geeigneter Signale an die Wortleitung RXSELl und an die Bitleitung YSELl ausgewählt werden kann. Der Datenspeicher 1 hat weiterhin einen Adreßdecoder 4 für die Wortleitungen XSELl bis XSELn des Speicherzellenfelds 2. Der Adreßdecoder 4 empfängt Adreßdaten von einem parallelen Adreßbus 5, der mehrere parallele Adreßleitungen aufweist, was in der Zeichnung durch einen auf dem Adreßbus 5 angebrachten Schrägstrich verdeutlicht ist. Der Adreßdecoder 4 wandelt die vom Adreßbus 5 kommenden Adreßdaten in Ansteuerungssignale für die Wortleitungen XSELl bis XSELn um. Der Adreßdecoder 4 ist hierzu auf übliche Weise aufgebaut und wird hier nicht eigens beschrieben. Weiterhin weist der Adreßdecoder 4 einen Deaktivierungseingang 6 auf. Wird an den Deaktivierungseingang 6 ein logisches "1"-Signal angelegt, werden alle Signale XSELl bis XSELn auf logisch "0" gesetzt.
Der Datenspeicher 1 hat schließlich noch einen Redundanzadreßdecoder 7, der in Abhängigkeit von seiner internen Programmierung und den vom Adreßbus 5 ankommenden Adreßdaten die Redundanzwortleitungen RXSELl bis RXSEL4 ansteuert. Der Redundanzadreßdecoder 7 steht mit dem Deaktivierungseingang 6 des Adreßdecoders 4 in Verbindung, und zwar derart, daß der
Adreßdecoder durch den Redundanzadreßdecoder 7 deaktivierbar ist. Der Redundanzadreßdecoder 7 weist für seine Programmierung einen Zuordnungsadreßbus 8 sowie verschiedene Programmierungseingänge 9 auf, über die Programmierungs- Signale LATCH, PLATE, DISABLE und WEN in den Redundanzadre߬ decoder 7 eingegeben werden können.
In Figur 1 ist die aus Redundanzspeicherzellenfeld 3 und Redundanzadreßdecoder 7 bestehende Redundanzschaltung exemplarisch für die Wortleitungen XSELl bis XSELn vorgesehen. Ebenso kann eine Redundanzschaltung für die Bitleitungen YSELl bis YSELn vorgesehen sein. Wegen der vereinfachten Darstellung ist eine derartige Redundanzschaltung für die Bitleitungen jedoch in dieser Ansicht nicht gezeigt.
Figur 2 zeigt den Redundanzadreßdecoder 7 aus Figur 1 in näherem Detail.
Zentrale Bestandteile des Redundanzadreßdecoders 7 sind vier Zuordnungsspeicher 10, 11, 12 und 13, die ausgangsseitig jeweils mit einer der Redundanzwortleitungen RXSELl bis RXSEL4 in Verbindung stehen. Eingangsseitig stehen die Zuordnungsspeicher 10, 11, 12 und 13 mit dem Adreßbus 5 in Verbindung. Zusätzlich ist jeder der Zuordnungsspeicher 10, 11, 12 und 13 mit einer in dieser Ansicht nicht separat gezeigten Aktivierungsleitung verbunden, die ein Signal ENA liefert.
Zur Generierung eines Deaktivierungssignals DIS für den Deaktivierungseingang 6 des Adreßdecoders 4 ist ein Deaktivierungsschaltwerk 14 vorgesehen. Das Deaktivierungs- schaltwerk 14 weist zwei NAND-Gatter mit jeweils zwei Eingängen auf, wobei ein NAND-Gatter eingangsseitig mit den Redundanzwortleitungen RXSELl und RXSEL2 verbunden ist, während das andere NAND-Gatter eingangsseitig mit den Redundanzwortleitungen RXSEL3 und RXSEL4 verbunden ist. Die
Ausgänge der NAND-Gatter werden zwei Eingängen eines NOR- Gatters zugeführt, das das Signal DIS generiert.
Der Adreßbus 5 bildet zusammen mit den Zuordnungsspeichern 10, 11, 12 und 13 sowie mit dem Deaktivierungsschaltwerk 14 den im Normalbetrieb des Datenspeichers 1 aktiven Betriebs¬ bereich des Redundanzadreßdecoders 7. Es ist klar, daß mit steigender Anzahl von Redundanzwortleitungen RXSEL eine steigende Anzahl von Zuordnungsspeichern im Redundanz- adreßdecoder 7 vorgesehen werden müssen. Im Ausführungsbeispiel der Erfindung sind jedoch nur vier Redundanzwortleitungen vorgesehen.
Der Redundanzadreßdecoder 7 hat auch einen Programmierungs- bereich, der ausschließlich im Programmierungsmodus des
Datenspeichers 1 aktiv ist. Dazu weist der Datenspeicher 1 einen Zuordnungsadreßdecoder 15 auf, der eingangsseitig mit dem Zuordnungsadreßbus 8 verbunden ist. Auf die Eingabe eines geeigneten Zuordnungsadreßsignals auf dem Zuordnungsadreßbus 8 wird einer der vier Zuordnungsspeicher 10, 11, 12 und 13 für den Programmierbetrieb aktiviert. Dazu weist der
Redundanzadreßdecoder 15 vier Ausgangsleitungen 16 auf, die mit ZSEL1, ZSEL2, ZSEL3 und ZSEL4 bezeichnet sind und die zusammen mit einem externen Programmiersignal WEN vier NOR- Gattern 17 zugeführt werden. Die Ausgänge der NOR-Gatter 17 führen zu Aktivierungseingängen SEL1, SEL2, SEL3 und SEL4 der
Zuordnungsspeicher 10, 11, 12 und 13.
Figur 3 zeigt den Zuordnungsadreßdecoder 15 aus Figur 2 in näherem Detail. Wie man sieht, weist der Zuordnungsadreßdecoder 15 vier NAND-Gatter mit jeweils zwei Eingängen auf, die mit zwei Invertern wie in Figur 3 gezeigt zu einem Zuordnungsadreßdecoder-Schaltwerk 18 verschaltet sind. Wie man in dieser Ansicht besonders gut sieht, hat der Zuordnungsadreßbus 8 nur zwei Zuordnungsadreßleitungen ZADRl und ZADR2. Aus den beiden jeweils binär codierten Zuordnungsadreßleitungen des Zuordnungsadreßbus 8 werden die
Signale für die vier Ausgangsleitungen 16 generiert. Dadurch wird wie in Figur 3 gezeigt ein Zuordnungsadreßsignal "11" auf dem Zuordnungsadreßbus 8 so umgewandelt, daß an der Ausgangsleitung ZSEL1 der logische Pegel "0" anliegt, während bei den übrigen Ausgangsleitungen ZSEL2, ZSEL3 und ZSEL4 der logische Pegel "1" anliegt.
Figur 4 zeigt den Zuordnungsspeicher 10 aus Figur 2 in näherem Detail. Wie man in dieser Ansicht besonders gut sieht, umfaßt der Adreßbus 5, der dem Zuordnungsspeicher 10 zugeführt wird, hier nur zwei Adreßleitungen ADR0 und ADR1. Entsprechend der Anzahl der Einzelleitungen des Adreßbus 5 sind zwei Zuordnungsspeicherzellen 19 und 20 im Zuordnungsspeicher 10 vorgesehen. Dabei steht die Zuordnungsspeicher- zelle 19 eingangsseitig (Anschluß DATA) mit der Leitung ADR0 des Adreßbus 5 in Verbindung, während die Zuordnungsspeicherzelle 20 eingangsseitig (Anschluß DATA) mit der Leitung ADR1 des Adreßbus 5 in Verbindung steht. Mit steigender Zahl von Einzelleitungen des Adreßbus 5 sind steigende Anzahlen von Zuordnungsspeicherzellen notwendig, um eine korrekte Adreßdecodierung zu gewährleisten.
Weiterhin ist im Zuordnungsspeicher 10 eine Validierungsspeicherzelle 21 vorgesehen, die eingangsseitig (Anschluß DATA) mit der bereits in Figur 2 erwähnten Programmierungsleitung ENA in Verbindung steht. Die beiden Ausgänge Dout der Zuordnungsspeicherzelle 19 und der Zuordnungsspeicherzelle 20 sind je einem XNOR-Gatter mit zwei Eingängen zugeführt, wobei jeweils der andere Eingang des XNOR-Gatters mit dem jeweiligen Eingangsanschluß DATA der Zuordnungsspeicherzelle verbunden ist. Die Ausgänge der beiden XNOR-Gatter sowie der Ausgang Dout der Validierungsspeicherzelle 21 sind einem AND-Gatter mit drei Eingängen zugeführt. Der Ausgang AI des AND-Gatters führt zu der Redundanzwortleitung RXSELl, wie am besten in Figur 2 zu sehen ist. Die Zuordnungsspeicherzellen 19 und 20 sowie die Validierungsspeicherzelle 21 sind jeweils identisch
aufgebaut. Sie weisen Programmierungseingänge LATCH, PLATE und DISABLE auf, die an entsprechende Programmierungs¬ eingangsleitungen zum Zuordnungsspeicher 10 angeschlossen sind. Dabei ist wesentlich, daß die Zuordnungsspeicherzellen 19 und 20 sowie die Validierungsspeicherzelle 21 bezüglich der Programmierungseingänge PLATE und DISABLE parallel geschaltet sind. Der Programmierungseingang LATCH sowie der Programmierungseingang SEL1, der vom Zuordnungsadreßdecoder 15 geliefert wird, werden einem AND-Gatter mit zwei Eingängen zugeführt, wobei der Ausgang des AND-Gatters den Eingängen LATCH der Zuordnungsspeicherzellen 19 und 20 sowie der Validierungsspeicherzelle 21 zugeführt wird.
Figur 5 zeigt die Zuordnungsspeicherzelle 19 aus Figur 4 in näherem Detail. Die Zuordnungsspeicherzelle 19 gliedert sich in ein Flip-Flop 22, das aus zwei PMOS-Transistoren P2 und P3 sowie aus zwei NMOS-Transistoren N2 und N3 zusammengesetzt ist, in zwei ferroelektrische Kapazitäten Cl und C2, in eine Eingangsschaltung Nl, N4 und N5, die aus drei NMOS- Transistoren zusammengesetzt ist, sowie in eine kombinierte Ausgangs- und Spannungskontrollschaltung, die aus einem NOR- Gatter mit zwei Eingängen und einem PMOS-Transistor Pl zusammengesetzt ist. Die Eingangsschaltung Nl, N4 und N5 ermöglicht auf einfache Weise die datenabhängige Ansteuerung der Knoten "left" und "right" mit 0 Volt. Durch die gute Treiberfähigkeit der NMOS-Transistoren Nl, N4 und N5 für 0 Volt kann die Schaltung mit geringem Flächenaufwand realisiert werden. Die Ausgangsschaltung mit dem NOR-Gatter verhindert, daß bei abgeschalteter Latch-Versorgung ein Zwischenpegel zwischen 0 Volt und Vdd am Knoten "left" zu Querstromverlusten führt.
Figur 6 zeigt das Programmieren eines Zustands logisch "0" in die Speicherzelle 19 aus Figur 5. Während des gesamten Vorganges wird das Signal DISABLE auf logisch "0" gehalten. Ausgehend von einem Undefinierten unstabilen Ausgangszustand wird mit LATCH = logisch "1" und WEN = logisch "0" der
Schreibpfad geöffnet. Die logische "0" auf DATA wird mit der fallenden Flanke von LATCH gespeichert. Hierbei geht der Knoten "left" auf Vdd, wodurch Cl auf logisch "1" polarisiert wird, da PLATE auf 0 Volt liegt. Im nach olgenden Zyklus wird PLATE auf Vdd angehoben, wodurch C2 auf "0" polarisiert wird, falls es nicht schon vorher diesen Zustand hatte.
Figur 7 zeigt das Programmieren des logischen Zustands "1" in die Speicherzelle 19. Der Vorgang des Programmierens eines logischen Zustandes "1" in die Speicherzelle 19 geschieht im wesentlichen analog zu dem in Figur 8 beschriebenen Programmieren des Zustandes "0" in Figur 6. Während des gesamten Vorganges gilt DISABLE = "0", wobei mit LATCH = "1" und WEN = "0" der Schreibpfad geöffnet wird.
Figur 8 veranschaulicht eine Leseoperation aus der Zuordnungsspeicherzelle 19.
Während des gesamten Vorganges gilt LATCH = "0". Der Lese- Vorgang erfolgt typischerweise zunächst nach dem Einschalten der Versorgungsspannung. Danach wird die in den ferroelektrischen Kapazitäten Cl, C2 gespeicherte Information im Flip-Flop 22 restauriert und automatisch erneut in die ferroelektrischen Kapazitäten Cl, C2 eingeschrieben. Der Lese- zyklus beginnt mit den Signalen PLATE = 0 Volt und DISABLE = Vdd. Ein Übergang PLATE von 0 Volt auf Vdd pumpt eine positive Ladung in die Knoten "left" und "right", die dann am größten ist, wenn Cl auf "1" polarisiert ist (im Modell dargestellt durch die größere Kapazität) . Befindet sich C2 auf "1" polarisiert und Cl auf "0" polarisiert (im Modell: Cl < C2), so wird der Knoten "right" auf eine größere positive Spannung gepumpt als der Knoten "left". Über N2 wird darauf "left" zusätzlich entladen. Das Einschalten des Flip-Flops 22 mit DISABLE = "0" verstärkt und speichert den Pegelunterschied. Der Ausgang Dout geht entsprechend auf Vdd. Für den Fall, daß sich die Kapazität Cl auf "1" befindet und
daß sich die Kapazität C2 auf "0" befindet, erfolgt das Auslesen analog.
Bei der Interpretation der Simulationsergebnisse für Programmieren und Lesen gemäß den Figuren 6 bis 8 ist zu beachten, daß für die Simulation der programmierte Zustand "1" der ferroelektrischen Kapazitäten durch eine Kapazitätsvergrößerung gegenüber dem gelöschten Zustand "0" nachgebildet ist.
Im Betrieb verhält sich der erfindungsgemäße Datenspeicher 1, wie nachfolgend anhand der Figuren 1 bis 4 beschrieben ist. Dazu wird angenommen, daß nach der Herstellung des Daten¬ speichers 1 in einem Testvorgang herausgefunden wurde, daß die Speicherzelle Sl defekt ist und daß die als ordnungsgemäß arbeitend herausgefundene Redundanzspeicherzelle RSl deren Funktion übernehmen soll.
Beim Programmieren des Datenspeichers 1 derart, daß die Funktion der Speicherzelle Sl durch die Redundanzspeicherzelle RSl übernommen wird, wird dazu am Adreßbus 1 eine Wortleitungsadresse "00" angelegt, die die Wortleitung XSELl anwählt. Dazu wird auf den beiden Selektionsleitungen ADR0 und ADR1 des Adreßbus 5 (vgl. Figur 4) der Wert logisch "00" erzeugt.
Da der Zuordnungsspeicher 10 die Zuordnung der Redundanzspeicherzelle RSl vornimmt, muß für seine Programmierung der Zuordnungsspeicher 10 ausgewählt werden. Dies geschieht dadurch, daß am Zuordnungsadreßbus 8 eine Zuordnungsadresse "00" ausgewählt wird, die über die Ausgangsleitung 16 (vgl. Figur 2 und Figur 3) den Zuordnungsspeicher 10 auswählt. Wie in Figur 3 gezeigt ist, geschieht dies dadurch, daß auf Zuordnungsadreßleitungen ZADRl und ZADR2 die logische Adresse "11" angelegt wird. Daraufhin erscheint an der Ausgangsleitung ZSEL1 ein Zustand logisch "0", während die übrigen Ausgangsleitungen ZSEL2, ZSEL3 und ZSEL4 jeweils auf dem
logischen Pegel "1" liegen. Weiterhin wird die Eingangsleitung ENA (vgl. Figur 2 und Figur 4) ebenfalls auf den Zustand logisch "1" gebracht. Nun wird mit einem Signal WEN = logisch "0" (vgl. NOR-Gatter in Figur 2) das Programmieren freigeschaltet, wobei der Zuordnungsspeicher 10 aktiviert wird, während die übrigen Zuordnungsspeicher 11, 12 und 13 deaktiviert bleiben. Mit einem positiven Puls auf der Programmierungsleitung LATCH (vgl. AND-Gatter in Figur 4) wird die Programmierung durchgeführt. Die übrigen Programmierungsleitungen PLATE und DISABLE werden während des Programm!erens auf Zuständen gehalten, wie sie in Figur 6 gegeben sind.
Auf diese Weise werden in die Zuordnungsspeicherzelle 19 und in die Zuordnungsspeicherzelle 20 die Werte logisch "0" geschrieben, und zwar entsprechend den auf den Selektionsleitungen ADR0 und ADR1 anliegenden logischen Werten. In der Validierungsspeicherzelle 21 befindet sich nach dem Programmieren entsprechend dem auf der Eingangsleitung ENA anliegenden Wert logisch "1" ebenfalls der Wert logisch "1". Dadurch ist nach dem Programmieren die Redundanzspeicherzelle RSl der Speicherzelle Sl zugeordnet.
Im Betrieb verhält sich der wie vorstehend programmierte Datenspeicher 1 wie nachfolgend beschrieben. Dazu wird angenommen, daß im Betrieb des Datenspeichers 1 versucht werden soll, auf die Speicherzelle Sl zuzugreifen. Dazu wird auf die Selektionsleitungen ADR0 und ADR1 des Adreßbusses 5 das Adreßdatum logisch "00" angelegt (vgl. Figur 4) . Die Programmierungsleitungen ENA, SELl, LATCH, PLATE und DISABLE haben bei dem Betrieb des Datenspeichers 1 keinerlei Funktion, sie werden deaktiviert gehalten.
An den beiden Eingängen der in Figur 4 gezeigten XNOR-Gatter liegt dann jeweils der Wert logisch "0" an, und zwar einmal aufgrund des von den Selektionsleitungen ADR0 und ADR1 gelieferten Wertes logisch "0" und aufgrund der von den
Zuordnungsspeicherzelle 19 und 20 gelieferten und während des Programmierens gespeicherten Wertes logisch "0". Die Ausgänge der XNOR-Gatter in Figur 4 erzeugen daraufhin den Wert logisch "1", der dem AND-Gatter in Figur 4 zugeführt wird. In der Validierungsspeicherzelle 21 befindet sich aufgrund der Programmierung der Wert logisch "1", der ebenfalls dem AND- Gatter mit drei Eingängen in Figur 4 zugeführt wird. Somit geht der Ausgang des AND-Gatters mit drei Eingängen in Figur 4 auf logisch "1" über, was die Redundanzwortleitung RXSELl (vgl. Figur 2) auswählt. Auf diese Weise wird die zur Redundanzspeicherzelle RSl zugehörige Wortleitung RXSELl ausgewählt, wenn am Adreßbus 5 die zur Speicherzelle Sl weisende Adresse anliegt. Da die Ausgänge A2, A3 und A4 der Zuordnungsspeicher 11, 12 und 13 (vgl. Figur 2) sich auf dem Zustand 0 befinden, während der Ausgang AI des Zuordnungsspeichers 10 den Wert logisch "1" hat, nimmt der Ausgang DIS des Deaktivierungsschaltwerks 14 in Figur 2 den Wert logisch "1" an. Dadurch wird der Adreßdecoder 4 (vgl. Figur 1) deaktiviert, so daß Wechselwirkungen zwischen dem Ausgang der Speicherzelle Sl und dem Ausgang der Redundanzspeicherzelle RSl verhindert werden.
Zusammenfassend kann gesagt werden, daß während des normalen Betriebs des Datenspeichers 1 die Inhalte der Zuordnungs- Speicherzellen 19, 20 mit den am Adreßbus 5 anliegenden Selektionssignalen verglichen werden und gegebenenfalls ein Aktivierungssignal AI = 1 erzeugt wird. Die übrigen Zuordnungsspeicher 11, 12 und 13 arbeiten im wesentlichen auf die selbe Weise.
Claims
1. Datenspeicher, der die folgenden Merkmale aufweist: wenigstens ein Speicherzellenfeld (2), das Speicherzellen (Sl) aufweist, wobei die
Speicherzellen (Sl) durch Anlegen wenigstens eines Selektionssignals an im Bereich der Speicherzellen (Sl) vorgesehene Selektionsleitungen (XSEL 1, ..., XSEL n) selektierbar sind, • wobei die Selektionsleitungen Wortleitungen und/oder
Bitleitungen umfassen können. eine Redundanzschaltung (3, 7) , die wenigstens eine Redundanzspeicherzelle (RSl) aufweist, wobei die Redundanzspeicherzellen (RSl) durch Anlegen wenigstens eines Redundanz-Selektionssignals an im
Bereich der Redundanzspeicherzellen (RSl) vorgesehene Redundanz-Selektionsleitungen (RXSELl, ..., RXSEL4) selektierbar sind, wobei die Redundanz-Selektionsleitungen Redundanzwortleitungen (RXSELl, ..., RXSEL4) und/oder Redundanzbitleitungen umfassen können, eine Redundanz-Selektionsleitungsauswahlschaltung, in der wenigstens eine Zuordnungsinformation abspeicherbar ist, wobei die Redundanz- Selektionsleitungsauswahlsc altung so ausgebildet ist, daß aufgrund der Zuordnungsinformation wenigstens eine Redundanz-Selektionsleitung
(RXSELl) zu wenigstens einer Selektionsleitung
(XSELl) zuordenbar ist gekennzeichnet durch das folgende Merkmal: die Redundanz-Selektionsleitungsauswahlschaltung weist zur Aufnahme der Zuordnungsinformation bzw. der Zuordnungsinformationen wenigstens einen ferroelektrischen Zuordnungsspeicher (10, 11, 12, 13) auf.
2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß er die folgenden Merkmale aufweist: wenigstens einen Adreßdecoder (4) , der zwischen einen Adreßbus (5) und die Selektionsleitungen (XSEL 1, ..., XSEL n) geschaltet ist und der so ausgebildet ist, daß eine oder mehrere Selektionsleitungen (XSEL 1, . . . , XSEL n) entsprechend einer am Adreßbus (5) anliegenden Adresse selektierbar sind, - wenigstens einen Redundanzadreßdecoder (7) , der zwischen den Adreßbus (5) und die Redundanz- Selektionsleitungen (RXSEL 1, ..., RXSEL 4) geschaltet ist und der so ausgebildet ist, daß eine oder mehrere Redundanz-Selektionsleitungen (RXSEL 1, ..., RXSEL 4) entsprechend einer am
Adreßbus (5) anliegenden Adresse selektierbar sind, und die Redundanz-Selektionsleitungsauswahlschaltung ist im Bereich des Redundanzadreßdecoders (7) angeordnet.
3. Datenspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Adreßdecoder (4) so ausgebildet ist, daß er durch den Redundanzadreßdecoder (7) deaktivierbar ist.
4. Datenspeicher nach Anspruch 2 oder Anspruch 3, dadurch gekennzeichnet, daß er die folgenden Merkmale aufweist: der Adreßbus (5) ist als paralleler Bus mit einer Anzahl von Adreßbusleitungen (ADRO, ADR1 ) ausgebildet, der ferroelektrische Zuordnungsspeicher (10, 11, 12, 13) weist ferroelektrische Zuordnungsspeicherzellen (19, 20) auf, wobei die Anzahl der ferrolelektrischen Zuordnungsspeicherzellen (19, 20) gleich der Anzahl der Adreßbusleitungen (ADRO, ADR1) ist.
5. Datenspeicher nach Anspruch 4, dadurch gekennzeichnet, daß der ferroelektrische Zuordnungsspeicher (10, 11, 12, 13) wenigstens eine ferroelektrische Validierungsspeicherzelle (21) mit einer Validierungsadreßleitung (ENA) aufweist.
6. Datenspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß er die folgenden Merkmale aufweist: - die Redundanz-Selektionsleitungsauswahlschaltung weist mehrere ferroelektrische Zuordnungsspeicher
(10, 11, 12, 13) zur Aufnahme der
Zuordnungsinformationen auf, im Bereich der Zuordnungsspeicherzellen (19, 20) sind Zuordnungsadreßleitungen (SELl, ... , SEL4) vorgesehen, wobei durch Anlegen wenigstens eines Zuordnungsadreßsignals an wenigstens eine Zuordnungsadreßleitung (SELl, ... , SEL4) wenigstens ein ferroelektrischen Zuordnungsspeicher (10, 11, 12, 13) selektierbar ist.
7. Datenspeicher nach Anspruch 6, dadurch gekennzeichnet, daß wenigstens ein zwischen einen Zuordnungsadreßbus (8) und die Zuordnungsadreßleitungen (SELl, ... , SEL4) geschalteter Zuordnungsspeicherauswahldecoder (15) vorgesehen ist, der so ausgebildet ist, daß eine oder mehrere Zuordnungsadreßleitungen (SELl, ... , SEL4) entsprechend einer am Zuordnungsadreßbus (8) anliegenden Adresse selektierbar sind.
Datenspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß eine Zuordnungsspeicherzelle (19, 20) vorgesehen ist, die wenigstens ein ferrolektrisches Bauelement (Cl, C2) als erstes Speicherelement aufweist.
9. Datenspeicher nach Anspruch 8, dadurch gekennzeichnet, daß das ferroelektrische Bauelement als ferroelektrischer Kondensator (Cl, C2) ausgebildet ist.
10. Datenspeicher nach Anspruch 8, dadurch gekennzeichnet, daß das ferroelektrische Bauelement als ferroelektrischer Feldeffekttransistor ausgebildet ist.
11. Datenspeicher nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß wenigstens eine Flip-Flop-Baugruppe (22) als zweites Speicherelement vorgesehen ist, wobei das erste Speicherelement bzw. die ersten Speicherelemente (Cl, C2) durch das zweite Speicherelement betätigbar ausgebildet ist bzw. sind.
12. Zuordnungsspeicherzelle (19) zur Aufnahme von Zuordnungsinformationen insbesondere für eine Redundanz- Selektionsleitungsauswahlschaltung, wobei die Zuordnungsspeicherzelle (19) wenigstens ein ferroelektrisches Zuordnungsspeicherelement (Cl, C2) aufweist.
13. Zuordnungsspeicherzelle nach Anspruch 12, dadurch gekennzeichnet, daß zwei ferroelektrische Zuordnungsspeicherelemente (Cl, C2) vorgesehen sind.
14. Zuordnungsspeicherzelle nach Anspruch 12 oder Anspruch 13, dadurch gekennzeichnet, daß das ferroelektrische Zuordnungsspeicherelement bzw. die ferroelektrischen Zuordnungsspeicherelemente als ferroelektrische Kapazitäten (Cl, C2) ausgebildet sind.
15. Zuordnungsspeicherzelle nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß
eine Program ierschaltung (22) vorgesehen ist, die so ausgebildet ist, daß das ferroelektrische Zuordnungs¬ speicherelement bzw. die ferroelektrischen Zuordnungs¬ speicherelemente (Cl, C2) auf vorbestimmte Zustände programmierbar sind.
16. Zuordnungsspeicherzelle nach Anspruch 15, dadurch gekennzeichnet, daß die Programmierschaltung als Kippschaltung (22) mit wenigstens einem Ausgang (left, right) ausgebildet ist, der mit dem ferroelektrischen Zuordnungsspeicherelement verbunden ist bzw. die mit den ferroelektrischen Zuordnungsspeicherelementen (Cl, C2) sind.
17. Zuordnungsspeicherzelle nach Anspruch 16, dadurch gekennzeichnet, daß die Programmierschaltung als Flip-Flop (22) ausgebildet ist, das ein erstes Paar MOS-Transistoren (P2, N2) sowie ein zweites Paar MOS-Transistoren (P3, N3) aufweist, deren Kanalanschlüsse jeweils in Reihe geschaltet sind, wobei ein erstes ferroelektrisches Zuordnungsspeicherelement (Cl) an der Verbindungsstelle (left) zwischen zwei Kanalanschlüssen des ersten Paares MOS- Transistoren (P2, N2) vorgesehen ist und wobei ein zweites ferroelektrisches Zuordnungsspeicherelement (C2) an der Verbindungsstelle (right) zwischen zwei Kanalanschlüssen des zweiten Paares MOS-Transistoren (P3, N3) vorgesehen ist.
18. Zuordnungsspeicherzelle nach einem der Ansprüche 15 bis
17, dadurch gekennzeichnet, daß eine Eingangsschaltung (Nl, N4, N5) vorgesehen ist, die so ausgebildet ist, daß die Programmierschaltung (22) selektiv betätigbar ist.
19. Zuordnungsspeicherzelle nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß eine Ausgangsschaltung (Pl, NOR) vorgesehen ist, die so ausgebildet ist, daß das ferroelektrische Zuordnungsspeicherelement bzw. die ferroelektrischen Zuordnungsspeicherelemente (Cl, C2) selektiv auslesbar ist bzw. sind.
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Legal Events
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Kind code of ref document: A1 Designated state(s): BR CN JP KR MX RU UA US |
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| AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE |
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